WO2015025632A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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carbide substrate
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semiconductor device
manufacturing
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和田　圭司
増田　健良
光彦 酒井
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住友電気工業株式会社
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    • H01L29/861—Diodes

Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device, and particularly to a method for manufacturing a silicon carbide semiconductor device including a step of cutting a silicon carbide substrate.
  • silicon carbide has been increasingly adopted as a material constituting semiconductor devices in order to enable higher breakdown voltage, lower loss, and use in high-temperature environments.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • Patent Document 1 describes a method of dividing a wafer made of a gallium nitride compound semiconductor or the like. According to the method for dividing the compound semiconductor wafer, first, a groove is formed in the compound semiconductor layer in the separation zone, and then a dividing groove is formed by a laser method. Next, the compound semiconductor wafer is immersed in an acid-based chemical solution such as phosphoric acid, nitric acid or hydrochloric acid, so that the dirt around the split groove is removed by wet etching.
  • an acid-based chemical solution such as phosphoric acid, nitric acid or hydrochloric acid
  • silicon carbide is more stable against acid chemicals and has higher material hardness than other semiconductor materials.
  • the wall surface forming the groove may be damaged or the shape of the wall may vary. is there.
  • the damage, shape variation, or the like is a starting point, and damage such as cracks may extend to the chip region where the semiconductor element is formed. Further, damage such as chipping may occur on the chip.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a method for manufacturing a silicon carbide semiconductor device capable of suppressing damage to a chip.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface is prepared.
  • a groove is formed in the first main surface of the silicon carbide substrate.
  • the silicon carbide substrate is cut at the groove.
  • the step of forming the groove includes a step of thermally etching the silicon carbide substrate using chlorine.
  • FIG. 1 is a schematic cross sectional view schematically showing a structure of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • 1 is a schematic perspective view schematically showing a shape of a silicon carbide substrate included in a silicon carbide semiconductor device in a first embodiment of the present invention. It is a flowchart which shows schematically the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 5 is a schematic cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention. It is a cross-sectional schematic diagram which shows schematically the 2nd process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 7 is a schematic plan view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention. It is a cross-sectional schematic diagram which shows schematically the 5th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 11 is a schematic cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention. It is a cross-sectional schematic diagram which shows schematically the 8th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 9th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 11 is a schematic cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention. It is a cross-sectional schematic diagram which shows schematically the 8th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 9th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 11 is a schematic cross sectional view schematically showing
  • FIG. 12 is a schematic cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention. It is a cross-sectional schematic diagram which shows schematically the 11th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 12th process of the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • FIG. 22 is a schematic cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • FIG. 22 is a schematic cross sectional view schematically showing a fifteenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • FIG. 22 is a schematic cross sectional view schematically showing a sixteenth step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • It is a flowchart which shows schematically the manufacturing method of the silicon carbide semiconductor device in Embodiment 2 of this invention.
  • FIG. 11 is a schematic cross sectional view schematically showing a modified example of the third step of the method for manufacturing the silicon carbide semiconductor device in Embodiment 1 of the present invention.
  • the method for manufacturing silicon carbide semiconductor device 1 includes the following steps.
  • a silicon carbide substrate 10 having a first main surface 10a and a second main surface 10b opposite to the first main surface 10a is prepared.
  • Groove portion TR1 is formed in first main surface 10a of silicon carbide substrate 10.
  • Silicon carbide substrate 10 is cut in trench portion TR1.
  • the step of forming trench portion TR1 includes a step of thermally etching the silicon carbide substrate using chlorine.
  • the step of forming trench portion TR1 includes the step of thermally etching silicon carbide substrate 10 using chlorine.
  • groove part TR1 in which damage to the wall surface is suppressed can be formed. Therefore, when the silicon carbide substrate 10 is cut, the chip can be prevented from being damaged such as chipping or cracks.
  • the step of forming trench portion TR1 is performed by anisotropic etching before the step of thermally etching silicon carbide substrate 10.
  • the step of forming trench portion TR1 is after forming recess TQ1 on first main surface 10a of silicon carbide substrate 10.
  • a step of activating annealing the silicon carbide substrate 10 is included before the step of thermally etching the silicon carbide substrate 10.
  • silicon carbide semiconductor device 1 is a MOSFET having gate trench TR2.
  • MOSFET having gate trench TR2.
  • the step of thermally etching silicon carbide substrate 10 is performed simultaneously with the step of forming gate trench TR2.
  • gate trench TR2 and trench part TR1 can be formed simultaneously, the manufacturing process of silicon carbide semiconductor device 1 is simplified.
  • MOSFET 1 mainly includes silicon carbide substrate 10, gate insulating film 91, gate electrode 92, interlayer insulating film 93, source electrode 94, source wiring layer 95, and drain electrode 98.
  • Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b opposite to first main surface 10a, and includes silicon carbide single crystal substrate 80 and silicon carbide epitaxial layer 85.
  • Silicon carbide epitaxial layer 85 mainly includes an n-type drift region 81, a p-type body region 82, an n-type source region 83, and a p-type contact region 84.
  • Silicon carbide single crystal substrate 80 is made of hexagonal silicon carbide, for example, and has polytype 4H. Silicon carbide single crystal substrate 80 has, for example, an n type (first conductivity type). Silicon carbide epitaxial layer 85 is provided on silicon carbide single crystal substrate 80. Silicon carbide epitaxial layer 85 has a thickness of about 12 ⁇ m, for example. N type drift region 81 has n type. N-type drift region 81 preferably has an impurity concentration lower than that of silicon carbide single crystal substrate 80. The donor concentration of the n-type drift region 81 is preferably 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less, for example, 7 ⁇ 10 15 cm ⁇ 3 .
  • the p-type body region 82 has p-type (second conductivity type). P type body region 82 is provided on n type drift region 81. The impurity concentration of p-type body region 82 is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • N-type source region 83 has n-type. N type source region 83 is provided on p type body region 82 so as to be separated from n type drift region 81 by p type body region 82.
  • the p-type contact region 84 has a p-type. P-type contact region 84 is connected to n-type source region 83 and p-type body region 82.
  • a gate trench TR ⁇ b> 2 is provided on the first main surface 10 a of the silicon carbide substrate 10.
  • Gate trench TR2 has second side wall surface SW2 and second bottom portion BT2.
  • Second sidewall surface SW2 passes through n-type source region 83 and p-type body region 82 and reaches n-type drift region 81.
  • Second sidewall surface SW ⁇ b> 2 includes the channel surface of MOSFET 1 on p type body region 82.
  • the second side wall surface SW2 is inclined with respect to the first main surface 10a of the silicon carbide substrate 10, and the gate trench TR2 extends in a tapered shape toward the opening.
  • the plane direction of the second side wall surface SW2 is preferably inclined at 50 ° or more and 65 ° or less with respect to the (000-1) plane.
  • Second bottom portion BT ⁇ b> 2 is located on n-type drift region 81.
  • second bottom portion BT2 is a surface substantially parallel to first main surface 10a of silicon carbide substrate 10.
  • the gate insulating film 91 covers each of the second sidewall surface SW2 and the second bottom portion BT2 of the gate trench TR2.
  • the gate electrode 92 is provided on the gate insulating film 91.
  • Source electrode 94 is in contact with each of n-type source region 83 and p-type contact region 84.
  • the source wiring layer 95 is in contact with the source electrode 94.
  • Source wiring layer 95 is, for example, an aluminum layer.
  • the interlayer insulating film 93 insulates between the gate electrode 92 and the source wiring layer 95.
  • Drain electrode 98 is provided in contact with second main surface 10b of silicon carbide substrate 10.
  • a silicon carbide substrate preparation step (S10: FIG. 3) is performed. For example, by slicing an ingot made of hexagonal silicon carbide having polytype 4H formed by the sublimation method, silicon carbide single crystal substrate 80 having n type conductivity is prepared.
  • silicon carbide epitaxial layer 85 is formed on silicon carbide single crystal substrate 80 by, for example, a CVD (Chemical Vapor Deposition) method. For example, nitrogen (N) is introduced into silicon carbide epitaxial layer 85 as an impurity.
  • CVD Chemical Vapor Deposition
  • mask layer 20 having an opening is formed on first main surface 10a of silicon carbide substrate 10 by photolithography.
  • mask layer 40 for example, a silicon oxide film or the like can be used.
  • the opening is formed corresponding to the position where the dicing line DL (see FIG. 8) is formed.
  • groove portion TR1 is formed in first main surface 10a of silicon carbide substrate 10.
  • the step of forming the trench part TR1 may include a first recess forming step (S20: FIG. 3) and a thermal etching step (S30: FIG. 3).
  • first recess forming step (S20: FIG. 3), plasma etching is performed on silicon carbide substrate 10 on which mask layer 20 is formed, whereby part of silicon carbide epitaxial layer 85 is removed, and silicon carbide is formed.
  • a first recess TQ1 is formed in first main surface 10a of substrate 10.
  • etching method for example, dry etching is used, and more specifically, inductively coupled plasma reactive ion etching (ICP-RIE) can be used.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • ICP-RIE is performed on first main surface 10a of silicon carbide substrate 10 using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas, whereby dicing is performed.
  • first side wall surface A1 substantially along the thickness direction (longitudinal direction in the drawing) of silicon carbide substrate 10 and first main surface of silicon carbide substrate 10 are formed.
  • a first recess TQ1 having a sub-trench C1 extending in the direction is formed.
  • the width W1 of the first recess TQ1 is, for example, about 50 ⁇ m to 150 ⁇ m.
  • the depth H1 of the first recess TQ1 is, for example, about 0.1 ⁇ m to 0.8 ⁇ m, and preferably about 0.2 ⁇ m to 0.5 ⁇ m.
  • a thermal etching step (S20: FIG. 3) is performed. Specifically, thermal etching using chlorine is performed on first recess TQ1 formed in silicon carbide substrate 10.
  • the thermal etching step while supplying a gas containing chlorine into the furnace, the first sidewall surface A1, the first bottom B1 and the sub-trench C1 of the first recess TQ1 of the silicon carbide substrate 10 are thermally etched in the furnace. Is done. More specifically, silicon carbide substrate 10 is heated in the furnace at, for example, 800 ° C. or higher and 1300 ° C. or lower for about 20 minutes.
  • the temperature of thermal etching of silicon carbide substrate 10 is 800 ° C. or higher, more preferably 1300 ° C. or lower.
  • the mask layer 20 made of silicon dioxide has a very high selectivity with respect to silicon carbide, and therefore is not substantially etched during the thermal etching of silicon carbide.
  • the first sidewall surface A1, the first bottom B1 and the sub-trench C1 of the first recess TQ1 are etched by, for example, about 2 nm to 0.1 ⁇ m.
  • trench portion TR1 formed from first sidewall surface SW1 and first bottom portion BT1 connected to first sidewall surface SW1 is formed on silicon carbide substrate 10.
  • the mask layer 20 is removed by an arbitrary method such as etching (see FIG. 7).
  • trench portion TR1 formed in first main surface 10a of silicon carbide substrate 10 forms dicing line DL.
  • dicing lines DL are formed in a lattice shape so as to cross first main surface 10a of silicon carbide substrate 10 in the vertical direction and the horizontal direction.
  • Dicing line DL corresponds to a cutting position in a cutting process of silicon carbide substrate 10 to be described later.
  • a region surrounded by the dicing line DL is an element region IR, and a semiconductor element such as the MOSFET 1 is formed in the element region IR.
  • silicon dioxide layer 30 may be formed so as to cover first side wall surface SW1 and first bottom portion BT1 that form trench portion TR1.
  • the formation of the silicon dioxide layer 30 covering the first side wall surface SW1 and the first bottom part BT1 forming the trench part TR1 is a thermal etching process (S60: FIG. 3) in the process of forming the gate trench TR2 described later. Done before.
  • an ion implantation step (S40: FIG. 3) is performed.
  • ion implantation is performed on first main surface 10 a of silicon carbide substrate 10.
  • an impurity for imparting p type such as aluminum (Al)
  • Al aluminum
  • n-type source region 83 an impurity for imparting n-type, such as phosphorus (P)
  • P phosphorus
  • silicon carbide epitaxial layer 85 the portion where p type body region 82 and n type source region 83 are not formed becomes n type drift region 81.
  • epitaxial growth with addition of impurities may be used.
  • resist film 60 is formed on n-type source region 83 of silicon carbide substrate 10.
  • the resist film 60 is exposed and developed.
  • mask layer 61 (FIG. 11) having an opening corresponding to the position where p-type contact region 84 is to be formed is formed.
  • a p-type contact region 84 is formed by ion implantation using the mask layer 61.
  • the mask layer 61 is removed (FIG. 12).
  • p type contact region 84 that connects first main surface 10a of silicon carbide substrate 10 and p type body region 82 is formed by photolithography.
  • an activation annealing step is performed on the silicon carbide substrate 10 in order to activate the impurities introduced into the silicon carbide epitaxial layer 85 by the ion implantation step.
  • the temperature of the activation annealing step is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • a second recess forming step (S50: FIG. 3) is performed.
  • mask layer 40 having an opening is formed on the surface formed of n-type source region 83 and p-type contact region 84 by photolithography.
  • As mask layer 40 for example, a silicon oxide film or the like can be used.
  • the opening is formed corresponding to the position where the gate trench TR2 (FIG. 1) is formed.
  • plasma etching is performed on silicon carbide substrate 10 on which mask layer 40 is formed, so that second recess TQ ⁇ b> 2 is formed on first main surface 10 a of silicon carbide substrate 10.
  • n-type source region 83, the p-type body region 82, and a part of the n-type drift region 81 of the silicon carbide substrate 10 are removed by etching through the opening of the mask layer 40, whereby the second concave portion TQ2 Is formed.
  • etching method for example, dry etching is used, and more specifically, inductively coupled plasma reactive ion etching (ICP-RIE) can be used.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • ICP-RIE is performed on first main surface 10a of silicon carbide substrate 10 using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas, so that gate trench TR2 (FIG. 1) is formed.
  • a second side wall surface A2 substantially along the thickness direction (vertical direction in the drawing) of silicon carbide substrate 10 and a second bottom portion B2 substantially parallel to first main surface 10a are provided.
  • a second recess TQ2 is formed.
  • the width W2 of the second recess TQ2 is, for example, about 0.5 ⁇ m to 3 ⁇ m, and the depth H2 of the second recess TQ2 is, for example, about 0.1 ⁇ m to 1 ⁇ m.
  • the width W2 of the second recess TQ2 is smaller than the width W1 of the first recess TQ1 (see FIG. 5) described above.
  • the depth H2 of the second recess TQ2 may be smaller than the depth H1 of the first recess TQ1 (see FIG. 5) described above.
  • a thermal etching step (S60: FIG. 3) is performed. Specifically, thermal etching is performed on second recess TQ2 formed on first main surface 10a of silicon carbide substrate 10.
  • thermal etching step while supplying a gas containing chlorine into the furnace, the second side wall surface A2 and the second side wall surface A2 of the second recess TQ2 formed in the first main surface 10a of the silicon carbide substrate 10 in the furnace.
  • the bottom portion BT2 is thermally etched.
  • Silicon carbide substrate 10 is heated in the furnace at, for example, 800 ° C. or more and 1300 ° C. or less for about 20 minutes.
  • the temperature of thermal etching of silicon carbide substrate 10 is 800 ° C.
  • the second side wall surface A2 and the second bottom B2 of the second recess TQ2 are etched.
  • the temperature of thermal etching of silicon carbide substrate 10 is 800 ° C. or higher, more preferably 1300 ° C. or lower.
  • the mask layer 40 made of silicon dioxide has a very high selectivity with respect to silicon carbide, and therefore is not substantially etched during the thermal etching of silicon carbide.
  • the second sidewall surface A2 and the second bottom B2 of the second recess TQ2 are etched by, for example, about 2 nm or more and about 0.1 ⁇ m, Gate trench TR2 formed of second sidewall surface SW2 and second bottom portion BT2 is formed on first main surface 10a of silicon carbide substrate 10.
  • the mask layer 40 is removed by an arbitrary method such as etching.
  • the second bottom portion BT2 may be a surface or a line.
  • the shape of gate trench TR2 is V-shaped in a cross-sectional view (a visual field viewed in a direction parallel to first main surface 10a of silicon carbide substrate 10).
  • gate insulating film 91 is formed in contact with second sidewall surface SW2 and second bottom portion BT2 of gate trench TR2. As a result, the gate is in contact with n-type drift region 81, p-type body region 82, n-type source region 83, and p-type contact region 84, covering each of second sidewall surface SW2 and second bottom portion BT2 of gate trench TR2.
  • An insulating film 91 is formed. Gate insulating film 91 is made of silicon dioxide, and can be formed, for example, by thermal oxidation.
  • NO annealing using nitrogen monoxide (NO) gas as an atmospheric gas may be performed.
  • silicon carbide substrate 10 on which gate insulating film 91 is formed is held at a temperature of 1100 ° C. or higher and 1300 ° C. or lower for about 1 hour in a nitrogen monoxide atmosphere.
  • nitrogen atoms are introduced into the interface region between gate insulating film 91 and p-type body region 82.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate insulating film 91.
  • the time during which this heating temperature is maintained is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate insulating film 91 and p-type body region 82 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • a surface electrode forming step is performed.
  • the gate electrode 92 and the source electrode 94 are formed.
  • gate electrode 92 is formed on gate insulating film 91.
  • gate electrode 92 is formed on gate insulating film 91 so as to fill the region inside gate trench TR2 with gate insulating film 91 interposed therebetween.
  • the gate electrode 92 can be formed, for example, by film formation of conductor or doped polysilicon and CMP (Chemical Mechanical Polishing).
  • interlayer insulating film 93 is formed on gate electrode 92 and gate insulating film 91 so as to cover the exposed surface of gate electrode 92.
  • etching is performed so that openings are formed in the interlayer insulating film 93 and the gate insulating film 91. Through this opening, each of n-type source region 83 and p-type contact region 84 is exposed on first main surface 10a.
  • source electrode 94 in contact with each of n-type source region 83 and p-type contact region 84 is formed on first main surface 10a.
  • a metal film containing Ti, Al, and Si is formed in contact with each of n-type source region 83 and p-type contact region 84 by sputtering.
  • the metal film is alloyed, and source electrode 94 that is in ohmic contact with silicon carbide substrate 10 is formed.
  • drain electrode 98 is formed on second main surface 10b of silicon carbide substrate 10.
  • the material used for the drain electrode 98 may be the same as the material constituting the source electrode described above.
  • a silicon carbide substrate cutting step (S70: FIG. 3) is performed.
  • a dicing blade 35 having a diamond cutting edge is arranged on first bottom portion BT1 of groove portion TR1.
  • silicon carbide substrate 10 is cut along dicing line DL.
  • the thickness of the dicing blade 35 is, for example, about 10 ⁇ m to 100 ⁇ m.
  • the silicon carbide substrate 10 may be cut by a method other than the dicing blade method using a dicing blade.
  • the silicon carbide substrate 10 may be cut by, for example, an ultrasonic dancing method or a laser dicing method.
  • the step of forming trench TR1 in first main surface 10a of silicon carbide substrate 10 includes the first recess forming step (S20: FIG. 3) and the thermal etching step (S30: FIG. 3).
  • the step of forming the trench part TR1 may not include the first recess forming step (S20: FIG. 3).
  • the trench portion TR1 may be formed as follows. For example, mask layer 20 having an opening on first main surface 10a of silicon carbide substrate 10 is formed. Thereafter, referring to FIG. 22, a thermal etching step (S30: FIG. 3) is performed on silicon carbide substrate 10 using mask layer 20 concerned. As shown in FIG.
  • groove portion TR1 formed in first main surface 10a of silicon carbide substrate 10 is formed by first side wall surface SW1 and first bottom portion BT1, and first bottom portion BT1 is a surface. It becomes a line. That is, in the cross-sectional view, the trench part TR1 is V-shaped.
  • the step of forming trench portion TR1 includes the step of thermally etching silicon carbide substrate 10 using chlorine.
  • groove part TR1 in which damage to first side wall surface SW1 and first bottom part BT1 is suppressed can be formed. Therefore, when the silicon carbide substrate 10 is cut, the chip can be prevented from being damaged such as chipping or cracks.
  • the step of forming trench portion TR1 includes the first main step of silicon carbide substrate 10 by anisotropic etching before the step of thermally etching silicon carbide substrate 10. Forming a first recess TQ1 in the surface 10a. Thereby, damage such as the sub-trench C1 generated in the first recess TQ1 by anisotropic etching can be effectively removed by thermal etching.
  • a step of forming the silicon dioxide layer 30 in contact with the first side wall surface SW1 and the first bottom portion BT1 for forming the trench portion TR1 is further provided. Thereby, the insulation of MOSFET1 is securable.
  • MOSFET 1 has gate trench TR2. Thereby, it is possible to prevent the chip including the MOSFET 1 having the gate trench TR2 from being damaged such as chipping or cracks.
  • the manufacturing method of MOSFET 1 according to the second embodiment is that the thermal etching for the first recess TQ1 and the thermal etching for the second recess TQ2 are performed simultaneously, and after the step of forming the first recess TQ1.
  • it differs from the method for manufacturing MOSFET 1 according to the first embodiment in that activation annealing is performed on silicon carbide substrate 10 before the step of thermally etching silicon carbide substrate 10. This is almost the same as the method for manufacturing MOSFET 1 according to the first embodiment.
  • the following description will focus on differences from the method for manufacturing MOSFET 1 according to the first embodiment.
  • the silicon carbide substrate preparation step (S10: FIG. 21) is performed by a method similar to the method described in the first embodiment, whereby first main surface 10a, Silicon carbide substrate 10 having one main surface 10a and second main surface 10b opposite to one main surface 10a is prepared.
  • the first recess formation step (S ⁇ b> 20: FIG. 21) is performed by a method similar to the method described in the first embodiment, so that the first of silicon carbide substrate 10 is formed.
  • a first recess TQ1 is formed in the main surface 10a.
  • a dicing line DL for element isolation is formed as shown in FIG. That is, the first recess TQ1 forms the dicing line DL.
  • the ion implantation step (S40: FIG. 21) is performed by the same method as described in the first embodiment. Thereby, p-type body region 82, n-type source region 83, and p-type contact region 84 are formed in silicon carbide substrate 10.
  • the second recess forming step (S50: FIG. 21) is performed by the same method as that described in the first embodiment. Thereby, second recess TQ2 opening in first main surface 10a of silicon carbide substrate 10 is formed in a region where gate trench TR2 is to be formed.
  • an activation annealing step is performed on silicon carbide substrate 10 by a method similar to the method described in the first embodiment.
  • the temperature of the activation annealing step is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • a thermal etching step (S60: FIG. 21) is performed. Specifically, the first sidewall surface A1 and the first bottom B1 that form the first recess TQ1 formed in the first main surface 10a of the silicon carbide substrate 10 and the second recess TQ2 are formed. Thermal etching using chlorine is simultaneously performed on the second side wall surface A2 and the second bottom portion B2. The thermal etching is performed by a method similar to the method described in the first embodiment. As a result, the first sidewall surface A1 and the first bottom portion B1 that form the first recess TQ1, and the second sidewall surface A2 and the second bottom portion B2 that form the second recess TQ2 are etched. Thus, trench portion TR1 and gate trench TR2 are simultaneously formed on first main surface 10a of silicon carbide substrate 10.
  • thermal oxidation may be performed on silicon carbide substrate 10.
  • Gate insulating film 91 in contact with second sidewall surface SW2 and second bottom portion BT2 forming gate trench TR2, and first sidewall surface SW1 and first bottom portion BT1 forming trench portion TR1.
  • a silicon dioxide layer 30 (see FIG. 19) may be formed.
  • a silicon carbide substrate cutting step (S70: FIG. 21) is performed by the same method as that described in the first embodiment. Thereby, silicon carbide substrate 10 is cut along dicing lines DL, whereby silicon carbide substrate 10 is divided into a plurality of chips.
  • the step of forming trench portion TR1 is after forming concave portion TQ1 on first main surface 10a of silicon carbide substrate 10 and heating silicon carbide substrate 10 to heat.
  • a step of activating annealing silicon carbide substrate 10 is included. Thereby, even if surface roughness occurs in silicon carbide substrate 10 by activation annealing, the surface roughness can be improved by thermal etching.
  • the step of thermally etching silicon carbide substrate 10 is performed simultaneously with the step of forming gate trench TR2.
  • the gate trench TR2 and the trench part TR1 can be formed at the same time, the manufacturing process of the MOSFET 1 is simplified.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. It does not matter.
  • the MOSFET is described as an example of the silicon carbide semiconductor device.
  • the silicon carbide semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor) or SBD (Schottky Barrier Diode). Good.
  • SYMBOLS 1 Silicon carbide semiconductor device 10 Silicon carbide substrate, 10a 1st main surface 10b 2nd main surface, 20, 40, 61 Mask layer, 30 Silicon dioxide layer, 35 Dicing blade, 60 Resist film, 80 Carbonization Silicon single crystal substrate, 81 n-type drift region 82 p-type body region, 83 n-type source region, 84 p-type contact region, 85 silicon carbide epitaxial layer, 91 gate insulating film, 92 gate electrode, 93 interlayer insulating film, 94 source Electrode, 95 source wiring layer, 98 drain electrode, A1, SW1 first sidewall surface (sidewall surface), A2, SW2 second sidewall surface, B1, BT1 first bottom portion (bottom portion), B2, BT2 second Bottom, C1 sub-trench, DL dicing line, H1, H2 depth, IR element region, TQ1 first recess (recess), TQ2 second recess, R1 groove, TR2 gate trenches, W1,

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Abstract

　炭化珪素半導体装置（１）の製造方法は以下の工程を備えている。第１の主面（１０ａ）と、第１の主面（１０ａ）と反対の第２の主面（１０ｂ）とを有する炭化珪素基板（１０）が準備される。炭化珪素基板（１０）の第１の主面（１０ａ）に溝部（ＴＲ１）が形成される。溝部（ＴＲ１）において炭化珪素基板（１０）が切断される。溝部（ＴＲ１）を形成する工程は、塩素を用いて炭化珪素基板（１０）を熱エッチングする工程を含む。これにより、チップに対する損傷を抑制可能な炭化珪素半導体装置の製造方法を提供する。

Description

炭化珪素半導体装置の製造方法
　本発明は、炭化珪素半導体装置の製造方法に関するものであり、特に、炭化珪素基板を切断する工程を備えた炭化珪素半導体装置の製造方法に関するものである。
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　たとえば、特開２０１１－８２５４６号公報（特許文献１）には、窒化ガリウム系化合物半導体などからなるウェハを分割する方法が記載されている。当該化合物半導体ウェハを分割する方法によれば、まず、分離帯域の化合物半導体層に溝部を形成し、その後レーザー法によって割溝を形成する。次に、当該化合物半導体ウェハをリン酸、硝酸または塩酸などの酸系の薬液に浸漬することで、割溝周辺部の汚れがウェットエッチングによって除去される。
特開２０１１－８２５４６号公報
　しかしながら、炭化珪素は、他の半導体材料と比較して酸系の薬液に対して安定であり、かつ材料硬度が高い。そのため、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などのドライエッチングで炭化珪素基板の表面に溝部を形成する際に、溝部を形成する壁面に損傷が発生したり、壁面に形状ばらつきが発生したりする場合がある。そのため、溝部に沿って炭化珪素基板を切断する場合、上記損傷や形状ばらつきなどが起点となり、半導体素子が形成されているチップの領域に対してクラックなどの損傷が伸長する場合がある。また当該チップにチッピングなどの損傷が発生する場合がある。
　本発明は上記のような課題を解決するためになされたものであって、その目的は、チップに対する損傷を抑制可能な炭化珪素半導体装置の製造方法を提供することである。
　本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対の第２の主面とを有する炭化珪素基板が準備される。炭化珪素基板の第１の主面に溝部が形成される。溝部において炭化珪素基板が切断される。溝部を形成する工程は、塩素を用いて炭化珪素基板を熱エッチングする工程を含む。
　本発明によれば、チップに対する損傷を抑制可能な炭化珪素半導体装置の製造方法を提供することができる。
本発明の実施の形態１における炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す平面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１３の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１４の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１５の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１６の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程の変形例を概略的に示す断面模式図である。
　［本願発明の実施形態の説明］
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　（１）実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１が形成される。溝部ＴＲ１において炭化珪素基板１０が切断される。溝部ＴＲ１を形成する工程は、塩素を用いて炭化珪素基板を熱エッチングする工程を含む。
　実施の形態に係る炭化珪素半導体装置１の製造方法によれば、溝部ＴＲ１を形成する工程は、塩素を用いて炭化珪素基板１０を熱エッチングする工程を含む。これにより、壁面の損傷が抑制された溝部ＴＲ１を形成することができる。それゆえ、炭化珪素基板１０を切断する際に、チップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
　（２）上記（１）に係る炭化珪素半導体装置１の製造方法において好ましくは、溝部ＴＲ１を形成する工程は、炭化珪素基板１０を熱エッチングする工程の前に、異方性エッチングにより炭化珪素基板１０の第１の主面１０ａに凹部ＴＱ１を形成する工程を含む。これにより、異方性エッチングによって凹部ＴＱ１を形成する壁面に発生した損傷を、熱エッチングによって効果的に除去することができる。
　（３）上記（２）に係る炭化珪素半導体装置１の製造方法において好ましくは、溝部ＴＲ１を形成する工程は、炭化珪素基板１０の第１の主面１０ａに凹部ＴＱ１を形成する後であって、炭化珪素基板１０を熱エッチングする工程の前に、炭化珪素基板１０を活性化アニールする工程を含む。これにより、活性化アニールによって炭化珪素基板１０に表面荒れが発生した場合であっても、熱エッチングによって当該表面荒れを改善することができる。
　（４）上記（１）～（３）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１を形成する工程の後であって、溝部ＴＲ１において炭化珪素基板１０を切断する工程の前に、溝部ＴＲ１を形成する側壁面ＳＷ１および底部ＢＴ１に接する二酸化珪素層３０を形成する工程をさらに備える。これにより、炭化珪素半導体装置１の絶縁性を確保することができる。
　（５）上記（１）～（４）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素半導体装置１は、ゲートトレンチＴＲ２を有するＭＯＳＦＥＴである。これにより、ゲートトレンチＴＲ２を有するＭＯＳＦＥＴ１を含むチップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
　（６）上記（５）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０を熱エッチングする工程は、ゲートトレンチＴＲ２を形成する工程と同時に行われる。これにより、ゲートトレンチＴＲ２および溝部ＴＲ１を同時に形成することができるので、炭化珪素半導体装置１の製造工程が簡素化される。
　［本願発明の実施形態の詳細］
　（実施の形態１）
　図１および図２を参照して、実施の形態１に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ１の構造について説明する。
　実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを主に有する。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８５とを主に含む。炭化珪素エピタキシャル層８５は、ｎ型ドリフト領域８１と、ｐ型ボディ領域８２と、ｎ型ソース領域８３と、ｐ型コンタクト領域８４とを主に有する。
　炭化珪素単結晶基板８０は、たとえば六方晶炭化珪素からなり、ポリタイプ４Ｈを有する。炭化珪素単結晶基板８０は、たとえばｎ型（第１の導電型）を有する。炭化珪素エピタキシャル層８５は、炭化珪素単結晶基板８０上に設けられている。炭化珪素エピタキシャル層８５の厚みは、たとえば１２μｍ程度である。ｎ型ドリフト領域８１はｎ型を有する。ｎ型ドリフト領域８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低いことが好ましい。ｎ型ドリフト領域８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば７×１０15ｃｍ-3である。
　ｐ型ボディ領域８２はｐ型（第２導電型）を有する。ｐ型ボディ領域８２はｎ型ドリフト領域８１上に設けられている。ｐ型ボディ領域８２の不純物濃度は、たとえば１×１０18ｃｍ-3である。ｎ型ソース領域８３はｎ型を有する。ｎ型ソース領域８３は、ｐ型ボディ領域８２によってｎ型ドリフト領域８１から隔てられるようにｐ型ボディ領域８２上に設けられている。ｐ型コンタクト領域８４はｐ型を有する。ｐ型コンタクト領域８４はｎ型ソース領域８３およびｐ型ボディ領域８２につながっている。
　炭化珪素基板１０の第１の主面１０ａにはゲートトレンチＴＲ２が設けられている。ゲートトレンチＴＲ２は第２の側壁面ＳＷ２および第２の底部ＢＴ２を有する。第２の側壁面ＳＷ２はｎ型ソース領域８３およびｐ型ボディ領域８２を貫通してｎ型ドリフト領域８１に至っている。第２の側壁面ＳＷ２はｐ型ボディ領域８２上において、ＭＯＳＦＥＴ１のチャネル面を含む。
　第２の側壁面ＳＷ２は炭化珪素基板１０の第１の主面１０ａに対して傾斜しており、ゲートトレンチＴＲ２は開口に向かってテーパ状に拡がっている。第２の側壁面ＳＷ２の面方位は、（０００－１）面に対して５０°以上６５°以下傾斜していることが好ましい。第２の底部ＢＴ２はｎ型ドリフト領域８１上に位置している。本実施の形態において、第２の底部ＢＴ２は炭化珪素基板１０の第１の主面１０ａとほぼ平行な面である。
　ゲート絶縁膜９１は、ゲートトレンチＴＲ２の第２の側壁面ＳＷ２および第２の底部ＢＴ２の各々を覆っている。ゲート電極９２はゲート絶縁膜９１上に設けられている。ソース電極９４は、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。ドレイン電極９８は炭化珪素基板１０の第２の主面１０ｂに接して設けられている。
　次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法について図３を参照して説明する。
　まず、炭化珪素基板準備工程（Ｓ１０：図３）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素からなるインゴットをスライスすることにより、導電型がｎ型である炭化珪素単結晶基板８０が準備される。次に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により炭化珪素単結晶基板８０上に、炭化珪素エピタキシャル層８５が形成される。炭化珪素エピタキシャル層８５には不純物としてたとえば窒素（Ｎ）が導入される。以上により、第１の主面１０ａと、第１の主面と反対の第２の主面１０ｂとを有する炭化珪素基板１０が準備される（図４参照）。
　次に、炭化珪素基板１０の第１の主面１０ａ上に開口部を有するマスク層２０がフォトリソグラフィ法によって形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はダイシングラインＤＬ（図８参照）が形成される位置に対応して形成される。
　次に、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１が形成される。溝部ＴＲ１を形成する工程は、第１の凹部形成工程（Ｓ２０：図３）と熱エッチング工程（Ｓ３０：図３）とを有していてもよい。
　第１の凹部形成工程（Ｓ２０：図３）において、マスク層２０が形成された炭化珪素基板１０に対してプラズマエッチングが行われることにより、炭化珪素エピタキシャル層８５の一部が除去され、炭化珪素基板１０の第１の主面１０ａに第１の凹部ＴＱ１が形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）を用いることができる。
　図５を参照して、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて炭化珪素基板１０の第１の主面１０ａに対してＩＣＰ－ＲＩＥが行われることにより、ダイシングラインＤＬ（図８）が形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った第１の側壁面Ａ１と、炭化珪素基板１０の第１の主面１０ａとほぼ平行な第１の底部Ｂ１と、第１の側壁面Ａ１と第１の底部Ｂ１とを繋ぎ、かつ第１の側壁面Ａ１および第１の底部Ｂ１の双方に対して交差する方向に伸長するサブトレンチＣ１とを有する第１の凹部ＴＱ１が形成される。第１の凹部ＴＱ１の幅Ｗ１は、たとえば５０μｍ以上１５０μｍ以下程度である。第１の凹部ＴＱ１の深さＨ１は、たとえば０．１μｍ以上０．８μｍ以下程度であり、好ましくは０．２μｍ以上０．５μｍ以下程度である。
　次に、熱エッチング工程（Ｓ２０：図３）が実施される。具体的には、炭化珪素基板１０に形成された第１の凹部ＴＱ１に対して、塩素を用いた熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の第１の凹部ＴＱ１の第１の側壁面Ａ１、第１の底部Ｂ１およびサブトレンチＣ１が熱エッチングされる。より具体的には、炭化珪素基板１０は炉内においてたとえば８００℃以上１３００℃以下で２０分程度加熱される。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以下である。なお、二酸化珪素から作られたマスク層２０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
　図６に示すように、上記の熱エッチング工程を実施することにより、第１の凹部ＴＱ１の第１の側壁面Ａ１、第１の底部Ｂ１およびサブトレンチＣ１がたとえば２ｎｍ以上０．１μｍ程度エッチングされることにより、炭化珪素基板１０上に第１の側壁面ＳＷ１と、第１の側壁面ＳＷ１と連接する第１の底部ＢＴ１から形成される溝部ＴＲ１が形成される。次に、マスク層２０がエッチングなど任意の方法により除去される（図７参照）。
　図７および図８を参照して、炭化珪素基板１０の第１の主面１０ａに形成された溝部ＴＲ１は、ダイシングラインＤＬを形成する。図８に示すように、ダイシングラインＤＬは、炭化珪素基板１０の第１の主面１０ａを縦方向および横方向に横断するように格子状に形成されている。ダイシングラインＤＬは後述する炭化珪素基板１０の切断工程における切断位置に対応する。ダイシングラインＤＬに囲まれた領域は素子領域ＩＲであり、当該素子領域ＩＲにはＭＯＳＦＥＴ１などの半導体素子が形成される。
　図１９に示すように、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１を覆うように二酸化珪素層３０が形成されてもよい。好ましくは、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１を覆う二酸化珪素層３０の形成は、後述するゲートトレンチＴＲ２を形成する工程における熱エッチング工程（Ｓ６０：図３）の前に行われる。
　次に、イオン注入工程（Ｓ４０：図３）が実施される。図９を参照して、炭化珪素基板１０の第１の主面１０ａに対してイオン注入が行われる。具体的には、ｐ型ボディ領域８２を形成するために、炭化珪素基板１０の第１の主面１０ａに対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ型ソース領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。これにより、ｐ型ボディ領域８２と、ｎ型ソース領域８３が形成される。炭化珪素エピタキシャル層８５において、ｐ型ボディ領域８２およびｎ型ソース領域８３が形成されなかった部分は、ｎ型ドリフト領域８１となる。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
　図１０を参照して、炭化珪素基板１０のｎ型ソース領域８３上にレジスト膜６０が形成される。レジスト膜６０に対して露光および現像が行われる。これにより、ｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するマスク層６１（図１１）が形成される。次にマスク層６１を用いたイオン注入により、ｐ型コンタクト領域８４が形成される。次にマスク層６１が除去される（図１２）。このように、フォトリソグラフィ法によって炭化珪素基板１０の第１の主面１０ａとｐ型ボディ領域８２とを繋ぐｐ型コンタクト領域８４が形成される。
　次に、上記イオン注入工程により炭化珪素エピタキシャル層８５に導入された不純物を活性化するため、炭化珪素基板１０に対して活性化アニール工程が実施される。活性化アニール工程の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　次に、第２の凹部形成工程（Ｓ５０：図３）が実施される。図１３を参照して、ｎ型ソース領域８３およびｐ型コンタクト領域８４からなる面上に、開口部を有するマスク層４０がフォトリソグラフィ法によって形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はゲートトレンチＴＲ２（図１）が形成される位置に対応して形成される。図１３を参照して、マスク層４０が形成された炭化珪素基板１０をプラズマエッチングすることにより、炭化珪素基板１０の第１の主面１０ａに第２の凹部ＴＱ２が形成される。マスク層４０の開口部を通じて、炭化珪素基板１０のｎ型ソース領域８３と、ｐ型ボディ領域８２と、ｎ型ドリフト領域８１の一部とがエッチングにより除去されることにより当該第２の凹部ＴＱ２が形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）を用いることができる。たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて炭化珪素基板１０の第１の主面１０ａに対してＩＣＰ－ＲＩＥが行われることにより、ゲートトレンチＴＲ２（図１）が形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った第２の側壁面Ａ２と、第１の主面１０ａとほぼ平行な第２の底部Ｂ２を有する第２の凹部ＴＱ２が形成される。第２の凹部ＴＱ２の幅Ｗ２は、たとえば０．５μｍ以上３μｍ以下程度であり、第２の凹部ＴＱ２の深さＨ２は、たとえば０．１μｍ以上１μｍ以下程度である。第２の凹部ＴＱ２の幅Ｗ２は、上述した第１の凹部ＴＱ１（図５参照）の幅Ｗ１よりも小さい。また第２の凹部ＴＱ２の深さＨ２は、上述した第１の凹部ＴＱ１（図５参照）の深さＨ１より小さくてもよい。
　次に、熱エッチング工程（Ｓ６０：図３）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａに形成された第２の凹部ＴＱ２に対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の第１の主面１０ａに形成された第２の凹部ＴＱ２の第２の側壁面Ａ２および第２の底部ＢＴ２が熱エッチングされる。炭化珪素基板１０は炉内においてたとえば８００℃以上１３００℃以下で２０分程度加熱される。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以下である。８００℃以上１３００℃以下で２０分程度加熱されることにより、第２の凹部ＴＱ２の第２の側壁面Ａ２および第２の底部Ｂ２がエッチングされる。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以下である。なお、二酸化珪素から作られたマスク層４０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
　図１５に示すように、上記の熱エッチング工程を実施することにより、第２の凹部ＴＱ２の第２の側壁面Ａ２および第２の底部Ｂ２がたとえば２ｎｍ以上０．１μｍ程度エッチングされることにより、炭化珪素基板１０の第１の主面１０ａ上に第２の側壁面ＳＷ２および第２の底部ＢＴ２から形成されるゲートトレンチＴＲ２が形成される。次にマスク層４０がエッチングなど任意の方法により除去される。第２の底部ＢＴ２は面であっても構わないし、線であっても構わない。第２の底部ＢＴ２が線である場合、ゲートトレンチＴＲ２の形状は断面視（炭化珪素基板１０の第１の主面１０ａと平行な方向で見た視野）においてＶ型となる。
　次に、ゲート絶縁膜形成工程が実施される。具体的には、図１６を参照して、ゲートトレンチＴＲ２の第２の側壁面ＳＷ２および第２の底部ＢＴ２に接してゲート絶縁膜９１が形成される。これにより、ゲートトレンチＴＲ２の第２の側壁面ＳＷ２および第２の底部ＢＴ２の各々を覆い、ｎ型ドリフト領域８１、ｐ型ボディ領域８２、ｎ型ソース領域８３およびｐ型コンタクト領域８４と接するゲート絶縁膜９１が形成される。ゲート絶縁膜９１は二酸化珪素からなり、たとえば熱酸化により形成され得る。
　ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜９１が形成された炭化珪素基板１０が、一酸化窒素雰囲気中において温度１１００℃以上１３００℃以下で１時間程度保持される。これにより、ゲート絶縁膜９１とｐ型ボディ領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
　このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐ型ボディ領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　次に、表面電極形成工程が実施される。表面電極形成工程では、ゲート電極９２と、ソース電極９４とが形成される。具体的には、図１７を参照して、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、ゲートトレンチＴＲ２の内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）とによって行い得る。
　次に、図１８を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。次に、層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により第１の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々が露出される。次に、第１の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接するソース電極９４が形成される。具体的には、スパッタリングにより、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜が、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板１０を加熱することにより、当該金属膜が合金化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。
　次に、裏面電極形成工程が実施される。具体的には、炭化珪素基板１０の第２の主面１０ｂにドレイン電極９８が形成される。ドレイン電極９８に用いられる材料は、上述したソース電極を構成する材料と同じであってもよい。
　次に、炭化珪素基板切断工程（Ｓ７０：図３）が実施される。図２０を参照して、たとえばダイヤモンドの刃先を有するダイシングブレード３５が溝部ＴＲ１の第１の底部ＢＴ１上に配置される。ダイシングブレード３５を回転させながら炭化珪素基板１０の厚み方向に移動することにより、炭化珪素基板１０がダイシングラインＤＬに沿って切断される。これにより、炭化珪素基板１０が、各々分離された複数のチップに分割される。なお、ダイシングブレード３５の刃の厚みはたとえば１０μｍ以上１００μｍ以下程度である。炭化珪素基板１０の切断は、ダイシングブレードを用いたダイシングブレード法以外の方法により行われてもよい。炭化珪素基板１０の切断は、たとえば超音波ダンシング法やレーザーダイシング法などにより行われてもよい。
　なお、上記実施の形態１では、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１を形成する工程は、第１の凹部形成工程（Ｓ２０：図３）と熱エッチング工程（Ｓ３０：図３）とを有する場合について説明したが、当該溝部ＴＲ１を形成する工程は、第１の凹部形成工程（Ｓ２０：図３）を有していなくてもよい。溝部ＴＲ１を形成する工程が、第１の凹部形成工程を有していない場合、以下のようにして溝部ＴＲ１が形成されてもよい。たとえば、炭化珪素基板１０の第１の主面１０ａに開口を有するマスク層２０が形成される。その後、図２２を参照して、当該マスク層２０を用いて炭化珪素基板１０に対して熱エッチング工程（Ｓ３０：図３）が実施される。図２２に示すように、炭化珪素基板１０の第１の主面１０ａに形成される溝部ＴＲ１は、第１の側壁面ＳＷ１および第１の底部ＢＴ１により形成され、第１の底部ＢＴ１は面とはならず線となる。つまり、断面視において、溝部ＴＲ１はＶ字状となる。
　次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
　実施の形態１に係る炭化珪素半導体装置１の製造方法によれば、溝部ＴＲ１を形成する工程は、塩素を用いて炭化珪素基板１０を熱エッチングする工程を含む。これにより、第１の側壁面ＳＷ１および第１の底部ＢＴ１の損傷が抑制された溝部ＴＲ１を形成することができる。それゆえ、炭化珪素基板１０を切断する際に、チップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
　また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、溝部ＴＲ１を形成する工程は、炭化珪素基板１０を熱エッチングする工程の前に、異方性エッチングにより炭化珪素基板１０の第１の主面１０ａに第１の凹部ＴＱ１を形成する工程を含む。これにより、異方性エッチングによって第１の凹部ＴＱ１に発生したサブトレンチＣ１などの損傷を、熱エッチングによって効果的に除去することができる。
　さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１を形成する工程の後であって、溝部ＴＲ１において炭化珪素基板１０を切断する工程の前に、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１に接する二酸化珪素層３０を形成する工程をさらに備える。これにより、ＭＯＳＦＥＴ１の絶縁性を確保することができる。
　さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、ＭＯＳＦＥＴ１は、ゲートトレンチＴＲ２を有する。これにより、ゲートトレンチＴＲ２を有するＭＯＳＦＥＴ１を含むチップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
　（実施の形態２）
　次に、図２１を参照して、実施の形態２に係るＭＯＳＦＥＴ１の製造方法について説明する。実施の形態２に係るＭＯＳＦＥＴ１の製造方法は、第１の凹部ＴＱ１に対する熱エッチングと、第２の凹部ＴＱ２に対する熱エッチングとが同時に実施される点と、第１の凹部ＴＱ１を形成する工程の後であって、炭化珪素基板１０を熱エッチングする工程の前に炭化珪素基板１０に対して活性化アニールを行う点とにおいて実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の点は実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なる点を中心に説明する。
　まず、図４を参照して、実施の形態１で説明した方法と同様の方法により、炭化珪素基板準備工程（Ｓ１０：図２１）が実施されることにより、第１の主面１０ａと、第１の主面１０ａと反対の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。次に、図５を参照して、実施の形態１で説明した方法と同様の方法により、第１の凹部形成工程（Ｓ２０：図２１）が実施されることにより、炭化珪素基板１０の第１の主面１０ａに第１の凹部ＴＱ１が形成される。これにより、図８に示すように素子分離用のダイシングラインＤＬが形成される。つまり、第１の凹部ＴＱ１がダイシングラインＤＬを構成する。
　次に、図９～図１２を参照して、実施の形態１で説明した方法と同様の方法により、イオン注入工程（Ｓ４０：図２１）が実施される。これにより、炭化珪素基板１０に、ｐ型ボディ領域８２と、ｎ型ソース領域８３と、ｐ型コンタクト領域８４とが形成される。
　次に、図１３および図１４を参照して、実施の形態１で説明した方法と同様の方法により、第２の凹部形成工程（Ｓ５０：図２１）が実施される。これにより、ゲートトレンチＴＲ２が形成されるべき領域に、炭化珪素基板１０の第１の主面１０ａに開口する第２の凹部ＴＱ２が形成される。
　次に、実施の形態１で説明した方法と同様の方法により、炭化珪素基板１０に対して活性化アニール工程が実施される。活性化アニール工程の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　次に、熱エッチング工程（Ｓ６０：図２１）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａに形成された第１の凹部ＴＱ１を形成する第１の側壁面Ａ１および第１の底部Ｂ１と、第２の凹部ＴＱ２を形成する第２の側壁面Ａ２および第２の底部Ｂ２とに対して塩素を用いた熱エッチングが同時に行われる。熱エッチングは、実施の形態１で説明した方法と同様の方法により行われる。これにより、第１の凹部ＴＱ１を形成する第１の側壁面Ａ１および第１の底部Ｂ１と、第２の凹部ＴＱ２を形成する第２の側壁面Ａ２および第２の底部Ｂ２とがエッチングされることにより、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１およびゲートトレンチＴＲ２が同時に形成される。
　次に、炭化珪素基板１０に対して熱酸化が実施されてもよい。これにより。ゲートトレンチＴＲ２を形成する第２の側壁面ＳＷ２および第２の底部ＢＴ２に接するゲート絶縁膜９１（図１６参照）と、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１に接する二酸化珪素層３０（図１９参照）とが形成されてもよい。
　次に、図２０を参照して、実施の形態１で説明した方法と同様の方法により、炭化珪素基板切断工程（Ｓ７０：図２１）が実施される。これにより、炭化珪素基板１０がダイシングラインＤＬに沿って切断されることにより、炭化珪素基板１０が複数のチップに分割される。
　実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、溝部ＴＲ１を形成する工程は、炭化珪素基板１０の第１の主面１０ａに凹部ＴＱ１を形成する後であって、炭化珪素基板１０を熱エッチングする工程の前に、炭化珪素基板１０を活性化アニールする工程を含む。これにより、活性化アニールによって炭化珪素基板１０に表面荒れが発生した場合であっても、熱エッチングによって当該表面荒れを改善することができる。
　また実施の形態２に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素基板１０を熱エッチングする工程は、ゲートトレンチＴＲ２を形成する工程と同時に行われる。これにより、ゲートトレンチＴＲ２および溝部ＴＲ１を同時に形成することができるので、ＭＯＳＦＥＴ１の製造工程が簡素化される。
　なお、上記各実施の形態において、第１導電型をｎ型とし、かつ第２導電型をｐ型として説明したが、第１導電型がｐ型であって、かつ第２導電型がｎ型であっても構わない。また上記各実施の形態において、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）などであってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　炭化珪素半導体装置（ＭＯＳＦＥＴ）、１０　炭化珪素基板、１０ａ　第１の主面１０ｂ　第２の主面、２０，４０，６１　マスク層、３０　二酸化珪素層、３５　ダイシングブレード、６０　レジスト膜、８０　炭化珪素単結晶基板、８１　ｎ型ドリフト領域
８２　ｐ型ボディ領域、８３　ｎ型ソース領域、８４　ｐ型コンタクト領域、８５　炭化珪素エピタキシャル層、９１　ゲート絶縁膜、９２　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　ソース配線層、９８　ドレイン電極、Ａ１，ＳＷ１　第１の側壁面（側壁面）、Ａ２，ＳＷ２　第２の側壁面、Ｂ１，ＢＴ１　第１の底部（底部）、Ｂ２，ＢＴ２　第２の底部、Ｃ１　サブトレンチ、ＤＬ　ダイシングライン、Ｈ１，Ｈ２　深さ、ＩＲ　素子領域、ＴＱ１　第１の凹部（凹部）、ＴＱ２　第２の凹部、ＴＲ１　溝部、ＴＲ２　ゲートトレンチ、Ｗ１，Ｗ２　幅。

Claims (6)

  1. 　第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素基板を準備する工程と、
    　前記炭化珪素基板の前記第１の主面に溝部を形成する工程と、
    　前記溝部において前記炭化珪素基板を切断する工程とを備え、
    　前記溝部を形成する工程は、塩素を用いて前記炭化珪素基板を熱エッチングする工程を含む、炭化珪素半導体装置の製造方法。
  2. 　前記溝部を形成する工程は、前記炭化珪素基板を熱エッチングする工程の前に、異方性エッチングにより前記炭化珪素基板の前記第１の主面に凹部を形成する工程を含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記溝部を形成する工程は、前記炭化珪素基板の前記第１の主面に前記凹部を形成する後であって、前記炭化珪素基板を熱エッチングする工程の前に、前記炭化珪素基板を活性化アニールする工程を含む、請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記炭化珪素基板の前記第１の主面に前記溝部を形成する工程の後であって、前記溝部において前記炭化珪素基板を切断する工程の前に、前記溝部を形成する側壁面および底部に接する二酸化珪素層を形成する工程をさらに備えた、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 　前記炭化珪素半導体装置は、ゲートトレンチを有するＭＯＳＦＥＴである、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 　前記炭化珪素基板を熱エッチングする工程は、前記ゲートトレンチを形成する工程と同時に行われる、請求項５に記載の炭化珪素半導体装置の製造方法。
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