JP2006286910A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 耐圧が高く、オン抵抗が低い半導体装置およびその製造方法を提供する。
【解決手段】 基板（１０）と、該基板上に形成され、ＳｉＣドリフト層（１４）と、ＧａＮ系半導体層（１８）と、ＧａＮ系半導体層上に形成されたソース電極（６０）若しくはエミッタ電極並びにゲート電極（６２）と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極（６４）またはコレクタ電極と、を具備する半導体装置およびその製造方法である。ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となりドレイン耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置およびその製造方法を提供することができる。
【選択図】 図２

Description

本発明は半導体装置およびその製造方法、特に、縦型構造を有する電力制御用トランジスタとその製造方法に関する。
電力制御用トランジスタは家電、電鉄、電気自動車、電力など幅広い分野で用いられている。電力制御用トランジスタには、高電力が印加されても絶縁破壊しない高耐圧が要求される。また、低損失を実現するため、オン抵抗の小さいことが要求される。そこで、近年電力制御用トランジスタとして縦型構造を有するトランジスタが注目されている。
例えば、図１はＳｉ系の縦型ＭＯＳＦＥＴの断面図(従来技術１)を示す。ｎ型のＳｉＣ基板１０上にｎ型のＳｉＣバッファ層１２、ｎ型のＳｉＣチャネル層１４が積層されている。チャネル層１４上にはゲート酸化膜５４、ゲート電極６２が設けられている。ゲート電極６２の両側にソース電極６０が設けられている。ソース電極６０下にはＮ型領域５２とＮ型領域を囲むｐ型領域５０が形成されている。基板の裏面にはドレイン電極６４が設けられている。
また、特許文献１の図１にはＧａＮ系半導体を用いた縦型ＦＥＴ（従来技術２）が開示されている。基板上にアンドープＧａＮ層、ｎ型ＧａＮドレイン層、ｎ型ＧａＮチャネル層、ｎ型ＧａＮソース層が積層されている。所定領域にドレイン層まで到達する開口部が設けられ、開口部側面に絶縁膜が設けられている。チャネル層には絶縁膜を介しゲート電極が設けられ、ソース層、ドレイン層にそれぞれ接続するソース電極、ドレイン電極が設けられている。
特開２００４−１６５５２０号公報
しかしながら、従来技術１においては、ＳｉＣチャネル層１４とは数十ｃｍＶ／ｓの移動度しか実現できない。その結果、数十mΩ／ｃｍ２のオン抵抗しか実現できない。一方、従来技術２においては、ドレイン層のドレイン電極が接続しており高耐圧が実現できない。高耐圧化するためにドレイン電極を基板の裏面に設ける場合、その基板にはＧａＮ層と格子整合するＧａＮ基板が考えられる。しかし、これは高価で大口径化が難しい。また、ＧａＮ層と格子整合しない基板ではＧａＮ層を厚膜化できないため、高耐圧化が困難である。
本発明は、耐圧が高く、オン抵抗が低い半導体装置およびその製造方法を提供することを目的とする。
本発明は、基板と、該基板上に形成されたＳｉＣドリフト層と、該ＳｉＣドリフト層上に形成されたＧａＮ系半導体層と、該ＧａＮ系半導体層上に形成されたソース電極並びにゲート電極と、前記ソース電極および前記ゲート電極下の前記ＳｉＣドリフト層の一部に形成されたｐ型ＳｉＣ領域と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極と、を具備する半導体装置である。本発明によれば、ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となる。そのため、耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置を提供することができる。
本発明は、前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を含む半導体装置とすることができる。また、本発明は、前記ｐ型ＳｉＣ領域は、前記ＧａＮ系半導体層と接している半導体装置とすることができる。さらに、本発明は、前記ＧａＮ系半導体層は、チャネル層と、チャネル層よりバンドギャップの大きいキャップ層を含む半導体装置とすることができる。さらに、本発明は、前記基板がＳｉＣ基板またはＳｉ基板である半導体装置とすることができる。さらに、本発明は、前記ＳｉＣドリフト層が１μｍ以上の膜厚を有する半導体装置とすることができる。
本発明は、基板と、該基板上に形成され、ｐ型ＳｉＣ層を含み、少なくともｐ型ＳｉＣ層より深い開口部を有するＳｉＣドリフト層と、前記開口部を有する前記ＳｉＣドリフト層上に形成されたＧａＮ系半導体層と、該ＧａＮ系半導体層上に形成されたソース電極若しくはエミッタ電極並びにゲート電極と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極またはコレクタ電極と、を具備する半導体装置である。本発明によれば、ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となる。そのため、耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置を提供することができる。
本発明は、前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を含む半導体装置とすることができる。また、本発明は、前記ｐ型ＳｉＣ層は、前記ＧａＮ系半導体層と接している半導体装置とすることができる。さらに、本発明は、前記ＧａＮ系半導体層は、チャネル層と、チャネル層よりバンドギャップの大きいキャップ層を含む半導体装置とすることができる。さらに、本発明は、前記基板がＳｉＣ基板またはＳｉ基板である半導体装置とすることができる。さらに、本発明は、前記ＳｉＣドリフト層が１μｍ以上の膜厚を有する半導体装置とすることができる。
本発明は、基板と、該基板上に形成されたＳｉＣドリフト層と、該ＳｉＣドリフト層上に形成され、チャネル層を含み、少なくとも前記チャネル層より深い開口部を有するＧａＮ系半導体層と、前記開口部の前記チャネル層の側面に形成され、前記チャネル層よりバンドギャップの大きいキャップ層と、前記チャネル層の前記開口部の側面に前記キャップ層を介し形成されたゲート電極と、前記ＧａＮ系半導体層上に形成されたソース電極またはエミッタ電極と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極またはコレクタ電極と、を具備する半導体装置である。本発明によれば、ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となる。そのため、耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置を提供することができる。
本発明は、前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる単結晶層または混晶層を含む半導体装置とすることができる。また、本発明は、前記基板がＳｉＣ基板またはＳｉ基板である半導体装置とすることができる。さらに、本発明は、前記ＳｉＣドリフト層が１μｍ以上の膜厚を有する半導体装置とすることができる。
本発明は、基板上に、ＳｉＣドリフト層を形成する工程と、前記ＳｉＣドリフト層内にｐ型ＳｉＣ領域を形成する工程と、前記ＳｉＣドリフト層上にＧａＮ系半導体層を形成する工程と、前記ｐ型ＳｉＣ領域上であって前記ＧａＮ系半導体層上にゲート電極を形成する工程と、前記ｐ型ＳｉＣ領域上であって前記ＧａＮ系半導体層上にソース電極を形成する工程と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となる。そのため、耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置の製造方法を提供することができる。
本発明は、基板上に、ｐ型ＳｉＣ層を含むＳｉＣドリフト層を形成する工程と、前記ＳｉＣドリフト層に少なくとも前記ｐ型ＳｉＣ層を除去し開口部を形成する工程と、前記開口部を有する前記ＳｉＣドリフト層上にＧａＮ系半導体層を形成する工程と、前記ｐ型ＳｉＣ層上であって前記ＧａＮ系半導体層上にゲート電極を形成する工程と、前記ｐ型ＳｉＣ層上であって前記ＧａＮ系半導体層上にソース電極またはエミッタ電極を形成する工程と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続するドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となる。そのため、耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置の製造方法を提供することができる。
本発明は、基板上に、ＳｉＣドリフト層を形成する工程と、前記ＳｉＣドリフト層上にチャネル層を含むＧａＮ系半導体層を形成する工程と、前記ＧａＮ系半導体層に、少なくとも前記チャネル層を除去し開口部を形成する工程と、前記チャネル層の前記開口部の側面にキャップ層を形成する工程と、前記チャネル層の前記開口部の側面に前記キャップ層を介しゲート電極を形成する工程と、前記ＧａＮ系半導体層上にソース電極またはエミッタ電極を形成する工程と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続するドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となる。そのため、耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置の製造方法を提供することができる。
前記基板はＳｉＣ基板またはＳｉ基板である半導体装置の製造方法とすることができる。また、本発明は、前記ドリフト層は１μｍ以上の膜厚を有する半導体装置の製造方法とすることができる。さらに、本発明は、前記ＳｉＣドリフト層を形成する工程と前記ＧａＮ系半導体層を形成する工程は、ＣＶＤ法を用いる半導体装置の製造方法とすることができる。さらに、前記開口部を形成する工程は、ドライエッチングにより前記開口部を形成する工程である半導体装置の製造方法とすることができる。
本発明によれば、ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となる。そのため、耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置およびその製造方法を提供することができる。
ＳｉＣは破壊電界が高く高耐圧化のため好ましい材料ではあるが、従来技術１では高移動度が実現できず、低オン抵抗が実現できない。これは、ＳｉＣチャネル層１４とゲート酸化膜５４界面の界面準位密度が高いためである。
ＳｉＣはＳｉなどの元素半導体と異なり、Ｓｉ原子だけでなくＣ原子が存在するため熱酸化によって１〜２原子オーダで酸化シリコン膜を形成するのは困難である。このため良質な酸化シリコン膜は期待できない。よって、ＳｉＣと酸化シリコン膜の界面準位密度を高移動度の反転層を形成するのに必要とされる１×１０１１ｃｍ−２以下まで低減するのは難しい。
そこで、以下に、ＳｉＣドリフト層上と、ＳｉＣドリフト層上に形成されたＧａＮ系半導体層を具備することにより高耐圧を有し低オン抵抗を有する実施例について説明する。
図２に実施例１に係るトランジスタの断面図を示す。実施例１は縦型ＦＥＴ（ＨＥＭＴ）の例である。ｎ型のＳｉＣ基板１０の（０００１）面上にｎ型ＳｉＣバッファ層１２、ｎ型ＳｉＣドリフト層１４が形成され、さらにＧａＮ系半導体層２８として、ｎ型ＡｌＧａＮ層２０、ＧａＮチャネル層２２およびＡｌＧａＮキャップ層２４が成膜されている。キャップ層２４上にソース電極６０が形成され、ゲート電極６２はキャップ層２４上に埋め込まれ形成されている。ソース電極６０およびゲート電極６２の下のドリフト層１４内にはｐ型ＳｉＣ領域１６が設けられ、ゲート電極下のドリフト層１４内にはさらに高ドープｐ型ＳｉＣ領域１８が設けられている。基板１０の裏面にドレイン電極６４が形成されている。すなわち、ドレイン電極６４はドリフト層１４のＧａＮ系半導体層２８と相対する面に接続されている。以上により実施例１に係るトランジスタが完成する。
図３から図７は、実施例１に係るトランジスタの製造方法を示す断面図である。図３において、基板厚として４００μｍを有するｎ型キャリア濃度が１０×１０１９ｃｍ−３のＳｉＣ基板１０上に、２００ｎｍの膜厚を有するｎ型キャリア濃度が１０×１０１９ｃｍ−３のＳｉＣバッファ層１２、１０μｍの膜厚を有するｎ型キャリア濃度が１０×１０１６ｃｍ−３のＳｉＣドリフト層１４をＣＶＤ法を用いて形成する。
図４において、ソース電極６０およびゲート電極６２を形成する領域の下部に例えばＡｌをイオン注入し、厚さ２００ｎｍ、ｐ型キャリア濃度が１０×１０１６ｃｍ−３のｐ型ＳｉＣ領域１６を形成する。
図５において、さらにゲート電極６２を形成する領域の下部に例えばＡｌをイオン注入し、厚さ１００ｎｍ、ｐ型キャリア濃度が１０×１０１９ｃｍ−３の高濃度Ｐ型ＳｉＣ領域１８を形成する。
図６において、ドリフト層１４上に、ＧａＮ系半導体層２８として、２０ｎｍの膜厚を有するｎ型キャリア濃度が１０×１０１８ｃｍ−３のＡｌＧａＮ（ＡｌＮ混晶比０．０９）層２０、５００ｎｍの膜厚を有する不純物を添加しないＧａＮチャネル層２２、２０ｎｍの膜厚を有する不純物を添加しないＡｌＧａＮ（ＡｌＮ混晶比０．２５）キャップ層２４を例えばＭＯＣＶＤ法を用い形成する。
図７において、キャップ層２４の所定領域をＣｌ２ガスを用い１０ｎｍドライエチングしリセスを形成する。キャップ層２４上の所定箇所に例えばＴｉ／Ａｌのソース電極６０を形成し、リセスに例えばＮｉ／Ａｕのゲート電極６２を形成する。
ＳｉＣ基板１０を１００μｍまで研磨した後、基板１０の裏面にドレイン電極６４を例えばＮｉ／Ａｌで形成する。すなわち、ドリフト層１４のＧａＮ系半導体層２８と相対する面に接続されたドレイン電極６４を形成する。以上により実施例１に係るトランジスタが完成する(図２)。
実施例１においては、ソース電極６０から横方向にチャネル層２２を通りｐ型ＳｉＣ領域１６の間を通り縦方向に流れドレイン電極６４に至る電子がゲート電極６２に制御されトランジスタ動作をする。ドリフト層１４としてＳｉＣを用いている。ＳｉＣはＳｉに比べ約１０倍の絶縁耐圧を有し厚膜に成長することが可能である。このため、ＳｉＣドリフト層の膜厚を厚くすることにより、ドレイン耐圧の高いトランジスタが得られる。実施例１では１０μｍとしているが、１μｍ以上であればドレイン耐圧を高くする効果があり、１００μｍ以下であれば実用的に使用することができる。ＳｉＣ基板やＳｉ基板とＧａＮ系半導体層を３μｍ以上形成することは困難である。格子整合しないからである。特にウェーハが大口径化すると、ＧａＮ系半導体層を厚くすることはますます難しくなる。本発明においては、ドリフト層をＳｉＣとすることにより、ウェーハが大口径化した場合であっても、ドリフト層を１μｍ以上や３μｍ以上に厚膜化することができる。これにより、ドレイン耐圧の高いトランジスタが得られる。
さらに、チャネル層２２であるＧａＮはＳｉに比べ移動度が高く、オン抵抗を小さくすることができる。また、従来技術１のようにチャネル層２２とキャップ層２４の界面に発生する界面準位は非常に小さく、しかも界面の電子は２ＤＥＧを形成するため、非常に高い移動度を実現することができる。
ｐ型ＳｉＣ領域１６は、ソース電極６０から直接ドレイン電極６４に電子が流れることを防止する障壁の機能を有している。また、ｐ型ＳｉＣ領域１６がＧａＮ系半導体層２８と接することにより、ｐ型ＳｉＣ領域１６をチャネル層２２近くに配置することができ、ピンチオフ特性をさらに高めている。さらに、ゲート電極６２下に高濃度ｐ型ＳｉＣ領域１８を有することにより、よりピンチオフ特性を改善することができる。
ＡｌＧａＮ層２０は必須ではないが、ＳｉＣ膜上にＧａＮ膜を直接成長することが難しいためＳｉＣ膜上に成膜が容易なＡｌＧａＮ層２０を設けることが好ましい。
以上のように、実施例１によれば、ＳｉＣドリフト層を設けることにより高耐圧を実現し、ＧａＮ系半導体層２８であるチャネル層２２を電子が走行することによりオン抵抗の小さい半導体装置を提供することができる。
実施例２に係るトランジスタの断面図を図８に示す。実施例２は縦型ＦＥＴ（ＨＥＭＴ）の例である。ｎ型のＳｉＣ基板１０の（０００１）面上にｎ型ＳｉＣバッファ層１２、ｎ型ＳｉＣドリフト層１４が形成され、さらにＧａＮ系半導体層３８として、ｎ型ＡｌＧａＮドレイン層３０、ｐ型ＧａＮチャネル層３２（ｐ型ＧａＮ系半導体層）およびＡｌＧａＮソース層３４が成膜されている。表面よりｎ型ＡｌＧａＮドレイン層３０に至る開口部３７が形成されている。すなわち、少なくともｐ型チャネル層３２より深い開口部を有する。
開口部３７を覆うようにＡｌＮキャップ層３６が形成され、キャップ層３６上にゲート電極６６が形成され、キャップ層３４上すなわちＧａＮ系半導体層３８上にソース電極が形成されている。すなわち、開口部３７のチャネル層３２の側面に、チャネル層３２よりバンドギャップの大きいキャップ層３６を具備し、ゲート電極６６が、チャネル層３２の開口部３７の側面にキャップ層３６を介し形成されている。基板１０の裏面にドレイン電極６４が形成されている。すなわち、ドレイン電極はドリフト層１４のＧａＮ系半導体層３８と相対する面に接続されている。
図９から図１２は、実施例２に係るトランジスタの製造方法を示す断面図である。図９において、実施例１と同様に基板１０上にＳｉＣバッファ層１２およびＳｉＣドリフト層１４をＣＶＤ法を用い形成する。
図１０において、ドリフト層１４上に、ＧａＮ系半導体層３８として、１００ｎｍの膜厚を有するｎ型キャリア濃度が１０×１０１６ｃｍ−３のＡｌＧａＮ（ＡｌＮ混晶比０．０９）ドレイン層３０、１００ｎｍの膜厚を有するｐ型キャリア濃度が１０×１０１６ｃｍ−３のＧａＮチャネル層３２、１００ｎｍの膜厚を有するｎ型キャリア濃度が１０×１０１９ｃｍ−３ＡｌＧａＮ（ＡｌＮ混晶比０．２５）ソース層３４を例えばＭＯＣＶＤ法を用い形成する。
図１１において、Ｃｌ２ガスを用いたドライエッチングでＡｌＧａＮドレイン層３０に至る深さ２５０ｎｍの開口部３７を形成する。すなわち、少なくともチャネル層３２を除去する開口部３７を形成する。このとき、開口部３７の側面は基板表面に対し約６０°の傾斜を有する。
図１２において、開口部３７を覆うようにＡｌＮキャップ層３６を１０ｎｍ形成する。すなわち、チャネル層３２の側面にチャネル層３２よりバンドギャップの大きいキャップ層３６を形成する。
所定領域のキャップ層３６を除去した後、ソース層３４上にソース電極６０を例えばＴｉ／Ａｌを用い形成する。開口部３７のキャップ層３６上にゲート電極６６を例えばＰｔ／Ａｕを用い形成する。すなわち、ゲート電極６６をチャネル層３２の開口部３７の側面にキャップ層３６を介し形成する。基板１０を基板厚１００μｍまで研磨し背面に例えばＮｉ／Ａｌを用いドレイン電極を形成する。すなわち、ドリフト層１４のＧａＮ系半導体層２８と相対する面に接続されたドレイン電極６４を形成する。以上により実施例２に係るトランジスタが完成する(図８)。
実施例２においては、電子が、ソース電極６０からソース層３４、チャネル層３２のキャップ層３６界面、ドレイン層３０を通りドリフト層１４に縦方向に流れドレイン電極６４に至る電子がゲート電極６２に制御されトランジスタ動作をする。実施例２においては、実施例１と同様のＳｉＣドリフト層１４を有するため高耐圧を実現できる。ドリフト層１４の厚さは、１μｍ以上であればドレイン耐圧を高くする効果があり、１００μｍ以下であれば実用的に使用することができる。さらに、電子が移動度の高いＧａＮチャネル層３２のキャップ層３６界面を走行し、オン抵抗を低減することができる。
実施例３に係るトランジスタの断面図を図１３に示す。実施例３は縦型ＦＥＴ（ＨＥＭＴ）の例である。ｎ型のＳｉＣ基板１０の（０００１）面上に、ｎ型ＳｉＣバッファ層１２、ｎ型ＳｉＣドリフト層１４、ドリフト層内のｐ型ＳｉＣ層１５が形成されている。ドリフト層１４には少なくともｐ型ＳｉＣ層１５より深い開口部が形成されている。さらにＧａＮ系半導体層４８として、ｎ型ＡｌＧａＮドレイン層４０、ｐ型ＧａＮチャネル層４２およびＡｌＧａＮソース層４４が成膜されている。結果として、ＧａＮ系半導体層４８には開口部４７が形成される。
ソース層４４上にソース電極６０が形成され、ゲート電極６２はソース層２４上に埋め込まれ形成されている。基板１０の裏面にドレイン電極６４が形成されている。すなわち、ドレイン電極はドリフト層１４のＧａＮ系半導体層２８と相対する面に接続されている。
図１４から図１７は、実施例３に係るトランジスタの製造方法を示す断面図である。図１３において、実施例１と同様に、基板１０上にＳｉＣバッファ層１２およびＳｉＣドリフト層１４をＣＶＤ法を用い形成する。さらに膜厚１００ｎｍを有するｐ型キャリア濃度が１０×１０１６ｃｍ−３ｐ型ＳｉＣ層１５をＣＶＤ法を用い形成する。
図１５において、Ｃｌ２ガスを用いたドライエッチングでドリフト層１４に２５０ｎｍの深さを有する開口部を形成する。すなわち、少なくともｐ型ＳｉＣ層１５を除去する開口部を形成する。このとき、開口部３７の側面は基板表面に対し約６０°の傾斜を有する。
図１６において、開口部を有するドリフト層１４上に、ＧａＮ系半導体層４８として、２０ｎｍの膜厚を有するｎ型キャリア濃度が１０×１０１６ｃｍ−３のＡｌＧａＮ（ＡｌＮ混晶比０．０９）ドレイン層４０、５００ｎｍの膜厚を有する不純物を添加しないＧａＮチャネル層４２、２０ｎｍの膜厚を有する不純物を添加しないＡｌＧａＮ（ＡｌＮ混晶比０．２５）キャップ層４４を例えばＭＯＣＶＤ法を用い形成する。
図１７において、キャップ層２４の所定領域をＣｌ２ガスを用い１０ｎｍドライエチングしリセスを形成する。キャップ層４４上の所定箇所に例えばＴｉ／Ａｌのソース電極６０を形成し、リセスに例えばＮｉ／Ａｕのゲート電極６２を形成する。
ＳｉＣ基板１０を１００μｍまで研磨した後、基板１０の裏面にドレイン電極６４を例えばＮｉ／Ａｌで形成する。すなわち、ドリフト層１４のＧａＮ系半導体層４８と相対する面に接続されたドレイン電極６４を形成する。以上により実施例１に係るトランジスタが完成する。
ｐ型ＳｉＣ層１５は、ソース電極６０から直接ドレイン電極６４に電子が流れることを防止する障壁の機能を有している。また、ｐ型ＳｉＣ層１５がＧａＮ系半導体層４８と接することにより、ピンチオフ特性を向上させている。
実施例３においては、実施例１および実施例２と同様のＳｉＣドリフト層１４を有するため高耐圧を実現できる。ドリフト層１４の厚さは、１μｍ以上であればドレイン耐圧を高くする効果があり、１００μｍ以下であれば実用的に使用することができる。さらに、チャネル層４２がＧａＮ系半導体層であるため高い移動度を実現することができ、オン抵抗を低減することができる。
実施例４に係るトランジスタの断面図を図１８に示す。実施例４はＩＧＢＴ（Insulated Gate Bipolar Transistor）の例である。ｐ型のＳｉＣ基板８０の（０００１）面上にｐ型ＳｉＣバッファ層８２、ｎ型ＳｉＣドリフト層８４が形成され、さらにＧａＮ系半導体層９２として、ｎ型ＧａＮ層コレクタ層８６、ＧａＮチャネル層８８およびＧａＮエミッタ層９０が形成されている。表面よりコレクタ層８６に至る開口部１０２が形成されている。
開口部１０２を覆うようにＡｌＮキャップ層９４が形成され、キャップ層９４上にゲート電極９８が形成され、エミッタ層９０上すなわちＧａＮ系半導体層９２上にエミッタ電極９６が形成されている。すなわち、開口部１０２のチャネル層８８の側面に、チャネル層８８よりバンドギャップの大きいキャップ層９４を具備し、ゲート電極９８が、チャネル層８８の開口部１０２の側面にキャップ層９４を介し形成されている。基板８０の裏面にコレクタ電極１００が形成されている。すなわち、コレクタ電極１００はドリフト層８４のＧａＮ系半導体層９２と相対する面に接続されている。
実施例４においては、実施例１から実施例３と同様のＳｉＣドリフト層８４を有するためコレクタ耐圧の高いＩＧＢＴを実現できる。ドリフト層８４の厚さは、１μｍ以上であればコレクタ耐圧を高くする効果があり、１００μｍ以下であれば実用的に使用することができる。さらに、コレクタ層８６、チャネル層８８、エミッタ層９０がＧａＮ系半導体層であるため高い移動度を実現することができ、オン抵抗を低減することができる。
実施例１から実施例４においてはドレイン電極６４、コレクタ電極１００を基板１０、８０の裏面に形成しているが、ドリフト層１４、８４のＧａＮ系半導体層２８、３８、４８、９２のと相対する面に接続されていればよい。例えばドリフト層１４、８４と基板１０、８０の間にｎ型のＳｉＣコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極またはコレクタ層を形成することもできる。基板は、ＳｉＣ基板以外にもＳｉ基板を使用することができる。ＳｉＣ基板またはＳｉ基板を用いることにより結晶性の良いＳｉＣ層が形成できる。
チャネル層は、ＧａＮ系半導体層として、例えば、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層若しくは混晶層を用いることができる。これにより低オン抵抗のトランジスタを実現できる。さらにキャップ層として、チャネル層よりバンドギャップの大きいＧａＮ系半導体層を用いることにより、さらに低オン抵抗を実現することができる。
図1は従来技術１の断面図である。 図２は実施例１の断面図である。 図３は実施例１の製造工程を示す断面図（その１）である。 図４は実施例１の製造工程を示す断面図（その２）である。 図５は実施例１の製造工程を示す断面図（その３）である。 図６は実施例１の製造工程を示す断面図（その４）である。 図７は実施例１の製造工程を示す断面図（その５）である。 図８は実施例２の断面図である。 図９は実施例２の製造工程を示す断面図（その１）である。 図１０は実施例２の製造工程を示す断面図（その２）である。 図１１は実施例２の製造工程を示す断面図（その３）である。 図１２は実施例２の製造工程を示す断面図（その４）である。 図１３は実施例３の断面図である。 図１４は実施例３の製造工程を示す断面図（その１）である。 図１５は実施例３の製造工程を示す断面図（その２）である。 図１６は実施例３の製造工程を示す断面図（その３）である。 図１７は実施例３の製造工程を示す断面図（その４）である。 図１８は実施例４の断面図である。
符号の説明
１０、８０ 基板
１２、８２ ＳｉＣバッファ層
１４、８４ ＳｉＣドリフト層（ＳｉＣチャネル層）
１５ ｐ型ＳｉＣ層
１６ ｐ型ＳｉＣ領域
１８ 高濃度ｐ型ＳｉＣ領域
２０、４０ ＡｌＧａＮ層
２２、４２ ＧａＮチャネル層
２４、４４ ＡｌＧａＮキャップ層
２８、３８、４８、９２ ＧａＮ系半導体層
３０ ＡｌＧａＮドレイン層
３２ ＧａＮチャネル層
３４ ＡｌＧａＮソース層
３６ キャップ層
３７、４７、１０２開口部
６０ ソース電極
６２、６６、９８ゲート電極
６４ ドレイン電極
８６ ＧａＮコレクタ層
８８ ＧａＮチャネル層
９０ ＧａＮエミッタ層
９４ キャップ層
９６ エミッタ電極
１００ コレクタ電極

Claims (23)

  1. 基板と、
    該基板上に形成されたＳｉＣドリフト層と、
    該ＳｉＣドリフト層上に形成されたＧａＮ系半導体層と、
    該ＧａＮ系半導体層上に形成されたソース電極並びにゲート電極と、
    前記ソース電極および前記ゲート電極下の前記ＳｉＣドリフト層の一部に形成されたｐ型ＳｉＣ領域と、
    前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極と、を具備する半導体装置。
  2. 前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を含む請求項１記載の半導体装置。
  3. 前記ｐ型ＳｉＣ領域は、前記ＧａＮ系半導体層と接している請求項１または２記載の半導体装置。
  4. 前記ＧａＮ系半導体層は、チャネル層と、チャネル層よりバンドギャップの大きいキャップ層を含む請求項１から３のいずれか一項記載の半導体装置。
  5. 前記基板がＳｉＣ基板またはＳｉ基板である請求項１から４のいずれか一項記載の半導体装置。
  6. 前記ＳｉＣドリフト層が１μｍ以上の膜厚を有する請求項１から５のいずれか一項記載の半導体装置。
  7. 基板と、
    該基板上に形成され、ｐ型ＳｉＣ層を含み、少なくともｐ型ＳｉＣ層より深い開口部を有するＳｉＣドリフト層と、
    前記開口部を有する前記ＳｉＣドリフト層上に形成されたＧａＮ系半導体層と、
    該ＧａＮ系半導体層上に形成されたソース電極若しくはエミッタ電極並びにゲート電極と、
    前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極またはコレクタ電極と、を具備する半導体装置。
  8. 前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を含む請求項７記載の半導体装置。
  9. 前記ｐ型ＳｉＣ層は、前記ＧａＮ系半導体層と接している請求項７または８記載の半導体装置。
  10. 前記ＧａＮ系半導体層は、チャネル層と、チャネル層よりバンドギャップの大きいキャップ層を含む請求項７から９のいずれか一項記載の半導体装置。
  11. 前記基板がＳｉＣ基板またはＳｉ基板である請求項７から１０のいずれか一項記載の半導体装置。
  12. 前記ＳｉＣドリフト層が１μｍ以上の膜厚を有する請求項７から１０のいずれか一項記載の半導体装置。
  13. 基板と、
    該基板上に形成されたＳｉＣドリフト層と、
    該ＳｉＣドリフト層上に形成され、チャネル層を含み、少なくとも前記チャネル層より深い開口部を有するＧａＮ系半導体層と、
    前記開口部の前記チャネル層の側面に形成され、前記チャネル層よりバンドギャップの大きいキャップ層と、
    前記チャネル層の前記開口部の側面に前記キャップ層を介し形成されたゲート電極と、
    前記ＧａＮ系半導体層上に形成されたソース電極またはエミッタ電極と、
    前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極またはコレクタ電極と、を具備する半導体装置。
  14. 前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を含む請求項１３記載の半導体装置。
  15. 前記基板がＳｉＣ基板またはＳｉ基板である請求項１３または１４記載の半導体装置。
  16. 前記ＳｉＣドリフト層が１μｍ以上の膜厚を有する請求項１３から１５のいずれか一項記載の半導体装置。
  17. 基板上に、ＳｉＣドリフト層を形成する工程と、
    前記ＳｉＣドリフト層内にｐ型ＳｉＣ領域を形成する工程と、
    前記ＳｉＣドリフト層上にＧａＮ系半導体層を形成する工程と、
    前記ｐ型ＳｉＣ領域上であって前記ＧａＮ系半導体層上にゲート電極を形成する工程と、
    前記ｐ型ＳｉＣ領域上であって前記ＧａＮ系半導体層上にソース電極を形成する工程と、
    前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法。
  18. 基板上に、ｐ型ＳｉＣ層を含むＳｉＣドリフト層を形成する工程と、
    前記ＳｉＣドリフト層に少なくとも前記ｐ型ＳｉＣ層を除去し開口部を形成する工程と、
    前記開口部を有する前記ＳｉＣドリフト層上にＧａＮ系半導体層を形成する工程と、
    前記ｐ型ＳｉＣ層上であって前記ＧａＮ系半導体層上にゲート電極を形成する工程と、
    前記ｐ型ＳｉＣ層上であって前記ＧａＮ系半導体層上にソース電極またはエミッタ電極を形成する工程と、
    前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続するドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法。
  19. 基板上に、ＳｉＣドリフト層を形成する工程と、
    前記ＳｉＣドリフト層上にチャネル層を含むＧａＮ系半導体層を形成する工程と、
    前記ＧａＮ系半導体層に、少なくとも前記チャネル層を除去し開口部を形成する工程と、
    前記チャネル層の前記開口部の側面にキャップ層を形成する工程と、
    前記チャネル層の前記開口部の側面に前記キャップ層を介しゲート電極を形成する工程と、
    前記ＧａＮ系半導体層上にソース電極またはエミッタ電極を形成する工程と、
    前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続するドレイン電極またはコレクタ電極を形成する工程と、を具備する半導体装置の製造方法。
  20. 前記基板はＳｉＣ基板またはＳｉ基板である請求項１７から１９のいずれか一項記載の半導体装置の製造方法。
  21. 前記ドリフト層は１μｍ以上の膜厚を有する請求項１７から１９のいずれか一項記載の半導体装置の製造方法。
  22. 前記ＳｉＣドリフト層を形成する工程と前記ＧａＮ系半導体層を形成する工程は、ＣＶＤ法を用いる請求項１７から１９のいずれか一項記載の半導体装置の製造方法。
  23. 前記開口部を形成する工程は、ドライエッチングにより前記開口部を形成する工程である請求項１８または１９記載の半導体装置の製造方法。
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