TW479280B - A method of manufacturing a semiconductor device - Google Patents

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五、發明說明（1 ) 經濟部智慧財產局員工消費合作社印製 本：明：關於一種製造一半導體裝置之方 !=:半導體主體，係在其—表面處備有-電晶體，電 日窃體具有一閘極且葬士 . 猎由—間介電質以在半導體主體之表面 處絕緣於一通道區，卩d H > 愈… 具有一區域，係藉由該方法使得 鄰接於表面之一第一導兩刑斗、 、 弘土式活性區足義於半導體主體内 ’及-圖型層係施加以定義出於後續製程中提供之計書閘 極區，随後施加-介電質層，介電質層藉由去除圖型層而 在计畫閘極區處備有—凹穴，隨後利用介電質層做爲一遮 罩而以自仃對準方式將雜質經過凹穴以引人半導體主體之 通迢區内’及施加一絕緣層以製成電晶體之閘介電質，絕 緣層上施加一導電層’藉以填充凹穴，該導電層佈型爲電 晶體之閘極。 前開段落中所述製造半導體裝置之方法係習知於說- 5,773,348號申請案中，在習知方法中，—叠片式氧化物/氮 化物層係製成於半導體主體之一表面上，在#片式氧化物 /氮化物層上施加-佈型之光致抗蚀層，以製成閘極計畫 區，又後則稱其爲計畫閘極區。一氧化物層係選擇性沈積 於疊片式氧化物/氮化物層上，隨後去除佈型之光致抗蝕 層。在後續之植入製程中，雜質以氧化物層做爲一離子植 入遮罩而經過計畫閘極區以引入半導體主體内，藉此提供 半導體主體以一抗貫穿之雜質區。隨後氮化物間隔件製成 於氧化物層側壁處之計畫閘極區内，且疊片式氧化物/氣 化物層在同一區内去除。一閘氧化物層隨即施加於計書問 極區内’接著沈積一非晶矽層以填充計畫閘極區，非晶石夕 -4 - 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------線# (請先閱讀背面之注意事項再填寫本頁) 479280 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（2 ) 層佈型爲電晶體之閘極。最後，氧化物層及下方之疊片式 氧化物/氮化物層去除，及實施一包括二階段式退火處理 之水楊酸製程，該處理溫度高達75〇至9〇〇0C，以利製成自 行對準式接觸以及淺結合之源極與汲極區。 無論雜質係利用自半導體主體表面處之一化學源擴散或 利用離子植入以引入半導體主體内，二者皆需以高達9〇〇 X之溫度實施高溫退火處理。 習知方法之一缺點在於閘極之製成及雜質經由計畫閘極 區引入半導體主體皆係在源極區及汲極區製成前發生，因 此亦即在高溫之二階段式退火處理之前，由於閘極承受此 退火處理之高溫，因此有一連串之拘束存在於閘極之製程 相谷材料選擇上。再者，高溫退火處理亦不利於重新配置 已於當地引入半導體主體内供抑制貫穿之雜質。 本發明之一目的在於提供一種製成前開段落所述半導體 裝置之方法，其增加習知CMOS製造流程中之閘極所用製 程相容材料實施之彈性，且其容許雜質經由計畫閘極區以 在當地引入半導體主體内，而無引入雜質在後續製程中之 不利重新配置。 依據本發明，此目的之達成係在於施加由耐火材料組成 之圖型層’該圖型層在半導體主體内之_第二導電型式之 一源極區及一汲極區製成期間做爲一遮罩，隨後該介電質 層係施加於一厚度，而足以覆蓋圖型層，該介電質層利用 一材料去除處理以去除其部分厚度，直到圖型層曝露出爲 止’隨即去除該圖型層。 -5- 本纸張又度適用中國國家標準（CNS)A4規格（210 x 297公釐） .1----------f i丨Ί!丨訂---------線· (請先閱讀背面之注意事項再填寫本頁) . 479280 經濟部智慧財產局員工消費合作社印^^ A7 B7 五、發明說明（3) 本發明之上述方法可使經由計晝閘極區處之凹穴以在當 地引入半導體主體内之閘極及雜質，免於曝露在相關於電 晶體源極區及汲極區製造之高溫退火處理。依此，相關於 閘極所用製程相容材料之使用彈性大致上增加，而當地引 入雜質之重新配置則中和之。 計畫閘極區係藉由沈積一圖型層而定義，其由耐火材料 組成以承受相關於電晶體源極區及汲極區後續製造之高溫 退火處理。在圖型層去除之前，一較厚之介電質層係施加 於一厚度，而足以覆蓋圖型層，該介電質層利用例如化學 機械式拋光以去除其部分厚度，直到圖型層曝露出爲止， 隨即利用選擇性蝕刻以去除該圖型層，藉此使介電質層備 有一凹穴於計畫閘極區處。圖型層去除後，一浸蝕可實施 以去除一例如由氧化矽組成之表面層，其有益於施加至半 導體主體表面，以防止半導體主體受到污染。雜質隨後利 用介電質層U做爲一遮罩而以自行對準方式經過凹穴15以 引入半導體主體1之通道區13内，引入雜質之前或之後， 一絕緣層施加以製成電晶體之閘介電質，隨後施加一導電 層以填充凹穴及佈型爲電晶體之閘極。 ％ 雜免可藉由一擴散方法以引入半導體主體之通道區，其 大體上包括二步驟。第一，雜質藉由一氣體沉積步驟以放 置於或接近於半導體主體表面，或者藉由以一含有所需L g (層物茔覆於表面，隨後進行—退火處理以利用擴: 步驅送雉貝至半導體主體内。另一變換之擴散方法爲 子植入，尸斤需之雜質係先離子化，錢由—電場或磁場力口 本纸張&度適用中關家標準（CNS)A4規格（210 X 297公爱)--- --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 479280 A7 B7 _____ 五、發明說明（4 ) 速至一高能階，通常爲1至500 keV，加速之高能量離子束 (請先閱讀背面之注意事項再填寫本頁) 撞擊半導體主體表面且貫穿其曝露之表面，貫穿通常在表 面以下小於1微米處，且在植入期間對晶格產生可觀之破 壞，因此需要一退火處理以修復受損之晶格，以及激勵植 入之離子。 由於其精確控制引入半導體主體内之雜質量，因此離子 植入方式較佳爲擴散，再者，離子植入容許雜質比以擴散 更少之側向配置引入半導體主體内，因此容許裝置以較小 尺寸特性製造。 以通道長度小於大約2微米之MOS電晶體而言，短通道 效應在相關於裝置性能上開始扮演重要角色，關於此方面 ’特別是短通道效應如習知之貫穿者及短通道閾電壓變動 即爲主要事項。 貫穿係一種相關於源極區及及極區之耗盡區併合現象， 亦即當通道變短時，耗盡區邊緣之間之空間即變小，且假 設通道區之掺雜係隨著通道長度減小而保持不變。當通道 經濟部智慧財產局員工消費合作社印制衣 長度逐漸等於源極區及汲極區之耗盡區寬度總和時，貫穿 即建立。 由實驗可知，當通道長度減小至2微米以下時，閾電壓 變移至長通道値以下，此效果稱爲短通道閾電壓變移。由 源極區及汲極區造成之閘極下方通道區内之耗盡電荷小數 係不足以用於長通道式電晶體，但是可以同於短通道式電 晶體，其通道長度接近於源極區及没極區之耗盡區寬度續 和。因此，只需較少電荷即可造成反向，且閾電壓亦降低。 _ _ - 7 _ 本紙張&度適用中國國家標準（CNS)A4規格（210 X 297公釐） 479280 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 ) 依據上述背景，其有利於提供一短通请+ + ^ ^ 雄所r L通通式電晶體之通道 £以一雜貝區’做爲闕電壓校正及/或貫穿抑制。爲了達 :這些效應，問極下方通道區内之半導體主體之捧= "增加，用於閑電壓校正及/或貫穿抑制之雜質可在垂直 於半導體主體表面方向#入_$P \ 『在垂直 晶方向及平面之雜質穿渠， 口者、、口 主道-、-;貝牙渠，#义佳馬取好在植入前藉由傾斜 導"王以對於半導體主體表面之法線呈-大約7度之 小角度植入，應注意的是，用於貫穿抑制之植 $ 閾電壓增高。 以往用於閾電壓枋t4 λ· … 私坠杈正及/或只穿抑制之雜質係在鄰接於 半導體主體表面之法|Η·今# & 品義後及復蓋整個半導體主體表 面、之一閘氧化物層施加後植人，依此，引人之雜質在側向 刀佈万;正個活性區’且需逆摻雜於鄰接半導體主體表面之 區域中之源極區與没極區之後續製造，源極區與没極區製 造上所需之逆摻雜係利用本發明方法中和，其經凹穴以在 當地植入上述雜質至僅有電晶體之通道區。 若用於閾電壓校正及/或貫穿抑制之雜質係經凹穴植入 丄即大致垂直於表面或對於半導體主體表面之法線方向呈 小角度，則通道區實際上會植入於其全長，藉此增大閾 電壓於整個通道長度範圍。因此，當一用於含有長通道與 =通道電晶體之半導體裝置之製程依此改善而使短通道電 晶體可以一標稱之閾電Μ作。冑了提供通道區僅有局部 之雜質，亦即在其邊緣處，因此抑制長通道電晶體之閾電 壓增大，其優點在對於半導體主體表面之法線方向呈一銳 ------—tr---------$# (請先閱讀背面之注意事項再填寫本頁) 479280 A7 五、發明說明（6 ) 角植入雜質’顯然’雜質植入通道區之最大角度係取決於 介電質層中之凹穴之長寬比。 疋義出計畫閘極區且由耐火材料組成之圖型層可例如包 含氮化矽或氧化鋁，惟，爲了使製程配合於習知。馗的處 理，有利地施加之圖型層係包含矽，就此而言，多晶矽、 非晶梦或GexSi^亦可採用，x代表〇與i之間範圍内之鍺小 數。 經濟部智慧財產局員工消費合作社印製 依據實驗可知，若圖型層係由碎组成，則終止介電質層 之化學機械式抛光（CMP)之瞬間較爲重要。若CMp製程= 早終止則氧化物殘餘物會留在圖型層上，有礙後續之圖型 層去除，而若CMP製程實施過長，計畫閘極區之高度定: 會有不利影響。爲了改善製程之高度定義，較佳爲施加圖 型層做爲一雙層’包括一第一子層，係包含矽，及位於其 頂邵上（一第二子層，係由一材料組成且該材料具有一較 大於矽者之抗材料去除處理性及可相關於介電質層做選擇 性蝕刻。第二子層在介電質層去除期間將做爲—蝕刻終止 層，關於此點，其較佳爲施加氮化矽做爲第二子層，而氧 化矽做爲介電質層，另者，氧化鋁可代替氮化矽及/或 BPSG (棚射酸玻璃）代替氧切。第二子層係選擇性地 自第一子層去除，隨後去除第一子層。雜質經凹穴引入半 導體主體之通道區内及絕緣層製成閘介電質後，施加導電 層以填充凹穴。爲了取得一精巧之電晶體閘結構，導電= 較佳爲利用無遮罩式去除導電層直到絕緣層或介電質 一者曝露爲止，以佈型閘極，依此，閘極即凹入介電質層

濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（ 。上述無遮罩式去除導電層較佳爲利用化學機械式抛光 (CMP) ’後k無遮罩式去除絕緣層則不需要，但是若絕 緣層包含一高介電常數材料時則有必要。 電晶體之閘極及其製成之導電層可以有利地包含一金屬 ’而代替習知之多晶♦，相反於多晶料{，金屬本身具 有一較低電阻値且可癸於尤夺丨士 & 土 — ^ 』兒於不和 < 耗盡效應。關於此點，可 知用低私阻値金屬，例如銘、嫣、銅或銷，若採用金屬 則導電層較佳爲施加做爲—雙層，包括—含有金屬之層位 於-做爲-黏接層及/或障壁層之層頂部上。關於此點， 欽可做爲黏接層而氮化鈇（™)或鶴化鈥（TiW)可做爲障壁 層。應注意的是在先前技藝方法中施加一金屬間極將在— 銘問極例子中造成溶解，或者當曝露於相㈣電晶體源極 區與及極區製造之高溫退火處理時造成金屬閘極與問介電 質之間不利之相互作用。在本發明之方法中製成之間 極並未在後續之製造流程中曝露於高溫。 爲了改善電晶體性能，其可有利地施加-介電質材料， 且其介電常數大於閘介電質以及其所製成之絕緣層之氧化 矽者（ε〜4)，關於此點，氧化妲（1^〇5;ε〜2〇·25)、氧化鋁 (Ah〇3; ε〜1〇)或氮化矽⑸川4; ε〜7)亦可有利地採用，因爲這 一材料係利用化學氣體沉積（CVD)而以貼服及可複製方^ 沈積。應注意的是，先前技藝方法中之_高介電常數材^ 會在曝露於相關於電晶體源極區與没極區製造之高溫退火 處理時造成材料之介電性退化。在本發明之方法中，所製 成之間介電質並未在後續之製造流程中曝露於高溫。 ________- 11) 本纸張K度適用中國國家標準（CNS)A4規格（210 X 297公釐 --------tr---------^* (請先閱讀背面之注意事項再填寫本頁) 479280 第89103801號專利申請案 中文說明書修正頁（90年10月）

五 、發明説明（8 ) 本發明之上述及其他内容可由參考文後之實施例及圖式 中得知，圖式中： 圖1至9係以截面示意圖揭示利用本發明方法第一實施 例之一包含一電晶體之半導體裝置製造中之連續階段。 圖10及11係以截面示意圖揭示利用本發明方法第二實施 例之一包含一電晶體之半導體裝置製造中之二階段。 元件符號說明 1 半導體主體 13 通道區 2 表面 14 介電質層 3 氧絕緣區 15 凹穴 4 活性區 16 雜質區 5 層 17 箭頭 6 第一子層 18 絕緣層 7 第二子層 19 閘介電層 8 圖型層 20 導電層 9 源極/沒極延伸 21 閘極 10 側壁間隔件 22 箭頭 11 源區 23 雜質區 12 汲區 雖然本發明在文後係以一電晶體為基礎，但是習於此技 者將明暸本發明有利於使用在CMOS及BICMOS積體電路之 製造中。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ^891〇3801號專利申請案 中文說明書修正頁（9〇年1〇月）

五、發明説明（Sa ) 圖1至9係以截面示意圖揭 ^ ^ ^ 閛竭7^ 一包含一電晶體之半導體

Ik中足連續階段，其利用本 ^ 參閱圖1，一裳一道咖、 万法足一弟一實施例。 电型式類型之半導體主體1，在本範 例中例如為p型導電型式之 戶、产 、心矽王體，其在一表面2上提供較 居 < 氧化物場絕緣區3，係i #丨、 μ 係至少局邵凹入半導體主體1内且 疋我一活性區4 ’其内可製造本範例中之NMOS型電晶體， 較厚之氧化物絕緣區3通常利用LOCOS(當地碎氧化)或 STI(淺圳隔離）製成。接$，半導體主體i之表面2備有— 層5 ’例如由氧财組成，其覆以-圖型層8，圖型層係定 義出欲在後續製程階段中提供之_計畫閘極區，且此區在 文後稱為計畫閘極區。在本範例中，圖型層8可藉由沈積-雙層而取得，該雙層包括例如多晶矽之-第-子層6且摻雜 以-摻雜劑’如鱗或可能為硼，及其上方之—第二子層7， 例如由氮化梦、组成’及藉由使用一般光石版印刷方式製成 圖型於該雙層。除了氮化矽，其他任意適當材料皆可使 -11a 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公爱) 479280 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) Μ虱化鋁或其組合物。

Ge c; ^ 除了多晶矽外，非晶矽或 採用，χ代表〇 音^ σ ^ <間範圍内之鍺小數，應注 思的疋，圖型層亦可爲單一芦，

Ge Si -¾ ^ ^ 日且由夕晶矽、非晶矽或

GexSi^x或任意其他適當之 .^ . 人材枓如氮化矽或氧化鋁所組 成’再者，原本有利於保護丰攥轉、 + 導王組免於污染之層5即 H 施加圖型層8後，本η型範例中-第二相反導電 -二二亟/汲極I伸攸9係利用例如較輕劑量之磷或砷自 仃對準植入，及利用圖型層 ^ 層8與虱化物場絕緣區3做爲一遮 罩而製成於圖型層8之相對立側上。 隨後，圖型層8藉由例如習知—氧化石夕層（如圖2)之沈積 。r回’虫〃備有側壁間隔件1〇。側壁間隔件1〇製 成後，本n型範例中之第二導電型式之高度摻雜源區η及 没區12係利用例如較重劑量之磷騎自行對準植人，及利 用氧化物場絕緣區3與圖型層8及側壁間隔件1〇做爲一遮罩 而製成於側壁間隔件Η)之相對立側上。應注意的是，一通 道區13係由延伸之源區119及延伸之没區129園繞。 請參閲圖3，本範例中由氧化矽组成之—較厚介電質層 14係施加於—厚度，而足以覆蓋圖型層8，顯然，其他適 當之電絕緣材料如PSG(磷矽酸玻璃）或BpSG(硼磷矽酸玻璃 )亦可採用。 此後，介電質層14除去其部分厚度，直到圖型層8曝露 爲止（如圖4)，此例如可使用化學機械式拋光（CMp)，及例 如採用一般市面可得漿液。在材料去除處理期間，本範例 中由氮化石夕組成之第二子層7將作爲一終止層。 一 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、 發明說明（10) 經濟部智慧財產局員工消費合作社印製 子二(如圖5)’本範例中由氮切組成之第二 且關於介電制14及侧錢隔件崎選擇性去除 確酸中皆由氧财組成，例如利用熱磷酸及 :广“物做爲性蚀刻去除’依此方式，介電質層_ 備有一凹穴15。 參閲圖6 ’第一子層6及層5係在二分離之蝕刻步驟中去 除本範例中由多晶石夕組成之第一子層6例如可用散κ〇Η 溶液做濕性蚀刻選擇性去除，或用刪⑽合物做電漿餘 到。本範例中由m组成之層5可利用HF做濕性蚀刻去 馀。在下一步驟中，半導體主體！之通道區13備有一第一 導電型式<雜質區16其在本範例中爲p型，係引入p型雜質 如硼（B)經過凹穴15至通道區13内，且以介電質層μ做爲一 遮罩而用自行對準方式。雜質區16例如可應用爲一淺區， 以k正NMOS電晶體之閾電壓，及/或應用爲一較深區，以 抑制NMOS電晶體之延伸源區^,9及延伸汲區12,9之間貫 。將p型雜質引入半導體主體1係藉由自半導體主體1表 面2處之一化學物源擴散而達成，惟，基於前述理由，p型 雜質較佳爲利用箭頭17所示之離子植入法引入，就此而言 ，爛可用大約20至60 keV範圍内之能量及大約2·1〇13原子/厘 米之劑量植入。習於此技者可知磷（Ρ)離子或神（As)離子 了因相似原因而植入一 PMOS電晶體内’例如鱗可用大約 100至130 keV範圍内之能量及大約2· 1013原子/厘米2之劑量 植入，而坤可用大約180至240 keV範圍内之能量及大約 2· 1013原子/厘米2之劑量植入。實施植入上係大致垂直於半 -13 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I --------^------- (請先閱讀背面之注意事項再填寫本頁) 479280 經濟部智慧財產局員工消費合作社印製 -14 - A7 五、發明說明（11) 導體主體1之表面2，惟爲了防止雜質 办 口 P只，口耆結晶万向及平面 牙渠，取好在植入前藉由傾斜半導體主體 主體1表面2之法線呈-大約7度之小角度植入。應注音的 是供做閾電壓校正之淺區及供做貫穿抑制之較深區可:二 植入步驟中以不同能量實施，或在一植入步驟中以相同能 量同時實施。 如圖7所絕緣層18提供於所有曝露之表面上，以 形成電晶體之-閘介電質19，絕緣相可由氧化石夕组成， 惟，介電常數大於氧化秒者之一介電材料如氧化叙氧化 銘或氮化石夕収爲有利。若氧化石夕施用於閘介冑㈣，則 其例如可藉由矽之化學氣體沉積或矽之熱氧化取得，高介 電常數材料氧化起、氧化銘及氮化石夕例如可利用化學氣體 沉積（CVD)施加。 應注意的是，上述用於貫穿抑制及/或閾電壓校正之離 子植入可以在絕緣層18施加後實施，吾人可知例如以氧化 矽組成且提供於半導體主體表面處之一薄層可改善離子植 入之特欲，惟’若絕緣層1 8係由鬲介電常數之介電質材料 組成，則相關於離子植入且高達大約900乇溫度之高溫退 火會破壞所用材料之介電性。 參陬圖8，一導電層20以一常用方式施加於絕緣層18上 ，藉此在計畫閘極區填充凹穴15，雖然可使用多晶矽或非 晶矽或GexSh-x，但是導電層20較佳爲包含一金屬如鋁、鎢 、銅或鉬或金屬組合物。應注意的是，導電層2〇亦可做爲 一H，其由包含金屬如鋁、鎢、銅或4目.或金屬組合物之 Μ氏張尺度綱中關家標準（CNS)A4規格（21G X的7公爱 !' --------tr---------^*· (請先閱讀背面之注意事項再填寫本頁) 479280 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（12) 一層位於做爲一黏接層及/或障壁層之一層上，就此而言 ’欽可做爲黏接層而氮化鈥（丁沉）或鎢化鈥（Tiw)可做爲障 壁層。 在下一步驟中（如圖9)，導電層20形成電晶體之一閘極 21 ’此可例如採用一過大尺寸之遮罩進行蝕刻而達成，在 此例子中，閘極21之導電材料伸展過塗覆有絕緣層18之介 電質層14 ’且伸至圖7所示之凹穴15外。惟，其較佳爲在 供遮罩之製私中去除導電層2〇，直到曝露出絕緣層18爲 止’藉以製成一凹入介電質層14内之閘極21。結果如圖9 所示之絕緣層18另一無遮罩式去除即不需要，但是其在絕 緣層18包含一高介電常數材料之例子中則有其助益。導電 層20或者導電層20與絕緣層18二者之無遮罩式去除係例如 以化學機械式拋光（CMP)達成，且使用一般市面可得之漿 液。 最後’半導體裝置可由用於氧化物沉積、接㈣義及以 一或多金屬層金屬化之習知CM0S製程流程步驟（圖中未示 )完成。 圖10 11係以截面不意圖揭示一包含一電晶體之半導體 製造中之二階段，其利用本發明方法之一第二實施例。 圖10揭示相同於圖6之狀態’所不同的是箭頭22所示之 離子植入係在對於半導體主體丨表面2法線方向呈一銳角Θ 處進行。半導體主體丨之通道區13利用 u 1J利斤j植入Ρ型雜質如硼 ⑻離子以提供在本範例中爲p型之第—導電型式雜質區23 ，且其係以介電質層Η做爲—遮罩而以_大約15至75度之 ___ _ - 15 _ 本紙張尺度適用中Β國家標準（CNS)A4規格（21〇 X 297公i --------f--------IT---------線· (請先閱讀背面之注意事項再填寫本頁) 479280 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（13) Θ角，將之經過凹穴15而植入通道區π。顯然，雜質可藉 以植入通道區13之最大角Θ係取決於介電質層η中之凹穴 15長寬比。離子植入係以二步驟實施，半導體主體1則在_ 二步驟之間旋轉180度，當然，具有閘極方位呈直角於其 他閘極者之電路配置需要四次植入’且相隔90度。雜質區 23例如可應用爲淺區，以校正NMOS電晶體之閾電壓，及/ 或應用爲較深區，以抑制NMOS電晶體之延伸源區u，9及延 伸汲區12, 9之間貫穿。就此而言，硼可用大約1〇至6〇 keV 範圍内之能量及大約6· 1012至4· 1013原子/厘米2之劑量植入， 習於此技者可知磷（P)離子或砷（As)離子可因相似原因而 植入一 PMOS電晶體内，例如磷可用大約6〇至9〇 keV範圍内 之能量及大約6.1012至4.1013原子/厘米2之劑量植入，而坤 可用大約80至140keV範圍内之能量及大約6】〇12至4 1〇13原子 /厘米2 t劑量植入。應注意的是，只有延伸之汲區12, 9或 延伸之源區11，9可備有參考編號23所示型式之雜質區。 雜質區23植入後，隨即執行相似於圖7至9所示之步驟， 其結果如圖11所示。 最後，半導體裝置可由用於氧化物沉積、接觸定義及以 一或多金屬層金屬化之習知CM0S製程流程步驟（圖中未示 )完成。 可以瞭解的是本發明並不限於上述實施例，習於此技者 可知在本發明範嘴内仍有多種變化，例如電晶體之源極區 及汲極區可做選擇性植入而無延伸，顯然，本發明方法亦 可用於提供電晶體之通道區有相互擴散之雜質區，其藉由 _ - 16 - 本纸張巧_巾關家鮮（CNS)A4祕⑵。χ 297公髮}----一 ---------------------tr-------1·^» (請先閱讀背面之注意事項再填寫本頁) 479280 A7 B7 五、發明說明（U) 實施複數次植入達成， 且相關於不同型式雜質及對於半導 月豆王體表面之法線方向呈 ^ t 4丨』周度Θ。再者，爲了減低源 谁没極區之滿流電阻’源極區及汲極區可利用欽或姑 進仃—水揚酸製程’藉此分別在祕區及㈣區上製成自 ^對率項TiSi2)或co(C()Si⑽酸。上述實施例中，活性 原半導體主體之-表面區域提供，另者，活性區可 習知之咖井，其通常在鄰接於其表面之一區域中 、、 所用〈摻雜濃度適可提 仏一 η通道或ρ通道之電晶體。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 適 一度一尺一張 紙 本 釐 1公 97 2 X 10 2 /V 格 規 Α4 S) Ν (C 準 標 家

Claims (1)

1尸年修正I 彻允（ 第89103801號專利申請案 中文_請專利範圍_ 申請專利範園 8 1.-種製造一丰導體裝置之 導體主體，係在其一表 裝置包含-半 有-閉極且藉由一閘介：：’晶體，電晶體具 處之一通道區絕緣，閘極具有—區域你表面 使得鄰接於表面之一第一導泰壬系猎由孩方法 ^ φ ^ , 包土式，舌性區定義於半導 所裎征> 她加以疋義出於後續製程中 :w里閘極區’隨後施加-介電質層，介電質 除圖型層而在計畫閘極區處備有—凹穴，隨 =利用介電質層做為—遮罩而以自行對準方式將雜質 ，，里過凹穴以引人半導體主體之通道區内，及施加一絕 緣層以製成電晶體之問介電質，在絕緣層上施加一導 電層，藉以填充凹穴’該導電層饰型為電晶體之問 極，其特徵在施加由耐火材料組成之圖型層，該圖型 層在半導體主體内之-第二導電型式之_源極區及— 汲極區製成期間做為一遮罩，隨後施加一厚度足以覆 蓋圖型層之該介電質層，該介電質層利用_材料去除 處理以去除其部分厚度，直到圖型層曝露出為止，隨 即去除該圖型層。 2 .如申叫專利範圍第i項之方法，其特徵在雜質係利用離 子植入以引入半導體主體之通道區内。 3 ·如申請專利範圍第2項之方法，其特徵在雜質係以一對於 半導體主體表面法線方向呈一銳角而植入通道區内。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) :專利範方法，其特徵在通道區 係備者::4質區，用於達成一選自貫穿抑制、閾電壓 k正、及貫穿抑制與閾電壓校正中之一效果。 如申清專利範圍第1項之方法，其特徵在圖型層係藉由 ’尤積及佈型一含矽層而施加。 6 ·如申請專利範圍第5項之方法，其特徵在含有矽之層係 ^加做為一雙層，包括一第一子層，係包含碎，及位 於其頂部上之-第二子層，係由一材料組成且該材料 具有一較大於矽者之抗材料去除處理性及可相關於介 電質層做選擇性蝕刻。 如申請專利範圍第6項之方法，其特徵在氧化矽係施加 做為介電質層，及第二子層係藉由沈積一包含氮化矽 之層而施加。 8·如申請專利範圍第丨項之方法，其特徵在施加導電層以 填充凹穴後，導電層利用無遮罩式去除導電層直到絕緣 層或介電質層任一者曝露為止，以佈型閘極。 9·如申請專利範圍第8項之方法，其特徵在導電層係利用 化學機械式拋光去除。 10·如申請專利範圍第1項之方法，其特徵在提供閘極之導 電層係藉由沈積一包含一金屬之層而施加。 11·如申請專利範圍第10項之方法，其特徵在導電層係施 加做為另一雙層，包括一含有金屬之層位於一做為一 479280 8 8 8 8 A B c D 六、申請專利範圍 _接層及/或障壁層之層頂部上。 12.如申請專利範圍第10項之方法，其特徵在於施加之金 屬係選自由銘、鎢、銅及翻所組成之族群中之一元 素0 -3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)