CN114335168A - 薄膜晶体管、制作方法、驱动方法及显示面板 - Google Patents

Abstract

本申请公开了一种薄膜晶体管、制作方法、驱动方法及显示面板。薄膜晶体管包括：基板；底栅电极，设于基板上；底栅绝缘层，底栅绝缘层覆盖底栅电极和基板；金属层，设于底栅绝缘层上；金属氧化物半导体层，卡设于金属层中，且金属氧化物半导体层的一侧与底栅绝缘层接触；顶栅绝缘层，顶栅绝缘层覆盖底栅绝缘层和金属层，且顶栅绝缘层与金属氧化物半导体层的另一侧接触，顶栅绝缘层设有过孔，过孔暴露出金属层的一部分；顶栅电极，设于顶栅绝缘层上。本申请实施例中在金属氧化物半导体层的两侧分别设置第一沟道和第二沟道，底栅电极和顶栅电极交替打开，第一沟道和第二沟道交替使用，可有效减少阈值电压的漂移，使TFT器件的稳定性增加。

Description

薄膜晶体管、制作方法、驱动方法及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种薄膜晶体管、制作方法、驱动方法及显示面板。

背景技术

相对于目前主流的a-Si为有源层的LCD显示面板，IGZO(Indium Gallium ZincOxide，氧化铟镓锌)有源层拥有可见光透明性、高电子迁移率、高开关电流比、可制作柔性显示、良好的均一性及生产成本低等技术优势得到了业界的广泛青睐，所以，近年来针对a-IGZO的制备技术、工艺结构等相关的研究呈井喷趋势，各家厂商也推出了各种各样的基于IGZO TFT(Thin Film Transistor，薄膜晶体管)的液晶显示器。

目前LCD多用以a-Si为有源层的TFT驱动，a-Si薄膜内部无晶界、成膜均匀性好且制备温度低，可实现大面积均匀的彩色发光显示，但是a-Si TFT仅有0.5-1的迁移率，因此TFT的形状多为U型，所占面积较大，开口率变小；而IGZO载流子迁移率明显高于a-Si TFT(约为20-50倍)，因此可小型化且能耗降低，但是IGZO的器件稳定性较差，并且长时间处于大电压及较强光照下，器件受到stress较强，导致面板寿命降低，因此如何提高IGZO器件的稳定性是亟待解决的问题。

发明内容

本申请实施例提供一种薄膜晶体管、制作方法、驱动方法及显示面板，在金属氧化物半导体层的两侧分别设置第一沟道和第二沟道，底栅电极和顶栅电极交替打开，第一沟道和第二沟道交替使用，可有效减少阈值电压的漂移，使TFT器件的稳定性增加。

第一方面，本申请实施例提供一种薄膜晶体管，包括：

基板；

底栅电极，所述底栅电极设于所述基板上；

底栅绝缘层，所述底栅绝缘层覆盖所述底栅电极和所述基板；

金属层，所述金属层设于所述底栅绝缘层上；

金属氧化物半导体层，所述金属氧化物半导体层卡设于所述金属层中，且所述金属氧化物半导体层的一侧与所述底栅绝缘层接触；

顶栅绝缘层，所述顶栅绝缘层覆盖所述底栅绝缘层和所述金属层，且所述顶栅绝缘层与所述金属氧化物半导体层的另一侧接触，所述顶栅绝缘层设有过孔，所述过孔暴露出所述金属层的一部分；

顶栅电极，所述顶栅电极设于所述顶栅绝缘层上。

在一些实施例中，所述金属氧化物半导体层与所述底栅绝缘层接触的第一沟道面积和与所述顶栅绝缘层接触的第二沟道面积大小相同。

在一些实施例中，所述底栅电极与所述金属氧化物半导体层相对设置，且所述底栅电极靠近所述底栅绝缘层的一侧面积大于所述第一沟道面积。

在一些实施例中，所述顶栅电极与所述金属氧化物半导体层相对设置，且所述顶栅电极靠近所述顶栅绝缘层的一侧面积大于所述第二沟道面积。

在一些实施例中，所述薄膜晶体管还包括：

PFA层，所述PFA层覆盖所述顶栅绝缘层和所述顶栅电极；

公共电极，所述公共电极设于所述PFA层上；

保护层，所述保护层覆盖所述PFA层和所述公共电极，所述过孔穿过所述PFA层和所述保护层；

像素电极层，所述像素电极层设于所述保护层上，且所述像素电极层沉积在所述过孔中与所述金属层接触。

在一些实施例中，所述金属氧化物半导体层的材料为IGZO。

第二方面，本申请提供一种薄膜晶体管制作方法，包括：

提供基板，在所述基板上沉积一层金属作为底栅电极，并蚀刻出图形；

在所述基板和所述底栅电极上沉积底栅绝缘层；

在所述底栅绝缘层上沉积一层金属，并蚀刻出图形得到第一金属层；

在所述第一金属层上所述底栅电极对应的位置沉积金属氧化物半导体层，并蚀刻出图形；

在所述金属氧化物半导体层上沉积一层金属，并蚀刻出图形得到第二金属层；

在所述底栅绝缘层、所述金属氧化物半导体层及所述第二金属层上沉积顶栅绝缘层；

在所述顶栅绝缘层上所述金属氧化物半导体层对应的位置沉积顶栅电极，并蚀刻出图形形成过孔，所述过孔穿透所述底栅绝缘层暴露出所述第二金属层的一部分。

在一些实施例中，在所述第一金属层上蚀刻所述金属氧化物半导体层的第一沟道，在所述第二金属层上蚀刻所述金属氧化物半导体层的第二沟道，且所述第一沟道与所述第二沟道的面积大小相同。

第三方面，本申请提供一种薄膜晶体管驱动方法，应用于上述任意一项所述的薄膜晶体管，包括：

在第一预设时间段内，控制所述薄膜晶体管的底栅电极打开，顶栅电极关闭；

第一预设时间段之后的第二预设时间段内，控制所述底栅电极关闭，所述顶栅电极打开；

交替重复上述第一预设时间段和第二预设时间段的控制策略驱动所述薄膜晶体管。

第四方面，本申请提供一种显示面板，所述显示面板包括阵列基板，所述阵列基板包括多个上述任意一项所述的薄膜晶体管。

本申请实施例提供的薄膜晶体管、制作方法、驱动方法及显示面板，在金属氧化物半导体层的两侧分别设置第一沟道和第二沟道，底栅电极和顶栅电极交替打开，第一沟道和第二沟道交替使用，可有效减少阈值电压的漂移，使TFT器件的稳定性增加。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1是本申请一实施例中薄膜晶体管的结构示意图；

图2是本申请另一实施例中薄膜晶体管的结构示意图；

图3是本申请实施例中薄膜晶体管制作方法的流程示意图；

图4是本申请实施例中薄膜晶体管驱动方法的流程示意图。

附图标号：

1、基板；2、底栅电极；3、底栅绝缘层；4、金属层；41、过孔；5、金属氧化物半导体层；6、顶栅绝缘层；7、顶栅电极；8、PFA层；9、公共电极；10、保护层；11、像素电极层。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

请参阅图1和图2，本申请实施例提供一种薄膜晶体管，薄膜晶体管包括基板1、底栅电极2、底栅绝缘层3、金属层4、金属氧化物半导体层5、顶栅绝缘层6以及顶栅电极7。

基板1为玻璃基板，玻璃基板上设有上述其它器件。底栅电极2设于基板1上，在基板1上沉积一层金属作为底栅电极2，并蚀刻出图形。底栅电极2仅占据基板1的部分区域，因此在基板1和底栅电极2上沉积形成底栅绝缘层3，底栅绝缘层3覆盖底栅电极2和基板1。

金属层4设于底栅绝缘层3上，金属氧化物半导体层5卡设于金属层4中，金属层4包含第一金属层和第二金属层，因此首先在底栅绝缘层3上沉积一层金属，并蚀刻出图形得到第一金属层，然后在第一金属层上沉积金属氧化物半导体层5，并蚀刻出图形，之后在金属氧化物半导体层5上再沉积一层金属，并蚀刻出图形得到第二金属层，也就是说金属氧化物半导体层5设于金属层4的中间。

需要说明的是，金属层4并不是将金属氧化物半导体层5完全包围，金属层4在靠近玻璃基板的一侧和远离玻璃基板的一侧均设有开口将金属氧化物半导体层5暴露出来，分别形成金属氧化物半导体层5的第一沟道和第二沟道。其中，金属氧化物半导体层5靠近玻璃基板的一侧也就是第一沟道与底栅绝缘层3接触。

金属层4仅占据底栅绝缘层3的部分区域，因此在底栅绝缘层3和金属层4上沉积形成顶栅绝缘层6，顶栅绝缘层6覆盖底栅绝缘层3和金属层4。其中，由于金属氧化物半导体层5远离玻璃基板的一侧暴露在外没有被金属层4覆盖，顶栅绝缘层6同时覆盖在金属氧化物半导体层5上，因此金属氧化物半导体层5远离玻璃基板的一侧也就是第二沟道与顶栅绝缘层6接触。

此外，为了进行数据通讯，需要将金属层4与外部联通，因此顶栅绝缘层6设有过孔41，且过孔41穿透顶栅绝缘层6暴露出金属层4的一部分，以便与其它电极联通。

顶栅电极7设于顶栅绝缘层6上，在顶栅绝缘层6上沉积顶栅电极7，并蚀刻出图形。

GI(栅极绝缘层)作为TFT的栅极绝缘层，存在大量的缺陷态，当TFT工作时，这些缺陷态会俘获有源层中的电子，造成阈值电压的漂移；同时，由于对于面内的TFT来说，大部分时间处于保持状态，即栅极电压长时间处于负电压状态，此时PV层(保护层)(基础结构有源层上面覆盖PV层，以阻挡水汽的影响)会俘获大量的正电荷，形成一个寄生TFT，造成关态漏电流增大。

本实施例中在金属氧化物半导体层5的两侧分别设置第一沟道和第二沟道，底栅电极2和顶栅电极7交替打开，第一沟道和第二沟道交替使用，可减少上面两者的作用，可有效减少阈值电压的漂移，使TFT器件的稳定性增加。

在一个实施例中，在第一金属层(图中未示出)上蚀刻金属氧化物半导体层5的第一沟道，在第二金属层(图中未示出)上蚀刻金属氧化物半导体层5的第二沟道，通过金属层4的蚀刻使得第一沟道与第二沟道的面积大小相同。

本实施例通过将SD分别与有源层的上表面和下表面接触，可实现当底栅电极2和顶栅电极7分别打开时的TFT的几何形状完全一致，即暴露出的有源层(未与SD接触的部分)在底栅电极2和顶栅电极7上的投影大小一致，这样可实现无论哪一个电极打开，TFT的工作状态都是一致的，避免当电极交替时由于TFT工作状态不一致造成pixel ITO(像素电极层11)前后电压不一致使面板产生闪烁现象；并且底栅电极2和顶栅电极7施加的电压可完全一致，不必为双栅单独设置不同的电路与反馈电路(当面板前后状态不一致时，需反馈电路使面板状态保持稳定)。

在一个实施例中，底栅电极2、金属氧化物半导体层5以及顶栅电极7均只占据部分区域，且底栅电极2、金属氧化物半导体层5以及顶栅电极7依次相对设置，且底栅电极2靠近底栅绝缘层3的一侧面积大于第一沟道面积，且顶栅电极7靠近顶栅绝缘层6的一侧面积大于第二沟道面积。并且底栅电极2和顶栅电极7可替有源层遮挡来自上部和下部的背光，减少光照对有源层的影响，有效增加氧化物TFT器件的稳定性。

在一个实施例中，金属氧化物半导体层5的材料为IGZO，底栅绝缘层3和顶栅绝缘层6的材料为SiNx、SiOx或者两者的组合。

在一个实施例中，如图2所示，薄膜晶体管还包括PFA(Polymer Film onArray，阵列基板侧有机膜)层8、公共电极9、保护层10以及像素电极层11。PFA层8覆盖顶栅绝缘层6和顶栅电极7，公共电极9设于PFA层8上，保护层10覆盖PFA层8和公共电极9，由于需要将金属层4与外部联通，因此过孔41穿透顶栅绝缘层6、PFA层8以及保护层10暴露出金属层4的一部分。像素电极层11设于保护层10上，且像素电极层11沉积在过孔41中与金属层4接触，像素电极层11的材料为ITO(Indium Tin Oxide，氧化铟锡)。

请参阅图1、图2及图3，本申请实施例提供一种薄膜晶体管制作方法，该方法包括：

提供一基板1，基板1为玻璃基板，在基板1上沉积一层金属作为底栅电极2，并蚀刻出图形，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、其他适合的蚀刻工艺、或前述的组合。在基板1和底栅电极2上沉积底栅绝缘层3，底栅绝缘层3覆盖底栅电极2和基板1，底栅绝缘层3的材料为SiNx、SiOx或者两者的组合。

金属层4设于底栅绝缘层3上，金属氧化物半导体层5卡设于金属层4中，金属层4包含第一金属层和第二金属层，因此首先在底栅绝缘层3上沉积一层金属，并蚀刻出图形得到第一金属层，然后在第一金属层上底栅电极2对应的位置沉积金属氧化物半导体层5，并蚀刻出图形，之后在金属氧化物半导体层5上再沉积一层金属，并蚀刻出图形得到第二金属层，也就是说金属氧化物半导体层5设于金属层4的中间。其中，金属氧化物半导体层5的材料为IGZO。

需要说明的是，金属层4并不是将金属氧化物半导体层5完全包围，金属层4在靠近玻璃基板的一侧和远离玻璃基板的一侧均设有开口将金属氧化物半导体层5暴露出来，分别形成金属氧化物半导体层5的第一沟道和第二沟道，第一沟道与底栅电极2相对设置。其中，金属氧化物半导体层5靠近玻璃基板的一侧也就是第一沟道与底栅绝缘层3接触。

金属层4仅占据底栅绝缘层3的部分区域，同时金属氧化物半导体层5的第二沟道暴露在外，因此在底栅绝缘层3、金属氧化物半导体层5及第二金属层上沉积顶栅绝缘层6，顶栅绝缘层6覆盖底栅绝缘层3和金属层4，底栅绝缘层3的材料为SiNx、SiOx或者两者的组合。最后，在顶栅绝缘层6上金属氧化物半导体层5对应的位置沉积顶栅电极7，第二沟道与顶栅电极7相对设置，蚀刻出图形形成过孔41，过孔41穿透底栅绝缘层3暴露出第二金属层的一部分，以便与其它电极联通。

GI作为TFT的栅极绝缘层，存在大量的缺陷态，当TFT工作时，这些缺陷态会俘获有源层中的电子，造成阈值电压的漂移；同时，由于对于面内的TFT来说，大部分时间处于保持状态，即栅极电压长时间处于负电压状态，此时PV层(基础结构有源层上面覆盖PV层，以阻挡水汽的影响)会俘获大量的正电荷，形成一个寄生TFT，造成关态漏电流增大。

本实施例中在金属氧化物半导体层5的两侧分别设置第一沟道和第二沟道，底栅电极2和顶栅电极7交替打开，第一沟道和第二沟道交替使用，可减少上面两者的作用，可有效减少阈值电压的漂移，使TFT器件的稳定性增加。

在一个实施例中，在第一金属层上蚀刻金属氧化物半导体层5的第一沟道，在第二金属层上蚀刻金属氧化物半导体层5的第二沟道，通过金属层4的蚀刻使得第一沟道与第二沟道的面积大小相同。

本实施例通过将SD分别与有源层的上表面和下表面接触，可实现当底栅电极2和顶栅电极7分别打开时的TFT的几何形状完全一致，即暴露出的有源层(未与SD接触的部分)在底栅电极2和顶栅电极7上的投影大小一致，这样可实现无论哪一个电极打开，TFT的工作状态都是一致的，避免当电极交替时由于TFT工作状态不一致造成pixel ITO(像素电极层11)前后电压不一致使面板产生闪烁现象；并且底栅电极2和顶栅电极7施加的电压可完全一致，不必为双栅单独设置不同的电路与反馈电路(当面板前后状态不一致时，需反馈电路使面板状态保持稳定)。

在一个实施例中，底栅电极2、金属氧化物半导体层5以及顶栅电极7均只占据部分区域，且底栅电极2、金属氧化物半导体层5以及顶栅电极7依次相对设置，且底栅电极2靠近底栅绝缘层3的一侧面积大于第一沟道面积，且顶栅电极7靠近顶栅绝缘层6的一侧面积大于第二沟道面积。并且底栅电极2和顶栅电极7可替有源层遮挡来自上部和下部的背光，减少光照对有源层的影响，有效增加氧化物TFT器件的稳定性。

在一个实施例中，如图2所示，在顶栅绝缘层6和顶栅电极7上沉积PFA层8，PFA层8覆盖顶栅绝缘层6和顶栅电极7，在PFA层8上设置公共电极9，然后在公共电极9和PFA层8上沉积保护层10，保护层10覆盖PFA层8和公共电极9，最后在保护层10上沉积像素电极层11。由于需要将金属层4与外部联通，因此过孔41穿透顶栅绝缘层6、PFA层8以及保护层10暴露出第二金属层的一部分，同时像素电极层11沉积在过孔41中与第二金属层接触，像素电极层11的材料为ITO。

请参阅图4，本申请实施例提供一种薄膜晶体管驱动方法，应用于上述任意实施例所述的薄膜晶体管，该方法包括步骤S101-S103，具体如下：

S101、在第一预设时间段内，控制所述薄膜晶体管的底栅电极打开，顶栅电极关闭；

S1012、第一预设时间段之后的第二预设时间段内，控制所述底栅电极关闭，所述顶栅电极打开；

S1013、交替重复上述第一预设时间段和第二预设时间段的控制策略驱动所述薄膜晶体管。

具体地，在第一预设时间段内，底栅电极(Bottom M1)打开，顶栅电极(Top M1)关闭，此时金属氧化物半导体层(IGZO)下部作为前沟道作为TFT打开的主要通道，IGZO上部作为背沟道在TFT关闭时起主要作用。第一预设时间段之后的第二预设时间段内，Bottom M1关闭，Top M1打开，此时IGZO上部作为前沟道作为TFT打开的主要通道，IGZO下部作为背沟道在TFT关闭时起主要作用。第二预设时间段之后再次重复第一预设时间段内的控制策略驱动薄膜晶体管。依次类推，通过底栅电极(Bottom M1)和顶栅电极(Top M1)的交替打开(交替时间可为1帧，1s或者更长)，可使有源层IGZO的前后沟道交替使用，可有效减少阈值电压的漂移，使TFT器件的稳定性增加。

此外，在金属氧化物半导体层的两侧分别设置的第一沟道和第二沟道的面积大小相同，可实现当底栅电极和顶栅电极分别打开时的TFT的几何形状完全一致，即暴露出的有源层(未与SD接触的部分)在底栅电极和顶栅电极上的投影大小一致，这样可实现无论哪一个电极打开，TFT的工作状态都是一致的，避免当电极交替时由于TFT工作状态不一致造成pixel ITO(像素电极层)前后电压不一致使面板产生闪烁现象；并且底栅电极和顶栅电极施加的电压可完全一致，不必为双栅单独设置不同的电路与反馈电路(当面板前后状态不一致时，需反馈电路使面板状态保持稳定)。

需要说明的是，第一预设时间段和第二预设时间段可以相同也可以不相同，此外第一预设时间段和第二预设时间段的具体数值可为1帧，1s或者更长，根据薄膜晶体管的驱动需求进行设置，本实施例不作具体限定。

本申请实施例提供一种显示面板，所述显示面板包括阵列基板，所述阵列基板包括多个上述任意实施例所述的薄膜晶体管。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上对本申请实施例所提供的一种薄膜晶体管、制作方法、驱动方法及显示面板进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种薄膜晶体管，其特征在于，包括：

基板；

底栅电极，所述底栅电极设于所述基板上；

底栅绝缘层，所述底栅绝缘层覆盖所述底栅电极和所述基板；

金属层，所述金属层设于所述底栅绝缘层上；

金属氧化物半导体层，所述金属氧化物半导体层卡设于所述金属层中，且所述金属氧化物半导体层的一侧与所述底栅绝缘层接触；

顶栅绝缘层，所述顶栅绝缘层覆盖所述底栅绝缘层和所述金属层，且所述顶栅绝缘层与所述金属氧化物半导体层的另一侧接触，所述顶栅绝缘层设有过孔，所述过孔暴露出所述金属层的一部分；

顶栅电极，所述顶栅电极设于所述顶栅绝缘层上。

2.如权利要求1所述的薄膜晶体管，其特征在于，所述金属氧化物半导体层与所述底栅绝缘层接触的第一沟道面积和与所述顶栅绝缘层接触的第二沟道面积大小相同。

3.如权利要求2所述的薄膜晶体管，其特征在于，所述底栅电极与所述金属氧化物半导体层相对设置，且所述底栅电极靠近所述底栅绝缘层的一侧面积大于所述第一沟道面积。

4.如权利要求2所述的薄膜晶体管，其特征在于，所述顶栅电极与所述金属氧化物半导体层相对设置，且所述顶栅电极靠近所述顶栅绝缘层的一侧面积大于所述第二沟道面积。

5.如权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：

PFA层，所述PFA层覆盖所述顶栅绝缘层和所述顶栅电极；

公共电极，所述公共电极设于所述PFA层上；

保护层，所述保护层覆盖所述PFA层和所述公共电极，所述过孔穿过所述PFA层和所述保护层；

像素电极层，所述像素电极层设于所述保护层上，且所述像素电极层沉积在所述过孔中与所述金属层接触。

6.如权利要求1所述的薄膜晶体管，其特征在于，所述金属氧化物半导体层的材料为IGZO。

7.一种薄膜晶体管制作方法，其特征在于，包括：

提供基板，在所述基板上沉积一层金属作为底栅电极，并蚀刻出图形；

在所述基板和所述底栅电极上沉积底栅绝缘层；

在所述底栅绝缘层上沉积一层金属，并蚀刻出图形得到第一金属层；

在所述第一金属层上所述底栅电极对应的位置沉积金属氧化物半导体层，并蚀刻出图形；

在所述金属氧化物半导体层上沉积一层金属，并蚀刻出图形得到第二金属层；

在所述底栅绝缘层、所述金属氧化物半导体层及所述第二金属层上沉积顶栅绝缘层；

在所述顶栅绝缘层上所述金属氧化物半导体层对应的位置沉积顶栅电极，并蚀刻出图形形成过孔，所述过孔穿透所述底栅绝缘层暴露出所述第二金属层的一部分。

8.如权利要求7所述的薄膜晶体管制作方法，其特征在于，在所述第一金属层上蚀刻所述金属氧化物半导体层的第一沟道，在所述第二金属层上蚀刻所述金属氧化物半导体层的第二沟道，且所述第一沟道与所述第二沟道的面积大小相同。

9.一种薄膜晶体管驱动方法，应用于如权利要求1-6任意一项所述的薄膜晶体管，其特征在于，包括：

在第一预设时间段内，控制所述薄膜晶体管的底栅电极打开，顶栅电极关闭；

第一预设时间段之后的第二预设时间段内，控制所述底栅电极关闭，所述顶栅电极打开；

交替重复上述第一预设时间段和第二预设时间段的控制策略驱动所述薄膜晶体管。

10.一种显示面板，其特征在于，所述显示面板包括阵列基板，所述阵列基板包括多个如权利要求1-6任意一项所述的薄膜晶体管。

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