CN107464820A - Esl型tft基板及其制作方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 102
- 238000002360 preparation method Methods 0.000 title claims abstract description 22
- 238000012545 processing Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 154
- 239000012212 insulator Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 21
- 239000011241 protective layer Substances 0.000 claims description 18
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 15
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 8
- 229910052738 indium Inorganic materials 0.000 claims description 8
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000011787 zinc oxide Substances 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 230000002708 enhancing effect Effects 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 14
- 230000009286 beneficial effect Effects 0.000 abstract description 12
- 238000005530 etching Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- -1 for example Substances 0.000 description 1
- ZNKMCMOJCDFGFT-UHFFFAOYSA-N gold titanium Chemical compound [Ti].[Au] ZNKMCMOJCDFGFT-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001258 titanium gold Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
本发明提供一种ESL型TFT基板及其制作方法。本发明的ESL型TFT基板，有缘层的两侧区域为经等离子掺杂处理而导体化的区域，且该两侧区域之间的距离即沟道区的宽度小于源漏极之间的距离，从而具有较小的实际沟道长度，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。本发明的ESL型TFT基板的制作方法通过对有缘层的两侧区域进行等离子掺杂处理而使其成为导体化的区域，并且设置该两侧区域之间的距离即沟道区的宽度小于源漏极之间的距离，从而能够减小TFT的实际沟道长度，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种ESL型TFT基板及其制作方法。
背景技术
在显示技术领域，液晶显示器(Liquid Crystal Display，LCD)与有机发光二极管显示器(Organic Light Emitting Diode，OLED)等平板显示器已经逐步取代CRT显示器，广泛的应用于液晶电视、手机、个人数字助理、数字相机、计算机屏幕或笔记本电脑屏幕等。
显示面板是LCD、OLED的重要组成部分。不论是LCD的显示面板，还是OLED的显示面板，通常都具有一薄膜晶体管(Thin Film Transistor，TFT)基板。以LCD的显示面板为例，其主要是由一TFT基板、一彩色滤光片基板(Color Filter，CF)、以及配置于两基板间的液晶层(Liquid Crystal Layer)所构成，其工作原理是通过在TFT基板与CF基板上施加驱动电压来控制液晶层中液晶分子的旋转，将背光模组的光线折射出来产生画面。
目前，现有的TFT基板按结构类型主要分为：共平面(Coplanar)型、具有蚀刻阻挡层(Etch Stop Layer，ESL)型、背沟道蚀刻(Back Channel Etch，BCE)型等多种类型。
铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)由于具有高迁移率、适用于大面积生产、易于由非晶硅(a-Si)制程转换等优势，成为目前薄膜晶体管技术领域内的研究热点。但IGZO-TFT中的IGZO有源层对于工艺和环境非常敏感，因此IGZO-TFT通常采用ESL型结构，通过刻蚀阻挡层ESL并增加一道光罩(Mask)对IGZO有源层进行保护，然而这样就不利于TFT制程成本的降低；同时由于源漏极(SD)与刻蚀阻挡层ESL之间的堆叠，使得TFT器件的沟道尺寸较大，从而造成TFT的导电性能下降。
请参阅图1，现有的ESL型TFT基板包括基板100、依次设于基板100上的栅极200、栅极绝缘层300、氧化物半导体层400、蚀刻阻挡层500、源极610、及漏极620，其中，所述源极610和漏极620分别通过第一过孔510和第二过孔520与氧化物半导体层400相接触。
图1所示的ESL型TFT基板采用蚀刻阻挡层500来避免沟道损伤，但是由于增加了一道蚀刻阻挡层500，也使得TFT的沟道长度随之增加，如果按照BCE结构的TFT来看，沟道的长度应为源极610和漏极620之间的距离L10，而对于ESL结构的TFT来看，其实际的沟道长度L应为第一过孔510和第二过孔520之间距离，由于制程精度存在偏差(如曝光制程的对位偏差，蚀刻制程的线宽偏差等)，源极610和漏极620必须与蚀刻阻挡层500在第一过孔510和第二过孔520之间存在一定的重叠长度，这就使得ESL型TFT基板内的沟道长度L大于同样设计的BCE型TFT基板内沟道的长度。由于TFT的源漏极电流(Ids)大小反比于沟道长度，因此，较大的沟道长度L，容易造成TFT的导电性能下降，引起源漏极电流小的问题。
发明内容
本发明的目的在于提供一种ESL型TFT基板，具有较小的实际沟道长度，使得TFT具有良好的导电能力，解决了现有ESL型TFT基板源漏极电流小的问题。
本发明的目的还在于提供一种ESL型TFT基板的制作方法，能够减小TFT的实际沟道长度，使得TFT具有良好的导电能力，解决了现有ESL型TFT基板源漏极电流小的问题。
为实现上述目的，本发明提供一种ESL型TFT基板，包括：衬底基板、设于所述衬底基板上的栅极、设于所述栅极及衬底基板上的栅极绝缘层、设于所述栅极绝缘层上且对应于所述栅极上方的有源层、设于所述有源层上的蚀刻阻挡层、以及设于所述蚀刻阻挡层上的源极和漏极；
其中，所述有源层的材料为金属氧化物半导体；所述有源层的两侧区域分别为经由等离子掺杂处理而导电性增强的源极接触区和漏极接触区，所述有源层上源极接触区和漏极接触区之间的区域为沟道区；
所述蚀刻阻挡层对应所述有源层的源极接触区和漏极接触区分别设有第一过孔、第二过孔，所述的源极和漏极分别通过第一过孔和第二过孔与源极接触区和漏极接触区相接触；
所述沟道区的宽度小于所述源极和漏极之间的距离。
所述有源层的材料为铟镓锌氧化物。
所述有源层的源极接触区和漏极接触区均经由N型等离子掺杂处理。
所述栅极的宽度小于所述有源层的宽度。
所述的ESL型TFT基板，还包括对应设于所述有源层和栅极下方的遮光层、及设于所述衬底基板与栅极绝缘层之间的缓冲层；所述栅极位于所述缓冲层和栅极绝缘层之间，所述遮光层位于所述衬底基板和缓冲层之间。
本发明还提供一种ESL型TFT基板的制作方法，包括以下步骤：
步骤S1、提供一衬底基板，在所述衬底基板上沉积并图案化形成栅极，在所述栅极与衬底基板上沉积形成栅极绝缘层，在所述栅极绝缘层上沉积并图案化形成对应于所述栅极上方的有源层；所述有源层的材料为金属氧化物半导体；
步骤S2、在所述有源层上图案化形成保护层，所述保护层对应覆盖有源层的中间区域而露出有源层的两侧区域，对被所述保护层露出的有源层的两侧区域进行等离子掺杂处理，而使得该两侧区域的导电性增强，分别形成为源极接触区、漏极接触区，而被所述保护层覆盖的有源层的中间区域形成为沟道区，去除所述保护层；
步骤S3、在所述有源层与栅极绝缘层上沉积并图案化形成所述蚀刻阻挡层，所述蚀刻阻挡层对应所述有源层的源极接触区和漏极接触区分别设有第一过孔、第二过孔，在所述蚀刻阻挡层上沉积并图案化形成源极和漏极，所述源极和漏极分别通过第一过孔和第二过孔与源极接触区和漏极接触区相接触；
所述沟道区的宽度小于所述源极和漏极之间的距离。
所述步骤S1中所形成的有源层的材料为铟镓锌氧化物。
所述步骤S2中，对被所述保护层露出的有源层的两侧区域进行N型等离子掺杂处理。
所述栅极的宽度小于所述有源层的宽度。
所述步骤S1还包括，在形成栅极之前，在所述衬底基板上沉积并图案化形成遮光层，在所述遮光层与衬底基板上沉积形成缓冲层，之后所形成的栅极形成于所述缓冲层上并对应位于所述遮光层的上方。
本发明的有益效果：本发明的ESL型TFT基板，有缘层的两侧区域为经等离子掺杂处理而导体化的区域，且该两侧区域之间的距离即沟道区的宽度小于源漏极之间的距离，从而具有较小的实际沟道长度，使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。本发明的ESL型TFT基板的制作方法通过对有缘层的两侧区域进行等离子掺杂处理而使其成为导体化的区域，并且设置该两侧区域之间的距离即沟道区的宽度小于源漏极之间的距离，从而能够减小TFT的实际沟道长度，使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为现有一种ESL型TFT基板的结构示意图；
图2为本发明ESL型TFT基板的第一实施例的结构示意图；
图3为本发明ESL型TFT基板的第二实施例的结构示意图；
图4为本发明ESL型TFT基板的制作方法的流程图；
图5为本发明ESL型TFT基板的制作方法的第一实施例的步骤S1的示意图；
图6为本发明ESL型TFT基板的制作方法的第一实施例的步骤S2的示意图；
图7为本发明ESL型TFT基板的制作方法的第一实施例的步骤S3的示意图；
图8为本发明ESL型TFT基板的制作方法的第二实施例的步骤S1的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
本发明首先提供一种ESL型TFT基板。图2所示为本发明ESL型TFT基板第一实施例的结构示意图，该ESL型TFT基板包括：衬底基板10、设于所述衬底基板10上的栅极11、设于所述栅极11及衬底基板10上的栅极绝缘层12、设于所述栅极绝缘层12上且对应于所述栅极11上方的有源层20、设于所述有源层20上的蚀刻阻挡层30、以及设于所述蚀刻阻挡层30上的源极41和漏极42；
其中，所述有源层20的材料为金属氧化物半导体；所述有源层20的两侧区域分别为经由等离子掺杂处理而导电性增强的源极接触区201和漏极接触区202，所述有源层20上源极接触区201和漏极接触区202之间的区域为沟道区203；
所述蚀刻阻挡层30对应所述有源层20的源极接触区201和漏极接触区202分别设有第一过孔301、第二过孔302，所述的源极41和漏极42分别通过第一过孔301和第二过孔302与源极接触区201和漏极接触区202相接触；
所述源极接触区201和漏极接触区202之间的距离即所述沟道区203的宽度L0小于所述源极41和漏极42之间的距离L1，即相对于现有技术，TFT具有较小的实际沟道长度，从而使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。
具体地，所述有源层20的材料为铟镓锌氧化物(IGZO)。
具体地，所述有源层20的源极接触区201和漏极接触区202均经由N型等离子掺杂处理，即该源极接触区201和漏极接触区202均为经由N型等离子掺杂处理而导体化的n+IGZO区域。
具体地，所述栅极11、源极41和漏极42的材料均为金属材料，例如钼、铝、铜、钛中的一种或多种的合金；所述栅极11宽度大于或等于所述有源层20的宽度，即所述有源层20的两侧边缘位于栅极11内侧的上方或与栅极11的两侧边缘相对，从而金属材料的栅极11可以对有源层20进行有效遮光。
图3所示为本发明ESL型TFT基板第二实施例的示意图，该第二实施例与第一实施例的区别在于，所述栅极11的宽度小于所述有源层20的宽度；所述的ESL型TFT基板还包括对应设于所述有源层20和栅极11下方的遮光层51、及设于所述衬底基板10与栅极绝缘层12之间的缓冲层52；所述栅极11位于所述缓冲层52和栅极绝缘层12之间，所述遮光层51位于所述衬底基板10和缓冲层52之间，进一步地，所述遮光层51的宽度大于或等于所述有源层20的宽度，即所述有源层20的两侧边缘位于遮光层51内侧的上方或与遮光层51的两侧边缘相对，所述遮光层51从有源层20下方完全覆盖有源层20。
由于本发明中源极接触区201和漏极接触区202为经由等离子掺杂处理而导体化的区域，两者分别与源极41和漏极42接触后，分别相当于源极41和漏极42的一部分，就相当于增加了源极41和漏极42的实际面积，那么这样就容易导致寄生电容的增加，因此，本实施例中，为避免由源极接触区201和漏极接触区202导体化所导致的寄生电容增加，相对于现有技术，减小了栅极11的宽度，进一步地，使所述栅极11的宽度小于所述有源层20的宽度。
又由于栅极11的宽度小于所述有源层20的宽度，即所述有源层20的两侧边缘位于栅极11外侧的上方，本实施例进一步通过设置遮光层51对有源层20进行遮光处理，可有效避免有源层20对应位于栅极11外侧上方的部分产生光漏电。从而本实施例在减小TFT的实际沟道长度，提高源漏极电流的同时，有效减小了寄生电容，并防止了光漏电的产生。其余均与第一实施例相同，此处不再赘述。
本发明的ESL型TFT基板，有缘层20的两侧区域为经等离子掺杂处理而导体化的区域，且该两侧区域之间的距离即沟道区203的宽度L0小于源极41和漏极42之间的距离L1，从而具有较小的实际沟道长度，使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。
请参阅图4，基于上述的ESL型TFT基板，本发明还提供一种ESL型TFT基板的制作方法，本发明的ESL型TFT基板的制作方法的第一实施例具体包括以下步骤：
步骤S1、如图5所示，提供一衬底基板10，在所述衬底基板10上沉积并图案化形成栅极11，在所述栅极11与衬底基板10上沉积形成栅极绝缘层12，在所述栅极绝缘层12上沉积并图案化形成对应于所述栅极11上方的有源层20；所述有源层20的材料为金属氧化物半导体。
具体地，所述栅极11的材料为金属材料，例如钼、铝、铜、钛中的一种或多种的合金，其采用物理气相沉积(Physical Vapor Deposition，PVD)的方式沉积形成。
具体地，所述步骤S1中，图案化形成栅极11和有源层20的过程均具体包括：光阻涂布步骤、曝光步骤、显影步骤、蚀刻步骤、及光阻去除步骤；其中，对于所述栅极11的蚀刻步骤为湿法蚀刻步骤，对于有源层20的蚀刻步骤为干法蚀刻步骤。
具体地，所述步骤S1中所形成的栅极11的宽度大于或等于所述有源层20的宽度，即所述有源层20的两侧边缘位于栅极11内侧的上方或与栅极11的两侧边缘相对，从而金属材料的栅极11可以对有源层20进行有效遮光。
具体地，所述步骤S1中所形成的有源层20的材料为铟镓锌氧化物。
具体的，所述栅极绝缘层12的材料包括氧化硅(SiOx)与氮化硅(SiNx)中的一种或多种。优选的，所述栅极绝缘层12的材料为氧化硅。
具体的，所述步骤S1中，采用化学气相沉积(Chemical Vapor Deposition，CVD)的方式沉积得到所述栅极绝缘层12。
步骤S2、如图6所示，在所述有源层20上图案化形成保护层90，所述保护层90对应覆盖有源层20的中间区域而露出有源层20的两侧区域，对被所述保护层90露出的有源层20的两侧区域进行等离子掺杂处理，而使得该两侧区域的导电性增强，分别形成为源极接触区201、漏极接触区202，而被所述保护层90覆盖的有源层20的中间区域形成为沟道区203，去除所述保护层90。
具体地，所述步骤S2中所形成的保护层90的材料为光阻材料，其通过光阻涂布步骤、曝光步骤、及显影步骤后得到。
具体地，所述步骤S2中，对被所述保护层90露出的有源层20的两侧区域进行N型等离子掺杂处理，即该源极接触区201和漏极接触区202均为经由N型等离子掺杂处理而导体化的n+IGZO区域。
步骤S3、如图7所示，在所述有源层20与栅极绝缘层12上沉积并图案化形成所述蚀刻阻挡层30，所述蚀刻阻挡层30对应所述有源层20的源极接触区201和漏极接触区202分别设有第一过孔301、第二过孔302，在所述蚀刻阻挡层30上沉积并图案化形成源极41和漏极42，所述源极41和漏极42分别通过第一过孔301和第二过孔302与源极接触区201和漏极接触区202相接触；从而得到如图2所示的ESL型TFT基板。
具体地，所述沟道区203的宽度L0小于所述源极41和漏极42之间的距离L1，即TFT具有较小的实际沟道长度，从而使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。
具体地，所述步骤S3中，所述源极41和漏极42的材料为金属材料，例如钼、铝、铜、钛中的一种或多种的合金，其采用物理气相沉积的方式沉积形成。
具体地，所述步骤S3中，采用化学气相沉积的方式沉积形成所述蚀刻阻挡层30。
具体地，所述步骤S3中，图案化形成蚀刻阻挡层30、源极41和漏极42的过程均具体包括：光阻涂布步骤、曝光步骤、显影步骤、蚀刻步骤、及光阻去除步骤；其中，对于所述源极41和漏极42的蚀刻步骤为湿法蚀刻步骤，对于蚀刻阻挡层30的蚀刻步骤为干法蚀刻步骤。
本发明的ESL型TFT基板的制作方法的第二实施例，与第一实施例的区别在于，如图8所示，所述步骤S1还包括，在形成栅极11之前，在所述衬底基板10上沉积并图案化形成遮光层51，在所述遮光层51与衬底基板10上沉积形成缓冲层52，之后所形成的栅极11形成于所述缓冲层52上并对应位于所述遮光层51的上方；且所述步骤S1中所形成的栅极11的宽度小于所述有源层20的宽度，所述遮光层51的宽度大于或等于所述有源层20的宽度。从而本实施例的步骤S3中，得到如图3所示的ESL型TFT基板。
具体地，所述遮光层51为金属材料，其采用物理气相沉积的方式沉积形成；图案化形成遮光层51的过程均具体包括：光阻涂布步骤、曝光步骤、显影步骤、蚀刻步骤、及光阻去除步骤；其中，对于所述遮光层51的蚀刻步骤为湿法蚀刻步骤。
具体地，所述缓冲层52的材料包括氧化硅与氮化硅中的一种或多种。优选的，所述缓冲层52的材料为氧化硅，所述缓冲层52采用化学气相沉积的方式沉积得到。
由于本发明中源极接触区201和漏极接触区202为经由等离子掺杂处理而导体化的区域，两者分别与源极41和漏极42接触后，分别相当于源极41和漏极42的一部分，就相当于增加了源极41和漏极42的实际面积，那么这样就容易导致寄生电容增加，因此，本实施例中，为避免由源极接触区201和漏极接触区202导体化所导致的寄生电容增加的问题，相对于现有技术，减小了栅极11的宽度，进一步地，使所述栅极11的宽度小于所述有源层20的宽度。
又由于栅极11的宽度小于所述有源层20的宽度，即所述有源层20的两侧边缘位于栅极11外侧的上方，本实施例进一步通过设置遮光层51对有源层20进行遮光处理，可有效避免有源层20对应位于栅极11外侧上方的部分产生光漏电。从而本实施例在减小TFT的实际沟道长度，提高源漏极电流的同时，有效减小了寄生电容，并防止光漏电的产生。其余均与第一实施例相同，此处不再赘述。
本发明的ESL型TFT基板的制作方法，通过对有缘层20的两侧区域进行等离子掺杂处理而使其成为导体化的区域，并且设置该两侧区域之间的距离即沟道区203的宽度L0小于源极41和漏极42之间的距离L1，从而能够减小TFT的实际沟道长度，使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。
综上所述，本发明的ESL型TFT基板，有缘层的两侧区域为经等离子掺杂处理而导体化的区域，且该两侧区域之间的距离即沟道区的宽度小于源漏极之间的距离，从而具有较小的实际沟道长度，使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。本发明的ESL型TFT基板的制作方法通过对有缘层的两侧区域进行等离子掺杂处理而使其成为导体化的区域，并且设置该两侧区域之间的距离即沟道区的宽度小于源漏极之间的距离，从而能够减小TFT的实际沟道长度，使得TFT具有良好的导电能力，利于源漏极电流的提高，解决了现有ESL型TFT基板源漏极电流小的问题。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
Claims (10)
1.一种ESL型TFT基板，其特征在于，包括：衬底基板(10)、设于所述衬底基板(10)上的栅极(11)、设于所述栅极(11)及衬底基板(10)上的栅极绝缘层(12)、设于所述栅极绝缘层(12)上且对应于所述栅极(11)上方的有源层(20)、设于所述有源层(20)上的蚀刻阻挡层(30)、以及设于所述蚀刻阻挡层(30)上的源极(41)和漏极(42)；
其中，所述有源层(20)的材料为金属氧化物半导体；所述有源层(20)的两侧区域分别为经由等离子掺杂处理而导电性增强的源极接触区(201)和漏极接触区(202)，所述有源层(20)上源极接触区(201)和漏极接触区(202)之间的区域为沟道区(203)；
所述蚀刻阻挡层(30)对应所述有源层(20)的源极接触区(201)和漏极接触区(202)分别设有第一过孔(301)、第二过孔(302)，所述的源极(41)和漏极(42)分别通过第一过孔(301)和第二过孔(302)与源极接触区(201)和漏极接触区(202)相接触；
所述沟道区(203)的宽度(L0)小于所述源极(41)和漏极(42)之间的距离(L1)。
2.如权利要求1所述的ESL型TFT基板，其特征在于，所述有源层(20)的材料为铟镓锌氧化物。
3.如权利要求1所述的ESL型TFT基板，其特征在于，所述有源层(20)的源极接触区(201)和漏极接触区(202)均经由N型等离子掺杂处理。
4.如权利要求1所述的ESL型TFT基板，其特征在于，所述栅极(11)的宽度小于所述有源层(20)的宽度。
5.如权利要求4所述的ESL型TFT基板，其特征在于，还包括对应设于所述有源层(20)和栅极(11)下方的遮光层(51)、及设于所述衬底基板(10)与栅极绝缘层(12)之间的缓冲层(52)；所述栅极(11)位于所述缓冲层(52)和栅极绝缘层(12)之间，所述遮光层(51)位于所述衬底基板(10)和缓冲层(52)之间。
6.一种ESL型TFT基板的制作方法，其特征在于，包括以下步骤：
步骤S1、提供一衬底基板(10)，在所述衬底基板(10)上沉积并图案化形成栅极(11)，在所述栅极(11)与衬底基板(10)上沉积形成栅极绝缘层(12)，在所述栅极绝缘层(12)上沉积并图案化形成对应于所述栅极(11)上方的有源层(20)；所述有源层(20)的材料为金属氧化物半导体；
步骤S2、在所述有源层(20)上图案化形成保护层(90)，所述保护层(90)对应覆盖有源层(20)的中间区域而露出有源层(20)的两侧区域，对被所述保护层(90)露出的有源层(20)的两侧区域进行等离子掺杂处理，而使得该两侧区域的导电性增强，分别形成为源极接触区(201)、漏极接触区(202)，而被所述保护层(90)覆盖的有源层(20)的中间区域形成为沟道区(203)，去除所述保护层(90)；
步骤S3、在所述有源层(20)与栅极绝缘层(12)上沉积并图案化形成所述蚀刻阻挡层(30)，所述蚀刻阻挡层(30)对应所述有源层(20)的源极接触区(201)和漏极接触区(202)分别设有第一过孔(301)、第二过孔(302)，在所述蚀刻阻挡层(30)上沉积并图案化形成源极(41)和漏极(42)，所述源极(41)和漏极(42)分别通过第一过孔(301)和第二过孔(302)与源极接触区(201)和漏极接触区(202)相接触；
所述沟道区(203)的宽度(L0)小于所述源极(41)和漏极(42)之间的距离(L1)。
7.如权利要求6所述的ESL型TFT基板的制作方法，其特征在于，所述步骤S1中所形成的有源层(20)的材料为铟镓锌氧化物。
8.如权利要求6所述的ESL型TFT基板的制作方法，其特征在于，所述步骤S2中，对被所述保护层(90)露出的有源层(20)的两侧区域进行N型等离子掺杂处理。
9.如权利要求6所述的ESL型TFT基板的制作方法，其特征在于，所述栅极(11)的宽度小于所述有源层(20)的宽度。
10.如权利要求9所述的ESL型TFT基板的制作方法，其特征在于，所述步骤S1还包括，在形成栅极(11)之前，在所述衬底基板(10)上沉积并图案化形成遮光层(51)，在所述遮光层(51)与衬底基板(10)上沉积形成缓冲层(52)，之后所形成的栅极(11)形成于所述缓冲层(52)上并对应位于所述遮光层(51)的上方。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710900781.3A CN107464820A (zh) | 2017-09-28 | 2017-09-28 | Esl型tft基板及其制作方法 |
| US15/742,038 US20190097063A1 (en) | 2017-09-28 | 2017-12-04 | Esl tft substrate and fabrication method thereof |
| PCT/CN2017/114428 WO2019061813A1 (zh) | 2017-09-28 | 2017-12-04 | Esl型tft基板及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710900781.3A CN107464820A (zh) | 2017-09-28 | 2017-09-28 | Esl型tft基板及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107464820A true CN107464820A (zh) | 2017-12-12 |
Family
ID=60553152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710900781.3A Pending CN107464820A (zh) | 2017-09-28 | 2017-09-28 | Esl型tft基板及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107464820A (zh) |
| WO (1) | WO2019061813A1 (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108847408A (zh) * | 2018-06-04 | 2018-11-20 | 深圳市华星光电技术有限公司 | 一种tft阵列基板的制造方法及tft阵列基板 |
| CN111048523A (zh) * | 2019-11-25 | 2020-04-21 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制备方法 |
| WO2020082501A1 (zh) * | 2018-10-24 | 2020-04-30 | 惠科股份有限公司 | 阵列基板的制作方法、阵列基板及显示装置 |
| WO2020097998A1 (zh) * | 2018-11-12 | 2020-05-22 | 惠科股份有限公司 | 阵列基板、阵列基板的制作方法和显示面板 |
| US10727256B2 (en) | 2018-10-24 | 2020-07-28 | HKC Corporation Limited | Method for fabricating array substrate, array substrate and display |
| CN111524978A (zh) * | 2020-04-27 | 2020-08-11 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管 |
| CN115377203A (zh) * | 2022-10-25 | 2022-11-22 | Tcl华星光电技术有限公司 | 显示面板及其制作方法 |
| WO2023168749A1 (zh) * | 2022-03-10 | 2023-09-14 | 广州华星光电半导体显示技术有限公司 | 阵列基板及显示面板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7494538B2 (ja) * | 2020-04-06 | 2024-06-04 | Ｔｏｐｐａｎホールディングス株式会社 | 液晶表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130187162A1 (en) * | 2010-10-06 | 2013-07-25 | Sharp Kabushiki Kaisha | Thin film transistor substrate and process for production thereof |
| CN104282768A (zh) * | 2013-07-10 | 2015-01-14 | 日新电机株式会社 | 薄膜晶体管的制作方法 |
| CN104966698A (zh) * | 2015-07-16 | 2015-10-07 | 深圳市华星光电技术有限公司 | 阵列基板、阵列基板的制造方法及显示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101339001B1 (ko) * | 2012-07-04 | 2013-12-09 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 및 제조방법 |
| KR102483953B1 (ko) * | 2015-10-16 | 2023-01-03 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치 |
-
2017
- 2017-09-28 CN CN201710900781.3A patent/CN107464820A/zh active Pending
- 2017-12-04 WO PCT/CN2017/114428 patent/WO2019061813A1/zh active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130187162A1 (en) * | 2010-10-06 | 2013-07-25 | Sharp Kabushiki Kaisha | Thin film transistor substrate and process for production thereof |
| CN104282768A (zh) * | 2013-07-10 | 2015-01-14 | 日新电机株式会社 | 薄膜晶体管的制作方法 |
| CN104966698A (zh) * | 2015-07-16 | 2015-10-07 | 深圳市华星光电技术有限公司 | 阵列基板、阵列基板的制造方法及显示装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108847408A (zh) * | 2018-06-04 | 2018-11-20 | 深圳市华星光电技术有限公司 | 一种tft阵列基板的制造方法及tft阵列基板 |
| WO2019232955A1 (zh) * | 2018-06-04 | 2019-12-12 | 深圳市华星光电技术有限公司 | 一种tft阵列基板的制造方法及tft阵列基板 |
| WO2020082501A1 (zh) * | 2018-10-24 | 2020-04-30 | 惠科股份有限公司 | 阵列基板的制作方法、阵列基板及显示装置 |
| US10727256B2 (en) | 2018-10-24 | 2020-07-28 | HKC Corporation Limited | Method for fabricating array substrate, array substrate and display |
| WO2020097998A1 (zh) * | 2018-11-12 | 2020-05-22 | 惠科股份有限公司 | 阵列基板、阵列基板的制作方法和显示面板 |
| US11456322B2 (en) | 2018-11-12 | 2022-09-27 | HKC Corporation Limited | Array substrate, manufacturing method thereof and display panel |
| CN111048523A (zh) * | 2019-11-25 | 2020-04-21 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制备方法 |
| CN111524978A (zh) * | 2020-04-27 | 2020-08-11 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管 |
| WO2023168749A1 (zh) * | 2022-03-10 | 2023-09-14 | 广州华星光电半导体显示技术有限公司 | 阵列基板及显示面板 |
| CN115377203A (zh) * | 2022-10-25 | 2022-11-22 | Tcl华星光电技术有限公司 | 显示面板及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2019061813A1 (zh) | 2019-04-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
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