KR20230057542A - 표시 장치 및 표시 장치의 제조방법 - Google Patents

표시 장치 및 표시 장치의 제조방법 Download PDF

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이우근
이재현
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Abstract

본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며 산화물 반도체로 구비되고, 채널영역 및 상기 채널영역으로부터 제1가장자리까지 연장되며 상기 채널영역보다 낮은 저항을 가진 제1영역을 포함하는 반도체층; 상기 반도체층을 덮고 상기 제1영역과 중첩하는 제1컨택홀을 구비한 제1무기절연층; 상기 제1무기절연층 상에 배치되며 상기 제1영역과 중첩하고 상기 제1컨택홀을 통해 상기 제1영역과 전기적으로 연결된 제1전극; 상기 제1무기절연층 상에 배치되며 상기 채널영역과 중첩하는 게이트전극; 상기 제1전극 및 상기 게이트전극을 덮는 제2무기절연층; 및 상기 제2무기절연층 상에 배치된 표시요소;를 포함하는, 표시 장치를 개시한다.

Description

표시 장치 및 표시 장치의 제조방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING OF THE DISPLAY DEVICE}
본 발명은 표시 장치 및 표시 장치의 제조방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
표시 장치는 스스로 빛을 방출하지 않고 백라이트의 빛을 이용하는 액정 표시 장치 또는 빛을 방출할 수 있는 표시요소를 포함하는 발광 표시 장치를 포함할 수 있으며, 표시요소는 발광층을 포함할 수 있다. 이러한 표시 장치는 도전층 및 절연층을 서로 교대로 적층시켜 형성될 수 있다.
본 발명의 실시예들은 비교적 간단한 적층 구조를 가짐과 동시에 신뢰성이 높아진 표시 장치 및 표시 장치의 제조방법을 제공하고자 한다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며 산화물 반도체로 구비되고, 채널영역 및 상기 채널영역으로부터 제1가장자리까지 연장되며 상기 채널영역보다 낮은 저항을 가진 제1영역을 포함하는 반도체층; 상기 반도체층을 덮고 상기 제1영역과 중첩하는 제1컨택홀을 구비한 제1무기절연층; 상기 제1무기절연층 상에 배치되며 상기 제1영역과 중첩하고 상기 제1컨택홀을 통해 상기 제1영역과 전기적으로 연결된 제1전극; 상기 제1무기절연층 상에 배치되며 상기 채널영역과 중첩하는 게이트전극; 상기 제1전극 및 상기 게이트전극을 덮는 제2무기절연층; 및 상기 제2무기절연층 상에 배치된 표시요소;를 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 평면도에서 상기 제1전극은 상기 제1컨택홀과 전체적으로 중첩할 수 있다.
일 실시예에 있어서, 상기 제1전극 및 상기 게이트전극은 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 제2전극;을 더 포함하고, 상기 반도체층은 상기 채널영역으로부터 상기 반도체층의 제2가장자리까지 연장되고 상기 채널영역보다 낮은 저항을 가지며 상기 제2전극과 중첩하는 제2영역을 더 포함하며, 상기 제1무기절연층은 상기 제2영역과 중첩하며 상기 제2영역 및 상기 제2전극을 전기적으로 연결시키는 제2컨택홀을 더 구비하고, 상기 제2무기절연층은 상기 제1전극 및 상기 제2전극 중 어느 하나를 노출시키는 하부홀을 구비하며, 상기 제1전극 및 상기 제2전극 중 어느 하나는 상기 하부홀을 통해 상기 표시요소와 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1무기절연층은 상기 제1컨택홀로부터 상기 제2컨택홀까지 연속적으로 연장되며 상기 제1영역, 상기 채널영역, 및 상기 제2영역과 중첩할 수 있다.
일 실시예에 있어서, 상기 기판 및 상기 반도체층 사이에 배치된 버퍼층; 및 상기 기판 및 상기 버퍼층 사이에 배치된 배선;을 더 포함하고, 상기 배선은 상기 버퍼층의 홀 및 상기 제1무기절연층의 홀을 통해 상기 제1전극과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 기판 및 상기 버퍼층 사이에 배치된 제1커패시터전극; 및 상기 버퍼층 및 상기 제1무기절연층 사이에 배치되며 상기 제1커패시터전극과 중첩하는 제2커패시터전극;을 더 포함하고, 상기 제2커패시터전극은 산화물 반도체로 구비되고 상기 채널영역보다 낮은 저항을 가질 수 있다.
일 실시예에 있어서, 제1무기절연층 및 상기 제2무기절연층 사이에 배치되며 상기 제2커패시터전극과 중첩하는 제3커패시터전극;을 더 포함하고, 상기 제3커패시터전극은 상기 제1커패시터전극과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제2무기절연층 상에 배치되며 상기 제2커패시터전극과 중첩하는 제4커패시터전극;을 더 포함하고, 상기 표시요소는 화소전극, 발광층, 및 대향전극을 포함하고, 상기 화소전극 및 상기 제4커패시터전극은 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 표시요소 상에 배치되며 상기 표시요소로부터 방출된 빛의 파장을 변경시키는 컬러 패널;을 더 포함할 수 있다.
본 발명의 다른 실시예는, 기판 상에 산화물 반도체로 구비되고 채널영역 및 상기 채널영역보다 낮은 저항을 가진 제1영역을 포함하는 반도체층을 형성하는 단계; 상기 제1영역 및 상기 채널영역을 덮는 제1무기절연층을 형성하는 단계; 상기 제1무기절연층에 상기 제1영역과 중첩하는 제1컨택홀을 형성하는 단계; 상기 제1영역과 중첩하고 상기 제1컨택홀을 통해 상기 제1영역과 전기적으로 연결된 제1전극 및 상기 채널영역과 중첩하는 게이트전극을 형성하는 단계; 및 상기 제1전극 및 상기 게이트전극을 덮는 제2무기절연층을 형성하는 단계;를 포함하는, 표시 장치의 제조방법을 개시한다.
일 실시예에 있어서, 상기 반도체층을 형성하는 단계는, 산화물 반도체를 구비하는 제1층을 형성하는 단계, 상기 제1층 상에 제1두께를 가진 제1포토레지스트영역 및 제2두께를 가진 채널포토레지스트영역을 포함하는 포토레지스트를 형성하는 단계, 상기 제1층을 식각하는 단계, 및 상기 포토레지스트를 스트립(strip)하는 단계를 포함하고, 상기 제2두께는 상기 제1두께보다 두꺼울 수 있다.
일 실시예에 있어서, 상기 반도체층을 형성하는 단계는, 상기 포토레지스트를 식각하는 단계를 더 포함하고, 상기 포토레지스트가 식각될 때 상기 제1영역은 노출되며 도핑될 수 있다.
일 실시예에 있어서, 상기 제1영역은 상기 채널영역으로부터 상기 반도체층의 제1가장자리까지 연장될 수 있다.
일 실시예에 있어서, 상기 반도체층을 형성하기 전에 상기 기판 상에 제1커패시터전극 및 상기 제1커패시터전극을 덮는 버퍼층을 형성하는 단계;를 더 포함하고, 상기 반도체층을 형성하는 단계는, 산화물 반도체로 구비되고 상기 채널영역보다 낮은 저항을 가지며 상기 제1커패시터전극과 중첩하는 제2커패시터전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 반도체층을 형성하는 단계는, 산화물 반도체를 구비하는 제1층을 형성하는 단계, 상기 제1층 상에 커패시터 포토레지스트를 형성하는 단계, 상기 제1층을 식각하는 단계, 및 상기 커패시터 포토레지스트를 식각하는 단계를 포함하고, 상기 커패시터 포토레지스트이 식각될 때 상기 제2커패시터전극은 노출되며 도핑될 수 있다.
일 실시예에 있어서, 상기 반도체층은 상기 채널영역으로부터 상기 반도체층의 제2가장자리까지 연장되고 불순물이 도핑된 제2영역을 더 포함하고, 상기 제1컨택홀을 형성하는 단계는, 상기 제2영역과 중첩하는 제2컨택홀을 형성하는 단계를 포함하고, 상기 제1무기절연층은 상기 제1컨택홀로부터 상기 제2컨택홀까지 연속적으로 연장되며 상기 제1영역, 상기 채널영역, 및 상기 제2영역과 중첩할 수 있다.
일 실시예에 있어서, 상기 제2무기절연층 상에 유기절연층을 형성하는 단계; 상기 유기절연층을 적어도 일부 노광 및 현상하여 유기절연층홀을 형성하는 단계; 및 상기 제2무기절연층을 식각하여 상기 유기절연층홀과 중첩하는 하부홀을 형성하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 유기절연층홀 및 상기 하부홀은 동일한 마스크를 이용하여 각각 형성될 수 있다.
일 실시예에 있어서, 상기 유기절연층홀과 중첩하는 화소전극을 형성하는 단계; 및
화소전극과 중첩하는 화소개구부를 구비하고 상기 화소전극의 가장자리를 덮는 화소정의막을 형성하는 단계;를 더 포함할 수 있다.
상기한 바와 같이 본 발명의 실시예인 표시 장치는 산화물 반도체로 구비되고 채널영역 및 상기 채널영역으로부터 제1가장자리까지 연장되며 채널영역보다 낮은 저항을 가진 제1영역을 포함하는 반도체층을 포함할 수 있으며 제1무기절연층은 반도체층을 덮고 제1영역과 중첩하는 제1컨택홀을 구비할 수 있다. 또한, 제1영역과 중첩하고 제1컨택홀을 통해 제1영역과 전기적으로 연결된 제1전극 및 채널영역과 중첩하는 게이트전극은 제1무기절연층 및 제2무기절연층 사이에 배치될 수 있다. 따라서, 본 발명의 실시예인 표시 장치는 비교적 간단한 적층 구조를 가짐과 동시에 신뢰성이 높아질 수 있다.
본 발명의 실시예인 표시 장치의 제조방법은 산화물 반도체로 구비되고 채널영역 및 채널영역보다 낮은 저항을 가진 제1영역을 포함하는 반도체층을 형성하고 제1영역 및 채널영역을 덮는 제1무기절연층을 형성할 수 있다. 따라서, 제1영역은 도핑된 후 제1무기절연층으로 덮이므로 신뢰성이 높아질 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적을 나타낸 사시도이다.
도 2a는 도 1의 표시 장치의 A-A'선에 따른 단면도이다.
도 2b는 도 2a의 제1색변환층, 제2색변환층, 및 투과층을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 발광 패널을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 패널에 포함된 화소회로 및 표시요소를 나타낸 등가회로도이다.
도 5a는 도 3의 발광 패널의 B-B'선, C-C'선, 및 D-D'선을 따라 본 발명의 실시예인 발광 패널을 개략적으로 나타낸 단면도이다.
도 5b는 도 5a의 발광 패널의 E 부분을 확대한 확대도이다.
도 6a 및 도 6b는 도 5a의 발광 패널의 E 부분을 본 발명의 다른 실시예에 따라 확대한 확대도이다.
도 7a 내지 도 7r은 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 개략적으로 도시한 단면도이다.
도 8은 도 3의 발광 패널의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 비교예인 발광 패널을 개략적으로 나타낸 단면도이다.
도 9a는 도 3의 발광 패널의 F 부분을 본 발명의 일 실시예에 따라 확대한 확대도이다.
도 9b는 본 발명의 일 실시예에 따라 도 9a의 G 부분을 확대한 확대도이다.
도 9c는 본 발명의 비교예에 따라 도 9a의 G 부분을 확대한 확대도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 사시도이다. 도 2a는 도 1의 표시 장치(1)의 A-A'선에 따른 단면도이다. 도 2b는 도 2a의 제1색변환층, 제2색변환층, 및 투과층을 나타낸 도면이다.
도 1을 참조하면, 표시 장치(1)는 화상을 표시할 수 있다. 표시 장치(1)는 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 부화소들을 통해 이미지를 제공할 수 있다. 표시 장치(1)의 각 부화소들은 소정의 색상의 빛을 방출할 수 있는 영역으로 표시 장치(1)는 복수의 부화소들에서 방출되는 빛을 이용하여 화상을 표시할 수 있다. 예를 들어, 부화소는 적색, 녹색, 또는 청색의 빛을 방출할 수 있다. 다른 예로, 부화소는 적색, 녹색, 청색, 또는 백색의 빛을 방출할 수 있다.
비표시영역(NDA)은 표시영역(DA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 비표시영역(NDA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)은 화상을 제공하지 않는 영역일 수 있다.
표시영역(DA)은 도 1에 도시된 바와 같이 사각형을 포함하는 다각형의 형상을 가질 수 있다. 예를 들어, 표시영역(DA)은 가로의 길이가 세로의 길이보다 큰 직사각형의 형상을 갖거나, 가로의 길이가 세로의 길이보다 작은 직사각형의 형상을 갖거나, 정사각형의 형상을 가질 수 있다. 또는, 표시영역(DA)은 타원 또는 원형과 같은 다양한 형상을 가질 수 있다. 일 실시예에서, 표시 장치(1)는 두께 방향(예를 들어, z 방향)으로 적층된 발광 패널(10) 및 컬러 패널(20)을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 발광 패널(10)은 기판(100) 상에 배치된 표시요소(DPE)를 포함할 수 있다. 일 실시예에서, 표시요소(DPE)는 제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3)를 포함할 수 있다. 도 2a에 도시되지 않았으나, 제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3)는 각각 화소회로에 전기적으로 연결될 수 있으며 화소회로에 의해 구동될 수 있다.
제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3)는 각각 빛을 방출할 수 있다. 일 실시예에서, 제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3)는 동일한 광을 방출할 수 있다. 예를 들어, 제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3)는 적색광(Lr), 녹색광(Lg), 및 청색광(Lb) 중 어느 하나를 방출할 수 있다. 다른 예로, 제1표시요소(DPE1), 제2표시요소(DPE2), 제3표시요소(DPE3)는 적색광(Lr), 녹색광(Lg), 청색광(Lb), 및 백색광 중 어느 하나를 방출할 수 있다. 다른 실시예에서, 제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3) 중 어느 하나 및 제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3) 중 다른 하나는 서로 다른 광을 방출할 수 있다. 예를 들어, 제1표시요소(DPE1)는 적색광(Lr)을 방출하고, 제2표시요소(DPE2)는 녹색광(Lg)을 방출하고, 제3표시요소(DPE3)는 청색광(Lb)을 방출할 수 있다. 다른 예로, 제1표시요소(DPE1)는 적색광(Lr)을 방출하고, 제2표시요소(DPE2)는 녹색광(Lg)을 방출하고, 제3표시요소(DPE3)는 청색광(Lb)을 방출하고, 제4표시요소는 백색광을 방출할 수 있다. 이하에서는 제1표시요소(DPE1), 제2표시요소(DPE2), 제3표시요소(DPE3)는 모두 청색광(Lb)을 방출하는 경우를 중심으로 상세히 설명하기로 한다.
컬러 패널(20)은 발광 패널(10) 상에 배치될 수 있다. 컬러 패널(20)은 발광 패널(10)로부터 방출된 빛의 파장을 변경시킬 수 있다. 일 실시예에서, 컬러 패널(20)은 표시요소(DPE) 상에 배치될 수 있다. 컬러 패널(20)은 표시요소(DPE)로부터 방출된 빛의 파장을 변경시킬 수 있다. 일 실시예에서, 제1표시요소(DPE1), 제2표시요소(DPE2), 및 제3표시요소(DPE3)에서 방출된 청색광(Lb)은 컬러 패널(20)을 통과하면서 적색광(Lr), 녹색광(Lg), 및 청색광(Lb)으로 변환되거나 투과될 수 있다. 적색광(Lr)이 방출되는 영역은 적색 부화소(Pr)에 해당될 수 있다. 녹색광(Lg)이 방출되는 영역은 녹색 부화소(Pg)에 해당될 수 있다. 청색광(Lb)이 투과되는 영역은 청색 부화소(Pb)에 해당될 수 있다.
컬러 패널(20)은 상부 기판(210), 제1차광층(220), 제2차광층(230), 컬러필터(240), 제1색변환부(250a), 제2색변환부(250b), 및 투과부(250c)를 포함할 수 있다. 제1차광층(220)은 적색 부화소(Pr), 녹색 부화소(Pg), 및 청색 부화소(Pb)에 대응하는 부분이 제거되면서 형성된 복수의 홀들을 포함할 수 있다. 제1차광층(220)은 비화소영역(NPA)에 중첩하는 물질 부분을 포함하며, 상기 물질 부분은 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다.
제2차광층(230)은 제1차광층(220) 상에 배치될 수 있다. 제2차광층(230)은 비화소영역(NPA)에 중첩하는 물질 부분을 포함하며, 상기 물질 부분은 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다. 제2차광층(230)은 제1차광층(220)과 동일한 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다. 일 실시예에서, 제1차광층(220) 및/또는 제2차광층(230)은 산화크롬 또는 산화몰리브덴 등의 불투명 무기 절연 물질이거나, 블랙 수지 등의 불투명 유기 절연 물질을 포함할 수 있다.
컬러필터(240)는 제1컬러필터(240a), 제2컬러필터(240b), 및 제3컬러필터(240c)를 포함할 수 있다. 제1컬러필터(240a)는 제1컬러(예를 들어, 적색)의 안료 또는 염료를 포함할 수 있다. 제2컬러필터(240b)는 제2컬러(예를 들어, 녹색)의 안료 또는 염료를 포함할 수 있다. 제3컬러필터(240c)는 제3컬러(예를 들어, 청색)의 안료 또는 염료를 포함할 수 있다. 일부 실시예에서, 제1차광층(220)이 생략되고, 제1컬러필터(240a), 제2컬러필터(240b), 및 제3컬러필터(240c)가 서로 적층되어 구비된 차광부재가 비화소영역(NPA)에 배치될 수 있다.
컬러필터(240) 및 표시요소(DPE) 사이에는 제1색변환부(250a), 제2색변환부(250b), 및 투과부(250c)가 배치될 수 있다.
제1색변환부(250a)는 제1컬러필터(240a)와 중첩하며 입사되는 청색광(Lb)을 적색광(Lr)으로 변환할 수 있다. 제1색변환부(250a)는 제1감광성 폴리머(251a), 제1양자점(253a), 및 제1산란입자(255a)를 포함할 수 있다. 제1양자점(253a) 및 제1산란입자(255a)는 제1감광성 폴리머(251a)에 분산될 수 있다.
제1양자점(253a)은 청색광(Lb)에 의해 여기되어 청색광(Lb)의 파장보다 긴 파장을 갖는 적색광(Lr)을 방출할 수 있다. 제1감광성 폴리머(251a)는 광투과성을 갖는 유기물일 수 있다. 제1산란입자(255a)는 제1양자점(253a)에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제1양자점(253a)들이 여기되도록 함으로써 색변환 효율을 높일 수 있다. 제1산란입자(255a)는, 예를 들어, 티타늄산화물(TiO2)이나 금속 입자 등일 수 있다. 제1양자점(253a)은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
제2색변환부(250b)는 제2컬러필터(240b)에 중첩하며 입사되는 청색광(Lb)을 녹색광(Lg)으로 변환할 수 있다. 제2색변환부(250b)는 제2감광성 폴리머(251b), 제2양자점(253b), 및 제2산란입자(255b)를 포함할 수 있다. 제2양자점(253b) 및 제2산란입자(255b)는 제2감광성 폴리머(251b)에 분산될 수 있다.
제2양자점(253b)은 청색광(Lb)에 의해 여기되어 청색광(Lb)의 파장보다 긴 파장을 갖는 녹색광(Lg)을 방출할 수 있다. 제2감광성 폴리머(251b)는 광투과성을 갖는 유기물일 수 있다. 제2산란입자(255b)는 제2양자점(253b)에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제2양자점(253b)들이 여기되도록 함으로써 색변환 효율을 높일 수 있다. 제2산란입자(255b)는, 예를 들어, 티타늄산화물(TiO2)이나 금속 입자 등일 수 있다. 제2양자점(253b)은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다. 양자점은 그 크기가 수 나노미터일 수 있으며, 양자점의 사이즈에 따라 변환 후의 광의 파장이 달라질 수 있다.
청색광(Lb)은 투과부(250c)를 투과할 수 있다. 투과부(250c)는 제3감광성 폴리머(251c) 및 제3산란입자(255c)를 포함할 수 있다. 제3산란입자(255c)는 제3감광성 폴리머(251c)에 분산될 수 있다. 제3감광성 폴리머(251c)는, 예를 들어, 실리콘 수지, 에폭시 수지 등의 광투과성을 갖는 유기 물질일 수 있으며, 제1감광성 폴리머(251a) 및/또는 제2감광성 폴리머(251b)와 동일한 물질일 수 있다. 제3산란입자(255c)는 청색광(Lb)을 산란시켜 방출할 수 있으며, 제1산란입자(255a) 및/또는 제2산란입자(255b)와 동일한 물질일 수 있다.
발광 패널(10)에서 방출된 청색광(Lb)은 제1색변환부(250a), 제2색변환부(250b), 및 투과부(250c)를 지나면서 색이 변환되거나 투과된 후, 컬러필터(240)를 통과하면서 색 순도가 높아질 수 있다. 예를 들어, 제1표시요소(DPE1)에서 방출된 청색광(Lb)은 제1색변환부(250a) 및 제1컬러필터(240a)를 통과하면서 적색광(Lr)으로 변환 및 필터링될 수 있다. 제2표시요소(DPE2)에서 방출된 청색광(Lb)은 제2색변환부(250b) 및 제2컬러필터(240b)를 통과하면서 녹색광(Lg)으로 변환 및 필터링될 수 있다. 제3표시요소(DPE3)에서 방출된 청색광(Lb)은 투과부(250c) 및 제3컬러필터(240c)를 통과하면서 투과 및 필터링될 수 있다.
전술한 구조를 갖는 표시 장치(1)는 휴대폰(mobile phone), 텔레비전, 광고판, 모니터, 태블릿 PC, 노트북 등에 포함될 수 있다.
도 3은 본 발명의 일 실시예에 따른 발광 패널(10)을 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 발광 패널(10)은 기판(100), 스캔선(SL), 데이터선(DL), 화소회로(PC), 표시요소(DPE), 댐(DAM), 및 패드(PAD)를 포함할 수 있다. 발광 패널(10)에는 표시영역(DA) 및 비표시영역(NDA)이 정의될 수 있다. 일 실시예에서, 표시영역(DA) 및 비표시영역(NDA)은 기판(100)에 정의될 수 있다. 이를 다시 말하면, 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 이하에서는 기판(100)이 표시영역(DA) 및 비표시영역(NDA)을 포함하는 경우를 중심으로 상세히 설명하기로 한다.
표시영역(DA)에는 화소회로(PC) 및 표시요소(DPE)가 배치될 수 있다. 일 실시예에서, 표시영역(DA)에는 복수의 화소회로(PC)들 및 복수의 표시요소(DPE)들이 배치될 수 있다. 복수의 표시요소(DPE)들은 빛을 방출할 수 있다.
비표시영역(NDA)은 표시요소(DPE)가 배치되지 않는 영역일 수 있다. 일 실시예에서, 비표시영역(NDA)에는 화소회로(PC)에게 전기적 신호나 전원을 제공하기 위한 구동회로 또는 전원전압선이 배치될 수 있다. 비표시영역(NDA)은 표시영역(DA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 비표시영역(NDA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)은 인접영역(AA) 및 패드영역(PADA)을 포함할 수 있다. 인접영역(AA)은 표시영역(DA)과 인접한 영역일 수 있다. 패드영역(PADA)은 인접영역(AA)의 외측에 배치될 수 있다. 도 3에서 패드영역(PADA)은 인접영역(AA)으로부터 -y 방향으로 외측에 배치된 것을 도시하고 있으나, 다른 실시예에서, 패드영역(PADA)은 인접영역(AA)으로부터 y 방향, -y 방향, x 방향 및/또는 -x 방향으로 외측에 배치될 수 있다.
기판(100)은 글라스를 포함할 수 있다. 다른 실시예에서, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 일 실시예에서, 기판(100)은 전술한 고분자 수지를 포함하는 베이스층 및 배리어층(미도시)을 포함하는 다층 구조일 수 있다. 이하에서는 기판(100)이 글라스를 포함하는 경우를 중심으로 상세히 설명하기로 한다.
스캔선(SL)은 화소회로(PC)에 전기적으로 연결될 수 있다. 일 실시예에서, 스캔선(SL)은 도 3의 x 방향으로 연장될 수 있다. 데이터선(DL)은 화소회로(PC)에 전기적으로 연결될 수 있다. 일 실시예에서, 데이터선(DL)은 도 3의 y 방향으로 연장될 수 있다.
화소회로(PC)는 스캔 신호를 전달하는 스캔선(SL) 및 데이터 신호를 전달하는 데이터선(DL)과 전기적으로 연결될 수 있다. 화소회로(PC)는 상기 스캔 신호 및 상기 데이터 신호를 전달받아 표시요소(DPE)를 구동시킬 수 있다.
표시요소(DPE)는 표시영역(DA)에 배치될 수 있다. 표시요소(DPE)는 화소회로(PC)에 의해 구동될 수 있다. 일 실시예에서, 표시요소(DPE)는 유기 발광층을 포함하는 유기발광다이오드(organic light emitting diode)일 수 있다. 또는, 표시요소(DPE)는 무기 발광층을 포함하는 발광 다이오드(LED)일 수 있다. 발광 다이오드(LED)의 크기는 마이크로(micro) 스케일 또는 나노(nano) 스케일일 수 있다. 예를 들어, 발광 다이오드는 마이크로(micro) 발광 다이오드일 수 있다. 또는, 발광 다이오드는 나노로드(nanorod) 발광 다이오드일 수 있다. 나노로드 발광 다이오드는 갈륨나이트라이드(GaN)를 포함할 수 있다. 또는, 표시요소(DPE)는 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)일 수 있다.
댐(DAM)은 인접영역(AA)에 배치될 수 있다. 댐(DAM)은 표시영역(DA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 댐(DAM)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 댐(DAM)은 기판(100)으로부터 도 3의 z 방향으로 돌출된 형상일 수 있다. 표시요소(DPE)의 열화를 방지 또는 감소시키기 위해 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 봉지층이 표시요소(DPE) 상에 배치될 수 있다. 이러한 경우, 발광 패널(10)을 제조할 때 적어도 하나의 유기봉지층을 형성하는 유기물질이 표시영역(DA)으로부터 인접영역(AA)으로 넘칠 수 있다. 댐(DAM)은 발광 패널(10)을 제조할 때 유기봉지층을 형성하는 유기물질이 표시영역(DA)으로부터 인접영역(AA)으로 넘치는 것을 방지 또는 감소시킬 수 있다.
댐(DAM)은 제1댐(DAM1) 및 제2댐(DAM2)을 포함할 수 있다. 제2댐(DAM2)은 제1댐(DAM1)을 둘러쌀 수 있다. 일부 실시예에서, 제1댐(DAM1) 및 제2댐(DAM2) 중 어느 하나는 생략될 수 있다. 일부 실시예에서, 댐(DAM)은 제2댐(DAM2)을 둘러싸는 제3댐을 더 포함할 수 있다.
패드(PAD)는 패드영역(PADA)에 배치될 수 있다. 일 실시예에서, 패드(PAD)는 복수개로 구비될 수 있다. 패드(PAD)는 표시 장치의 구성요소를 발광 패널(10)에 전기적으로 연결시킬 수 있다. 예를 들어, 발광 패널(10)은 패드(PAD)를 통해 구동칩 및/또는 인쇄 회로 보드와 전기적으로 연결될 수 있다. 구동칩은 집적회로(integrated circuit, IC)를 포함할 수 있다. 인쇄 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board, FPCB) 또는 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board, PCB)일 수 있다. 또는 경우에 따라 강성 인쇄 회로 보드 및 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다. 일 실시예에서, 인쇄 회로 보드에는 집적회로를 포함하는 칩이 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광 패널에 포함된 화소회로(PC) 및 표시요소(DPE)를 나타낸 등가회로도이다.
도 4를 참조하면, 표시요소(DPE)는 화소회로(PC)에 전기적으로 연결될 수 있다. 일 실시예에서, 표시요소(DPE)의 화소전극은 화소회로(PC)에 전기적으로 연결되고 표시요소(DPE)의 대향전극은 공통전원전압(ELVSS)을 제공하는 공통전압선(VSL)에 전기적으로 연결될 수 있다. 표시요소(DPE)는 화소회로(PC)로부터 공급된 전류량에 상응하는 휘도로 발광할 수 있다.
화소회로(PC)는 데이터 신호에 대응하여 구동전원전압(ELVDD)으로부터 표시요소(DPE)를 경유하여 공통전원전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 및 제3트랜지스터(T3) 각각은 산화물 반도체로 구성된 반도체층을 포함하는 산화물 반도체 박막 트랜지스터이거나, 폴리 실리콘으로 구성된 반도체층을 포함하는 실리콘 반도체 박막 트랜지스터일 수 있다. 트랜지스터의 타입에 따라 제1전극은 소스전극 및 드레인전극 중 어느 하나일 수 있고, 제2전극은 소스 전극 및 드레인전극 중 다른 하나일 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1트랜지스터(T1)의 제1 전극은 구동전원전압(ELVDD)을 공급하는 구동전압선(VDL)에 전기적으로 연결될 수 있고, 제1트랜지스터(T1)의 제2전극은 표시요소(DPE)의 화소전극에 전기적으로 연결될 수 있다. 제1트랜지스터(T1)의 게이트전극은 제1노드(N1)에 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 제1노드(N1)의 전압에 대응하여 구동전원전압(ELVDD)으로부터 표시요소(DPE)를 흐르는 전류량을 제어할 수 있다.
제2트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2트랜지스터(T2)의 제1전극은 데이터선(DL)에 전기적으로 연결될 수 있고, 제2트랜지스터(T2)의 제2전극은 제1노드(N1)에 전기적으로 연결될 수 있다. 제2트랜지스터(T2)의 게이트전극은 스캔선(SL)에 전기적으로 연결될 수 있다. 제2트랜지스터(T2)는 스캔선(SL)으로 스캔 신호가 공급될 때 턴-온되어 데이터선(DL)과 제1노드(N1)를 전기적으로 연결시킬 수 있다.
제3트랜지스터(T3)는 초기화 트랜지스터 및/또는 센싱 트랜지스터일 수 있다. 제3트랜지스터(T3)의 제1전극은 제2노드(N2)에 전기적으로 연결될 수 있고, 제3트랜지스터(T3)의 제2전극은 초기화-센싱선(ISL)에 전기적으로 연결될 수 있다. 제3트랜지스터(T3)의 게이트전극은 제어선(CL)에 전기적으로 연결될 수 있다.
제3트랜지스터(T3)는 제어선(CL)으로 제어 신호가 공급될 때 턴-온되어 초기화-센싱선(ISL)과 제2노드(N2)를 전기적으로 연결시킬 수 있다. 일부 실시예에서, 제3트랜지스터(T3)는 제어선(CL)을 통해 전달받은 신호에 따라 턴-온되어 초기화-센싱선(ISL)으로부터 초기화 전압을 표시요소(DPE)의 화소전극을 초기화시킬 수 있다. 일부 실시예에서, 제3트랜지스터(T3)는 제어선(CL)으로 제어 신호가 공급될 때 턴-온되어 표시요소(DPE)의 특성 정보를 센싱할 수 있다. 제3트랜지스터(T3)는 전술한 초기화 트랜지스터로서의 기능 및 센싱 트랜지스터로서의 기능을 모두 구비하거나, 어느 하나의 기능을 구비할 수 있다. 일부 실시예에서, 제3트랜지스터(T3)가 초기화 트랜지스터로서의 기능을 구비하는 경우 초기화-센싱선(ISL)은 초기화전압선으로 명명될 수 있고, 센싱 트랜지스터로서의 기능을 구비하는 경우 초기화-센싱선(ISL)은 센싱선으로 명명될 수 있다. 제3트랜지스터(T3)의 초기화 동작 및 센싱 동작은 각각 개별적으로 진행되거나, 동시에 진행될 수 있다. 이하에서는 설명의 편의를 위하여 제3트랜지스터(T3)가 초기화 트랜지스터 및 센싱 트랜지스터의 기능을 모두 갖는 경우를 중심으로 상세히 설명하기로 한다.
스토리지 커패시터(Cst)는 제1노드(N1) 및 제2노드(N2) 사이에 연결될 수 있다. 예를 들어, 스토리지 커패시터(Cst)의 제1커패시터전극은 표시요소(DPE)의 화소전극에 전기적으로 연결되고, 스토리지 커패시터(Cst)의 제2커패시터전극은 제1트랜지스터(T1)의 게이트전극에 전기적으로 연결될 수 있다.
도 4에서는 제1트랜지스터(T1), 제2트랜지스터(T2), 및 제3트랜지스터(T3)를 NMOS로 도시하지만, 다른 실시예에서, 제1트랜지스터(T1), 제2트랜지스터(T2), 및 제3트랜지스터(T3) 중 적어도 하나는 PMOS로 구비될 수 있다.
도 4에서는 3개의 트랜지스터들이 도시되어 있으나, 다른 실시예에서, 화소회로(PC)는 4개 또는 그 이상의 트랜지스터들을 포함할 수 있다.
도 5a는 도 3의 발광 패널(10)의 B-B'선, C-C'선, 및 D-D'선을 따라 본 발명의 실시예인 발광 패널(10)을 개략적으로 나타낸 단면도이다. 도 5b는 도 5a의 발광 패널(10)의 E 부분을 확대한 확대도이다. 도 5b는 유기절연층(107) 상에 배치된 구성요소들을 생략하여 도시하였다.
도 5a 및 도 5b를 참조하면, 발광 패널(10)은 기판(100), 화소회로층, 표시요소층, 및 봉지층(130)을 포함할 수 있다. 기판(100)은 표시영역(DA), 인접영역(AA), 및 패드영역(PADA)을 포함할 수 있다. 인접영역(AA)은 표시영역(DA)의 외측에 배치될 수 있다. 패드영역(PADA)은 인접영역(AA)의 외측에 배치될 수 있다. 일 실시예에서, 기판(100)은 글라스를 포함할 수 있다.
화소회로층은 기판(100) 상에 배치될 수 있다. 화소회로층은 배선, 트랜지스터(TRT), 스토리지 커패시터(Cst), 버퍼층(101), 제1무기절연층(103), 제2무기절연층(105), 유기절연층(107), 제1절연패턴(107P), 및 패드(PAD)를 포함할 수 있다. 트랜지스터(TRT)는 반도체층(Act), 게이트전극(GE), 제1전극(E1), 및 제2전극(E2)을 포함할 수 있다. 일 실시예에서, 스토리지 커패시터(Cst)는 제1커패시터전극(CE1), 제2커패시터전극(CE2), 및 제3커패시터전극(CE3)을 포함할 수 있다. 제1커패시터전극(CE1), 제2커패시터전극(CE2), 및 제3커패시터전극(CE3)은 표시영역(DA)에 배치될 수 있으며 서로 중첩될 수 있다. 패드(PAD)는 패드전극(PE)을 포함할 수 있다.
배선은 기판(100) 상에 배치될 수 있다. 배선은 신호선 및/또는 전원전압선일 수 있다. 예를 들어, 배선은 데이터선, 구동전압선, 공통전압선, 및/또는 초기화-센싱선일 수 있다. 일 실시예에서, 배선은 제1배선(WL1), 제2배선(WL2), 외측배선(OWL), 및 패드배선(PWL)을 포함할 수 있다. 제1배선(WL1) 및 제2배선(WL2)은 표시영역(DA)에 배치될 수 있다. 제1배선(WL1) 및 제2배선(WL2)은 신호 및/또는 전원전압을 트랜지스터(TRT)로 전달할 수 있다. 외측배선(OWL)은 인접영역(AA)에 배치될 수 있다. 일 실시예에서, 외측배선(OWL)은 복수개로 구비될 수 있다. 외측배선(OWL)은 제1외측배선(OWL1) 및 제2외측배선(OWL2)을 포함할 수 있다. 외측배선(OWL)은 패드배선(PWL)로부터 전달된 신호 및/또는 전원전압을 표시영역(DA)으로 전달할 수 있다. 패드배선(PWL)은 패드(PAD)에 포함된 패드전극(PE)으로부터 전달된 신호 및/또는 전원전압을 외측배선(OWL)으로 전달할 수 있다.
제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL)은 동일한 층에 배치될 수 있다. 이를 다시 말하면, 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL)은 기판(100) 및 버퍼층(101) 사이에 배치될 수 있다. 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL)은 동일한 물질을 포함할 수 있으며 동일한 공정에서 형성될 수 있다. 이하에서는 제1배선(WL1)을 중심으로 상세히 설명하기로 한다.
제1배선(WL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다. 일 실시예에서, 제1배선(WL1)은 제1배선층(WL1a) 및 제2배선층(WL1b)을 포함할 수 있다. 제1배선층(WL1a)은 티타늄(Ti)을 포함할 수 있다. 제2배선층(WL1b)은 제1배선층(WL1a) 상에 배치될 수 있다. 제2배선층(WL1b)은 전도성이 높은 물질을 포함할 수 있다. 예를 들어, 제2배선층(WL1b)은 구리(Cu)를 포함할 수 있다. 일부 실시예에서, 제1배선(WL1)에서 제1배선층(WL1a)은 생략될 수 있다. 일부 실시예에서, 제1배선(WL1)은 제3배선층을 더 포함할 수 있다.
일 실시예에서, 제1커패시터전극(CE1)은 제1커패시터전극(CE1)의 제1층(CE1a) 및 제1커패시터전극(CE1)의 제2층(CE1b)을 포함할 수 있다. 일 실시예에서, 제1커패시터전극(CE1)의 제1층(CE1a) 및 제1배선층(WL1a)은 동일한 물질을 포함할 수 있다. 제1커패시터전극(CE1)의 제2층(CE1b) 및 제2배선층(WL1b)은 동일한 물질을 포함할 수 있다.
버퍼층(101)은 배선 상에 배치될 수 있다. 일 실시예에서, 버퍼층(101)은 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL) 상에 배치될 수 있다. 버퍼층(101)은 홀을 구비할 수 있다. 일 실시예에서, 버퍼층(101)은 제1버퍼층홀(101H1), 제2버퍼층홀(101H2), 제1버퍼층연결홀(101CH1), 제1외측홀(101OH), 및 제1패드홀(101PH)을 구비할 수 있다. 제1버퍼층홀(101H1)은 제1배선(WL1)과 중첩할 수 있으며 제1배선(WL1)을 노출시킬 수 있다. 제2버퍼층홀(101H2)은 제2배선(WL2)과 중첩할 수 있으며 제2배선(WL2)을 노출시킬 수 있다. 제1버퍼층연결홀(101CH1)은 제1커패시터전극(CE1)과 중첩할 수 있으며 제1커패시터전극(CE1)을 노출시킬 수 있다. 제1외측홀(101OH)은 제1외측배선(OWL1)과 중첩할 수 있으며 제1외측배선(OWL1)을 노출시킬 수 있다. 일 실시예에서, 제1외측홀(101OH)은 복수개로 구비될 수 있다. 제1패드홀(101PH)은 패드배선(PWL)과 중첩할 수 있으며 패드배선(PWL)을 노출시킬 수 있다.
버퍼층(101)은 실리콘질화물(SiNx), 실리콘산질화물(SiON) 및 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
반도체층(Act) 및 제2커패시터전극(CE2)은 버퍼층(101) 상에 배치될 수 있다. 반도체층(Act) 및 제2커패시터전극(CE2)은 산화물 반도체를 구비할 수 있다. 예를 들어, 반도체층(Act) 및 제2커패시터전극(CE2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 구비될 수 있다. 또는, 반도체층(Act) 및 제2커패시터전극(CE2)은 산화아연(ZnO)에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
반도체층(Act)은 채널영역(ActCR), 제1영역(ActR1), 및 제2영역(ActR2)을 포함할 수 있다. 채널영역(ActCR)은 제1영역(ActR1) 및 제2영역(ActR2) 사이에 배치될 수 있다. 제1영역(ActR1) 및 제2영역(ActR2)은 각각 채널영역(ActCR)로부터 반도체층(Act)의 가장자리(ActE)까지 연장될 수 있다. 제1영역(ActR1)은 채널영역(ActCR)로부터 반도체층(Act)의 제1가장자리(ActE1)까지 연장될 수 있다. 제2영역(ActR2)은 채널영역(ActCR)로부터 반도체층(Act)의 제2가장자리(ActE2)까지 연장될 수 있다. 제1영역(ActR1) 및 제2영역(ActR2)은 채널영역(ActCR)보다 낮은 저항을 가진 영역으로 소스영역 또는 드레인영역에 해당될 수 있다. 일 실시예에서, 제1영역(ActR1) 및 제2영역(ActR2)은 불순물이 첨가될 수 있다. 즉, 제1영역(ActR1) 및 제2영역(ActR2)은 도핑된 영역일 수 있다.
제2커패시터전극(CE2)은 채널영역(ActCR)보다 낮은 저항을 가질 수 있다. 제2커패시터전극(CE2)은 불순물이 첨가될 수 있다. 즉, 제2커패시터전극(CE2)은 도핑될 수 있다. 따라서, 제2커패시터전극(CE2)은 스토리지 커패시터(Cst)의 전극판으로 기능할 수 있다.
제1무기절연층(103)은 반도체층(Act) 및 제2커패시터전극(CE2)을 덮을 수 있다. 제1무기절연층(103)은 연속적으로 연장될 수 있다. 제1무기절연층(103)은 반도체층(Act)의 제1가장자리(ActE1)를 덮을 수 있다. 제1무기절연층(103)은 반도체층(Act)의 제2가장자리(ActE2)를 덮을 수 있다. 제1무기절연층(103)은 복수의 홀들을 구비할 수 있다. 일 실시예에서, 제1무기절연층(103)은 제1컨택홀(CNT1), 제2컨택홀(CNT2), 제1홀(103H1), 제2홀(103H2), 제1무기절연층연결홀(103CH1), 제2외측홀(103OH), 및 제2패드홀(103PH)을 구비할 수 있다. 제1컨택홀(CNT1)은 제1영역(ActR1)과 중첩할 수 있으며 제1영역(ActR1)을 노출시킬 수 있다. 제2컨택홀(CNT2)은 제2영역(ActR2)과 중첩할 수 있으며 제2영역(ActR2)을 노출시킬 수 있다. 제1홀(103H1)은 제1버퍼층홀(101H1)과 중첩할 수 있으며 연결될 수 있다. 제2홀(103H2)은 제2버퍼층홀(101H2)과 중첩할 수 있으며 연결될 수 있다. 제1무기절연층연결홀(103CH1)은 제1버퍼층연결홀(101CH1)과 중첩할 수 있으며 연결될 수 있다. 제2외측홀(103OH)은 제1외측홀(101OH)과 중첩할 수 있으며 연결될 수 있다. 제2패드홀(103PH)은 제1패드홀(101PH)과 중첩할 수 있으며 연결될 수 있다.
제1무기절연층(103)은 인접한 홀들 사이에서 연속적으로 연장될 수 있다. 예를 들어, 제1무기절연층(103)은 제1컨택홀(CNT1) 및 제2컨택홀(CNT2) 사이에서 연속적으로 연장될 수 있다. 따라서, 제1무기절연층(103)은 반도체층(Act)의 제1영역(ActR1), 채널영역(ActCR), 및 제2영역(ActR2)과 중첩할 수 있다.
제1컨택홀(CNT1) 및 제2컨택홀(CNT2)과 중첩하는 영역을 제외한 반도체층(Act)은 노출되지 않을 수 있다. 또한, 제2커패시터전극(CE2)은 노출되지 않을 수 있다. 따라서, 반도체층(Act) 및 제2커패시터전극(CE2)이 표시 장치의 제조공정에서 손상되는 것이 방지 또는 감소될 수 있다.
일 실시예에서, 제1무기절연층(103)은 실리콘산화물(SiO2)을 포함할 수 있다. 이러한 경우, 제1무기절연층(103)은 반도체층(Act) 및 제2커패시터전극(CE2)으로 외부의 물질이 침투하는 것을 방지 또는 감소시킬 수 있다. 따라서, 반도체층(Act) 및 제2커패시터전극(CE2)은 제2무기절연층(105)으로부터 수소가 확산되는 것을 방지 또는 감소될 수 있다. 다른 실시예에서, 제1무기절연층(103)은 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnOx)등과 같은 무기 절연물을 포함할 수 있다. 일 실시예에서, 징크산화물(ZnOx)은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다.
제1전극(E1), 제2전극(E2), 제3커패시터전극(CE3), 제2외측배선(OWL2), 및 패드전극(PE)은 제1무기절연층(103) 상에 배치될 수 있다. 제1전극(E1)은 제1영역(ActR1)과 중첩할 수 있으며 제1컨택홀(CNT1)을 통해 제1영역(ActR1)과 전기적으로 연결될 수 있다. 제2전극(E2)은 제2영역(ActR2)과 중첩할 수 있으며 제2컨택홀(CNT2)을 통해 제2영역(ActR2)과 전기적으로 연결될 수 있다. 일 실시예에서, 제1전극(E1)은 평면도에서 제1컨택홀(CNT1)과 전체적으로 중첩할 수 있다. 제2전극(E2)은 평면도에서 제2컨택홀(CNT2)과 전체적으로 중첩할 수 있다. 본 실시예에서, 후술할 바와 같이 제1영역(ActR1) 및 제2영역(ActR2)은 반도체층(Act)이 형성될 때 불순물이 첨가될 수 있으며, 그 다음 제1전극(E1) 및 제2전극(E2)이 제1영역(ActR1) 및 제2영역(ActR2)을 중첩하도록 형성될 수 있다. 따라서, 제1전극(E1) 및 제2전극(E2)이 각각 제1영역(ActR1) 및 제2영역(ActR2)과 중첩하더라도, 제1영역(ActR1) 및 제2영역(ActR2)은 불순물이 첨가된 상태일 수 있으며 제1영역(ActR1) 및 제2영역(ActR2)은 낮은 저항을 유지할 수 있다.
제1전극(E1)은 제1버퍼층홀(101H1) 및 제1홀(103H1)을 통해 제1배선(WL1)과 전기적으로 연결될 수 있다. 제2전극(E2)은 제2버퍼층홀(101H2) 및 제2홀(103H2)을 통해 제2배선(WL2)과 전기적으로 연결될 수 있다. 따라서, 트랜지스터(TRT)는 제1배선(WL1) 및/또는 제2배선(WL2)으로부터 신호 및/또는 전원전압을 공급받을 수 있다.
게이트전극(GE)은 채널영역(ActCR)과 중첩할 수 있다. 일 실시예에서, 게이트전극(GE)은 제1전극(E1) 및 제2전극(E2)과 각각 이격될 수 있다. 일 실시예에서, 게이트전극(GE)은 제1전극(E1) 및 제2전극(E2) 사이에 배치될 수 있다.
제3커패시터전극(CE3)은 제2커패시터전극(CE2)과 중첩할 수 있다. 일 실시예에서, 제3커패시터전극(CE3)은 제1버퍼층연결홀(101CH1) 및 제1무기절연층연결홀(103CH1)을 통해 제1커패시터전극(CE1)과 전기적으로 연결될 수 있다.
제2외측배선(OWL2)은 인접영역(AA)에 배치될 수 있다. 일 실시예에서, 제2외측배선(OWL2)은 복수개로 구비될 수 있다. 일 실시예에서, 제2외측배선(OWL2)은 제1외측홀(101OH) 및 제2외측홀(103OH)을 통해 제1외측배선(OWL1)과 연결될 수 있다.
패드전극(PE)은 패드영역(PADA)에 배치될 수 있다. 패드전극(PE)은 제1패드홀(101PH) 및 제2패드홀(103PH)을 통해 패드배선(PWL)과 전기적으로 연결될 수 있다. 따라서, 패드전극(PE)은 외부로부터 공급된 신호 및/또는 전원전압을 패드배선(PWL)으로 전달할 수 있다.
제1전극(E1), 제2전극(E2), 게이트전극(GE), 제3커패시터전극(CE3), 제2외측배선(OWL2), 및 패드전극(PE)은 동일한 층에 배치될 수 있다. 이를 다시 말하면, 제1전극(E1), 제2전극(E2), 게이트전극(GE), 제3커패시터전극(CE3), 제2외측배선(OWL2), 및 패드전극(PE)은 제1무기절연층(103) 및 제2무기절연층(105) 사이에 배치될 수 있다. 제1전극(E1), 제2전극(E2), 게이트전극(GE), 제3커패시터전극(CE3), 제2외측배선(OWL2), 및 패드전극(PE)은 동일한 물질을 포함할 수 있으며 동일한 공정에서 형성될 수 있다. 이하에서는 제1전극(E1)을 중심으로 상세히 설명하기로 한다.
제1전극(E1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다. 일 실시예에서, 제1전극(E1)은 투명 전도성 물질을 포함할 수 있다. 예를 들어, 제1전극(E1)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 일 실시예에서, 제1전극(E1)은 제1전극층(EL1), 제2전극층(EL2), 및 제3전극층(EL3)을 포함할 수 있다. 제1전극층(EL1)은 티타늄(Ti)을 포함할 수 있다. 제2전극층(EL2)은 제1전극층(EL1) 상에 배치될 수 있다. 제2전극층(EL2)은 구리(Cu)를 포함할 수 있다. 제3전극층(EL3)은 제2전극층(EL2) 상에 배치될 수 있다. 제3전극층(EL3)은 인듐틴산화물을 포함할 수 있다. 이러한 경우, 제3전극층(EL3)은 표시 장치의 제조공정 중에 제2전극층(EL2)이 손상되는 것을 방지 또는 감소시킬 수 있다. 일부 실시예에서, 제2전극층(EL2)이 내화학성을 가지는 경우 제3전극층(EL3)은 생략될 수 있다.
일 실시예에서, 제3커패시터전극(CE3)은 제3커패시터전극(CE3)의 제1층(CE3a), 제3커패시터전극(CE3)의 제2층(CE3b), 및 제3커패시터전극(CE3)의 제3층(CE3c)을 포함할 수 있다. 일 실시예에서, 제3커패시터전극(CE3)의 제1층(CE3a) 및 제1전극층(EL1)은 동일한 물질을 포함할 수 있다. 일 실시예에서, 제3커패시터전극(CE3)의 제2층(CE3b) 및 제2전극층(EL2)은 동일한 물질을 포함할 수 있다. 일 실시예에서, 제3커패시터전극(CE3)의 제3층(CE3c) 및 제3전극층(EL3)은 동일한 물질을 포함할 수 있다.
스토리지 커패시터(Cst)는 제1커패시터전극(CE1), 제2커패시터전극(CE2), 및 제3커패시터전극(CE3)을 포함할 수 있다. 제2커패시터전극(CE2)은 불순물이 첨가되어 낮은 저항을 가진 산화물 반도체로 구비될 수 있다. 따라서, 제2커패시터전극(CE2)은 전극판으로 기능할 수 있으므로, 스토리지 커패시터(Cst)는 듀얼 스토리지 커패시터로서 용량이 늘어날 수 있다. 일부 실시예에서, 제3커패시터전극(CE3)은 생략될 수 있다.
제2무기절연층(105)은 제1전극(E1), 제2전극(E2), 게이트전극(GE), 제2외측배선(OWL2), 및 패드전극(PE)을 덮을 수 있다. 일 실시예에서, 제2무기절연층(105)은 연속적으로 연장될 수 있다. 제2무기절연층(105)은 하부홀(105H) 및 제3패드홀(105PH)을 구비할 수 있다. 하부홀(105H)은 제1전극(E1) 및 제2전극(E2) 중 어느 하나와 중첩할 수 있으며 제1전극(E1) 및 제2전극(E2) 중 어느 하나를 노출시킬 수 있다. 제3패드홀(105PH)은 패드전극(PE)과 중첩할 수 있으며 패드전극(PE)을 노출시킬 수 있다.
제2무기절연층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnOx)등과 같은 무기 절연물을 포함할 수 있다. 일 실시예에서, 징크산화물(ZnOx)은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다.
유기절연층(107)은 제2무기절연층(105) 상에 배치될 수 있다. 유기절연층(107)은 하부홀(105H)과 중첩되며 연결된 유기절연층홀(107H)을 구비할 수 있다. 일 실시예에서, 유기절연층(107)의 상면은 평탄할 수 있다. 일부 실시예에서, 유기절연층(107)은 단차를 구비할 수 있다. 예를 들어, 화소전극(121)이 배치된 영역에서 기판(100)으로부터 유기절연층(107)의 상면까지의 거리는 화소전극(121)이 배치되지 않은 영역에서 기판(100)으로부터 유기절연층(107)의 상면까지의 거리보다 클 수 있다. 유기절연층(107)은 유기물질을 포함할 수 있다. 유기절연층(107)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
제1절연패턴(107P)은 인접영역(AA)에 배치될 수 있다. 일 실시예에서, 제1절연패턴(107P)은 제2무기절연층(105) 상에 배치될 수 있다. 일 실시예에서, 제1절연패턴(107P)은 인접영역(AA)에서 복수개로 구비될 수 있다. 일 실시예에서, 제1절연패턴(107P)은 유기절연층(107)과 동일한 물질을 포함할 수 있다. 제1절연패턴(107P) 및 유기절연층(107)은 동일한 공정에서 형성될 수 있다.
표시요소층은 화소회로층 상에 배치될 수 있다. 표시요소층은 표시요소(DPE), 화소정의막(127), 및 제2절연패턴(127P)을 포함할 수 있다. 표시요소(DPE)는 화소전극(121), 발광층(123), 및 대향전극(125)을 포함할 수 있다. 일 실시예에서, 표시요소(DPE)는 제2무기절연층(105) 상에 배치될 수 있다.
화소전극(121)은 유기절연층(107) 상에 배치될 수 있다. 화소전극(121)은 하부홀(105H) 및 유기절연층홀(107H)을 통해 제1전극(E1) 및 제2전극(E2) 중 어느 하나와 전기적으로 연결될 수 있다. 일 실시예에서, 화소전극(121)은 제1화소전극층(121a), 제2화소전극층(121b), 및 제3화소전극층(121c)을 포함할 수 있다. 제1화소전극층(121a)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 제2화소전극층(121b)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 제3화소전극층(121c)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
화소정의막(127, Pixel Defining Layer)은 화소전극(121)과 중첩하는 화소개구부(127OP)를 구비하고 화소전극(121)의 가장자리를 덮을 수 있다. 일 실시예에서, 화소개구부(127OP)는 표시요소(DPE)에서 방출되는 빛의 발광영역을 정의할 수 있다. 예를 들어, 화소개구부(127OP)의 폭이 발광영역의 폭에 해당할 수 있다. 또한, 화소개구부(127OP)의 폭은 부화소의 폭에 해당될 수 있다.
일 실시예에서, 화소정의막(127)은 유기 절연물을 포함할 수 있다. 다른 실시예에서, 화소정의막(127)은 실리콘질화물(SiNx)나 실리콘산질화물(SiON), 또는 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있다. 또 다른 실시예에서, 화소정의막(127)은 유기절연물 및 무기절연물을 포함할 수 있다. 일부 실시예에서, 화소정의막(127)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 화소정의막(127)이 광차단 물질을 포함하는 경우, 화소정의막(127)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
발광층(123)은 화소정의막(127)의 화소개구부(127OP)에 배치될 수 있다. 일 실시예에서, 발광층(123)은 표시영역(DA)에서 연속적으로 연장될 수 있다. 발광층(123)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 도시되지는 않았으나, 발광층(123)의 아래와 위에는 각각 제1기능층 및 제2기능층이 배치될 수 있다. 제1기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층은 발광층(123) 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
대향전극(125)은 발광층(123) 상에 배치될 수 있다. 일 실시예에서, 대향전극(125)은 표시영역(DA)에서 연속적으로 연장될 수 있다. 대향전극(125)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(125)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(125)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
일 실시예에서, 하나의 표시요소(DPE)는 차례로 적층된 복수의 발광층(123)들을 포함할 수 있다. 예를 들어, 하나의 표시요소(DPE)는 차례로 적층된 제1발광층 및 제2발광층을 포함할 수 있다. 인접한 발광층들 사이에는 음전하발생층 및 양전하발생층이 배치될 수 있다. 예를 들어, 제1발광층 및 제2발광층 사이에는 음전하발생층 및 양전하발생층이 배치될 수 있다. 이러한 경우, 하나의 표시요소(DPE)에는 화소전극(121), 제1발광층, 음전하발생층, 양전하발생층, 제2발광층, 및 대향전극(125)이 차례로 적층될 수 있다. 음전하발생층은 전자를 공급할 수 있다. 음전하발생층은 n형 전하발생층일 수 있다. 음전하발생층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다. 양전하발생층은 p형 전하발생층일 수 있다. 양전하발생층은 정공(hole)을 공급할 수 있다. 양전하발생층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다.
제2절연패턴(127P)은 인접영역(AA)에 배치될 수 있다. 일 실시예에서, 제2절연패턴(127P)은 제1절연패턴(107P) 상에 배치될 수 있다. 일 실시예에서, 제2절연패턴(127P)은 복수개로 구비될 수 있다. 제2절연패턴(127P)은 화소정의막(127)과 동일한 물질을 포함할 수 있다. 제2절연패턴(127P) 및 화소정의막(127)은 동일한 공정에서 형성될 수 있다. 제1절연패턴(107P) 및 제2절연패턴(127P)은 댐(DAM)을 구성할 수 있다. 일 실시예에서, 댐(DAM)은 제1댐(DAM1) 및 제2댐(DAM2)을 포함할 수 있다.
봉지층(130)은 표시요소층 상에 배치될 수 있다. 일 실시예에서, 봉지층(130)은 표시영역(DA)에 배치될 수 있다. 봉지층(130)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예에서, 봉지층(130)이 순차적으로 적층된 제1무기봉지층(131), 유기봉지층(133) 및 제2무기봉지층(135)을 포함할 수 있다.
제1무기봉지층(131)은 표시영역(DA) 및 인접영역(AA)에서 연속적으로 연장될 수 있다. 제1무기봉지층(131)은 대향전극(125) 및 댐(DAM) 상에 배치될 수 있다.
유기봉지층(133)은 표시영역(DA)에 배치될 수 있다. 유기봉지층(133)은 댐(DAM)까지 연장될 수 있다. 일 실시예에서, 표시영역(DA)에서 유기봉지층(133)의 상면은 평탄할 수 있다. 유기봉지층(133)은 폴리머(polymer) 계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(133)은 아크릴레이트(acrylate)를 포함할 수 있다. 발광 패널(10)을 제조할 때 유기봉지층(133)을 형성하는 유기물질은 표시영역(DA)으로부터 인접영역(AA)으로 흐를 수 있다. 댐(DAM)은 발광 패널(10)을 제조할 때 유기봉지층(133)을 형성하는 유기물질이 인접영역(AA)의 외측으로 흐르는 것을 방지 또는 감소시킬 수 있다.
제2무기봉지층(135)은 유기봉지층(133) 상에 배치될 수 있다. 제2무기봉지층(135)은 연속적으로 연장될 수 있으며, 댐(DAM) 상에서 제1무기봉지층(131)과 직접 접촉할 수 있다. 제1무기봉지층(131) 및 제2무기봉지층(135)은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 징크산화물(ZnOx), 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 중 하나 이상의 무기물을 포함할 수 있다.
도 6a 및 도 6b는 도 5a의 발광 패널(10)의 E 부분을 본 발명의 다른 실시예에 따라 확대한 확대도이다. 도 6a 및 도 6b는 제4커패시터전극(CE4) 상에 배치된 구성요소들을 생략하여 도시하였다.
도 6a를 참조하면, 스토리지 커패시터(Cst)는 제1커패시터전극(CE1), 제2커패시터전극(CE2), 및 제4커패시터전극(CE4)을 포함할 수 있다. 제1커패시터전극(CE1)은 기판(100) 및 버퍼층(101) 사이에 배치될 수 있다. 제2커패시터전극(CE2)은 버퍼층(101) 및 제1무기절연층(103) 사이에 배치될 수 있다. 제2커패시터전극(CE2)은 제1커패시터전극(CE1)과 중첩할 수 있다. 제2커패시터전극(CE2)은 산화물 반도체로 구비되고 채널영역보다 낮은 저항을 가질 수 있다. 이를 다시 말하면, 제2커패시터전극(CE2)은 불순물이 첨가될 수 있다.
제4커패시터전극(CE4)은 제2무기절연층(105) 상에 배치될 수 있다. 제4커패시터전극(CE4)은 제2커패시터전극(CE2)과 중첩할 수 있다. 일 실시예에서, 버퍼층(101)은 제2버퍼층연결홀(101CH2)을 구비할 수 있다. 제2버퍼층연결홀(101CH2)은 제1커패시터전극(CE1)과 중첩할 수 있으며 제1커패시터전극(CE1)을 노출시킬 수 있다. 일 실시예에서, 제1무기절연층(103)은 제2무기절연층연결홀(103CH2)을 구비할 수 있다. 제2무기절연층연결홀(103CH2)은 제2버퍼층연결홀(101CH2)과 중첩할 수 있으며 연결될 수 있다. 일 실시예에서, 제2버퍼층연결홀(101CH2) 및 제2무기절연층연결홀(103CH2)은 도 5a의 제1버퍼층홀(101H1) 및 제1홀(103H1)이 형성될 때 형성될 수 있다.
제2무기절연층(105)은 제3무기절연층연결홀(105CH)을 구비할 수 있다. 제3무기절연층연결홀(105CH)은 제2무기절연층연결홀(103CH2)과 중첩할 수 있으며 연결될 수 있다. 제4커패시터전극(CE4)은 제2버퍼층연결홀(101CH2), 제2무기절연층연결홀(103CH2), 및 제3무기절연층연결홀(105CH)을 통해 제1커패시터전극(CE1)과 전기적으로 연결될 수 있다. 일 실시예에서, 제3무기절연층연결홀(105CH)은 도 5a의 하부홀(105H)이 형성될 때 형성될 수 있다.
제4커패시터전극(CE4) 및 화소전극은 동일한 물질을 포함할 수 있다. 제4커패시터전극(CE4) 및 화소전극은 동일한 공정에서 형성될 수 있다. 일 실시예에서, 제4커패시터전극(CE4)은 제4커패시터전극(CE4)의 제1층(CE4a), 제4커패시터전극(CE4)의 제2층(CE4b), 및 제4커패시터전극(CE4)의 제3층(CE4c)을 포함할 수 있다. 제4커패시터전극(CE4)의 제1층(CE4a)은 제2무기절연층(105) 상에 배치될 수 있다. 제4커패시터전극(CE4)의 제2층(CE4b)은 제4커패시터전극(CE4)의 제1층(CE4a) 상에 배치될 수 있다. 제4커패시터전극(CE4)의 제3층(CE4c)은 제4커패시터전극(CE4)의 제2층(CE4b) 상에 배치될 수 있다. 일 실시예에서, 제4커패시터전극(CE4)의 제1층(CE4a) 및 제1화소전극층(121a, 도 5a 참조)과 동일한 물질을 포함할 수 있다. 제4커패시터전극(CE4)의 제2층(CE4b) 및 제2화소전극층(121b, 도 5a 참조)과 동일한 물질을 포함할 수 있다. 제4커패시터전극(CE4)의 제3층(CE4c) 및 제3화소전극층(121c, 도 5a 참조)과 동일한 물질을 포함할 수 있다.
본 실시예에서, 제2커패시터전극(CE2)은 불순물이 첨가되어 낮은 저항을 가진 산화물 반도체로 구비될 수 있으며, 전극판으로 기능할 수 있다. 또한, 스토리지 커패시터(Cst)는 제1커패시터전극(CE1), 제2커패시터전극(CE2), 및 제4커패시터전극(CE4)을 포함할 수 있다. 따라서, 스토리지 커패시터(Cst)는 듀얼 스토리지 커패시터로서 용량이 늘어날 수 있다.
도 6b를 참조하면, 스토리지 커패시터(Cst)는 제1커패시터전극(CE1), 제2커패시터전극(CE2), 제3커패시터전극(CE3), 및 제4커패시터전극(CE4)을 포함할 수 있다. 제1커패시터전극(CE1)은 기판(100) 및 버퍼층(101) 사이에 배치될 수 있다. 제2커패시터전극(CE2)은 버퍼층(101) 및 제1무기절연층(103) 사이에 배치될 수 있다. 제2커패시터전극(CE2)은 제1커패시터전극(CE1)과 중첩할 수 있다. 제2커패시터전극(CE2)은 산화물 반도체로 구비되고 채널영역보다 낮은 저항을 가질 수 있다. 이를 다시 말하면, 제2커패시터전극(CE2)은 불순물이 첨가될 수 있다.
제3커패시터전극(CE3)은 제1무기절연층(103) 및 제2무기절연층(105) 사이에 배치될 수 있다. 제3커패시터전극(CE3)은 제2커패시터전극(CE2)과 중첩할 수 있다. 제3커패시터전극(CE3)은 제1버퍼층연결홀(101CH1) 및 제1무기절연층연결홀(103CH1)을 통해 제1커패시터전극(CE1)과 연결될 수 있다.
제4커패시터전극(CE4)은 제2무기절연층(105) 상에 배치될 수 있다. 제4커패시터전극(CE4)은 제3커패시터전극(CE3)과 중첩할 수 있다. 제4커패시터전극(CE4)은 제2무기절연층연결홀(103CH2) 및 제3무기절연층연결홀(105CH)을 통해 제2커패시터전극(CE2)과 전기적으로 연결될 수 있다. 일 실시예에서, 제2무기절연층연결홀(103CH2) 및 제3무기절연층연결홀(105CH)은 도 5a의 하부홀(105H)이 형성될 때 형성될 수 있다.
본 실시예에서, 제2커패시터전극(CE2)은 불순물이 첨가되어 낮은 저항을 가진 산화물 반도체로 구비될 수 있으며, 전극판으로 기능할 수 있다. 또한, 스토리지 커패시터(Cst)는 제1커패시터전극(CE1), 제2커패시터전극(CE2), 제3커패시터전극(CE3), 및 제4커패시터전극(CE4)을 포함할 수 있다. 따라서, 스토리지 커패시터(Cst)는 용량이 늘어날 수 있다.
도 7a 내지 도 7r은 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 개략적으로 도시한 단면도이다. 도 7a 내지 도 7r에 있어서, 도 5a와 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 7a를 참조하면, 기판(100)은 표시영역(DA), 인접영역(AA), 및 패드영역(PADA)을 포함할 수 있다. 기판(100) 상에 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL)이 형성될 수 있다. 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL)은 동일한 공정에서 형성될 수 있다. 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL)은 동일한 물질을 포함할 수 있다. 본 실시예에서, 대부분의 배선들이 동일한 층에 배치되므로 표시 장치를 제조하는데 사용되는 마스크의 수를 줄일 수 있다.
제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1)은 표시영역(DA)에 형성될 수 있다. 제1외측배선(OWL1)은 인접영역(AA)에 형성될 수 있다. 패드배선(PWL)은 패드영역(PADA)에 형성될 수 있다.
그 다음, 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 및 패드배선(PWL)을 덮을 수 있다.
일 실시예에서, 제1배선(WL1), 제2배선(WL2), 제1커패시터전극(CE1), 제1외측배선(OWL1), 패드배선(PWL), 및 버퍼층(101)은 반도체층이 형성되기 전에 형성될 수 있다.
도 7b 내지 도 7f를 참조하면, 산화물 반도체로 구비된 반도체층(Act) 및 제2커패시터전극(CE2)이 형성될 수 있다. 반도체층(Act) 및 제2커패시터전극(CE2)은 버퍼층(101) 상에 형성될 수 있다. 일 실시예에서, 반도체층(Act) 및 제2커패시터전극(CE2)은 기판(100) 상에 형성될 수 있다.
반도체층(Act)은 채널영역(ActCR), 제1영역(ActR1), 및 제2영역(ActR2)을 포함할 수 있다. 채널영역(ActCR)은 제1영역(ActR1) 및 제2영역(ActR2) 사이에 배치될 수 있다. 제1영역(ActR1) 및 제2영역(ActR2)은 각각 채널영역(ActCR)로부터 반도체층(Act)의 가장자리까지 연장될 수 있다. 제1영역(ActR1)은 채널영역(ActCR)로부터 반도체층(Act)의 제1가장자리(ActE1)까지 연장될 수 있다. 제2영역(ActR2)은 채널영역(ActCR)로부터 반도체층(Act)의 제2가장자리(ActE2)까지 연장될 수 있다. 제1영역(ActR1) 및 제2영역(ActR2)은 채널영역(ActCR)보다 낮은 저항을 가진 영역으로 소스영역 또는 드레인영역에 해당될 수 있다. 일 실시예에서, 제1영역(ActR1) 및 제2영역(ActR2)은 불순물이 첨가될 수 있다. 제1영역(ActR1) 및 제2영역(ActR2)은 도핑된 영역일 수 있다. 제2커패시터전극(CE2)은 채널영역(ActCR)보다 낮은 저항을 가질 수 있다. 제2커패시터전극(CE2)은 불순물이 첨가될 수 있다. 제2커패시터전극(CE2)은 도핑될 수 있다. 따라서, 제2커패시터전극(CE2)은 스토리지 커패시터(Cst)의 전극판으로 기능할 수 있다.
도 7b를 참조하면, 산화물 반도체를 구비한 제1층(L1)을 형성할 수 있다. 제1층(L1)은 버퍼층(101) 상에 형성될 수 있다. 일 실시예에서, 제1층(L1)은 표시영역(DA), 인접영역(AA), 및 패드영역(PADA)에 형성될 수 있다. 일부 실시예에서, 제1층(L1)은 인접영역(AA) 및 패드영역(PADA)에는 형성되지 않을 수 있다. 제1층(L1)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 구비될 수 있다. 또는, 제1층(L1)은 산화아연(ZnO)에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
도 7c를 참조하면, 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)가 형성될 수 있다. 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)는 제1층(L1) 상에 형성될 수 있다. 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)는 포토레지스트층을 도포하고 노광 및 현상 공정을 통해 형성될 수 있다. 상기 포토레지스트층을 노광할 때 하프톤 마스크 또는 슬릿 마스크가 이용될 수 있다.
포토레지스트(PR)는 제1층(L1) 중 반도체층(Act)이 될 영역과 중첩할 수 있다. 포토레지스트(PR)는 채널포토레지스트영역(CPR), 제1포토레지스트영역(PR1), 및 제2포토레지스트영역(PR2)을 포함할 수 있다. 채널포토레지스트영역(CPR)은 제1층(L1) 중 반도체층(Act)의 채널영역(ActCR)이 될 영역과 중첩할 수 있다. 제1포토레지스트영역(PR1)은 제1층(L1) 중 반도체층(Act)의 제1영역(ActR1)이 될 영역과 중첩할 수 있다. 제2포토레지스트영역(PR2)은 제1층(L1) 중 반도체층(Act)의 제2영역(ActR2)이 될 영역과 중첩할 수 있다. 제2포토레지스트영역(PR2)은 제1포토레지스트영역(PR1)과 유사하므로 제1포토레지스트영역(PR1)을 중심으로 상세히 설명하기로 한다.
제1포토레지스트영역(PR1)은 제1두께(t1)를 가질 수 있으며 채널포토레지스트영역(CPR)은 제2두께(t2)를 가질 수 있다. 제1두께(t1)는 제1포토레지스트영역(PR1)에서 제1층(L1)과 대향하는 포토레지스트(PR)의 하면으로부터 상기 포토레지스트(PR)의 하면과 반대되는 포토레지스트(PR)의 상면까지의 최대 거리일 수 있다. 제2두께(t2)는 채널포토레지스트영역(CPR)에서 상기 포토레지스트(PR)의 하면 및 상기 포토레지스트(PR)의 상면까지의 최대 거리일 수 있다. 제2두께(t2)는 제1두께(t1)보다 클 수 있다.
커패시터 포토레지스트(CPPR)는 제1층(L1) 중 제2커패시터전극(CE2)이 형성될 영역과 중첩할 수 있다. 커패시터 포토레지스트(CPPR)는 제3두께(t3)를 가질 수 있다. 제3두께(t3)는 제1층(L1)과 대향하는 커패시터 포토레지스트(CPPR)의 하면으로부터 상기 포토레지스트(PR)의 하면과 반대되는 커패시터 포토레지스트(CPPR)의 상면까지의 최대 거리일 수 있다. 제3두께(t3)는 제2두께(t2)보다 작을 수 있다.
도 7d를 참조하면, 제1층은 식각될 수 있다. 일 실시예에서, 제1층은 습식 식각될 수 있다. 포토레지스트(PR)와 중첩하는 제1층은 식각되지 않을 수 있으며 반도체층(Act)이 될 수 있다. 커패시터 포토레지스트(CPPR)와 중첩하는 제1층은 식각되지 않을 수 있으며 제2커패시터전극(CE2)이 될 수 있다. 일 실시예에서, 제2커패시터전극(CE2)은 제1커패시터전극(CE1)과 중첩할 수 있다. 일부 실시예에서, 제1층은 오버에칭될 수 있다. 따라서, 포토레지스트(PR)의 가장자리와 중첩하는 제1층은 적어도 일부 제거될 수 있다. 커패시터 포토레지스트(CPPR)의 가장자리와 중첩하는 제1층은 적어도 일부 제거될 수 있다.
도 7e를 참조하면, 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)는 식각될 수 있다. 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)는 건식 식각될 수 있다. 예를 들어, 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)는 애싱(ashing)될 수 있다. 다른 예로, 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)는 플라즈마 처리될 수 있다. 이러한 경우, 포토레지스트(PR)의 두께가 감소될 수 있다. 제1포토레지스트영역(PR1)은 채널포토레지스트영역(CPR)보다 두께가 작으므로 제거될 수 있다. 커패시터 포토레지스트(CPPR)는 채널포토레지스트영역(CPR)보다 두께가 작으므로 제거될 수 있다.
포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)가 식각될 때 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)은 노출될 수 있다. 일 실시예에서, 포토레지스트(PR) 및 커패시터 포토레지스트(CPPR)가 식각될 때 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)은 도핑될 수 있다. 예를 들어, 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)은 불순물이 첨가될 수 있다. 따라서, 제1영역(ActR1) 및 제2영역(ActR2)은 채널영역(ActCR)보다 낮은 저항을 가질 수 있다. 제2커패시터전극(CE2)은 채널영역(ActCR)보다 낮은 저항을 가질 수 있으며 전극판으로 기능할 수 있다.
반도체층(Act)의 제1가장자리(ActE1)는 포토레지스트(PR)와 중첩하지 않고 노출되어 있으므로 제1영역(ActR1)은 채널영역(ActCR)으로부터 제1가장자리(ActE1)까지 연장될 수 있다. 반도체층(Act)의 제2가장자리(ActE2)는 포토레지스트(PR)와 중첩하지 않고 노출되어 있으므로 제2영역(ActR2)은 채널영역(ActCR)으로부터 제2가장자리(ActE2)까지 연장될 수 있다.
도 7f를 참조하면, 포토레지스트(PR)는 스트립(strip)될 수 있다. 본 실시예에서, 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)은 반도체층(Act) 및 제2커패시터전극(CE2)이 형성될 때 도핑될 수 있다. 따라서, 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)은 후속 공정과 관계없이 도핑될 수 있으며 낮은 저항을 가질 수 있다. 또한, 상기 후속 공정에서 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)을 도핑시키지 않아도 되므로 후속 공정의 자유도가 높아질 수 있다.
도 7g를 참조하면, 제1무기절연층(103)이 형성될 수 있다. 제1무기절연층(103)은 화학적 기상 증착 방법으로 형성될 수 있다. 제1무기절연층(103)은 표시영역(DA), 인접영역(AA), 및 패드영역(PADA) 상에 형성될 수 있다. 제1무기절연층(103)은 연속적으로 연장될 수 있다. 제1무기절연층(103)은 반도체층(Act)의 제1가장자리(ActE1)를 덮을 수 있다. 제1무기절연층(103)은 반도체층(Act)의 제2가장자리(ActE2)를 덮을 수 있다. 일 실시예에서, 제1무기절연층(103)은 반도체층(Act) 및 제2커패시터전극(CE2)을 덮을 수 있다. 제1무기절연층(103)은 제1영역(ActR1), 채널영역(ActCR), 및 제2영역(ActR2)을 덮을 수 있다.
일 실시예에서, 제1무기절연층(103)은 실리콘산화물(SiO2)을 포함할 수 있다. 이러한 경우, 제1무기절연층(103)은 반도체층(Act) 및 제2커패시터전극(CE2)으로 외부의 물질이 침투하는 것을 방지 또는 감소시킬 수 있다.
도 7h를 참조하면, 제1무기절연층(103)에 제1컨택홀(CNT1), 제2컨택홀(CNT2), 제1홀(103H1), 제2홀(103H2), 제1무기절연층연결홀(103CH1), 제2외측홀(103OH), 및 제2패드홀(103PH)이 형성될 수 있다. 또한, 버퍼층(101)에 제1버퍼층홀(101H1), 제2버퍼층홀(101H2), 제1버퍼층연결홀(101CH1), 제1외측홀(101OH), 및 제1패드홀(101PH)이 형성될 수 있다. 제1버퍼층홀(101H1)은 제1배선(WL1)과 중첩할 수 있으며 제1배선(WL1)을 노출시킬 수 있다. 제2버퍼층홀(101H2)은 제2배선(WL2)과 중첩할 수 있으며 제2배선(WL2)을 노출시킬 수 있다. 제1버퍼층연결홀(101CH1)은 제1커패시터전극(CE1)과 중첩할 수 있으며 제1커패시터전극(CE1)을 노출시킬 수 있다. 제1외측홀(101OH)은 제1외측배선(OWL1)과 중첩할 수 있으며 제1외측배선(OWL1)을 노출시킬 수 있다. 일 실시예에서, 제1외측홀(101OH)은 복수개로 구비될 수 있다. 제1패드홀(101PH)은 패드배선(PWL)과 중첩할 수 있으며 패드배선(PWL)을 노출시킬 수 있다. 제1컨택홀(CNT1)은 제1영역(ActR1)과 중첩할 수 있으며 제1영역(ActR1)을 노출시킬 수 있다. 제2컨택홀(CNT2)은 제2영역(ActR2)과 중첩할 수 있으며 제2영역(ActR2)을 노출시킬 수 있다. 제1홀(103H1)은 제1버퍼층홀(101H1)과 중첩할 수 있으며 연결될 수 있다. 제2홀(103H2)은 제2버퍼층홀(101H2)과 중첩할 수 있으며 연결될 수 있다. 제1무기절연층연결홀(103CH1)은 제1버퍼층연결홀(101CH1)과 중첩할 수 있으며 연결될 수 있다. 제2외측홀(103OH)은 제1외측홀(101OH)과 중첩할 수 있으며 연결될 수 있다. 제2패드홀(103PH)은 제1패드홀(101PH)과 중첩할 수 있으며 연결될 수 있다.
일부 실시예에서, 제1컨택홀(CNT1)과 중첩하는 제1영역(ActR1) 및 제2컨택홀(CNT2)과 중첩하는 제2영역(ActR2)은 제1컨택홀(CNT1) 및 제2컨택홀(CNT2)이 형성될 때 추가적으로 도핑될 수 있다.
제1무기절연층(103)은 인접한 홀들 사이에서 연속적으로 연장될 수 있다. 예를 들어, 제1무기절연층(103)은 제1컨택홀(CNT1) 및 제2컨택홀(CNT2) 사이에서 연속적으로 연장될 수 있다. 따라서, 제1무기절연층(103)은 반도체층(Act)의 제1영역(ActR1), 채널영역(ActCR), 및 제2영역(ActR2)과 중첩할 수 있다.
도 7i 내지 도 7l를 참조하면, 제1전극(E1), 제2전극(E2), 제3커패시터전극(CE3), 제2외측배선(OWL2), 및 패드전극(PE)이 형성될 수 있다.
도 7i를 참조하면, 금속층(ML)이 형성될 수 있다. 금속층(ML)은 표시영역(DA), 인접영역(AA), 및 패드영역(PADA)에 전체적으로 형성될 수 있다. 금속층(ML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다. 일 실시예에서, 금속층(ML)은 투명 전도성 물질을 포함할 수 있다. 금속층(ML)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 일 실시예에서, 금속층(ML)은 제1금속층(ML1), 제2금속층(ML2), 및 제3금속층(ML3)을 포함할 수 있다. 제1금속층(ML1)은 티타늄(Ti)을 포함할 수 있다. 제2금속층(ML2)은 제1금속층(ML1) 상에 배치될 수 있다. 제2금속층(ML2)은 구리(Cu)를 포함할 수 있다. 제3금속층(ML3)은 제2금속층(ML2) 상에 배치될 수 있다. 제3금속층(ML3)은 인듐틴산화물을 포함할 수 있다. 일부 실시예에서, 제3금속층(ML3)은 생략될 수 있다.
도 7j를 참조하면, 게이트 포토레지스트(GPR)가 형성될 수 있다. 게이트 포토레지스트(GPR)는 복수개로 구비될 수 있다. 복수의 게이트 포토레지스트(GPR)들은 금속층(ML) 중 제1전극, 제2전극, 게이트전극, 제3커패시터전극, 제2외측배선, 및 패드전극이 형성될 영역들과 중첩할 수 있다. 게이트 포토레지스트(GPR)는 포토레지스트층을 도포하고 노광 및 현상 공정을 통해 형성될 수 있다.
도 7k를 참조하면, 금속층은 식각될 수 있다. 일 실시에에서, 금속층은 습식 식각될 수 있다. 금속층 중 복수의 게이트 포토레지스트(GPR)와 중첩하는 금속층은 식각되지 않을 수 있으며 제1전극(E1), 제2전극(E2), 게이트전극(GE), 제3커패시터전극(CE3), 제2외측배선(OWL2), 및 패드전극(PE)이 될 수 있다. 일부 실시예에서, 게이트 포토레지스트(GPR)의 가장자리와 중첩하는 금속층은 적어도 일부 제거될 수 있다. 이를 다시 말하면, 금속층은 오버에칭될 수 있다.
제1전극(E1)은 제1영역(ActR1)과 중첩할 수 있으며 제1컨택홀(CNT1)을 통해 제1영역(ActR1)과 전기적으로 연결될 수 있다. 제2전극(E2)은 제2영역(ActR2)과 중첩할 수 있으며 제2컨택홀(CNT2)을 통해 제2영역(ActR2)과 전기적으로 연결될 수 있다. 일 실시예에서, 제1전극(E1)은 평면도에서 제1컨택홀(CNT1)과 전체적으로 중첩할 수 있다. 제2전극(E2)은 평면도에서 제2컨택홀(CNT2)과 전체적으로 중첩할 수 있다. 게이트전극(GE)은 채널영역(ActCR)과 중첩할 수 있다. 제3커패시터전극(CE3)은 제2커패시터전극(CE2)과 중첩할 수 있다. 일 실시예에서, 제3커패시터전극(CE3)은 제1버퍼층연결홀(101CH1) 및 제1무기절연층연결홀(103CH1)을 통해 제1커패시터전극(CE1)과 연결될 수 있다. 제2외측배선(OWL2)은 인접영역(AA)에 배치될 수 있다. 일 실시예에서, 제2외측배선(OWL2)은 복수개로 구비될 수 있다. 일 실시예에서, 제2외측배선(OWL2)은 제1외측홀(101OH) 및 제2외측홀(103OH)을 통해 제1외측배선(OWL1)과 연결될 수 있다. 패드전극(PE)은 패드영역(PADA)에 배치될 수 있다. 패드전극(PE)은 제1패드홀(101PH) 및 제2패드홀(103PH)을 통해 패드배선(PWL)과 연결될 수 있다.
본 실시예에서, 제1무기절연층(103)을 복수의 패턴들로 분리하는 공정은 생략될 수 있다. 이를 다시 말하면, 게이트 포토레지스트(GPR)가 존재하는 상태에서 추가적으로 제1무기절연층(103)을 식각하는 공정이 생략될 수 있다. 제1무기절연층(103)을 복수의 패턴들로 분리하는 공정은 후속 공정에서 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)을 도핑하기 위해 제1무기절연층(103)을 적어도 일부 제거하는 공정일 수 있다. 그러나, 제1무기절연층(103)이 복수의 패턴들로 분리되어 반도체층(Act) 및/또는 제2커패시터전극(CE2)이 노출된다면 반도체층(Act) 및/또는 제2커패시터전극(CE2)은 손상될 수 있다.
본 실시예에서, 반도체층(Act) 및 제2커패시터전극(CE2)을 형성할 때 제1영역(ActR1), 제2영역(ActR2), 및 제2커패시터전극(CE2)을 도핑하기 때문에 상기 제1무기절연층(103)을 복수의 패턴들로 분리하는 공정은 생략될 수 있다. 따라서, 제1컨택홀(CNT1) 및 제2컨택홀(CNT2)과 중첩하는 영역을 제외한 반도체층(Act)은 노출되지 않을 수 있으며 제2커패시터전극(CE2)은 노출되지 않을 수 있다. 이러한 경우, 반도체층(Act) 및 제2커패시터전극(CE2)은 손상되는 것을 방지 또는 감소될 수 있다.
도 7l를 참조하면, 게이트 포토레지스트(GPR)는 스트립(strip)될 수 있다. 본 실시예에서, 제1무기절연층(103)은 복수의 패턴들로 구비되지 않고 연속적으로 연장되므로 제1무기절연층(103) 하부에 배치된 반도체층(Act) 및 제2커패시터전극(CE2)은 그 이후 제조 공정으로 인해 손상되지 않을 수 있다. 따라서, 제조된 표시 장치의 신뢰성이 높아질 수 있다.
도 7m을 참조하면, 제2무기절연층(105)이 형성될 수 있다. 제2무기절연층(105)은 화학적 기상 증착 방법으로 형성될 수 있다. 제1전극(E1), 제2전극(E2), 게이트전극(GE), 제2외측배선(OWL2), 및 패드전극(PE)을 덮을 수 있다. 일 실시예에서, 제2무기절연층(105)은 연속적으로 연장될 수 있다.
도 7n을 참조하면, 유기절연층(107)을 형성할 수 있다. 유기절연층(107)은 제2무기절연층(105) 상에 형성될 수 있다. 유기절연층(107)은 표시영역(DA), 인접영역(AA), 및 패드영역(PADA)에 전체적으로 형성될 수 있다.
도 7o를 참조하면, 유기절연층홀(107H)이 형성될 수 있다. 먼저 유기절연층(107) 상에 마스크(M)가 배치될 수 있다. 일 실시예에서, 마스크(M)는 하프톤 마스크일 수 있다. 마스크(M)는 차광부(BP), 반투광부(STP), 및 투광부(TP)를 포함할 수 있다. 차광부(BP)는 광의 대부분을 통과시키지 못할 수 있다. 반투광부(STP)는 광의 일부를 통과시킬 수 있다. 반투광부(STP)의 광투과율은 차광부(BP)의 광투과율보다 높을 수 있다. 투광부(TP)는 광의 대부분을 통과시킬 수 있다. 투광부(TP)의 광투과율은 반투광부(STP)의 광투과율보다 높을 수 있다.
일 실시예에서, 차광부(BP), 반투광부(STP), 및 투광부(TP)는 표시영역(DA)과 중첩할 수 있다. 일 실시예에서, 투광부(TP)는 제1전극(E1) 및 제2전극(E2) 중 어느 하나와 중첩할 수 있다.
일 실시예에서, 차광부(BP) 및 반투광부(STP)는 인접영역(AA)과 중첩할 수 있다. 차광부(BP) 및 반투광부(STP)는 복수개로 구비될 수 있으며 복수의 차광부(BP)들 및 복수의 반투광부(STP)들은 서로 교번하여 배치될 수 있다.
일 실시예에서, 투광부(TP) 및 반투광부(STP)는 패드영역(PADA)과 중첩할 수 있다. 투광부(TP)는 패드전극(PE)과 중첩할 수 있다.
그 다음, 유기절연층(107)은 노광 및 현상될 수 있다. 일 실시예에서, 제1전극(E1) 및 제2전극(E2) 중 어느 하나와 중첩하는 유기절연층홀(107H)이 형성될 수 있다. 일 실시예에서, 인접영역(AA)에서 유기절연층(107)의 일부가 제거되어 복수의 돌출부들이 형성될 수 있다. 일 실시예에서, 패드전극(PE)과 중첩하는 유기절연층(107)의 일부가 제거될 수 있다.
도 7p를 참조하면, 제2무기절연층(105)이 식각되어 하부홀(105H) 및 제3패드홀(105PH)이 형성될 수 있다. 하부홀(105H)은 유기절연층홀(107H)과 중첩할 수 있다. 하부홀(105H)은 제1전극(E1) 및 제2전극(E2) 중 어느 하나와 중첩할 수 있으며 제1전극(E1) 및 제2전극(E2) 중 어느 하나를 노출시킬 수 있다. 제3패드홀(105PH)은 패드전극(PE)과 중첩할 수 있으며 패드전극(PE)을 노출시킬 수 있다. 일부 실시예에서, 제2무기절연층(105)이 식각될 때 유기절연층(107)의 일부가 식각될 수 있다.
유기절연층홀(107H) 및 하부홀(105H)은 동일한 마스크(M)를 이용하여 각각 형성될 수 있다. 따라서, 표시 장치를 형성하는데 사용하는 마스크의 수를 줄일 수 있다.
도 7q를 참조하면, 화소전극(121)이 형성될 수 있다. 화소전극(121)은 유기절연층홀(107H)과 중첩할 수 있다. 화소전극(121)은 하부홀(105H) 및 유기절연층홀(107H)을 통해 제1전극(E1) 및 제2전극(E2) 중 어느 하나와 전기적으로 연결될 수 있다. 일부 실시예에서, 화소전극(121)을 형성할 때 습식 식각 공정 및/또는 건식 식각 공정이 이용될 수 있다. 이러한 경우, 표시영역(DA)에 배치된 유기절연층(107)의 일부가 제거될 수 있다. 인접영역(AA)에 배치된 유기절연층(107)의 일부가 제거될 수 있다. 이러한 경우, 제1절연패턴(107P)은 유기절연층(107)과 분리될 수 있다. 일 실시예에서, 제1절연패턴(107P)은 복수개로 구비될 수 있다. 일부 실시예에서, 패드영역(PADA)에 배치된 유기절연층(107)은 제거될 수 있다.
도 7r를 참조하면, 화소정의막(127) 및 제2절연패턴(127P)이 형성될 수 있다. 화소정의막(127)은 화소전극(121)과 중첩하는 화소개구부(127OP)를 구비하고 화소전극(121)의 가장자리를 덮을 수 있다.
제2절연패턴(127P)은 인접영역(AA)에 형성될 수 있다. 일 실시예에서, 제2절연패턴(127P)은 제1절연패턴(107P) 상에 형성될 수 있다. 제2절연패턴(127P)은 화소정의막(127)과 동일한 물질을 포함할 수 있다. 제2절연패턴(127P) 및 화소정의막(127)은 동일한 공정에서 형성될 수 있다. 제1절연패턴(107P) 및 제2절연패턴(127P)은 댐(DAM)을 구성할 수 있다. 일 실시예에서, 댐(DAM)은 제1댐(DAM1) 및 제2댐(DAM2)을 포함할 수 있다.
이와 같이 본 발명의 실시예인 표시 장치는 비교적 간단한 적층 구조를 가지므로, 표시 장치는 적은 수의 마스크를 이용하여 제조될 수 있다.
도 8은 도 3의 발광 패널(10)의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 비교예인 발광 패널을 개략적으로 나타낸 단면도이다. 도 8에 있어서, 도 5a와 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 8을 참조하면, 비교예에 따른 발광 패널에서 반도체층(Act)은 채널영역(ActCR), 제1영역(ActR1), 및 제2영역(ActR2)을 포함할 수 있다. 비교예에서, 제1영역(ActR1)은 채널영역(ActCR)로부터 반도체층(Act)의 제1가장자리까지 연장되지 않을 수 있다. 비교예에서, 제1영역(ActR1) 및 채널영역(ActCR) 사이에는 제2무기절연층(105)이 배치될 수 있다. 비교예에서, 제1무기절연층은 복수의 패턴(103P)들로 구비될 수 있다. 복수의 패턴(103P)들은 서로 분리될 수 있으며 반도체층(Act)의 적어도 일부는 인접한 패턴(103P)들 사이에서 노출될 수 있다. 복수의 패턴(103P)들이 분리된 것은 표시 장치의 제조할 때 반도체층(Act)을 형성한 후 후속 공정에서 제1영역(ActR1) 및 제2영역(ActR2)을 도핑시키기 위함일 수 있다. 이러한 경우, 반도체층(Act)은 복수의 패턴(103P)들 사이에서 노출될 수 있으므로 손상될 수 있다. 예를 들어, 반도체층(Act)은 반도체층(Act)이 형성된 이후의 표시 장치를 제조하는 공정에서 손상될 수 있으며 제1영역(ActR1) 및 제2영역(ActR2)의 저항이 높아질 수 있다.
본 실시예에서, 제1영역(ActR1) 및 제2영역(ActR2)은 반도체층(Act)을 형성할 때 도핑될 수 있다. 그리고 제1무기절연층이 연속적으로 연장되므로 제1컨택홀(CNT1) 및 제2컨택홀(CNT2)과 중첩하는 영역을 제외한 반도체층(Act)은 노출되지 않을 수 있다. 따라서, 제1영역(ActR1) 및 제2영역(ActR2)은 반도체층(Act)을 형성한 후 후속 공정에 관계없이 도핑될 수 있으며 표시 장치를 제조하는 공정에서 반도체층(Act)이 손상되는 것을 방지 또는 감소시킬 수 있다.
또한, 비교예에서는 산화물 반도체를 포함하는 제2커패시터전극을 형성하지 못할 수 있다. 예를 들어, 산화물 반도체를 포함하는 층은 도핑되지 못할 수 있다. 또는 산화물 반도체를 포함하는 층을 도핑시키기 위해 복수의 패턴(103P)들과 중첩하지 않는 경우, 상기 산화물 반도체를 포함하는 층을 형성한 이후 표시 장치를 제조하는 공정에서 손상될 수 있다.
본 실시예에서는 산화물 반도체를 포함하는 제2커패시터전극을 포함할 수 있다. 상기 제2커패시터전극은 반도체층(Act)을 형성하는 공정에서 도핑되어 형성될 수 있다. 따라서, 제1커패시터전극 및 제2커패시터전극이 스토리지 커패시터를 구성할 수 있으며 스토리지 커패시터의 용량이 늘어날 수 있다.
도 9a는 도 3의 발광 패널(10)의 F 부분을 본 발명의 일 실시예에 따라 확대한 확대도이다. 도 9b는 본 발명의 일 실시예에 따라 도 9a의 G 부분을 확대한 확대도이다. 도 9c는 본 발명의 비교예에 따라 도 9a의 G 부분을 확대한 확대도이다.
도 9a를 참조하면, 발광 패널(10)은 화소회로(PC), 스캔선(SL), 제어선(CL), 데이터선(DL), 초기화-센싱선(ISL), 구동전압선(VDL), 공통전압선(VSL), 및 연결전극(CNE)을 포함할 수 있다. 화소회로(PC)는 제1화소회로(PC1), 제2화소회로(PC2), 및 제3화소회로(PC3)를 포함할 수 있다. 제1화소회로(PC1), 제2화소회로(PC2), 및 제3화소회로(PC3)는 각각 제1표시요소, 제2표시요소, 및 제3표시요소를 구동시킬 수 있다. 제1화소회로(PC1)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 및 제1스토리지 커패시터(Cst1)를 포함할 수 있다. 제2화소회로(PC2)는 3개의 트랜지스터들 및 제2스토리지 커패시터(Cst2)를 포함할 수 있다. 제3화소회로(PC3)는 3개의 트랜지스터들 및 제3스토리지 커패시터(Cst3)를 포함할 수 있다. 제2화소회로(PC2) 및 제3화소회로(PC3)는 제1화소회로(PC1)와 유사하므로 제1화소회로(PC1)를 중심으로 상세히 설명하기로 한다.
스캔선(SL) 및 제어선(CL)은 x 방향을 따라 연장될 수 있다. 일 실시예에서, 스캔선(SL)은 스캔선(SL)이 연장되는 방향과 교차하는 방향, 예를 들어, -y 방향으로 연장된 제1브랜치(SL-B)를 포함할 수 있다. 일 실시예에서, 제어선(CL)은 제어선(CL)이 연장되는 방향과 교차하는 방향, 예를 들어, y 방향으로 연장된 제2브랜치(CL-B)를 포함할 수 있다.
데이터선(DL), 초기화-센싱선(ISL), 구동전압선(VDL), 및 공통전압선(VSL)은 y 방향을 따라 연장될 수 있다. 일 실시예에서, 데이터선(DL)은 제1데이터선(DL1), 제2데이터선(DL2), 및 제3데이터선(DL3)을 포함할 수 있다. 제1데이터선(DL1), 제2데이터선(DL2), 및 제3데이터선(DL3)은 제1화소회로(PC1), 제2화소회로(PC2), 및 제3화소회로(PC3)로 각각 데이터 신호를 공급할 수 있다.
초기화-센싱선(ISL) 및 공통전압선(VSL) 사이에는 구동전압선(VDL) 및 데이터선(DL)이 배치될 수 있다. 초기화-센싱선(ISL) 및 데이터선(DL) 사이에는 구동전압선(VDL)이 배치될 수 있다. 구동전압선(VDL) 및 공통전압선(VSL) 사이에는 데이터선(DL)이 배치될 수 있다. 제1스토리지 커패시터(Cst1), 제2스토리지 커패시터(Cst2), 및 제3스토리지 커패시터(Cst3)를 중심으로 일측(예를 들어, 좌측)에는 초기화-센싱선(ISL) 및 구동전압선(VDL)이 배치될 수 있으며, 타측(예를 들어, 우측)에는 데이터선(DL) 및 공통전압선(VSL)이 배치될 수 있다. 이와 같은 구조를 통해 발광 패널(10)의 공간을 효율적으로 사용할 수 있다.
평면도에서 제1스토리지 커패시터(Cst1), 제2스토리지 커패시터(Cst2), 및 제3스토리지 커패시터(Cst3)는 일 방향, 예를 들어, y 방향을 따라 배열될 수 있다. 제1스토리지 커패시터(Cst1)는 x 방향으로 연장된 스캔선(SL)에 가장 가까이 배치될 수 있으며, 제3스토리지 커패시터(Cst3)는 x 방향으로 연장된 스캔선(SL)에 가장 멀리 배치될 수 있다. 제2스토리지 커패시터(Cst2)는 제1스토리지 커패시터(Cst1) 및 제3스토리지 커패시터(Cst3) 사이에 배치될 수 있다.
제1트랜지스터(T1)는 제1채널영역(A1), 제1트랜지스터(T1)의 제1영역(R1-1), 제1트랜지스터(T1)의 제2영역(R1-2), 및 제1게이트전극(G1)을 포함할 수 있다. 제1채널영역(A1)은 제1트랜지스터(T1)의 제1영역(R1-1) 및 제1트랜지스터(T1)의 제2영역(R1-2) 사이에 배치될 수 있다. 제1트랜지스터(T1)의 제1영역(R1-1) 및 제1트랜지스터(T1)의 제2영역(R1-2)은 제1채널영역(A1)보다 저항이 작은 영역으로, 불순물의 도핑 공정 또는 도체화 공정을 통해 형성될 수 있다. 제1트랜지스터(T1)의 제1영역(R1-1) 및 제1트랜지스터(T1)의 제2영역(R1-2) 중 어느 하나는 소스영역에 해당되고 다른 하나는 드레인영역에 해당될 수 있다. 제1게이트전극(G1)은 제1채널영역(A1)과 중첩할 수 있다.
제1트랜지스터(T1)의 제1영역(R1-1) 및 제1트랜지스터(T1)의 제2영역(R1-2) 중 어느 하나는 구동전압선(VDL)에 연결될 수 있고, 제1트랜지스터(T1)의 제1영역(R1-1) 및 제1트랜지스터(T1)의 제2영역(R1-2) 중 다른 하나는 제1스토리지 커패시터(Cst1)에 연결될 수 있다. 예를 들어, 제1트랜지스터(T1)의 제1영역(R1-1)은 구동전압선(VDL)에 연결될 수 있고, 제1트랜지스터(T1)의 제2영역(R1-2)은 제1스토리지 커패시터(Cst1)에 연결될 수 있다. 제1트랜지스터(T1)의 제1영역(R1-1)은 절연층의 컨택홀을 통해 제1연결전극(CNE1)에 연결될 수 있다. 일 실시예에서, 제1연결전극(CNE1)은 제1전극일 수 있다. 제1연결전극(CNE1)은 절연층의 다른 컨택홀을 통해 구동전압선(VDL)에 연결될 수 있다. 제1트랜지스터(T1)의 제2영역(R1-2)은 절연층의 컨택홀을 통해 제2연결전극(CNE2)에 연결될 수 있다. 일 실시예에서, 제2연결전극(CNE2)은 제2전극일 수 있다. 제2연결전극(CNE2)은 절연층의 다른 컨택홀을 통해 제1스토리지 커패시터(Cst1)에 연결될 수 있다.
제2트랜지스터(T2)는 제2채널영역(A2), 제2트랜지스터(T2)의 제1영역(R2-1), 제2트랜지스터(T2)의 제2영역(R2-2), 및 제2게이트전극(G2)을 포함할 수 있다. 제2채널영역(A2)은 제2트랜지스터(T2)의 제1영역(R2-1) 및 제2트랜지스터(T2)의 제2영역(R2-2) 사이에 배치될 수 있다. 제2트랜지스터(T2)의 제1영역(R2-1) 및 제2트랜지스터(T2)의 제2영역(R2-2)은 제2채널영역(A2)보다 저항이 작은 영역으로, 불순물의 도핑 공정 또는 도체화 공정을 통해 형성될 수 있다. 제2트랜지스터(T2)의 제1영역(R2-1) 및 제2트랜지스터(T2)의 제2영역(R2-2) 중 어느 하나는 소스영역에 해당되고 다른 하나는 드레인영역에 해당될 수 있다. 제2게이트전극(G2)은 제2채널영역(A2)과 중첩할 수 있다. 제2게이트전극(G2)은 스캔선(SL)의 일부, 예를 들어, 제1브랜치(SL-B)의 일부에 해당될 수 있다. 이와 같이 제1브랜치(SL-B)는 각 제1화소회로(PC1), 제2화소회로(PC2), 및 제3화소회로(PC3)의 제2트랜지스터(T2)의 게이트전극에 해당될 수 있다. 제1브랜치(SL-B)는 제1스토리지 커패시터(Cst1) 및 데이터선(DL) 사이에서 연장될 수 있다.
제2트랜지스터(T2)의 제1영역(R2-1) 및 제2트랜지스터(T2)의 제2영역(R2-2) 중 어느 하나는 제1데이터선(DL1)에 연결될 수 있고, 제2트랜지스터(T2)의 제1영역(R2-1) 및 제2트랜지스터(T2)의 제2영역(R2-2) 중 다른 하나는 제1스토리지 커패시터(Cst1)에 전기적으로 연결될 수 있다. 예를 들어, 제2트랜지스터(T2)의 제1영역(R2-1)은 제1데이터선(DL1)에 연결될 수 있고, 제2트랜지스터(T2)의 제2영역(R2-2)은 제1스토리지 커패시터(Cst1)에 연결될 수 있다. 제2트랜지스터(T2)의 제1영역(R2-1)은 절연층의 컨택홀을 통해 제3연결전극(CNE3)에 연결될 수 있다. 일 실시예에서, 제3연결전극(CNE3)은 제1전극일 수 있다. 제3연결전극(CNE3)은 절연층의 다른 컨택홀을 통해 제1데이터선(DL1)에 연결될 수 있다. 제2트랜지스터(T2)의 제2영역(R2-2)은 제1스토리지 커패시터(Cst1)의 제2커패시터전극(CE2)로 연장될 수 있다. 이를 다시 말하면, 제2트랜지스터(T2)의 제2영역(R2-2)은 제2커패시터전극(CE2)과 일체로 구비될 수 있다.
제3트랜지스터(T3)는 제3채널영역(A3), 제3트랜지스터(T3)의 제1영역(R3-1), 제3트랜지스터(T3)의 제2영역(R3-2), 및 제3게이트전극(G3)을 포함할 수 있다. 제3채널영역(A3)은 제3트랜지스터(T3)의 제1영역(R3-1) 및 제3트랜지스터(T3)의 제2영역(R3-2) 사이에 배치될 수 있다. 제3트랜지스터(T3)의 제2영역(R3-1) 및 제3트랜지스터(T3)의 제2영역(R3-2)은 제3채널영역(A3)보다 저항이 작은 영역으로, 불순물의 도핑 공정 또는 도체화 공정을 통해 형성될 수 있다. 제3트랜지스터(T3)의 제1영역(R3-1) 및 제3트랜지스터(T3)의 제2영역(R3-2) 중 어느 하나는 소스영역에 해당되고 다른 하나는 드레인영역에 해당될 수 있다. 제3게이트전극(G3)은 제3채널영역(A3)과 중첩할 수 있다. 제3게이트전극(G3)은 제어선(CL)의 일부, 예를 들어, 제2브랜치(CL-B)의 일부에 해당될 수 있다. 이와 같이 제2브랜치(CL-B)는 각 제1화소회로(PC1), 제2화소회로(PC2), 및 제3화소회로(PC3)의 제3트랜지스터(T3)의 게이트전극에 해당될 수 있다. 제2브랜치(CL-B)는 구동전압선(VDL) 및 초기화-센싱선(ISL) 사이에서 연장될 수 있다.
제3트랜지스터(T3)의 제1영역(R3-1) 및 제3트랜지스터(T3)의 제2영역(R3-2) 중 어느 하나는 제1스토리지 커패시터(Cst1)에 연결될 수 있고, 제3트랜지스터(T3)의 제1영역(R3-1) 및 제3트랜지스터(T3)의 제2영역(R3-2) 중 다른 하나는 초기화-센싱선(ISL)에 연결될 수 있다. 예를 들어, 제3트랜지스터(T3)의 제1영역(R3-1)은 제1스토리지 커패시터(Cst1)에 연결될 수 있고, 제3트랜지스터(T3)의 제2영역(R3-2)은 초기화-센싱선(ISL)에 연결될 수 있다. 제3트랜지스터(T3)의 제1영역(R3-1)은 절연층의 컨택홀을 통해 제2연결전극(CNE2)과 연결될 수 있다. 일 실시예에서, 제2연결전극(CNE2)은 제1전극일 수 있다. 제3트랜지스터(T3)의 제1영역(R3-1)은 제1트랜지스터(T1)의 제2영역(R1-2)으로 연장될 수 있다. 이를 다시 말하면, 제3트랜지스터(T3)의 제1영역(R3-1)은 제1트랜지스터(T1)의 제2영역(R1-2)과 일체로 구비될 수 있다. 제3트랜지스터(T3)의 제2영역(R3-2)은 절연층의 컨택홀을 통해 제4연결전극(CNE4)과 연결될 수 있다. 일 실시예에서, 제4연결전극(CNE4)은 제2전극일 수 있다. 제4연결전극(CNE4)은 절연층의 다른 컨택홀을 통해 초기화-센싱선(ISL)과 연결될 수 있다.
제1스토리지 커패시터(Cst1)는 적어도 두 개의 전극을 포함할 수 있다. 일 실시예에서, 제1스토리지 커패시터(Cst1)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다. 제1커패시터전극(CE1)은 제2연결전극(CNE2)과 연결될 수 있다. 제2커패시터전극(CE2)은 제2트랜지스터(T2)의 제2영역(R2-2)과 일체로 구비될 수 있으며, 제1게이트전극(G1)과 절연층의 컨택홀을 통해 연결될 수 있다. 다른 실시예에서, 제1스토리지 커패시터(Cst1)는 제3커패시터전극 및 제4커패시터전극 중 적어도 하나를 더 포함할 수 있다.
제2스토리지 커패시터(Cst2) 및 제3스토리지 커패시터(Cst3)는 각각 적어도 두개의 전극을 포함할 수 있다. 제2스토리지 커패시터(Cst2) 및 제3스토리지 커패시터(Cst3)는 제1스토리지 커패시터(Cst1)와 유사하므로 상세한 설명은 생략하기로 한다.
일 실시예에서, 공통전압선(VSL)과 제5연결전극(CNE5)은 절연층의 컨택홀을 통해 연결될 수 있다. 제5연결전극(CNE5)은 공통전압선(VSL)의 연장 방향, 예를 들어, y 방향을 따라 연장될 수 있다. 따라서, 공통전압선(VSL)의 저항이 낮아질 수 있다. 일 실시예에서, 초기화-센싱선(ISL)과 제4연결전극(CNE4)은 절연층의 컨택홀을 통해 연결될 수 있다. 제4연결전극(CNE4)은 초기화-센싱선(ISL)의 연장 방향, 예를 들어, y 방향을 따라 연장될 수 있다. 따라서, 초기화-센싱선(ISL)의 저항이 낮아질 수 있다.
데이터선(DL), 초기화-센싱선(ISL), 구동전압선(VDL), 공통전압선(VSL), 및 제1커패시터전극(CE1)은 동일한 층에 배치될 수 있으며, 동일한 물질을 포함할 수 있다. 데이터선(DL), 초기화-센싱선(ISL), 구동전압선(VDL), 공통전압선(VSL), 및 제1커패시터전극(CE1)은 동일한 공정에서 형성될 수 있다.
데이터선(DL), 초기화-센싱선(ISL), 구동전압선(VDL), 공통전압선(VSL), 및 제1커패시터전극(CE1) 상에는 제1절연층이 배치될 수 있으며, 상기 제1절연층 상에 반도체층 및 제2커패시터전극(CE2)이 배치될 수 있다. 반도체층은 제1트랜지스터(T1)의 제1영역(R1-1), 제1채널영역(A1), 제1트랜지스터(T1)의 제2영역(R1-2), 제2트랜지스터(T2)의 제1영역(R2-1), 제2채널영역(A2), 제2트랜지스터(T2)의 제2영역(R2-2), 제3트랜지스터(T3)의 제1영역(R3-1), 제3채널영역(A3), 및 제3트랜지스터(T3)의 제2영역(R3-2)을 포함할 수 잇다. 반도체층은 이와 같은 영역들이 연장되어 구비된 층일 수 있다. 상기 반도체층 및 제2커패시터전극(CE2)은 동일한 층에 배치될 수 있으며 동일한 물질을 포함할 수 있다. 상기 반도체층 및 제2커패시터전극(CE2)은 동일한 공정에서 형성될 수 있다.
상기 반도체층 및 제2커패시터전극(CE2) 상에 제2절연층이 배치될 수 있으며, 상기 제2절연층 상에 스캔선(SL), 제어선(CL), 및 연결전극(CNE)이 배치될 수 있다. 일 실시예에서, 연결전극(CNE)은 제1연결전극(CNE1), 제2연결전극(CNE2), 제3연결전극(CNE3), 제4연결전극(CNE4), 및 제5연결전극(CNE5)을 포함할 수 있다.
도 9b를 참조하면, 평면도에서 컨택홀(CNT)은 제2연결전극(CNE2)과 전체적으로 중첩할 수 있다. 이를 다시 말하면, 컨택홀(CNT)의 외주는 모두 제2연결전극(CNE2)과 중첩할 수 있다. 만약, 제3트랜지스터의 제2영역(R3-2)이 사전에 불순물이 첨가되지 않는 경우, 도 9c와 같이 컨택홀(CNT)은 평면도에서 제2연결전극(CNE2)과 전체적으로 중첩하지 않게 형성하고 평면도에서 컨택홀(CNT) 중 제2연결전극(CNE2)과 중첩하지 않는 부분을 통해 불순물이 첨가될 수 있다. 그러나 이러한 경우, 제2연결전극(CNE2)을 형성하는 패터닝 공정에서 컨택홀(CNT) 중 제2연결전극(CNE2)과 중첩하지 않는 부분과 중첩하는 제3트랜지스터의 제2영역(R3-2)이 손상되거나 제거될 수 있다. 또한, 제3트랜지스터의 제2영역(R3-2)의 저항이 증가될 수 있다. 또한, 컨택홀(CNT)의 적어도 일부를 통해 제2연결전극(CNE2) 및 제3트랜지스터의 제2영역(R3-2)이 연결되므로 안정적이지 않을 수 있다. 본 실시예에서는 제3트랜지스터의 제2영역(R3-2)이 형성될 때 불순물이 첨가될 수 있다. 따라서, 후속 공정에서 컨택홀(CNT)이 적어도 일부 노출될 필요가 없으며, 제3트랜지스터의 제2영역(R3-2)이 손상되거나 제거됨을 방지 또는 감소시킬 수 있다. 따라서, 제3트랜지스터의 제2영역(R3-2)은 낮은 저항을 유지할 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
20: 컬러 패널
100: 기판
101, 103, 105, 107: 버퍼층, 제1무기절연층, 제2무기절연층, 유기절연층
105H, 107H: 하부홀, 유기절연층홀
121,123, 125, 127: 화소전극, 발광층, 대향전극, 화소정의막
Act: 반도체층
ActCR, ActR1, ActR2: 채널영역, 제1영역, 제2영역
CE1, CE2: 제1커패시터전극, 제2커패시터전극
CE3, CE4: 제3커패시터전극, 제4커패시터전극
CPR: 채널포토레지스트영역
CNT1, CNT2: 제1컨택홀, 제2컨택홀
DPE: 표시요소
E1, E2: 제1전극, 제2전극
GE: 게이트전극
M: 마스크
PR, CPPR: 포토레지스트, 커패시터 포토레지스트
PR1, PR2: 제1포토레지스트영역, 제2포토레지스트영역

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며 산화물 반도체로 구비되고, 채널영역 및 상기 채널영역으로부터 제1가장자리까지 연장되며 상기 채널영역보다 낮은 저항을 가진 제1영역을 포함하는 반도체층;
    상기 반도체층을 덮고 상기 제1영역과 중첩하는 제1컨택홀을 구비한 제1무기절연층;
    상기 제1무기절연층 상에 배치되며 상기 제1영역과 중첩하고 상기 제1컨택홀을 통해 상기 제1영역과 전기적으로 연결된 제1전극;
    상기 제1무기절연층 상에 배치되며 상기 채널영역과 중첩하는 게이트전극;
    상기 제1전극 및 상기 게이트전극을 덮는 제2무기절연층; 및
    상기 제2무기절연층 상에 배치된 표시요소;를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    평면도에서 상기 제1전극은 상기 제1컨택홀과 전체적으로 중첩하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1전극 및 상기 게이트전극은 동일한 물질을 포함하는, 표시 장치.
  4. 제1항에 있어서,
    상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 제2전극;을 더 포함하고,
    상기 반도체층은 상기 채널영역으로부터 상기 반도체층의 제2가장자리까지 연장되고 상기 채널영역보다 낮은 저항을 가지며 상기 제2전극과 중첩하는 제2영역을 더 포함하며,
    상기 제1무기절연층은 상기 제2영역과 중첩하며 상기 제2영역 및 상기 제2전극을 전기적으로 연결시키는 제2컨택홀을 더 구비하고,
    상기 제2무기절연층은 상기 제1전극 및 상기 제2전극 중 어느 하나를 노출시키는 하부홀을 구비하며,
    상기 제1전극 및 상기 제2전극 중 어느 하나는 상기 하부홀을 통해 상기 표시요소와 전기적으로 연결된, 표시 장치.
  5. 제4항에 있어서,
    상기 제1무기절연층은 상기 제1컨택홀로부터 상기 제2컨택홀까지 연속적으로 연장되며 상기 제1영역, 상기 채널영역, 및 상기 제2영역과 중첩하는, 표시 장치.
  6. 제1항에 있어서,
    상기 기판 및 상기 반도체층 사이에 배치된 버퍼층; 및
    상기 기판 및 상기 버퍼층 사이에 배치된 배선;을 더 포함하고,
    상기 배선은 상기 버퍼층의 홀 및 상기 제1무기절연층의 홀을 통해 상기 제1전극과 전기적으로 연결된, 표시 장치.
  7. 제6항에 있어서,
    상기 기판 및 상기 버퍼층 사이에 배치된 제1커패시터전극; 및
    상기 버퍼층 및 상기 제1무기절연층 사이에 배치되며 상기 제1커패시터전극과 중첩하는 제2커패시터전극;을 더 포함하고,
    상기 제2커패시터전극은 산화물 반도체로 구비되고 상기 채널영역보다 낮은 저항을 가진, 표시 장치.
  8. 제7항에 있어서,
    제1무기절연층 및 상기 제2무기절연층 사이에 배치되며 상기 제2커패시터전극과 중첩하는 제3커패시터전극;을 더 포함하고,
    상기 제3커패시터전극은 상기 제1커패시터전극과 전기적으로 연결된, 표시 장치.
  9. 제7항에 있어서,
    상기 제2무기절연층 상에 배치되며 상기 제2커패시터전극과 중첩하는 제4커패시터전극;을 더 포함하고,
    상기 표시요소는 화소전극, 발광층, 및 대향전극을 포함하고,
    상기 화소전극 및 상기 제4커패시터전극은 동일한 물질을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 표시요소 상에 배치되며 상기 표시요소로부터 방출된 빛의 파장을 변경시키는 컬러 패널;을 더 포함하는, 표시 장치.
  11. 기판 상에 산화물 반도체로 구비되고 채널영역 및 상기 채널영역보다 낮은 저항을 가진 제1영역을 포함하는 반도체층을 형성하는 단계;
    상기 제1영역 및 상기 채널영역을 덮는 제1무기절연층을 형성하는 단계;
    상기 제1무기절연층에 상기 제1영역과 중첩하는 제1컨택홀을 형성하는 단계;
    상기 제1영역과 중첩하고 상기 제1컨택홀을 통해 상기 제1영역과 전기적으로 연결된 제1전극 및 상기 채널영역과 중첩하는 게이트전극을 형성하는 단계; 및
    상기 제1전극 및 상기 게이트전극을 덮는 제2무기절연층을 형성하는 단계;를 포함하는, 표시 장치의 제조방법.
  12. 제11항에 있어서,
    상기 반도체층을 형성하는 단계는,
    산화물 반도체를 구비하는 제1층을 형성하는 단계,
    상기 제1층 상에 제1두께를 가진 제1포토레지스트영역 및 제2두께를 가진 채널포토레지스트영역을 포함하는 포토레지스트를 형성하는 단계,
    상기 제1층을 식각하는 단계, 및
    상기 포토레지스트를 스트립(strip)하는 단계를 포함하고,
    상기 제2두께는 상기 제1두께보다 두꺼운, 표시 장치의 제조방법.
  13. 제12항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 포토레지스트를 식각하는 단계를 더 포함하고,
    상기 포토레지스트가 식각될 때 상기 제1영역은 노출되며 도핑되는, 표시 장치의 제조방법.
  14. 제13항에 있어서,
    상기 제1영역은 상기 채널영역으로부터 상기 반도체층의 제1가장자리까지 연장된, 표시 장치의 제조방법.
  15. 제11항에 있어서,
    상기 반도체층을 형성하기 전에 상기 기판 상에 제1커패시터전극 및 상기 제1커패시터전극을 덮는 버퍼층을 형성하는 단계;를 더 포함하고,
    상기 반도체층을 형성하는 단계는,
    산화물 반도체로 구비되고 상기 채널영역보다 낮은 저항을 가지며 상기 제1커패시터전극과 중첩하는 제2커패시터전극을 형성하는 단계를 포함하는, 표시 장치의 제조방법.
  16. 제15항에 있어서,
    상기 반도체층을 형성하는 단계는,
    산화물 반도체를 구비하는 제1층을 형성하는 단계,
    상기 제1층 상에 커패시터 포토레지스트를 형성하는 단계,
    상기 제1층을 식각하는 단계, 및
    상기 커패시터 포토레지스트를 식각하는 단계를 포함하고,
    상기 커패시터 포토레지스트이 식각될 때 상기 제2커패시터전극은 노출되며 도핑되는, 표시 장치의 제조방법.
  17. 제11항에 있어서,
    상기 반도체층은 상기 채널영역으로부터 상기 반도체층의 제2가장자리까지 연장되고 불순물이 도핑된 제2영역을 더 포함하고,
    상기 제1컨택홀을 형성하는 단계는,
    상기 제2영역과 중첩하는 제2컨택홀을 형성하는 단계를 포함하고,
    상기 제1무기절연층은 상기 제1컨택홀로부터 상기 제2컨택홀까지 연속적으로 연장되며 상기 제1영역, 상기 채널영역, 및 상기 제2영역과 중첩하는, 표시 장치의 제조방법.
  18. 제11항에 있어서,
    상기 제2무기절연층 상에 유기절연층을 형성하는 단계;
    상기 유기절연층을 적어도 일부 노광 및 현상하여 유기절연층홀을 형성하는 단계; 및
    상기 제2무기절연층을 식각하여 상기 유기절연층홀과 중첩하는 하부홀을 형성하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  19. 제18항에 있어서,
    상기 유기절연층홀 및 상기 하부홀은 동일한 마스크를 이용하여 각각 형성되는, 표시 장치의 제조방법.
  20. 제18항에 있어서,
    상기 유기절연층홀과 중첩하는 화소전극을 형성하는 단계; 및
    화소전극과 중첩하는 화소개구부를 구비하고 상기 화소전극의 가장자리를 덮는 화소정의막을 형성하는 단계;를 더 포함하는, 표시 장치의 제조방법.
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