KR20230120223A - 표시 장치 - Google Patents

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KR20230120223A
KR20230120223A KR1020220016425A KR20220016425A KR20230120223A KR 20230120223 A KR20230120223 A KR 20230120223A KR 1020220016425 A KR1020220016425 A KR 1020220016425A KR 20220016425 A KR20220016425 A KR 20220016425A KR 20230120223 A KR20230120223 A KR 20230120223A
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semiconductor layer
display area
electrode
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김선광
기동현
송형진
이동윤
이성영
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 표시영역 및 상기 표시영역의 외측에 배치되는 비표시영역을 포함하는 기판, 상기 표시영역에 배치되며 제1방향으로 연장된 데이터라인, 상기 표시영역에 상기 제1방향으로 연장된 전압라인, 및 상기 비표시영역에 배치되며, 상기 데이터라인 및 상기 전압라인에 전기적 연결되는 제1회로를 포함하되, 상기 제1회로는 상기 비표시영역에 배치되며 일측은 상기 데이터라인에 전기적으로 연결되고 타측은 상기 전압라인에 전기적으로 연결되는 반도체층에 중첩하는 게이트 전극을 포함하는 박막트랜지스터, 상기 데이터라인과 상기 게이트 전극에 전기적으로 연결되고, 상기 반도체층과 중첩하지 않는 제1하부전극 및 상기 제1하부전극 상의 제1상부전극을 포함하는 제1커패시터, 및 상기 전압라인과 상기 게이트 전극에 전기적으로 연결되고 상기 반도체층과 중첩하지 않는 제2하부전극 및 상기 제2하부전극 상의 제2상부전극을 포함하는 제2커패시터를 포함하며, 상기 게이트 전극은 상기 데이터라인 및 상기 전압라인과 동일한 층 상에 배치되는, 표시 장치를 개시한다.

Description

표시 장치{Display Apparatus}
본 발명의 실시예들은 정전기 발생에 대응할 수 있는 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
표시 장치는 스스로 빛을 방출하지 않고 백라이트의 빛을 이용하는 액정 표시 장치 또는 빛을 방출할 수 있는 표시요소를 포함하는 발광 표시 장치를 포함할 수 있으며, 표시요소는 발광층을 포함할 수 있다.
본 발명의 실시예들은 간단한 적층구조를 가지며 정전기를 방지할 수 있는 표시 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에서는, 표시영역 및 상기 표시영역의 외측에 배치되는 비표시영역을 포함하는 기판; 상기 표시영역에 배치되며, 제1방향으로 연장된 데이터라인; 상기 표시영역에 상기 제1방향으로 연장된 전압라인; 및 상기 비표시영역에 배치되며, 상기 데이터라인 및 상기 전압라인에 전기적 연결되는 제1회로;를 포함하되, 상기 제1회로는, 상기 비표시영역에 배치되며 일측은 상기 데이터라인에 전기적으로 연결되고 타측은 상기 전압라인에 전기적으로 연결되는 반도체층에 중첩하는 게이트 전극을 포함하는 박막트랜지스터; 상기 데이터라인과 상기 게이트 전극에 전기적으로 연결되고, 상기 반도체층과 중첩하지 않는 제1하부전극 및 상기 제1하부전극 상의 제1상부전극을 포함하는, 제1커패시터; 및 상기 전압라인과 상기 게이트 전극에 전기적으로 연결되고, 상기 반도체층과 중첩하지 않는 제2하부전극 및 상기 제2하부전극 상의 제2상부전극을 포함하는, 제2커패시터;를 포함하며, 상기 게이트 전극은 상기 데이터라인 및 상기 전압라인과 동일한 층 상에 배치되는, 표시 장치를 개시한다.
일 실시예에서, 상기 제1상부전극 및 상기 제2상부전극 각각은 상기 게이트 전극과 일체로 형성될 수 있다.
일 실시예에서, 상기 전압라인은 구동전압라인을 포함할 수 있다.
일 실시예에서, 상기 반도체층은 상기 게이트 전극에 중첩된 채널영역, 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함할 수 있다.
일 실시예에서, 상기 제1하부전극 및 상기 제2하부전극 각각은 상기 반도체층과 동일한 층 상에 배치될 수 있다.
일 실시예에서, 상기 제1하부전극 및 상기 제2하부전극 각각은 상기 채널영역보다 높은 캐리어 농도를 가질 수 있다.
일 실시예에서, 상기 제1하부전극 및 상기 제2하부전극 각각은 상기 기판과 상기 반도체층 사이에 배치되며 상기 반도체층과 절연되는 제1도전패턴의 일부일 수 있다.
일 실시예에서, 상기 제1커패시터 및 제2커패시터는 상기 데이터라인으로 교류 형태의 정전기가 발생한 경우 상기 채널영역을 통해 전류가 흐르도록 할 수 있다.
일 실시예에서, 상기 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 반도체층은 평면상 굴곡진 형상을 가질 수 있다.
본 발명의 다른 일 관점에서는, 표시영역 및 상기 표시영역의 외측에 배치되는 비표시영역을 포함하는 기판; 상기 표시영역에 배치되며, 제1방향으로 연장된 데이터라인; 상기 표시영역에 상기 제1방향으로 연장된 전압라인; 및 상기 비표시영역에 배치되며, 상기 데이터라인 및 상기 전압라인에 전기적 연결되는 제1회로;를 포함하되, 상기 제1회로는, 상기 비표시영역으로 연장된 상기 데이터라인의 일부와 상기 전압라인의 일부 사이에 위치하며, 상기 데이터라인의 일부와 상기 전압라인의 일부 각각에 전기적으로 연결된 반도체층; 상기 데이터라인에 전기적으로 연결되는 제1하부전극을 포함하는 제1커패시터; 상기 전압라인에 전기적으로 연결되는 제2하부전극을 포함하는 제2커패시터; 및 상기 반도체층의 일부, 상기 제1하부전극의 적어도 일부, 및 상기 제2하부전극의 적어도 일부에 중첩하는 도전체를 포함하는, 표시 장치를 개시한다.
일 실시예에서, 상기 도전체는 상기 데이터라인 및 상기 전압라인과 동일한 층 상에 있을 수 있다.
일 실시예에서, 상기 전압라인은 구동전압라인을 포함할 수 있다.
일 실시예에서, 상기 반도체층은 상기 도전체에 중첩된 채널영역, 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함할 수 있다.
일 실시예에서, 상기 제1하부전극 및 상기 제2하부전극 각각은 상기 반도체층과 동일한 층 상에 배치될 수 있다.
일 실시예에서, 상기 제1하부전극 및 상기 제2하부전극 각각은 상기 채널영역보다 높은 캐리어 농도를 가질 수 있다.
일 실시예에서, 상기 제1하부전극 및 상기 제2하부전극 각각은 상기 기판과 상기 반도체층 사이에 배치되며 상기 반도체층과 절연되는 제1도전패턴의 일부일 수 있다.
일 실시예에서, 상기 제1커패시터 및 제2커패시터는 상기 데이터라인으로 교류 형태의 정전기가 발생한 경우 상기 채널영역을 통해 전류가 흐르도록 할 수 있다.
일 실시예에서, 상기 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 반도체층은 평면상 굴곡진 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 간단한 적층 구조를 가지며 정전기 유입을 방지하여 표시 장치의 불량 발생을 사전에 차단할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 각 부화소들을 개략적으로 나타낸 단면도이다.
도 1c는 도 1b의 색변환-투과층의 각 광학부들을 나타낸다.
도 2a 내지 도 2e는 각각 일 실시예에 따른 표시요소의 구조를 나타내는 단면도들이다.
도 3a는 도 2d의 유기발광다이오드의 예시를 보여주는 단면도이다.
도 3b는 도 2e의 유기발광다이오드의 예시를 보여주는 단면도이다.
도 3c는 일 실시예에 따른 표시 장치의 부화소 구조를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시 장치에 포함된 발광다이오드 및 발광다이오드에 전기적으로 연결된 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 5b는 본 발명의 일 실시예에 따른 표시 장치에 포함된 정전다이오드를 개략적으로 나타낸 등가회로도이다.
도 6a는 도 1b의 표시 장치의 IX 부분을 확대한 평면도이다.
도 6b는 도 6a의 X 부분을 확대한 평면도이다.
도 6c는 도 6b의 XI 부분을 확대한 평면도이다.
도 7은 도 6b의 A-A'에 따른 단면도이다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 순차적으로 나타낸 단면도들이다.
도 9는 도 6b의 B-B'에 따른 단면도이다.
도 10은 도 6a의 X 부분을 본 발명의 다른 실시예에 따라 확대한 확대도이다.
도 11은 도 10의 C-C'선에 따라 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법을 순차적으로 나타낸 단면도들이다.
도 13은 도 10의 D-D'선에 따라 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 14a 내지 14c는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법을 순차적으로 나타낸 단면도들이다.
도 15는 도 6a의 X 부분을 본 발명의 또 다른 실시예에 따라 확대한 확대도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1a 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1a를 참조하면, 표시 장치(1)는 표시영역(DA) 및 표시영역(DA)에 외측의 비표시영역(NDA)을 포함할 수 있다. 표시 장치(1)는 표시영역(DA)에 x-y평면 상에서 2차원적으로 배열된 복수의 부화소(PX)들의 어레이를 통해 이미지를 제공할 수 있다. 각 부화소(PX)는 서로 다른 색을 발광할 수 있으며, 예를 들어, 적색 부화소(Pr), 녹색 부화소(Pg), 청색 부화소(Pb) 중 하나일 수 있다.
일 실시예에서, 복수의 부화소(PX)들은 제1부화소, 제2부화소, 및 제3부화소를 포함하며, 이하에서는 설명의 편의상 제1부화소가 적색 부화소(Pr)이고, 제2부화소가 녹색 부화소(Pg)이며, 및 제3부화소가 청색 부화소(Pb)인 경우로 설명한다.
적색 부화소(Pr), 녹색 부화소(Pg), 및 청색 부화소(Pb)는 각각 적색, 녹색, 및 청색의 빛을 방출할 수 있는 영역으로, 표시 장치(1)는 부화소(PX)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 부화소회로들에 전기적 신호나 전원을 제공하기 위한 드라이버 또는 메인전압라인이 배치될 수 있다. 비표시영역(NDA)은 전자소자나 인쇄회로기판이 전기적으로 연결될 수 있는 영역인 패드를 포함할 수 있다.
표시영역(DA)은 도 1a에 도시된 바와 같이 사각형을 포함한 다각형의 형상을 가질 수 있다. 예컨대, 표시영역(DA)은 가로의 길이가 세로의 길이 보다 큰 직사각형의 형상을 갖거나, 가로의 길이가 세로의 길이 보다 작은 직사각형의 형상을 갖거나, 정사각형의 형상을 가질 수 있다. 다른 실시예에서, 표시영역(DA)은 타원 또는 원형과 같이 다양한 형상을 가질 수 있다. 또한, 도 1a의 표시 장치(1)는 편평한 형태의 평판 표시 장치를 도시하나, 표시 장치(1)는 플렉서블, 폴더블, 롤러블 표시 장치 등 다양한 형태로 구현될 수 있다.
일 실시예에서, 표시 장치(1)는 유기 발광 표시 장치일 수 있다. 다른 실시예에서, 표시 장치(1)는 무기 발광 표시 장치이거나, 양자점 발광 표시 장치일 수 있다. 예를 들어, 표시 장치에 포함된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물, 무기물, 및 양자점을 포함할 수 있다. 이하에서는 설명의 편의상 표시 장치(1)가 유기 발광 표시 장치인 경우를 중심으로 상세히 설명하기로 한다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 각 부화소들을 개략적으로 나타낸 단면도이다.
도 1b를 참조하면, 표시 장치(1)는 기판(100) 상의 회로층(PCL)을 포함할 수 있다. 회로층(PCL)은 제1 내지 제3부화소회로(PC1, PC2, PC3) 및 절연층들을 포함하며, 제1 내지 제3부화소회로(PC1, PC2, PC3)는 각각 박막트랜지스터 및/또는 커패시터를 포함할 수 있다. 표시요소층(DEL)은 표시요소로서 제1 내지 제3발광다이오드(LED1, LED2, LED3)를 포함할 수 있다. 제1 내지 제3부화소회로(PC1, PC2, PC3) 각각은 표시요소층(DEL)의 제1 내지 제3발광다이오드(LED1, LED2, LED3)에 전기적으로 연결될 수 있다.
제1 내지 제3발광다이오드(LED1, LED2, LED3)는 유기물을 포함하는 유기 발광다이오드 일 수 있다. 다른 실시예로, 제1 내지 제3발광다이오드(LED1, LED2, LED3)는 무기물을 포함하는 무기발광다이오드일 수 있다. 무기발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN 접합 다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터 또는 수~수백 나노미터의 폭을 가질 수 있다. 일부 실시예에서, 제1 내지 제3발광다이오드(LED1, LED2, LED3)는 양자점을 포함하는 발광다이오드일 수 있다. 전술한 바와 같이, 제1 내지 제3발광다이오드(LED1, LED2, LED3)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
제1 내지 제3발광다이오드(LED1, LED2, LED3)는 동일한 색의 빛을 방출할 수 있다. 예컨대, 제1 내지 제3발광다이오드(LED1, LED2, LED3)는 청색 광(Lb)을 방출할 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제1 내지 제3발광다이오드(LED1, LED2, LED3)는 서로 다른 색의 빛을 방출할 수 있다. 제1 내지 제3발광다이오드(LED1, LED2, LED3)에서 방출된 빛(예컨대, 청색 광, Lb)은 표시요소층(DEL) 상의 봉지층(TFE)을 지나 색변환-투과층(FNL)을 통과할 수 있다.
색변환-투과층(FNL)은 표시요소층(DEL)에서 방출된 빛(예, 청색 광 Lb)의 색을 변환하거나 변환하지 않고 투과시키는 광학부들을 포함할 수 있다. 예컨대, 색변환-투과층(FNL)은 표시요소층(DEL)에서 방출된 빛(예, 청색 광 Lb)을 다른 색의 빛으로 변환하는 색변환부들, 및 표시요소층(DEL)에서 방출된 빛(예, 청색 광 Lb)을 색변환하지 않고 투과시키는 투과부를 포함할 수 있다. 색변환-투과층(FNL)은 적색의 부화소(Pr)와 대응하는 제1색변환부(510), 녹색의 부화소(Pg)와 대응하는 제2색변환부(520), 및 청색의 부화소(Pb)에 대응하는 투과부(530)를 포함할 수 있다. 제1색변환부(510)는 청색 광(Lb)을 적색의 광(Lr)으로 변환하고, 제2색변환부(520)는 청색 광(Lb)을 녹색의 광(Lg)로 변환할 수 있다. 투과부(530)는 청색 광(Lb)을 변환하지 않고 통과시킬 수 있다.
컬러층(CFL)은 색변환-투과층(FNL) 상에 배치될 수 있다. 컬러층(CFL)은 서로 다른 색의 제1 내지 제3컬러필터(610, 620, 630)를 포함할 수 있다. 예컨대, 제1컬러필터(610)는 적색의 컬러필터이고, 제2컬러필터(620)는 녹색의 컬러필터이며, 및 제3컬러필터(630)는 청색의 컬러필터일 수 있다.
색변환-투과층(FNL)에서 색변환된 빛 및 투과된 빛은 각각 제1 내지 제3컬러필터(610, 620, 630)를 통과하면서 색순도가 향상될 수 있다. 또한, 컬러층(CFL)은 외부의 광(예컨대, 표시 장치(1)의 외부에서 표시 장치(1)를 향해 입사하는 빛)이 반사되어 사용자에게 시인되는 것을 방지하거나 최소화할 수 있다.
컬러층(CFL) 상에는 투광성 기재층(800)을 포함할 수 있다. 투광성 기재층(800)은 글래스 또는 투광성 유기물을 포함할 수 있다. 예컨대, 투광성 기재층(800)은 아크릴 계열의 수지와 같은 투광성 유기물을 포함할 수 있다.
일 실시예로서, 투광성 기재층(800)은 일종의 기판으로서, 투광성 기재층(800) 상에 컬러층(CFL) 및 색변환-투과층(FNL)이 형성된 후, 색변환-투과층(FNL)이 봉지층(TFE)과 마주보도록 일체화될 수 있다.
다른 실시예로서, 봉지층(TFE) 상에 색변환-투과층(FNL) 및 컬러층(CFL)이 순차적으로 형성된 후 투광성 기재층(800)이 컬러층(CFL) 상에 직접 도포 및 경화되어 형성될 수 있다. 일부 실시예로서, 투광성 기재층(800) 상에는 다른 광학적 필름, 예컨대 AR(anti-reflection) 필름 등이 배치될 수 있다.
전술한 구조를 갖는 표시 장치(1)는 텔레비전, 광고판, 영화관용 스크린, 모니터, 태블릿 PC, 노트북 등과 같이 동영상 또는 정지영상을 표시할 수 있는 전자 기기를 포함할 수 있다.
도 1c은 도 1b의 색변환-투과층의 각 광학부들을 나타낸다.
도 1c을 참조하면, 제1색변환부(510)는 입사되는 청색 광(Lb)을 적색의 광(Lr)으로 변환할 수 있다. 제1색변환부(510)는 도 1c에 도시된 바와 같이, 제1감광성 폴리머(1151), 제1감광성 폴리머(1151)에 분산된 제1양자점(1152)들과 제1산란입자(1153)들을 포함할 수 있다.
제1양자점(1152)들은 청색 광(Lb)에 의해 여기되어 청색 광(Lb)의 파장보다 긴 파장을 갖는 적색의 광(Lr)을 등방성으로 방출할 수 있다. 제1감광성 폴리머(1151)는 광 투과성을 갖는 유기 물질일 수 있다.
제1산란입자(1153)들은 제1양자점(1152)들에 흡수되지 못한 청색 광(Lb)을 산란시켜 더 많은 제1양자점(1152)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제1산란입자(1153)들은 예를 들어, 산화 티타늄(TiO2)이나 금속 입자 등일 수 있다. 제1양자점(1152)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
제2색변환부(520)는 입사되는 청색 광(Lb)을 녹색의 광(Lg)으로 변환할 수 있다. 제2색변환부(520)는 도 1c에 도시된 바와 같이, 제2감광성 폴리머(1161), 제2감광성 폴리머(1161)에 분산된 제2양자점(1162)들과 제2산란입자(1163)들을 포함할 수 있다.
제2양자점(1162)들은 청색 광(Lb)에 의해 여기되어 청색 광(Lb)의 파장보다 긴 파장을 갖는 녹색의 광(Lg)을 등방성으로 방출할 수 있다. 제2감광성 폴리머(1161)는 광 투과성을 갖는 유기 물질일 수 있다.
제2산란입자(1163)들은 제2양자점(1162)들에 흡수되지 못한 청색 광(Lb)을 산란시켜 더 많은 제2양자점(1162)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제2산란입자(1163)들은, 예를 들어, 산화 티타늄(TiO2)이나 금속 입자 등일 수 있다. 제2양자점(1162)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
투과부(530)는 투과부(530)로 입사하는 청색 광(Lb)을 변환하지 않고 청색 광(Lb)을 투과할 수 있다. 투과부(530)는 도 1c에 도시된 바와 같이, 제3산란입자(1173)들이 분산된 제3 감광성 폴리머(1171)를 포함할 수 있다. 제3 감광성 폴리머(1171)는, 예를 들어, 실리콘 수지, 에폭시 수지 등의 광 투과성을 갖는 유기 물질일 수 있으며, 제1 및 제2감광성 폴리머(1151, 1161)와 동일한 물질일 수 있다. 제3산란입자(1173)들은 청색 광(Lb)을 산란시켜 방출할 수 있으며, 제1 및 제2산란입자(1153, 1163)들과 동일한 물질일 수 있다.
도 2a는 도 1b의 표시요소층(DEL)에 포함될 수 있는 일 실시예에 따른 표시요소의 구조를 나타내는 단면도이다. 도 2b 내지 도 2e는 일 실시예에 다른 표시요소의 구조를 나타내는 단면도들이다.
도 2a를 참조하면, 일 실시예에 따른 표시요소로서 유기발광다이오드(OLED)는 부화소전극(301), 대향전극(305) 및 부화소전극(301)(제1전극, 애노드)과 대향전극(305)(제2전극, 캐소드) 사이의 중간층(303)을 포함할 수 있다.
부화소전극(301)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)과 같은 투광성인 도전성 산화물을 포함할 수 있다. 부화소전극(301)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사층을 포함할 수 있다. 예를 들어, 부화소전극(301)은 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
대향전극(305)은 중간층(303) 상에 배치될 수 있다. 대향전극(305)은 일함수가 낮은 금속, 합금, 전기전도성 화합물, 또는 이의 임의의 조합을 포함할 수 있다. 예를 들어, 대향전극(305)은 리튬(Li), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 알루미늄-리튬(Al-Li), 칼슘(Ca), 마그네슘-인듐(Mg-In), 마그네슘-은(Mg-Ag), 이터븀 (Yb), 은-이터븀(Ag-Yb), ITO, IZO, 또는 이의 임의의 조합을 포함할 수 있다. 대향전극(305)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다.
중간층(303)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 중간층(303)은 각종 유기물 외에, 유기금속 화합물과 같은 금속-함유 화합물, 양자점과 같은 무기물 등도 더 포함할 수 있다.
일 실시예에서, 중간층(303)은 하나의 발광층 및 발광층의 아래와 위에 각각 제1기능층 및 제2기능층을 포함할 수 있다. 제1기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층은 발광층 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
일 실시예에서, 중간층(303)은 부화소전극(301)과 대향전극(305) 사이에 순차적으로 적층되어 있는 2 이상의 발광단위(emitting unit)들, 및 2 개의 발광단위들 사이에 배치된 전하생성층(CGL, Charge Generation Layer)을 포함할 수 있다. 중간층(303)이 발광단위 및 전하생성층을 포함할 경우, 유기발광다이오드(OLED)는 탠덤(tandem) 발광소자일 수 있다. 유기발광다이오드(OLED)는 복수의 발광단위들의 적층 구조를 가짐으로써 색 순도 및 발광 효율을 향상시킬 수 있다.
하나의 발광단위는 발광층 및 발광층의 아래와 위에 각각 제1기능층 및 제2기능층을 포함할 수 있다. 전하생성층(CGL)은 음전하생성층 및 양전하생성층을 포함할 수 있다. 음전하생성층 및 양전하생성층에 의해 복수의 발광층들을 구비하는 탠덤(tandem) 발광소자인 유기발광다이오드(OLED)의 발광 효율을 더욱 증대시킬 수 있다.
음전하생성층은 n형 전하생성층일 수 있다. 음전하생성층은 전자를 공급할 수 있다. 음전하생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다. 양전하생성층은 p형 전하생성층일 수 있다. 양전하생성층은 정공(hole)을 공급할 수 있다. 양전하생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다.
일 실시예에서, 도 2b에 도시된 바와 같이, 유기발광다이오드(OLED)는 차례로 적층된 제1발광층(EML1)을 포함하는 제1발광단위(EU1) 및 제2발광층(EML2)을 포함하는 제2발광단위(EU2)를 포함할 수 있다. 제1발광단위(EU1)와 제2발광단위(EU2) 사이에 전하생성층(CGL)이 구비될 수 있다. 예를 들어, 유기발광다이오드(OLED)는 차례로 적층된 부화소전극(301), 제1발광층(EML1), 전하생성층(CGL), 제2발광층(EML2) 및 대향전극(305)을 포함할 수 있다. 제1발광층(EML1)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제2발광층(EML2)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제1발광층(EML1)은 청색(blue) 발광층이고, 제2발광층(EML2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 도 2c에 도시된 바와 같이, 유기발광다이오드(OLED)는 제1발광층(EML1)을 포함하는 제1발광단위(EU1)와 제3발광단위(EU3) 및 제2발광층(EML2)을 포함하는 제2발광단위(EU2)를 포함할 수 있다. 제1발광단위(EU1)와 제2발광단위(EU2) 사이에 제1전하생성층(CGL1)이 구비되고, 제2발광단위(EU2)와 제3발광단위(EU3) 사이에 제2전하생성층(CGL2)이 구비될 수 있다. 예를 들어, 유기발광다이오드(OLED)는 차례로 적층된 부화소전극(301), 제1발광층(EML1), 제1전하생성층(CGL1), 제2발광층(EML2), 제2전하생성층(CGL2), 제1발광층(EML1) 및 대향전극(305)을 포함할 수 있다. 제1발광층(EML1)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제2발광층(EML2)의 아래와 위에 각각 제1기능층 및 제2기능층이 포함될 수 있다. 제1발광층(EML1)은 청색(blue) 발광층이고, 제2발광층(EML2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 유기발광다이오드(OLED)는 제2발광단위(EU2)가 제2발광층(EML2) 외에 제2발광층(EML2)의 아래 및/또는 위에 직접(directly) 접촉하는 제3발광층(EML3) 및/또는 제4발광층(EML4)을 더 포함할 수 있다. 여기서 직접(directly) 접촉은 제2발광층(EML2)과 제3발광층(EML3)의 사이 및/또는 제2발광층(EML2)과 제4발광층(EML4) 사이에 다른 층이 배치되지 않는 것을 의미할 수 있다. 제3발광층(EML3)은 적색(red) 발광층이고, 제4발광층(EML4)은 녹색(green) 발광층일 수 있다.
예를 들어, 도 2d에 도시된 바와 같이, 유기발광다이오드(OLED)는 차례로 적층된 부화소전극(301), 제1발광층(EML1), 제1전하생성층(CGL1), 제3발광층(EML3), 제2발광층(EML2), 제2전하생성층(CGL2), 제1발광층(EML1) 및 대향전극(305)을 포함할 수 있다. 또는 도 2e에 도시된 바와 같이, 유기발광다이오드(OLED)는 차례로 적층된 부화소전극(301), 제1발광층(EML1), 제1전하생성층(CGL1), 제3발광층(EML3), 제2발광층(EML2), 제4발광층(EML4), 제2전하생성층(CGL2), 제1발광층(EML1) 및 대향전극(305)을 포함할 수 있다.
도 3a는 도 2d의 유기발광다이오드의 예시를 보여주는 단면도이고, 도 3b는 도 2e의 유기발광다이오드의 예시를 보여주는 단면도이다.
도 3a를 참조하면, 유기발광다이오드(OLED)는 순차적으로 적층된 제1발광단위(EU1), 제2발광단위(EU2) 및 제3발광단위(EU3)를 포함할 수 있다. 제1발광단위(EU1)와 제2발광단위(EU2) 사이에 제1전하생성층(CGL1)이 구비되고, 제2발광단위(EU2)와 제3발광단위(EU3) 사이에 제2전하생성층(CGL2)이 구비될 수 있다. 제1전하생성층(CGL1)과 제2전하생성층(CGL2)은 각각 음전하생성층(nCGL) 및 양전하생성층(pCGL)을 포함할 수 있다.
제1발광단위(EU1)는 청색 발광층(BEML)을 포함할 수 있다. 제1발광단위(EU1)는 부화소전극(301)과 청색 발광층(BEML) 사이에 홀 주입층(HIL) 및 홀 수송층(HTL)을 더 포함할 수 있다. 일 실시예에서 홀 주입층(HIL)과 홀 수송층(HTL) 사이에 p-도핑층이 더 포함될 수 있다. P-도핑층은 홀 주입층(HIL)을 p형 도핑 물질로 도핑하여 형성할 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색광 보조층은 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 청색광 보조층은 홀 전하 밸런스(hole Charge Balance)를 조절하여 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 전자 저지층은 홀 수송층(HTL)으로의 전자 주입을 방지할 수 있다. 버퍼층은 발광층에서 방출되는 광의 파장에 따른 공진 거리를 보상할 수 있다.
제2발광단위(EU2)는 황색 발광층(YEML)과 황색 발광층(YEML) 아래에 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML)을 포함할 수 있다. 제2발광단위(EU2)는 제1전하생성층(CGL1)의 양전하생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 황색 발광층(YEML)과 제2전하생성층(CGL2)의 음전하생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
제3발광단위(EU3)는 청색 발광층(BEML)을 포함할 수 있다. 제3발광단위(EU3)는 제2전하생성층(CGL2)의 양전하생성층(pCGL)과 청색 발광층(BEML) 사이에 홀 수송층(HTL)을 더 포함할 수 있다. 제3발광단위(EU3)는 청색 발광층(BEML)과 대향전극(305) 사이에 전자 수송층(ETL) 및 전자 주입층(EIL)을 더 포함할 수 있다. 전자 수송층(ETL)은 단층 또는 다층일 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색 발광층(BEML)과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 홀 저지층은 전자 수송층(ETL)으로의 홀 주입을 방지할 수 있다.
도 3b에 도시된 유기발광다이오드(OLED)는 제2발광단위(EU2)의 적층 구조가 도 3a에 도시된 유기발광다이오드(OLED)와 상이하고, 그 외 구성은 동일하다. 도 3b를 참조하면, 제2발광단위(EU2)는 황색 발광층(YEML), 황색 발광층(YEML) 아래에 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML) 및 황색 발광층(YEML) 위에 황색 발광층(YEML)에 직접 접촉하는 녹색 발광층(GEML)을 포함할 수 있다. 제2발광단위(EU2)는 제1전하생성층(CGL1)의 양전하생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 녹색 발광층(GEML)과 제2전하생성층(CGL2)의 음전하생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
도 3c는 일 실시예에 따른 표시 장치의 부화소 구조를 나타낸 단면도이다.
도 3c를 참조하면, 일 실시예에서, 제1부화소(PX1)는 적색 부화소이고, 제2부화소(PX2)는 녹색 부화소이고, 제3부화소(PX3)는 청색 부화소일 수 있다. 제3부화소(PX3)는 각각 부화소전극(301), 대향전극(305) 및 중간층(303)을 포함할 수 있다.
부화소전극(301)은 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3) 각각에 독립적으로 구비될 수 있다.
제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3) 각각의 중간층(303)은 차례로 적층된 제1발광단위(EU1)와 제2발광단위(EU2), 및 제1발광단위(EU1)와 제2발광단위(EU2) 사이의 전하생성층(CGL)을 포함할 수 있다. 전하생성층(CGL)은 음전하생성층(nCGL) 및 양전하생성층(pCGL)을 포함할 수 있다. 전하생성층(CGL)은 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1부화소(PX1)의 제1발광단위(EU1)는 부화소전극(301) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2부화소(PX2)의 제1발광단위(EU1)는 부화소전극(301) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3부화소(PX3)의 제1발광단위(EU1)는 부화소전극(301) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제1발광단위(EU1)들의 홀 주입층(HIL), 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1부화소(PX1)의 제2발광단위(EU2)는 전하생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 보조층(AXL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2부화소(PX2)의 제2발광단위(EU2)는 전하생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3부화소(PX3)의 제2발광단위(EU2)는 전하생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2발광단위(EU2)들의 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3)에 연속하여 형성되는 공통층일 수 있다. 일 실시예에서, 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3)의 제2발광단위(EU2)에서 발광층과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다.
적색 발광층(REML)의 두께(H1), 녹색 발광층(GEML)의 두께(H2) 및 청색 발광층(BEML)의 두께(H3)는 공진 거리에 따라 결정될 수 있다. 보조층(AXL)은 공진 거리를 맞추기 위하여 부가된 층으로, 공진 보조 물질을 포함할 수 있다. 예를 들어, 보조층(AXL)은 홀 수송층(HTL)과 동일한 물질을 포함할 수 있다.
도 3c에서는 제1부화소(PX1)에만 보조층(AXL)이 구비되고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 보조층(AXL)은 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3) 각각의 공진 거리를 맞추기 위해 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3) 중 적어도 하나에 구비될 수 있다.
표시장치는 대향전극(305)의 외측에 배치된 캡핑층(307)을 더 포함할 수 있다. 캡핑층(307)은 보강 간섭의 원리에 의하여 발광 효율을 향상시키는 역할을 할 수 있다. 이로써, 유기발광다이오드(OLED)의 광추출 효율이 증가되어, 유기발광다이오드(OLED)의 발광 효율이 향상될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 4를 참조하면, 표시 장치(1)는 기판(100), 부화소(PX), 스캔라인(SL), 데이터라인(DL), 정전다이오드(ETD), 팬아웃배선(FWL), 및 구동부(70)를 포함할 수 있다.
기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 표시 장치(1)가 이미지를 제공하는 영역일 수 있다. 부화소(PX)는 표시영역(DA)에 배치되며, 복수개로 구비될 수 있다. 부화소(PX)는 각각 스캔라인(SL) 및 데이터라인(DL)과 전기적으로 연결될 수 있다. 데이터라인(DL)은 제1방향(예를 들어, -y 방향)으로 연장될 수 있다. 평면도에서 데이터라인(DL)은 표시영역(DA)과 중첩할 수 있다. 스캔라인(SL)은 제2방향(예를 들어, x 방향)으로 연장될 수 있다. 평면도에서 스캔라인(SL)은 표시영역(DA)과 중첩할 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역일 수 있다. 일 실시예에서, 비표시영역(NDA)은 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1)은 표시영역(DA)의 외측에 배치될 수 있다. 예컨대, 제1비표시영역(NDA1)은 표시영역(DA)의 -y 방향으로 외측에 배치될 수 있다. 또한, 제1비표시영역(NDA1)은 표시영역(DA)으로부터 x 방향, -x 방향, 및/또는 y 방향 외측에 더 배치될 수 있다. 일 실시예에서, 제1비표시영역(NDA1)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 제1비표시영역(NDA1)은 표시영역(DA)과 제2비표시영역(NDA2) 사이에 배치될 수 있다. 즉, 제2비표시영역(NDA2)은 표시영역(DA) 및 제1비표시영역(NDA1)의 외측에 배치될 수 있다.
제2비표시영역(NDA2)은 패드영역(PADA)을 포함할 수 있다. 일 실시예에서, 패드영역(PADA)은 복수개로 구비될 수 있다. 다시 말하면, 패드영역(PADA)은 복수의 패드영역(PADA)들을 포함할 수 있다. 일 실시예에서, 패드영역(PADA)은 제2방향(예를 들어, x 방향)으로 나란히 배열될 수 있다. 도 4에서 패드영역(PADA)이 복수 개인 것을 도시하고 있으나, 다른 실시예에서, 표시 장치(1)는 하나의 패드영역(PADA)을 포함할 수 있다. 도 4에서 패드영역(PADA)이 표시영역(DA)으로부터 -y 방향으로 외측에 배치된 것을 도시하고 있으나, 다른 실시예에서, 패드영역(PADA)은 표시영역(DA)으로부터 y 방향, -x 방향 또는 x 방향으로 외측에 배치될 수 있다.
팬아웃배선(FWL)은 패드영역(PADA)으로부터 표시영역(DA)으로의 방향으로 연장될 수 있다. 팬아웃배선(FWL)은 평면도에서 제2비표시영역(NDA2)과 중첩할 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 신호라인일 수 있다. 팬아웃배선(FWL)은 데이터라인(DL)과 전기적으로 연결될 수 있다. 다른 실시예에서, 팬아웃배선(FWL)은 전원공급라인일 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 복수의 패드영역(PADA)들로부터 표시영역(DA)으로의 방향으로 연장될 수 있다.
구동부(70)는 패드영역(PADA)에 배치될 수 있다. 패드영역(PADA)에는 패드가 배치될 수 있으며, 구동부(70)는 패드와 전기적으로 연결될 수 있다. 구동부(70)는 표시 장치(1)를 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 구동부(70)에서 생성된 신호들 및/또는 전압들은 팬아웃배선(FWL)을 통해 표시영역(DA)에 배치된 부화소(PX)로 전달될 수 있다. 구동부(70)는 집적회로(integrated circuit, IC)를 포함할 수 있다. 구동부(70)는 이방성 도전 필름(anisotropic conductive film)에 의해 패드와 전기적으로 연결될 수 있다. 일부 실시예에서, 구동부(70)는 인쇄 회로 보드일 수 있다. 인쇄 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board)이거나, 강성 인쇄 회로 보드(rigid printed circuit board)일 수 있다. 또는 구동부(70)는 경우에 따라 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다. 인쇄 회로 보드에는 집적회로가 배치될 수 있다.
정전다이오드(ETD)는 제1비표시영역(NDA1)에 배치될 수 있다. 정전다이오드(ETD)는 제1비표시영역(NDA1)으로 연장된 데이터라인(DL)의 일부와 전압라인의 일부에 전기적으로 연결될 수 있다. 전압라인은 정전압라인일 수 있다. 일 실시예에서, 전압라인은 구동전압라인(VDL, 도 5a) 또는 공통전압라인(VSL, 도 5a)일 수 있다. 정전다이오드(ETD)에 연결된 데이터라인(DL)의 일부 및/또는 전압라인(예컨대, 구동전압라인(VDL))의 일부는 팬아웃배선(FWL)과 전기적으로 연결될 수 있다. 정전다이오드(ETD)는 복수 개로 배치될 수 있다. 일 실시예에서, 정전다이오드(ETD)는 제2방향(예를 들어, x 방향)으로 나란히 배열될 수 있다. 정전다이오드(ETD)는 데이터라인(DL)을 통해 유입되는 정전압을 전압라인(예컨대, 구동전압라인(VDL))으로 배출할 수 있다. 따라서, 정전다이오드(ETD)는 데이터라인에 유입되는 정전기를 제거하여 표시 장치(1)의 불량 발생을 사전에 예방할 수 있다.
도 5a의 발광다이오드(LED)는 앞서 도 1b에 도시된 제1 내지 제3발광다이오드(LED1, LED2, LED3) 각각에 해당하며, 도 5a의 부화소회로(PC)는 앞서 도 1b에 도시된 제1 내지 제3부화소회로(PC1, PC2, PC3) 각각에 해당할 수 있다.
부화소회로(PC)는 데이터신호에 대응하여 구동전압(ELVDD)으로부터 발광다이오드(LED)를 경유하여 공통전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 부화소회로(PC)는 제1박막트랜지스터(M1), 제2박막트랜지스터(M2), 제3박막트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1박막트랜지스터(M1), 제2박막트랜지스터(M2), 제3박막트랜지스터(M3) 각각은, 산화물 반도체로 구성된 반도체층을 포함하는 산화물 반도체 박막트랜지스터거나, 폴리 실리콘으로 구성된 반도체층을 포함하는 실리콘 반도체 박막트랜지스터일 수 있다. 박막트랜지스터의 타입에 따라 제1전극은 소스전극 및 드레인전극 중 하나일 수 있고, 제2전극은 소스전극 및 드레인전극 중 다른 하나일 수 있다.
제1박막트랜지스터(M1)의 제1전극은 구동전압(ELVDD)을 공급하는 구동전압라인(VDL)에 연결되고, 제2전극은 발광다이오드(LED)의 제1전극에 연결될 수 있다. 제1박막트랜지스터(M1)의 게이트 전극은 제1노드(N1)에 연결될 수 있다. 제1박막트랜지스터(M1)는 제1노드(N1)의 전압에 대응하여 구동전압(ELVDD)으로부터 발광다이오드(LED)를 흐르는 전류량을 제어할 수 있다.
제2박막트랜지스터(M2)는 스위칭 박막트랜지스터일 수 있다. 제2박막트랜지스터(M2)의 제1전극은 데이터라인(DL)에 연결되고, 제2전극은 제1노드(N1)에 연결될 수 있다. 제2박막트랜지스터(M2)의 게이트 전극은 스캔라인(SL)에 연결될 수 있다. 제2박막트랜지스터(M2)는 스캔라인(SL)으로 주사신호가 공급될 때 턴-온되어 데이터라인(DL)과 제1노드(N1)를 전기적으로 연결할 수 있다.
제3박막트랜지스터(M3)는 초기화 박막트랜지스터 및/또는 센싱 박막트랜지스터일 수 있다. 제3박막트랜지스터(M3)의 제1전극은 제2노드(N2)에 연결될 수 있고, 제2전극은 센싱라인(ISL)에 연결될 수 있다. 제3박막트랜지스터(M3)의 게이트 전극은 제어라인(CL)에 연결될 수 있다.
스토리지 커패시터(Cst)는 제1노드(N1)와 제2노드(N2) 사이에 연결될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 제1커패시터전극은 제1박막트랜지스터(M1)의 게이트 전극에 연결되고, 스토리지 커패시터(Cst)의 제2커패시터전극은 발광다이오드(LED)의 제1전극에 연결될 수 있다.
도 5a에서는 제1박막트랜지스터(M1), 제2박막트랜지스터(M2), 및 제3박막트랜지스터(M3)를 NMOS 트랜지스터로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1박막트랜지스터(M1), 제2박막트랜지스터(M2), 및 제3박막트랜지스터(M3) 중 적어도 하나는 PMOS 트랜지스터로 형성될 수 있다.
도 5a에는 3개의 박막트랜지스터들이 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 부화소회로(PC)는 4개 또는 그 이상의 박막트랜지스터들을 포함할 수 있다.
도 5b는 본 발명의 일 실시예에 따른 표시 장치에 포함된 정전다이오드를 개략적으로 나타낸 등가회로도이다.
정전다이오드(ETD)에 해당하는 제1회로(EC)는 도 5b에 도시된 바와 같이, 데이터라인(DL)과 전압라인(예컨대, 구동전압라인(VDL)) 사이에 연결된 박막트랜지스터(ME), 제1커패시터(C1), 및 제2커패시터(C2)를 포함할 수 있다.
제1커패시터(C1)는 박막트랜지스터(ME)의 게이트 전극에 연결된 게이트 노드(Ng)와 데이터라인(DL) 사이에 형성될 수 있다. 제2커패시터(C2)는 상기 게이트 노드(Ng)와 전원라인(예컨대, 구동전압라인(VDL)) 사이에 형성될 수 있다.
한편, 전압라인은 정전압라인이며, 구동전압(ELVDD), 공통전압(ELVSS), 기준전압(Vref), 게이트하이전압(VGH), 게이트로우전압(VGL), 그라운드(Ground) 중 어느 하나의 전압에 연결될 수 있다.
제1회로(EC)가 데이터라인(DL)에 유도되는 고전압(+극성)의 정전기를 방전시키기 위한 용도인 경우, 제1회로(EC)는 구동전압(ELVDD) 또는 게이트하이전압(VGH)과 같은 고전압을 인가하기 위한 전원라인에 연결될 수 있다. 제1회로(EC)가 데이터라인(DL)에 유도되는 저전압(-극성)의 정전기를 방전시키기 위한 용도인 경우, 제1회로(EC)는 공통전압(ELVSS) 또는 게이트로우전압(VGL) 또는 그라운드(Ground)와 같은 저전압을 인가하기 위한 전압라인에 연결될 수 있다. 예컨대, 도 5b에서는 전압라인이 구동전압(ELVDD)을 공급하는 구동전압라인(VDL)인 것을 도시하고 있으나, 다른 실시예에서, 공통전압(ELVSS)을 공급하는 공통전압라인(VSL)일 수 있다.
제1회로(EC)에 연결된 데이터라인(DL)으로 정상적인 데이터전압이 인가되는 경우, 제1커패시터(C1)에 의하여 데이터전압과 박막트랜지스터(ME)가 절연되어, 박막트랜지스터(ME)는 턴-오프 상태를 유지할 수 있다. 따라서, 제1회로(EC)를 통해 전류가 흐르지 않을 수 있다.
제1회로(EC)와 연결되어 있는 데이터라인(DL)으로 비정상적인 전압, 즉 정전기(V)가 인가되는 경우, 제1커패시터(C1)에 의해 박막트랜지스터(ME)의 게이트 노드(Ng)에 전압이 발생할 수 있다. 제1커패시터(C1) 및 제2커패시터(C2)의 커패시턴스 값이 동일한 경우, 박막트랜지스터(ME)의 게이트 노드(Ng)에 전압은 유입된 정전압 V의 1/2에 해당하므로, 박막트랜지스터(ME)가 턴-온될 수 있다. 이때, 데이터라인(DL)으로부터 전원라인(예컨대, 구동전압라인(VDL))으로 전류가 흐르게 되어, 정전기가 전원라인(예컨대, 구동전압라인(VDL))을 통해 방전될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 표시 장치의 일부를 나타낸 평면도로, 도 1b의 IX부분을 확대한 것이다. 도 6b는 도 6a의 X 부분을 확대한 평면도이고, 도 6c는 도 6b의 XI 부분을 확대한 평면도이다. 이하에서, 박막트랜지스터(TFT)는 앞서 도 5b에 도시된 박막트랜지스터(ME)에 해당할 수 있다.
도 6a 및 도 7을 참조하면, 표시 장치(1)는 제1회로(EC), 데이터라인(DL), 구동전압라인(VDL), 제1팬아웃배선(FWL1), 제1연결부재(NM1), 및 제2연결부재(NM2)를 포함할 수 있다. 제1회로(EC)는 박막트랜지스터(TFT), 제1커패시터(C1), 및 제2커패시터(C2)를 포함할 수 있다.
구동전압라인(VDL)은 제1방향 (-y 방향)을 따라 연장될 수 있다. 구동전압라인(VDL)은 표시영역(DA)에서 제1비표시영역(NDA1, 도 4)으로 일체로 연장될 수 있다. 또는, 표시영역(DA)에 배치된 구동전압라인(VDL)의 일부는 제1비표시영역(NDA1)에 배치된 구동전압라인(VDL)의 일부와 제1연결부재(NM1)를 통해 연결될 수 있다. 제1연결부재(NM1)는 제1콘택홀(CT1)을 통해 구동전압라인(VDL)의 일부와 전기적으로 연결될 수 있다.
데이터라인(DL)은 제1방향(예를 들어, -y 방향)을 따라 연장될 수 있다. 데이터라인(DL)은 표시영역(DA)에서 제1비표시영역(NDA1)으로 일체로 연장될 수 있다. 또는, 표시영역(DA)에 배치된 데이터라인(DL)의 일부는 제1비표시영역(NDA1)에 배치된 데이터라인(DL)의 일부와 제2연결부재(NM2)를 통해 연결될 수 있다. 제2연결부재(NM2)는 제2콘택홀(CT2)을 통해 데이터라인(DL)의 일부와 전기적으로 연결될 수 있다. 또한, 데이터라인(DL)의 일부는 제3콘택홀(CT3)을 통해 제1팬아웃배선(FWL1)과 전기적으로 연결될 수 있다. 제1팬아웃배선(FWL1)은 데이터 신호라인일 수 있다.
제1회로(EC, 도 5b)는 데이터라인(DL)의 일부 및 구동전압라인(VDL)의 일부 사이에 배치될 수 있다. 예컨대, 제1회로(EC)에 포함된 박막트랜지스터(TFT), 제1커패시터(C1), 및 제2커패시터(C2)를 중심으로 일측(예, 좌측)에는 구동전압라인(VDL)이 배치되고, 타측(예, 우측)에는 데이터라인(DL)이 배치될 수 있다. 도 6a 및 도 6b에서는 하나의 데이터라인(DL) 및 하나의 제1회로(EC)를 도시하였으나, 다른 실시예에서 표시 장치(1)는 복수의 데이터라인(DL)들 및 이들에 각각 연결되는 제1회로(EC)들을 포함할 수 있다.
제1회로(EC)는 박막트랜지스터(TFT)를 포함할 수 있다. 박막트랜지스터(TFT)는 반도체층(Act) 및 게이트 전극(G)을 포함할 수 있다. 반도체층(Act)의 일측은 데이터라인(DL)에 전기적으로 연결될 수 있고, 타측은 구동전압라인(VDL)에 전기적으로 연결될 수 있다.
반도체층(Act)은 제1저저항영역(A1) 및 제2저저항영역(A2)을 포함할 수 있으며, 제1저저항영역(A1) 및 제2저저항영역(A2) 사이에는 채널영역(CH)이 구비될 수 있다. 제1저저항영역(A1) 및 제2저저항영역(A2)은 채널영역(CH) 보다 저항이 작은 영역으로서, 불순물의 도핑 공정 또는 도체화 공정을 통해 형성될 수 있다. 제1저저항영역(A1) 및 제2저저항영역(A2) 중 어느 하나는 소스영역에 해당하고 다른 하나는 드레인영역에 해당할 수 있다. 게이트 전극(G)은 채널영역(CH)과 중첩할 수 있다.
반도체층(Act)은 다양한 형상으로 굴곡진 형상을 가질 수 있다. 일 실시예에서, 반도체층(Act)은 도 6b에 도시된 바와 같이, -x 방향으로 연장되는 제1영역(S1), 제1영역(S1)의 일단에서 굴곡되어 방향을 전환하는 제1굴곡부(RV1), 일단이 제1굴곡부(RV1)에 연결되고 +x 방향으로 연장되는 제2영역(S2), 제2영역(S2)의 일단에서 굴곡되어 방향을 전환하는 제2굴곡부(RV2), 일단이 제2굴곡부(RV2)에 연결되고 -x 방향으로 연장되는 제3영역(S3)을 포함할 수 있다. 예컨대, 반도체층(Act)은 평면상 "ㄹ" 형상을 가질 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 채널영역(CH)은 평면상 "오메가" 형상을 가질 수 있다. 이와 같이, 반도체층(Act)이 평면상 굴곡진 형상을 갖는 경우, 좁은 공간 내에 채널영역(CH)의 길이를 길게 형성할 수 있다. 채널영역(CH)의 길이를 길게 형성하면 전류 경로를 최대한으로 구현할 수 있어, 누설전류를 감소시킬 수 있다.
반도체층(Act)의 제1저저항영역(A1) 및 제2저저항영역(A2) 중 어느 하나는 데이터라인(DL)에 전기적 연결되고, 다른 하나는 구동전압라인(VDL)에 전기적 연결될 수 있다. 예컨대, 제1저저항영역(A1)은 제4콘택홀(CT4)을 통해 데이터라인(DL)에 연결될 수 있다. 제2저저항영역(A2)은 제5콘택홀(CT5)을 통해 구동전압라인(VDL)에 연결될 수 있다.
도 6c를 참조하면, 데이터라인(DL)은 평면상에서 제4콘택홀(CT4)과 전체적으로 중첩하지 않을 수 있다. 즉, 데이터라인(DL)은 평면상에서 제4콘택홀(CT4)의 일부와 중첩할 수 있다. 평면상에서 제4콘택홀(CT4)을 통해 데이터라인(DL)과 직접 접촉하는 제1저저항영역(A1)의 일부는 데이터라인(DL)에 중첩되지 않은 테일 영역(AT)과 연결되며, 상기 테일 영역(AT)은 화살표로 표시된 경로를 통해 도체화된 반도체층(Act)의 다른 일부분(S)과 연결될 수 있다. 유사하게, 구동전압라인(VDL)은 평면상에서 제5콘택홀(CT5)과 전체적으로 중첩하지 않을 수 있다. 즉, 구동전압라인(VDL)은 평면상에서 제5콘택홀(CT5)의 일부와 중첩할 수 있다. 구동전압라인(VDL)과 제2저저항영역(A2)의 연결 구조는 앞서 설명한 데이터라인(DL)과 제1저저항영역(A1)의 연결 구조와 실질적 동일할 수 있다.
제1커패시터(C1)는 제1하부전극(101) 및 제1하부전극(101)에 중첩하는 제1상부전극(201)을 포함할 수 있고, 제2커패시터(C2)는 제2하부전극(102), 및 제2하부전극(102)에 중첩하는 제2상부전극(202)을 포함할 수 있다.
제1하부전극(101) 및 제2하부전극(102)은 평면상 서로 이격될 수 있다. 제1커패시터(C1)의 제1하부전극(101)은 제6콘택홀(CT6)을 통해 데이터라인(DL)과 연결될 수 있다. 제2커패시터(C2)의 제2하부전극(102)은 제7콘택홀(CT7)을 통해 구동전압라인(VDL)과 연결될 수 있다.
제1커패시터(C1) 및 제2커패시터(C2)는 평면상에서 박막트랜지스터(TFT)와 중첩하지 않고 별도 위치에 배치될 수 있다. 제1하부전극(101) 및 제2하부전극(102)은 반도체층(Act)과 중첩하지 않고 반도체층(Act), 예컨대 채널영역(CH)으로부터 이격될 수 있다. 본 발명의 실시예에 따르면, 제1커패시터(C1) 및 제2커패시터(C2)가 박막트랜지스터(TFT)의 반도체층(Act)과 중첩하지 않도록 형성되므로, 커패시터를 구성하는 전극이 반도체층(Act)에 중첩되어 박막트랜지스터(TFT)에 의도하지 않은 백 채널(Back channel)이 형성되는 것을 회피할 수 있다. 즉, 박막트랜지스터(TFT)에 백 채널이 형성되어 누설 전류 등의 이슈가 발생하는 것을 방지할 수 있다.
게이트 전극(G)은 제1커패시터(C1)의 제1상부전극(201) 및 제2커패시터(C2)의 제2상부전극(202)과 일체로 형성될 수 있다. 제1상부전극(201) 및 제2상부전극(202) 각각은 게이트 전극(G)에서 제1하부전극(101) 및 제2하부전극(102)을 향해 일 방향으로 돌출된 형상을 가질 수 있다. 예컨대, 도 6에 도시된 바와 같이, 제1상부전극(201) 및 제2상부전극(202) 각각은 게이트 전극(G)에서 제2방향(예컨대, -y방향)으로 돌출된 형상을 가질 수 있다.
다르게 말하면, 게이트 전극(G), 제1상부전극(201) 및 제2상부전극(202) 각각은 하나의 도전체(CD)의 일부일 수 있다. 도전체(CD)는 평면상 구동전압라인(VDL) 및 데이터라인(DL)의 사이에 배치될 수 있고, 구동전압라인(VDL) 및 데이터라인(DL)과 이격되어 배치될 수 있다. 도전체(CD)는 반도체층(Act)의 일부, 제1하부전극(101)의 적어도 일부, 및 제2하부전극(102)의 적어도 일부에 중첩할 수 있다. 일 실시예에서, 도전체(CD)는 평면상 "ㄷ" 형상을 가질 수 있다.
일 실시예에서, 제1커패시터(C1) 및 제2커패시터(C2)의 커패시턴스(Capacitance)는 동일할 수 있다.
도 7은 도 6b의 A-A'에 따른 단면도이다.
도 7을 참조하면, 제1회로(EC)는 기판(100) 상에 배치되는 박막트랜지스터(TFT)를 포함할 수 있다. 박막트랜지스터(TFT)는 반도체층(Act) 및 반도체층(Act)과 적어도 일부 중첩하는 게이트 전극(G)를 포함할 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(100)으로부터의 불순물이 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
반도체층(Act)은 버퍼층(111) 상에 배치될 수 있다. 일 실시예에서, 반도체층(Act)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 넓은 밴드갭, 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
반도체층(Act) 상에는 게이트 절연층(113)이 배치될 수 있다. 게이트 절연층(113)은 반도체층(Act)에 중첩하는 복수의 홀(H')들을 포함할 수 있다. 복수의 홀(H')에 의해 노출된 반도체층(Act)의 일부 영역은 플라즈마 처리 등에 의해 도체화될 수 있으며, 반도체층(Act)은 도체화된 제1저저항영역(A1) 및 제2저저항영역(A2)을 포함할 수 있다.
반도체층(Act)의 도체화된 제1저저항영역(A1) 및 제2저저항영역(A2)에는 복수의 개구부(OP1, OP2)들이 형성될 수 있다. 복수의 개구부(OP1, OP2)들은 각각 채널영역(CH)을 사이에 두고 양측에 배치될 수 있다. 어느 하나의 개구부(OP1, 이하 제1개구부라 함)는 채널영역(CH)과 데이터라인(DL) 사이에 배치될 수 있고, 다른 하나의 개구부(OP2, 이하 제2개구부라 함)는 채널영역(CH)과 구동전압라인(VDL) 사이에 배치될 수 있다.
게이트 절연층(113)은 패터닝된 것일 수 있다. 도 7에 도시된 바와 같이, 게이트 절연층(113)은 서로 이격된 제1절연패턴(113a), 제2절연패턴(113b), 및 제3절연패턴(113c)을 포함할 수 있다. 제2절연패턴(113b)은 채널영역(CH)과 중첩하고, 제1절연패턴(113a)은 제1저저항영역(A1)의 일부와 중첩하고, 제3절연패턴(113c)은 제2저저항영역(A2)의 일부와 중첩할 수 있다. 제1절연패턴(113a)과 제3절연패턴(113c)은 반도체층(Act)의 끝단을 각각 덮을 수 있다.
반도체층(Act)에서, 제1 내지 제3절연패턴(113a, 113b, 113c)과 중첩된 부분은 플라즈마 처리에 노출되지 않아 도체화되지 않으므로, 플라즈마 처리에 노출된 영역과 다른 성질을 가질 수 있다.
데이터라인(DL)의 바로 아래 있는 반도체층(Act)의 일부분은 제1저저항영역(A1) 및 제2저저항영역(A2) 중 하나에 해당하는 캐리어 농도를 갖는 제1부분(미도시), 및 제1부분과 캐리어 농도가 다른 제2부분(미도시)을 포함할 수 있다. 예컨대, 제2부분은 제1절연패턴(113a)에 의해 덮힌 부분일 수 있다. 제2부분은 제1부분보다 캐리어 농도가 적을 수 있다. 제2부분의 물질은 채널영역(CH)의 물질과 동일할 수 있다. 바꾸어 말하면, 제2부분은 채널영역(CH)과 같이, 도체화되지 않은 부분일 수 있다. 데이터라인(DL)에 중첩되지 않고 제1개구부(OP1)와 인접한 도체화된 테일 영역(AT)은 도체화된 반도체층(Act)의 다른 일부분과 연결될 수 있다.
유사하게, 구동전압라인(VDL)의 바로 아래 있는 반도체층(Act)의 일부분은 제1저저항영역(A1) 및 제2저저항영역(A2) 중 하나에 해당하는 캐리어 농도를 갖는 제3부분(미도시), 및 제3부분과 캐리어 농도가 다른 제4부분(미도시)을 포함할 수 있다. 예컨대, 제3부분은 제3절연패턴(113c)에 의해 덮힌 부분일 수 있다. 제4부분은 제3부분 보다 캐리어 농도가 적을 수 있다. 제4부분의 물질은 채널영역(CH)의 물질과 동일할 수 있다. 바꾸어 말하면, 제4부분은 채널영역(CH)과 같이, 도체화되지 않은 부분일 수 있다. 데이터라인(DL)에 중첩되지 않고 제2개구부(OP2)와 인접한 도체화된 테일 영역(AT)은 도체화된 반도체층(Act)의 다른 일부분과 연결될 수 있다.
구동전압라인(VDL), 데이터라인(DL), 및 게이트 전극(G)은 동일한 층 상에 배치될 수 있다. 예컨대, 구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)은 게이트 절연층(113) 상에 배치될 수 있다. 구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)은 동일한 물질을 포함할 수 있으며 동일 공정에서 형성될 수 있다.
데이터라인(DL)은 게이트 절연층(113)의 제4콘택홀(CT4)과 일부 중첩할 수 있다. 데이터라인(DL)은 제4콘택홀(CT4)을 통해 제1저저항영역(A1)의 일부와 중첩할 수 있다. 구동전압라인(VDL)은 게이트 절연층(113)의 제5콘택홀(CT5)과 일부 중첩할 수 있다. 구동전압라인(VDL)은 제5콘택홀(CT5)을 통해 제2저저항영역(A2)의 일부와 중첩할 수 있다.
구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)을 덮도록 층간절연층(115)이 배치될 수 있다. 층간절연층(115)은 실리콘나이트라이드, 실리콘옥사이드, 및/또는 실리콘옥시나이트라이드와 같은 무기절연물을 포함하거나 유기절연물을 포함할 수 있다.
층간절연층(115) 상에는 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 유기절연물은 예컨대, Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
도 8a, 도 8b, 도 8c, 도 8d, 및 도 8e는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 순차적으로 나타낸 단면도들이다.
도 8a를 참조하면, 먼저 기판(100) 상에 버퍼층(111)을 형성할 수 있다. 버퍼층(111)은 예컨대, 화학기상증착법(Chemical Vapor Deposition, CVD), 스퍼터링(sputtering) 등의 증착 방법으로 형성될 수 있다.
버퍼층(111) 상에는 반도체층(Act)이 배치될 수 있다. 반도체층(Act)은 예비 반도체층(미도시)을 패터닝하여 형성할 수 있다. 일 실시예에서, 반도체층(Act)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 등을 포함할 수 있다. 도 8a는 산화물 반도체로 구비된 반도체층(Act)을 도시하고 있으나, 일부 실시예에서 예비 반도체층은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 이하에서는 일 실시예로, 반도체층(Act)이 산화물 반도체인 것으로 설명한다. 예비 반도체층은 예컨대, 화학기상증착법(CVD)으로 증착될 수 있다.
반도체층(Act) 상에는 게이트 절연층(113)을 형성할 수 있다. 게이트 절연층(113)은 예컨대, 화학기상증착법(CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있다.
도 8b를 참조하면, 게이트 절연층(113)은 반도체층(Act)에 중첩하는 홀(H')들을 포함할 수 있다. 복수의 홀(H')에 의해 반도체층(Act)의 일부 영역은 적어도 일부 노출될 수 있다. 복수의 홀(H')에 의해 노출된 반도체층(Act)의 일부 영역은 플라즈마 처리 등에 의해 도체화될 수 있으며, 도 8b에 도시된 바와 같이 반도체층(Act)은 도체화된 제1저저항영역(A1) 및 제2저저항영역(A2)을 포함할 수 있다. 상기 홀(H')들은 제1저저항영역(A1)과 중첩하는 제4콘택홀(CT4) 및 제2저저항영역(A2)과 중첩하는 제5콘택홀(CT5)에 해당할 수 있다.
예컨대, 플라즈마 처리는 플라즈마 상태에 놓인 높은 에너지를 가진 입자가 재료의 표면에 충돌함으로써, 재료의 표면을 화학적이나 물질적으로 개질하는 것이다. 일 실시예로서, 플라즈마 처리시 수소 기체, 아르곤 기체, 헬륨 기체, 크세논 기체, 질소 기체, 산화질소 기체, 산소 기체 및 이들의 혼합 기체를 포함하는 그룹에서 선택된 적어도 하나의 기체를 사용할 수 있다.
산화물 반도체를 플라즈마 처리하면, 산화물 반도체가 환원되므로 산화물 반도체에 포함된 산소 결함이 유도되어 산소 베이컨시(vacancy)가 상승한다. 산소 베이컨시가 상승된 산화물 반도체는 캐리어의 농도가 증가하게 되고, 결국 반도체 특성 중 전기를 통하게 되는 임계 전압인 문턱 전압의 농도가 음의 방향으로 이동한다. 이는, 산화물 반도체가 도체화 되어 전기를 잘 통하게 되는 것을 의미한다.
도 8c를 참조하면, 게이트 절연층(113) 상에 구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)을 형성할 수 있다. 먼저, 게이트 절연층(113) 상에 구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)은 예비 전극층(미도시)을 형성하고 그 위에 제1 내지 제3포토레지스트(PR1, PR2, PR3)를 이용하여 예비 전극층을 패터닝함으로써 형성할 수 있다. 예비 전극층은 화학기상증착법(CVD), 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있다.
예비 전극층은 단일의 도전층 또는 복수의 도전층을 포함할 수 있다. 일 실시예로, 예비 전극층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함하는 도전 물질을 포함할 수 있다. 또한, 일 실시예에서, 예비 전극층은 투명 전도성 물질을 포함할 수 있다. 투명 전도성 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 일 실시예에서, 예비 전극층은 예컨대, Ti/Al/Ti일 수 있다.
앞서 설명한 바와 같이, 구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)은 전술한 예비 전극층 상에 포토레지스트패턴을 형성하고 이를 이용하여 패터닝할 수 있다. 포토레지스트패턴은 포토레지스트층을 도포하고 노광 및 현상 공정을 통하여 형성될 수 있다.
포토레지스트패턴은 데이터라인(DL)이 형성될 부분에 대응하는 제1포토레지스트(PR1), 게이트 전극(G)이 형성될 부분에 대응하는 제2포토레지스트(PR2), 및 구동전압라인(VDL)이 형성될 부분에 대응하는 제3포토레지스트(PR3)를 포함할 수 있다.
일 실시예예서, 제1포토레지스트(PR1), 제2포토레지스트(PR2), 및 제3포토레지스트(PR3)는 노광할 때 풀톤(Full tone) 마스크를 이용할 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제1포토레지스트(PR1), 제2포토레지스트(PR2), 및 제3포토레지스트(PR3) 중 적어도 하나는 사방 측면의 가장자리 부분을 하프톤(Half tone) 마스크 또는 슬릿(Slit)을 적용하여 형성할 수도 있다.
제1 내지 제3포토레지스트(PR1, PR2, PR3)를 형성한 후, 전술한 예비 전극층 중에서 제1 내지 제3포토레지스트(PR1, PR2, PR3)로 보호되지 않는 부분을 식각하여 게이트 전극(G), 구동전압라인(VDL), 및 데이터라인(DL)을 형성할 수 있다. 식각은 습식 식각일 수 있다. 식각은 식각액을 달리하여 2회 이상 진행되거나, 동일한 식각액을 이용하여 1회만 진행할 수도 있다.
상기 식각(예, 습식 식각) 공정시, 반도체층(Act)의 도체화된 영역의 일부가 함께 식각되어 반도체층(Act)에는 복수의 개구부(OP1, OP2)들이 형성될 수 있다. 복수의 개구부(OP1, OP2)들은 각각 채널영역(CH)을 사이에 두고 양측에 배치될 수 있다. 제1개구부(OP1)는 채널영역(CH)과 데이터라인(DL) 사이에 형성될 수 있고, 제2개구부(OP2)는 채널영역(CH)과 구동전압라인(VDL) 사이에 형성될 수 있다. 복수의 개구부(OP1, OP2)들은 반도체층(Act)의 상면과 하면을 관통하도록 형성된 것으로, 복수의 개구부(OP1, OP2)들에 의해 버퍼층(111)이 일부 노출될 수 있다. 식각되지 않은 도체화된 영역의 일부는 구동전압라인(VDL) 및 데이터라인(DL)에 중첩될 수 있다. 구동전압라인(VLD) 및 데이터라인(DL)에 중첩되지 않은 테일 영역(AT)은 후속 공정에서 도체화되는 반도체층(Act) 일부와 연결될 수 있다.
도 8d 및 도 8e를 참조하면, 제1 내지 제3포토레지스트(PR1, PR2, PR3)를 제거하지 않은 상태에서, 게이트 절연층(113)의 일부를 식각할 수 있다. 이후, 제1 내지 제3포토레지스트(PR1, PR2, PR3)를 제거(예컨대 스트립(strip))하고, 도 7에 도시된 바와 같은 박막트랜지스터(TFT)를 형성할 수 있다. 그 상부에는 층간절연층(115, 도 7), 및 평탄화층(117, 도 7)을 순차로 증착할 수 있다.
제1 내지 제3포토레지스트(PR1, PR2, PR3)를 이용한 게이트 절연층(113)의 일부 식각은, 건식 식각일 수 있다. 게이트 절연층(113)의 일부를 식각하여 제1절연패턴(113a), 제2절연패턴(113b), 및 제3절연패턴(113c)을 형성할 수 있다. 제1절연패턴(113a)은 데이터라인(DL)에 중첩할 수 있고, 제2절연패턴(113b)은 게이트 전극(G)에 중첩할 수 있고, 제3절연패턴(113c)은 구동전압라인(VDL)에 중첩할 수 있다. 제1절연패턴(113a), 제2절연패턴(113b), 및 제3절연패턴(113c)은 공간적으로/물리적으로 서로 분리될 수 있다.
제1절연패턴(113a), 제2절연패턴(113b), 및 제3절연패턴(113c)을 형성하는 공정시, 플라즈마 처리가 진행될 수 있다. 일 실시예로, 제1절연패턴(113a), 제2절연패턴(113b), 및 제3절연패턴(113c)은 플라즈마를 이용한 식각 공정에 의해 패터닝될 수 있으며, 이때 제1절연패턴(113a), 제2절연패턴(113b), 및 제3절연패턴(113c)으로 커버되지 않고 노출된 반도체층(Act)의 일부는 플라즈마 처리에 의해 도체화될 수 있다.
이와 같이, 본 발명의 실시예인 표시 장치는 구동전압라인(VDL), 데이터라인(DL)을 게이트 전극(G)과 동일한 층에 배치하여 비교적 간단한 적층 구조를 가지므로, 적은 수의 마스크를 가지고 제조할 수 있다.
도 9는 도 6b의 B-B'에 따른 단면도이다.
도 9를 참조하면, 제1회로(EC)는 기판(100) 상에 배치되는 제1커패시터(C1) 및 제2커패시터(C2)를 포함할 수 있다. 제1커패시터(C1)는 제1하부전극(101) 및 제1상부전극(201)을 포함하고, 제2커패시터(C2)는 제2하부전극(102) 및 제2상부전극(202)를 포함할 수 있다.
기판(100)은 상에 제1하부전극(101) 및 제2하부전극(102)이 배치될 수 있다. 제1하부전극(101) 및 제2하부전극(102)은 기판(100)의 바로 위에 배치되며 기판(100)과 직접 접촉할 수 있다. 또는, 제1하부전극(101) 및 제2하부전극(102)과 기판(100) 사이에는 절연층이 배치될 수 있다. 제1하부전극(101) 및 제2하부전극(102)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
일 실시예에서, 제1하부전극(101) 및 제2하부전극(102)은 제1연결전극(NM1, 도 6a), 제2연결전극(NM2, 도 6a), 및 제1팬아웃배선(FWL1, 도 6a)은 과 동일한 층 상에 배치될 수 있으며, 동일한 물질을 포함할 수 있다.
버퍼층(111)은 서로 이격되어 배치된 제1하부전극(101) 및 제2하부전극(102) 상에 배치될 수 있으며, 버퍼층(111) 상에는 게이트 절연층(113)이 배치될 수 있다.
게이트 절연층(113) 상에는 제1커패시터(C1)의 제1상부전극(201) 및 제2커패시터(C2)의 제2상부전극(202)이 배치될 수 있다. 제1상부전극(201) 및 제2상부전극(202) 각각은 버퍼층(111) 및 게이트 절연층(113)을 사이에 두고 제1하부전극(101) 및 제2하부전극(102)과 중첩할 수 있다.
제1상부전극(201) 및 제2상부전극(202)은 도 7을 참조하여 설명한 게이트 전극(G)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제1상부전극(201) 및 제2상부전극(202)은 도 8c를 참조하여 설명한 게이트 전극(G)의 제조방법과 동일한 방법으로 형성될 수 있다.
제1상부전극(201) 및 제2상부전극(202)을 덮도록 층간절연층(115)이 배치될 수 있다. 층간절연층(115)의 상부에는 평탄화층(117)이 배치될 수 있다.
도 10은 도 6a의 X 부분을 본 발명의 다른 실시예에 따라 확대한 확대도이다.
도 10을 참조하면, 제1회로(EC)는 박막트랜지스터(TFT), 제1커패시터(C1'), 및 제2커패시터(C2')를 포함할 수 있다. 제1회로(EC)는 구동전압라인(VDL) 및 데이터라인(DL)에 연결될 수 있다.
박막트랜지스터(TFT)는 반도체층(Act) 및 게이트 전극(G)을 포함할 수 있다.
일 실시예에서, 반도체층(Act)의 제1저저항영역(A1)은 제4콘택홀(CT4)을 통해 데이터라인(DL)에 연결될 수 있다. 제2저저항영역(A2)은 제5콘택홀(CT5)을 통해 구동전압라인(VDL)에 연결될 수 있다. 데이터라인(DL)은 평면상에서 제4콘택홀(CT4)과 전체적으로 중첩할 수 있다. 또한, 구동전압라인(VDL)은 평면상에서 제5콘택홀(CT5)과 전체적으로 중첩할 수 있다.
제1커패시터(C1')는 제1하부전극(B1) 및 제1하부전극(B1)에 중첩하는 제1상부전극(201)을 포함할 수 있고, 제2커패시터(C2')는 제2하부전극(B2), 및 제2하부전극(102)에 중첩하는 제2상부전극(202)을 포함할 수 있다.
제1커패시터(C1') 및 제2커패시터(C2')는 평면상에서 박막트랜지스터(TFT)와 중첩하지 않고 별도 위치에 배치될 수 있다. 제1하부전극(B1) 및 제2하부전극(B2)은 반도체층(Act)과 동일한 층 상에 배치될 수 있고, 반도체층(Act)과 이격되어 배치될 수 있다. 제1하부전극(B1) 및 제2하부전극(B2)은 제1저저항영역(A1) 및 제2저저항영역(A2)과 같이, 도체화된 영역일 수 있다.
도 11은 도 10의 A-A'에 따른 단면도이다.
도 11을 참조하면, 제1회로(EC)는 기판(100) 상에 배치되는 박막트랜지스터(TFT)를 포함할 수 있다. 박막트랜지스터(TFT)는 반도체층(Act) 및 반도체층(Act)과 적어도 일부 중첩하는 게이트 전극(G)를 포함할 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 반도체층(Act)은 버퍼층(111) 상에 배치될 수 있다. 반도체층(Act)은 산화물 반도체를 포함할 수 있다. 반도체층(Act) 상에는 게이트 절연층(113)이 배치될 수 있다.
반도체층(Act)은 채널영역(CH) 및 채널영역(CH)의 양측에 도체화된 제1저저항영역(A1) 및 제2저저항영역(A2)을 포함할 수 있다. 도 11에 도시되지 않았으나, 일부 실시예에서, 제1저저항영역(A1) 및 제2저저항영역(A2)은 복수의 개구부들이 형성될 수 있다. 복수의 개구부들은 각각 채널영역(CH)을 사이에 두고 양측에 배치될 수 있다. 개구부들 중 어느 하나는 채널영역(CH)과 데이터라인(DL) 사이에 위치할 수 있고, 다른 하나는 채널영역(CH)과 구동전압라인(VDL) 사이에 위치할 수 있다.
게이트 절연층(113)은 반도체층(Act)의 제1저저항영역(A1)에 중첩하는 제4콘택홀(CT4)을 포함할 수 있다. 또한, 게이트 절연층(113)은 제2저저항영역(A2)에 중첩하는 제5콘택홀(CT5)을 포함할 수 있다.
게이트 절연층(113)은 패터닝된 것일 수 있다. 도 11에 도시된 바와 같이, 게이트 절연층(113)은 서로 이격된 제1절연패턴(113a'), 제2절연패턴(113b'), 및 제3절연패턴(113c')을 포함할 수 있다. 제2절연패턴(113b')은 채널영역(CH)과 중첩하고, 제1절연패턴(113a')은 제1저저항영역(A1)의 일부와 중첩하고, 제3절연패턴(113c')은 제2저저항영역(A2)의 일부와 중첩할 수 있다. 제1절연패턴(113a')과 제3절연패턴(113c')은 반도체층(Act)의 끝단을 각각 덮을 수 있다. 다른 실시예에서, 게이트 절연층(113)은 패터닝된 복수의 패턴들로 구비되지 않고 연속적으로 연장되어 형성될 수 있다. 예컨대, 게이트 절연층(113)은 제4콘택홀(CT4) 및 제5콘택홀(CT5) 사이에서 연속적으로 연장될 수 있다.
구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)은 게이트 절연층(113) 상에 배치될 수 있다. 데이터라인(DL)은 게이트 절연층(113)의 제4콘택홀(CT4)을 통해 제1저저항영역(A1)에 전기적 연결될 수 있다. 구동전압라인(VDL)은 게이트 절연층(113)의 제5콘택홀(CT5)을 통해 제2저저항영역(A2)에 전기적 연결될 수 있다.
구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)을 덮도록 층간절연층(115)이 배치될 수 있다. 층간절연층(115) 상부에는 평탄화층(117)이 배치될 수 있다.
도 12a, 도 12b, 및 도 12c는 도 10에 따른 표시 장치의 제조방법을 순차적으로 나타낸 단면도로, C-C'에 따른 단면을 나타낸 것이다.
도 12a를 참조하면, 버퍼층(111) 상에 예비 반도체층(미도시)이 형성될 수 있다. 예비 반도체층 상에는 제4포토레지스트(PR4)가 형성될 수 있다. 제4포토레지스트(PR4)는 포토레지스트층을 도포하고 노광 및 현상 공정을 통해 형성될 수 있다. 포토레지스트층을 노광할 때 하프톤(Half tone) 마스크 또는 슬릿(slit) 마스크가 이용될 수 있다.
제4포토레지스트(PR4)는 예비 반도체층 중 반도체층(Act)이 될 영역과 중첩될 수 있다. 제4포토레지스트(PR4)는 채널포토레지스트영역(CPR) 및 채널포토레지스트영역(CPR)의 양측에 제1 및 제2사이드포토레지스트영역(SPR1, SPR2)을 포함할 수 있다. 채널포토레지스트영역(CPR)은 예비 반도체층 중 반도체층(Act)의 채널영역(CH)이 될 영역과 중첩할 수 있다. 제1사이드포토레지스트영역(SPR1)은 반도체층(Act)의 제1저저항영역(A1)이 될 제1영역과 중첩할 수 있다. 제2사이드포토레지스트영역(SPR2)은 반도체층(Act)의 제2저저항영역(A2)이 될 제2영역과 중첩할 수 있다. 여기서, 제1영역 및 제2영역을 더한 영역은 반도체층(Act)에서 채널영역(CH)을 제외한 모든 영역을 의미할 수 있다. 제2사이드포토레지스트영역(SPR2)은 제1사이드포토레지스트영역(SPR1)과 유사하므로 제1사이드포토레지스트영역(SPR1)을 중심으로 상세히 설명하기로 한다.
제1사이드포토레지스트영역(SPR1)은 제1두께(t1)를 가질 수 있으며 채널포토레지스트영역(CPR)은 제2두께(t2)를 가질 수 있다. 제1두께(t1)는 제1사이드포토레지스트영역(SPR1)에서 제4포토레지스트(PR4)의 하면으로부터 상기 제4포토레지스트(PR)의 하면과 반대되는 제4포토레지스트(PR4)의 상면까지의 최대 거리일 수 있다. 제2두께(t2)는 채널포토레지스트영역(CPR)에서 제4포토레지스트(PR4)의 하면 및 제4포토레지스트(PR4)의 상면까지의 최대 거리일 수 있다. 제2두께(t2)는 제1두께(t1)보다 클 수 있다.
예비 반도체층은 식각될 수 있다. 일 실시예에서, 식각은 습식 식각일 수 있다. 제4포토레지스트(PR4)와 중첩하는 예비 반도체층은 식각되지 않고 반도체층(Act)이 될 수 있다. 일부 실시예에서, 예비 반도체층은 오버에칭될 수 있다. 이 경우, 제4포토레지스트(PR4)의 가장자리와 중첩하는 예비 반도체층은 적어도 일부 제거될 수 있다.
도 12b를 참조하면, 제4포토레지스트(PR4)는 식각될 수 있다. 일 실시예에서, 식각은 건식 식각일 수 있다. 예컨대, 제4포토레지스트(PR4)는 애싱(ashing)될 수 있다. 식각에 의해 제4포토레지스트(PR4)의 두께가 감소될 수 있다. 도 12a에 도시된 제4포토레지스트(PR4)의 제1 및 제2사이드포토레지스트영역(SPR1, SPR2)은 채널포토레지스트영역(CPR)보다 두께가 작으므로 제거될 수 있다. 바꾸어 말하면, 도 12a에 도시된 제4포토레지스트(PR4)의 채널포토레지스트영역(CPR)만이 도 12b에 도시된 바와 같이 잔존할 수 있다. 식각 된 제4포토레지스트(PR4)를 변형된 제4포토레지스트(PR4')라 한다.
제4포토레지스트(PR4')가 식각될 때, 제거된 제1 및 제2사이드포토레지스트영역(SPR1, SPR2)에 대응하는 반도체층(Act)의 일부가 노출될 수 있다. 식각될 때, 노출된 반도체층(Act)은 불순물 첨가 등에 의해 도체화될 수 있으며, 반도체층(Act)은 도체화된 제1저저항영역(A1) 및 제2저저항영역(A2)을 포함할 수 있다. 제1저저항영역(A1) 및 제2저저항영역(A2)은 채널영역(CH)보다 낮은 저항을 가질 수 있다.
이와 같이, 제1저저항영역(A1) 및 제2저저항영역(A2)은 전부 반도체층(Act)이 형성될 때 도핑될 수 있으므로, 후속 공정과 관계 없이 도체화되어 낮은 저항을 가질 수 있다. 이후 변형된 제4포토레지스트(PR4')는 스트립(strip)될 수 있다.
도 12c를 참조하면, 반도체층(Act) 상에 게이트 절연층(113)이 형성될 수 있다. 게이트 절연층(113)은 반도체층(Act)의 끝단을 덮도록 형성될 수 있다. 게이트 절연층(113) 상에 제4콘택홀(CT4) 및 제5콘택홀(CT5)을 형성할 수 있다. 제4콘택홀(CT4)에 중첩하는 제1저저항영역(A1)의 일부 및 제5콘택홀(CT5)에 중첩하는 제2저저항영역(A2)의 일부는 제4콘택홀(CT4) 및 제5콘택홀(CT5)이 형성될 때 추가적으로 도핑될 수 있다.
게이트 절연층(113) 상에 구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)을 형성할 수 있다. 구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)은 도 8c를 참조하여 설명한 바와 같이, 예비 전극층(미도시)을 형성하고 그 위에 포토레지스트패턴을 이용하여 예비 전극층을 패터닝함으로써 형성할 수 있다.
구동전압라인(VDL), 데이터라인(DL) 및 게이트 전극(G)을 형성하는 포토레지스트패턴을 제거하지 않은 상태에서, 게이트 절연층(113)의 일부를 식각하여 패터닝하여 제1절연패턴(113a'), 제2절연패턴(113b') 및 제3절연패턴(113c')를 형성할 수 있다. 제1절연패턴(113a')은 데이터라인(DL)에 중첩할 수 있고, 제2절연패턴(113b')은 게이트 전극(G)에 중첩할 수 있고, 제3절연패턴(113c')은 구동전압라인(VDL)에 중첩할 수 있다. 제1절연패턴(113a'), 제2절연패턴(113b'), 및 제3절연패턴(113c')은 공간적으로/물리적으로 서로 분리될 수 있다.
다만, 다른 실시예에서, 게이트 절연층(113)을 복수의 패턴들로 분리하는 공정은 생략될 수 있다. 다시 말하면, 상기 포토레지스트패턴을 제거하지 않은 상태에서 게이트 절연층(113)을 식각하는 공정이 생략될 수 있다. 게이트 절연층(113)을 복수의 패턴들로 분리하는 공정은 후속 공정에서 제1영역 및 제2영역을 제1저저항영역(A1) 및 제2저저항영역(A2)으로 도체화하기 위해 게이트 절연층(113)을 적어도 일부 제거하는 공정일 수 있다. 본 실시예에서는, 반도체층(Act)을 형성할 때 제1영역 및 제2영역이 전부 도핑되므로 게이트 절연층(113)을 복수의 패턴들로 분리하는 공정은 생략될 수 있다. 따라서, 제4콘택홀(CNT4) 및 제5콘택홀(CNT5)과 중첩하는 영역을 제외한 반도체층(Act)은 노출되지 않을 수 있다.
이후 상기 포토레지스트패턴은 스트립(Strip)될 수 있다. 이어서, 층간절연층(115) 및 평탄화층(117)이 순차로 형성될 수 있다.
도 13은 도 10의 D-D'에 따른 단면도이다.
도 13을 참조하면, 제1회로(EC)는 기판(100) 상에 배치되는 제1커패시터(C1) 및 제2커패시터(C2)를 포함할 수 있다. 제1커패시터(C1)는 제1하부전극(B1) 및 제1상부전극(201)을 포함하고, 제2커패시터(C2)는 제2하부전극(B2) 및 제2상부전극(202)를 포함할 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 제1하부전극(B1) 및 제2하부전극(B2)은 버퍼층(111) 상에 배치될 수 있다. 제1하부전극(B1) 및 제2하부전극(B2)은 반도체층(Act)과 동일한 층 상에 배치될 수 있다. 제1하부전극(B1) 및 제2하부전극(B2)은 반도체층(Act)의 채널영역(CH) 보다 높은 캐리어 농도를 가질 수 있다. 제1하부전극(B1) 및 제2하부전극(B2)은 제1저저항영역(A1) 및 제2저저항영역(A2)과 같이, 채널영역(CH) 보다 저항이 작은 영역으로, 불순물의 도핑 공정 또는 도체화 공정을 통해 형성될 수 있다.
서로 이격되어 배치된 제1하부전극(B1) 및 제2하부전극(B2) 상에는 게이트 절연층(113)이 배치될 수 있다. 게이트 절연층(113)은 패터닝된 것일 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 게이트 절연층(113)은 제1하부전극(B1) 및 제2하부전극(B2)을 전체적으로 커버하도록 연장된 것일 수 있다.
게이트 절연층(113) 상에는 제1커패시터(C1)의 제1상부전극(201) 및 제2커패시터(C2)의 제2상부전극(202)이 배치될 수 있다. 제1상부전극(201) 및 제2상부전극(202) 각각은 게이트 절연층(113)을 사이에 두고 제1하부전극(B1) 및 제2하부전극(B2)과 중첩할 수 있다. 제1상부전극(201) 및 제2상부전극(202)은 게이트 전극(G)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
제1상부전극(201) 및 제2상부전극(202)을 덮도록 층간절연층(115)이 배치될 수 있다. 층간절연층(115)의 상부에는 평탄화층(117)이 배치될 수 있다.
도 14a, 도 14b, 및 도 14c는 도 10에 따른 표시 장치의 제조방법을 순차적으로 나타낸 단면도로, D-D'에 따른 단면을 나타낸 것이다.
도 14a를 참조하면, 버퍼층(111) 상에 제1층(112)이 형성될 수 있다. 제1층(112)은 도 12a에 도시된 예비 반도체층(미도시)과 동일한 물질을 포함할 수 있다. 예비 반도체층 상에 제5 및 제6포토레지스트(PR5, PR6)가 형성될 수 있다. 제5 및 제6포토레지스트(PR5, PR6)는 포토레지스트층을 도포하고 노광 및 현상 공정을 통해 형성될 수 있다. 포토레지스트층을 노광할 때 하프톤(Half tone) 마스크 또는 슬릿(slit) 마스크가 이용될 수 있다.
제5 및 제6포토레지스트(PR5, PR6) 각각은 예비 반도체층 중 제1하부전극(B1), 및 제2하부전극(B2)이 될 영역과 중첩할 수 있다. 제5포토레지스트(PR5) 및 제6포토레지스트(PR6)는 각각 제3두께(t3) 및 제4두께(t4)를 가질 수 있다. 제3두께(t3)는 제5포토레지스트(PR5)의 하면으로부터 제5포토레지스트(PR5)의 상면까지의 최대 거리일 수 있다. 제4두께(t4)는 제6포토레지스트(PR6)의 하면으로부터 제6포토레지스트(PR6)의 상면까지의 최대 거리일 수 있다. 제3두께(t3) 및 제4두께(t4)는 도 12a를 참조하여 설명한 제4포토레지스트(PR4)의 제2두께(t2) 보다 작을 수 있다.
예비 반도체층은 식각될 수 있다. 식각은 습식 식각일 수 있다. 제5포토레지스트(PR5) 및 제6포토레지스트(PR6)에 중첩하지 않는 예비 반도체층은 제거될 수 있다.
도 14b를 참조하면, 제5 및 제6포토레지스트(PR5, PR6)은 식각될 수 있다. 식각은 건식 식각일 수 있다. 예컨대, 애싱 될 수 있다. 식각에 의해 제5 및 제6포토레지스트(PR5, PR6)는 제거될 수 있다.
제5 및 제6포토레지스트(PR5, PR6)이 제거될 때, 제5포토레지스트(PR5) 및 제6포토레지스트(PR6)에 중첩하는 예비 반도체층은 불순물 첨가 등에 의해 전부 도체화될 수 있다. 제5포토레지스트(PR5)에 중첩한 부분은 제1하부전극(B1)이 되며, 제6포토레지스트(PR6)에 중첩한 부분은 제2하부전극(B2)이 될 수 있다. 제1하부전극(B1) 및 제2하부전극(B2)은 도체화되어 낮은 저항을 가질 수 있다.
도 14c를 참조하면, 제1하부전극(B1) 및 제2하부전극(B2) 상에 게이트 절연층(113)이 형성될 수 있다. 게이트 절연층(113) 상에는 제1상부전극(201) 및 제2상부전극(202)이 형성될 수 있다. 제1상부전극(201) 및 제2상부전극(202)은 도 8c 또는 도 12c를 참조하여 설명한 게이트 전극(G)과 동일한 방법으로 형성될 수 있다.
제1상부전극(201) 및 제2상부전극(202)을 덮도록 층간절연층(115)이 배치될 수 있다. 층간절연층(115)의 상부에는 평탄화층(117)이 배치될 수 있다.
도 15는 는 도 6a의 X 부분을 본 발명의 또 다른 실시예에 따라 확대한 확대도이다. 도 15는 도 10의 변형예로서, 이하에서는 도 10과의 차이점을 중심으로 설명한다.
도 15를 참조하면, 반도체층(Act)의 제1저저항영역(A1)은 제4콘택홀(CT4)을 통해 데이터라인(DL)에 연결될 수 있다. 반도체층(Act)의 제2저저항영역(A2)은 제5콘택홀(CT5)을 통해 구동전압라인(VDL)에 연결될 수 있다.
데이터라인(DL)은 평면상에서 제4콘택홀(CT4)과 전체적으로 중첩하지 않을 수 있다. 즉, 데이터라인(DL)은 평면상에서 제4콘택홀(CT4)의 일부와 중첩할 수 있다. 유사하게, 구동전압라인(VDL)은 평면상에서 제5콘택홀(CT5)과 전체적으로 중첩하지 않을 수 있다. 즉, 구동전압라인(VDL)은 평면상에서 제5콘택홀(CT5)의 일부와 중첩할 수 있다. 데이터라인(DL) 및 구동전압라인(VDL)과 반도체층(Act)의 콘택홀을 통한 연결 구조는 앞서 도 6c를 참조하여 설명한 것과 같을 수 있다.
도 15의 E-E'에 따른 단면은 도 7과 동일한 구조를 가질 수 있다. 또한, 도 15의 F-F'에 따른 단면은 도 13과 동일한 구조를 가질 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
100: 기판
DA: 표시영역
NDA: 비표시영역
NDA1, NDA2: 제1 및 제2비표시영역
DL: 데이터라인
VDL: 구동전압라인
EC: 제1회로
Act: 반도체층
G: 게이트 전극
TFT: 박막트랜지스터
C1, C1': 제1커패시터
C2, C2': 제2커패시터
101, B1: 제1하부전극
102, B2: 제2하부전극
201: 제1상부전극
202: 제2상부전극

Claims (20)

  1. 표시영역 및 상기 표시영역의 외측에 배치되는 비표시영역을 포함하는 기판;
    상기 표시영역에 배치되며, 제1방향으로 연장된 데이터라인;
    상기 표시영역에 상기 제1방향으로 연장된 전압라인; 및
    상기 비표시영역에 배치되며, 상기 데이터라인 및 상기 전압라인에 전기적 연결되는 제1회로;를 포함하되,
    상기 제1회로는,
    상기 비표시영역에 배치되며 일측은 상기 데이터라인에 전기적으로 연결되고 타측은 상기 전압라인에 전기적으로 연결되는 반도체층에 중첩하는 게이트 전극을 포함하는 박막트랜지스터;
    상기 데이터라인과 상기 게이트 전극에 전기적으로 연결되고, 상기 반도체층과 중첩하지 않는 제1하부전극 및 상기 제1하부전극 상의 제1상부전극을 포함하는, 제1커패시터; 및
    상기 전압라인과 상기 게이트 전극에 전기적으로 연결되고, 상기 반도체층과 중첩하지 않는 제2하부전극 및 상기 제2하부전극 상의 제2상부전극을 포함하는, 제2커패시터;를 포함하며,
    상기 게이트 전극은 상기 데이터라인 및 상기 전압라인과 동일한 층 상에 배치되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1상부전극 및 상기 제2상부전극 각각은 상기 게이트 전극과 일체로 형성된, 표시 장치.
  3. 제1항에 있어서,
    상기 전압라인은 구동전압라인을 포함하는, 표시 장치.
  4. 제1항에 있어서,
    상기 반도체층은 상기 게이트 전극에 중첩된 채널영역, 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극 각각은 상기 반도체층과 동일한 층 상에 배치되는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극 각각은 상기 채널영역보다 높은 캐리어 농도를 갖는, 표시 장치.
  7. 제1항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극 각각은 상기 기판과 상기 반도체층 사이에 배치되며 상기 반도체층과 절연되는 제1도전패턴의 일부인, 표시 장치.
  8. 제4항에 있어서,
    상기 제1커패시터 및 제2커패시터는 상기 데이터라인으로 교류 형태의 정전기가 발생한 경우 상기 채널영역을 통해 전류가 흐르도록 하는, 표시 장치.
  9. 제1항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 반도체층은 평면상 굴곡진 형상을 갖는, 표시 장치.
  11. 표시영역 및 상기 표시영역의 외측에 배치되는 비표시영역을 포함하는 기판;
    상기 표시영역에 배치되며, 제1방향으로 연장된 데이터라인;
    상기 표시영역에 상기 제1방향으로 연장된 전압라인; 및
    상기 비표시영역에 배치되며, 상기 데이터라인 및 상기 전압라인에 전기적 연결되는 제1회로;를 포함하되,
    상기 제1회로는,
    상기 비표시영역으로 연장된 상기 데이터라인의 일부와 상기 전압라인의 일부 사이에 위치하며, 상기 데이터라인의 일부와 상기 전압라인의 일부 각각에 전기적으로 연결된 반도체층;
    상기 데이터라인에 전기적으로 연결되는 제1하부전극을 포함하는 제1커패시터;
    상기 전압라인에 전기적으로 연결되는 제2하부전극을 포함하는 제2커패시터; 및
    상기 반도체층의 일부, 상기 제1하부전극의 적어도 일부, 및 상기 제2하부전극의 적어도 일부에 중첩하는 도전체를 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 도전체는 상기 데이터라인 및 상기 전압라인과 동일한 층 상에 있는, 표시 장치.
  13. 제11항에 있어서,
    상기 전압라인은 구동전압라인을 포함하는, 표시 장치.
  14. 제11항에 있어서,
    상기 반도체층은 상기 도전체에 중첩된 채널영역, 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극 각각은 상기 반도체층과 동일한 층 상에 배치되는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극 각각은 상기 채널영역보다 높은 캐리어 농도를 갖는, 표시 장치.
  17. 제11항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극 각각은 상기 기판과 상기 반도체층 사이에 배치되며 상기 반도체층과 절연되는 제1도전패턴의 일부인, 표시 장치.
  18. 제14항에 있어서,
    상기 제1커패시터 및 제2커패시터는 상기 데이터라인으로 교류 형태의 정전기가 발생한 경우 상기 채널영역을 통해 전류가 흐르도록 하는, 표시 장치.
  19. 제11항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하는, 표시 장치.
  20. 제11항에 있어서,
    상기 반도체층은 평면상 굴곡진 형상을 갖는, 표시 장치.
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