WO2019187069A1 - トランジスタおよび表示装置 - Google Patents

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WO2019187069A1
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insulating film
oxide semiconductor
semiconductor layer
gate electrode
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宮本　忠芳
中村　好伸
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シャープ株式会社
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Definitions

  • the present invention relates to a transistor in which each layer is stacked on a substrate, and a display device including the transistor.
  • TFT thin film transistor
  • the liquid crystal display panel described in Patent Document 1 includes a light shielding film, a first insulating film (buffer insulating film), a semiconductor layer, a second insulating film (gate insulating film), a gate electrode, on a transparent substrate.
  • the third insulating film (interlayer insulating film), the drain electrode, and the source electrode are sequentially stacked. In this configuration, light from below the semiconductor layer can be blocked, but no consideration is given to light from above the semiconductor layer.
  • the present invention has been made to solve the above problems, and provides a transistor capable of blocking light incident on an oxide semiconductor layer and realizing stable characteristics, and a display device including the transistor. With the goal.
  • the transistor according to the present invention is a transistor in which a first insulating film, an oxide semiconductor layer, a gate insulating film, an upper gate electrode, and a second insulating film are sequentially stacked on a substrate, and are stacked on the second insulating film.
  • a light-shielding layer formed of metal, and the light-shielding layer is electrically connected to the upper gate electrode through a gate contact hole provided in the second insulating film, and the oxide semiconductor layer is The entire region overlapping with the upper gate electrode overlaps with the light shielding layer.
  • the transistor according to the present invention includes a source electrode and a drain electrode electrically connected to the oxide semiconductor layer through a conductor contact hole provided in the second insulating film, and the light shielding layer is laminated. In the thickness direction, the source electrode and the drain electrode may be formed in the same layer.
  • the transistor according to the present invention includes a third insulating film stacked on the second insulating film, and the oxide semiconductor layer through the second insulating film and a conductor contact hole provided in the third insulating film.
  • a structure including a source electrode and a drain electrode which are electrically connected may be employed.
  • the source electrode and the drain electrode may be provided with a region overlapping with the light shielding layer in plan view.
  • the upper gate electrode extends to the outside of the channel region of the oxide semiconductor layer, and the gate contact hole extends outside the channel region of the oxide semiconductor layer in the upper gate electrode. It is good also as a structure which overlaps with the extended part.
  • a lower gate electrode facing the first insulating film is formed below the oxide semiconductor layer, and the lower gate electrode is formed on the oxide semiconductor layer in a plan view. It may be configured to overlap with the channel region.
  • the light shielding layer may be formed so as to protrude outward from a region where the upper gate electrode and the oxide semiconductor layer overlap in a plan view.
  • the light shielding layer may be formed in an island shape corresponding to the oxide semiconductor layer.
  • the display device includes a transistor according to the present invention, and includes a display region in which a plurality of pixel circuits corresponding to a plurality of pixels are formed, and the pixel circuit includes a drive transistor formed of the transistors. It is characterized by including.
  • the light shielding layer may be a gate wiring.
  • the upper gate electrode may be a gate wiring.
  • the display device according to the present invention may be configured to be translucent.
  • the light shielding layer by providing the light shielding layer, light incident on the oxide semiconductor layer immediately below the upper gate electrode can be blocked, and stable characteristics can be realized. Further, since the light shielding layer is electrically connected to the upper gate electrode and is applied with the same potential as the upper gate electrode, it can be prevented from becoming a floating electrode.
  • FIG. 1 is a schematic cross-sectional view schematically showing a transistor according to a first embodiment of the present invention.
  • FIG. 2 is a schematic plan view schematically showing the transistor shown in FIG. 1. It is a schematic cross section which shows the transistor in a semiconductor layer formation process. It is a schematic cross section which shows the transistor in an upper gate formation process. It is a schematic cross section which shows the transistor in an etching process. It is a schematic cross section which shows the transistor in an interlayer film formation process. It is a schematic plan view which shows typically the transistor which concerns on 2nd Embodiment of this invention. It is a schematic cross section which shows typically the transistor which concerns on 3rd Embodiment of this invention.
  • FIG. 6 is a schematic plan view schematically showing the transistor shown in FIG. 5.
  • FIG. 8 is a schematic plan view schematically showing the transistor shown in FIG. 7. It is a schematic cross section which shows typically the transistor which concerns on 4th Embodiment of this invention.
  • FIG. 9 is a schematic plan view schematically showing a transistor according to a fifth embodiment of the present invention. It is a schematic cross section which shows typically the transistor shown in FIG. It is an equivalent circuit diagram which shows the pixel circuit of a display apparatus.
  • FIG. 1 is a schematic cross-sectional view schematically showing a transistor according to a first embodiment of the present invention
  • FIG. 2 is a schematic plan view schematically showing the transistor shown in FIG.
  • hatching is omitted in FIG. 1
  • the second insulating film 7 is shown in a perspective manner in FIG.
  • FIG. 1 shows a cross section taken along arrows BB in FIG.
  • the transistor 1 (thin film transistor: TFT) according to the first embodiment of the present invention includes a first insulating film 3, an oxide semiconductor layer 4, a gate insulating film 5, an upper gate electrode 6, and a second insulating film 7 on a substrate 2. Are sequentially laminated. Note that the manufacturing process of the transistor 1 and details of each part will be described with reference to FIGS. 3A to 3D described later.
  • the first insulating film 3 is formed so as to cover the entire substrate 2.
  • the oxide semiconductor layer 4 is provided on the first insulating film 3 and is arranged for each transistor 1. That is, the oxide semiconductor layer 4 is provided apart from the oxide semiconductor layer 4 in the other transistor 1.
  • the oxide semiconductor layer 4 includes a channel region 4a and a source region 4b and a drain region 4c located on both sides of the channel region 4a.
  • the source region 4b and the drain region 4c are regions where the resistance of the oxide semiconductor is reduced, and the channel region 4a is a region where the resistance of the oxide semiconductor is not reduced.
  • the gate insulating film 5 is provided on the oxide semiconductor layer 4 and overlaps with the channel region 4 a in the oxide semiconductor layer 4.
  • the upper gate electrode 6 is provided on the gate insulating film 5 and faces the channel region 4a with the gate insulating film 5 interposed therebetween. The positional relationship between the upper gate electrode 6 and the gate insulating film 5 will be described in detail with reference to FIGS. 3B and 3C described later.
  • the second insulating film 7 is formed so as to cover the oxide semiconductor layer 4 and the upper gate electrode 6.
  • a source electrode 11 a left side in FIG. 2
  • a drain electrode 11 b right side in FIG. 2
  • a light shielding layer 9 are provided on the second insulating film 7.
  • the source electrode 11a is electrically connected to the source region 4b in the oxide semiconductor layer 4 through a source contact portion 10a (corresponding to a first conductor contact hole 14a described later) provided in the second insulating film 7. Has been.
  • the drain electrode 11b is electrically connected to the drain region 4c of the oxide semiconductor layer 4 through a drain contact portion 10b (corresponding to a second conductor contact hole 14b described later) provided in the second insulating film 7. Has been.
  • the light shielding layer 9 is electrically connected to the upper gate electrode 6 through a gate contact portion 8 (corresponding to a gate contact hole 14c described later) provided in the second insulating film 7.
  • a gate contact portion 8 corresponding to a gate contact hole 14c described later
  • the channel length direction L the direction in which the source electrode 11a and the drain electrode 11b face each other
  • the direction (vertical direction in FIG. 2) may be referred to as a channel width direction W.
  • FIG. 3A is a schematic cross-sectional view showing a transistor in a semiconductor layer forming step.
  • a first insulating film 3 is formed on a substrate 2 as a base insulating film.
  • a substrate 2 for example, a glass substrate, a silicon substrate, and a heat-resistant plastic substrate (resin substrate) can be used.
  • resin substrate polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic resin, polyimide, and the like can be used.
  • a SiO2 film is formed by a CVD method to a thickness of 375 nm.
  • the first insulating film 3 is not limited to this.
  • the oxide semiconductor layer 4 is formed on the first insulating film 3.
  • the oxide semiconductor layer 4 is formed by, for example, a sputtering method and is an In—Ga—Zn—O-based semiconductor film having a thickness of 30 nm to 100 nm.
  • the oxide semiconductor layer 4 is patterned by a photolithography process and etching to have a shape corresponding to each transistor 1.
  • FIG. 3B is a schematic cross-sectional view showing the transistor in the upper gate formation step.
  • a gate insulating film 5 and a gate conductive film are formed so as to cover the oxide semiconductor layer 4 in the state shown in FIG. 3A.
  • the gate insulating film 5 is formed of silicon oxide (SiOx) formed by using the CVD method, and has a thickness of 80 nm or more and 250 nm or less, for example, 150 nm.
  • the gate insulating film 5 may be formed of the same material as the first insulating film 3 and may have a stacked structure in which a plurality of layers are stacked.
  • the gate conductive film is formed by sputtering, and is a laminated film having a 350 nm thick Al film as a lower layer and a 50 nm thick MoN film as an upper layer.
  • the conductive film for the gate is not limited to this, and is made of, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), and copper (Cu).
  • a metal film containing a selected element, an alloy film containing these elements as a component, or a laminated film containing a plurality of these films may be used.
  • a resist mask Re patterned by a photolithography process is formed on the conductive film for gate.
  • the resist mask Re is provided in a portion overlapping the upper gate electrode 6 shown in FIGS. 1 and 2 and covers only a part of the gate conductive film.
  • FIG. 3C is a schematic cross-sectional view showing the transistor in the etching process.
  • the gate conductive film and the gate insulating film 5 are simultaneously etched (for example, dry etching) in the state shown in FIG. 3B.
  • the portion of the gate conductive film not covered with the resist mask Re is removed, and the upper gate electrode 6 of the portion shown in FIG. 3C remains.
  • the portion of the gate insulating film 5 covered with the removed gate conductive film is etched, and the portion of the gate insulating film 5 shown in FIG. 3C remains.
  • the patterning shapes of the upper gate electrode 6 and the gate insulating film 5 are matched.
  • the term “matching” here does not mean exact matching, and includes a deviation of about several ⁇ m due to a difference in etching rate.
  • plasma treatment is performed on the entire surface of the substrate 2 from above the upper gate electrode 6.
  • the plasma processing is, for example, hydrogen plasma processing or He plasma processing.
  • the upper gate electrode 6 functions as a mask, and only the portion of the oxide semiconductor layer 4 that is not covered with the upper gate electrode 6 is reduced in resistance. That is, the resistance of the channel region 4a immediately below the upper gate electrode 6 is not lowered, and the resistance of the source region 4b and the drain region 4c is lowered.
  • FIG. 3D is a schematic cross-sectional view showing the transistor in the interlayer film forming step.
  • a second insulating film 7 covering the oxide semiconductor layer 4, the first insulating film 3, and the upper gate electrode 6 is formed in the state shown in FIG. 3C.
  • the second insulating film 7 is formed by the same material and method as the first insulating film 3, and has a thickness of, for example, 100 nm or more and 500 nm or less.
  • a SiNx film having a thickness of 100 nm and a SiO2 film having a thickness of 300 nm are continuously formed by a CVD method.
  • a contact hole exposing a part of the oxide semiconductor layer 4 and the upper gate electrode 6 is formed by a known photolithography process.
  • the contact hole (first conductor contact hole 14a) corresponding to the source electrode 11a is provided at a position overlapping the source region 4b, and the contact hole (second conductor contact) corresponding to the drain electrode 11b.
  • the hole 14b) is provided at a position overlapping the drain region 4c, and the contact hole (gate contact hole 14c) corresponding to the light shielding layer 9 is positioned overlapping the upper gate electrode 6 overlapping the channel region 4a in plan view. Is provided.
  • the channel region 4a of the oxide semiconductor layer 4 is entirely covered with the upper gate electrode 6, it can be reliably connected by overlapping it, and the position of the gate contact hole 14c needs to be considered. And can be designed easily.
  • the first conductor contact hole 14a and the second conductor contact hole 14b may be collectively referred to as a conductor contact hole for explanation.
  • an electrode conductive film is formed on the second insulating film 7 and in the contact hole.
  • the materials exemplified as the gate conductive film can be used.
  • a stacked film is used in which a Ti film with a thickness of 30 nm is a lower layer, an Al film with a thickness of 300 nm is a main layer, and a Ti film with a thickness of 50 nm is an upper layer.
  • the transistor 1 shown in FIG. 1 is formed by patterning the conductive film for electrodes. That is, the electrode conductive film filled in the first conductor contact hole 14a forms the source contact portion 10a, the electrode conductive film filled in the second conductor contact hole 14b forms the drain contact portion 10b, The conductive film for electrode filled in the gate contact hole 14 c forms the gate contact portion 8. Moreover, the conductive film for electrodes is formed into a shape separated by the source electrode 11a, the drain electrode 11b, and the light shielding layer 9 by patterning.
  • a protective layer (or a planarization film) may be provided so as to cover the upper surface of the transistor 1 (the side where the source electrode 11a and the drain electrode 11b are formed), and the pixel is formed on the protective layer.
  • An electrode or the like may be provided.
  • the source electrode 11a source region 4b
  • the drain electrode 11b drain region 4c
  • An upper gate electrode 6 channel region 4a
  • the upper gate electrode 6 has a shape extending in the channel width direction W so as to separate the source region 4b and the drain region 4c.
  • the light shielding layer 9 is provided at a position overlapping the upper gate electrode 6, and protrudes outside the upper gate electrode 6 in the channel length direction L.
  • the length of the upper gate electrode 6 is 4 ⁇ m in the channel length direction L, and the light shielding layer 9 protrudes from the upper gate electrode 6 by about 3 to 10 ⁇ m.
  • the light shielding layer 9 has a shape that protrudes outward from the channel region 4a. In this way, by forming the light blocking layer 9 so as to protrude from the upper gate electrode 6, it is possible to more reliably block light from entering the oxide semiconductor layer 4.
  • the upper gate electrode 6 extends to the outside of the channel region 4a and is, for example, a gate wiring connected to another transistor 1 or the like.
  • FIG. 2 shows a configuration extending linearly along the channel width direction W, the present invention is not limited to this, and the extending direction may be changed as appropriate according to the position of the connection target. Note that an object to which the upper gate electrode 6 is connected as a gate wiring will be described in detail with reference to FIG.
  • the light shielding layer 9 is formed in an island shape corresponding to the oxide semiconductor layer 4. That is, in the present embodiment, the light shielding layer 9 is provided separately for each transistor 1 and is not extended so as to be connected to another transistor 1 or the like.
  • a display device including the transistor 1 for example, light generated in a light emitting layer or the like may be directly or reflected and irradiated toward the transistor 1.
  • the end face of each film is affected by the incident light.
  • the oxide semiconductor layer 4 particularly, the channel region 4a
  • a simple current does not cause a problem, but a current flows. If light is incident on the battery, it may be charged and malfunction may occur.
  • the present embodiment by providing the light shielding layer 9, light incident on the oxide semiconductor layer 4 immediately below the upper gate electrode 6 (for example, incident light A shown in FIG. 1) is blocked. Stable characteristics can be realized. Further, since the light shielding layer 9 is electrically connected to the upper gate electrode 6 and is applied with the same potential as the upper gate electrode 6, it can be prevented from becoming a floating electrode.
  • the light shielding layer 9 in the same layer as the source electrode 11a and the drain electrode 11b, both can be formed in the same process, and the manufacturing process can be simplified.
  • the oxide semiconductor layer 4 is not limited to the materials described above, and may be formed of other materials.
  • the oxide semiconductor included in the oxide semiconductor layer 4 may be, for example, an amorphous oxide semiconductor (amorphous oxide semiconductor) or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 4 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 4 includes an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer. You may go out.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included, or a plurality of amorphous oxide semiconductor layers may be included.
  • the oxide semiconductor layer 4 may contain, for example, at least one metal element of In, Ga, and Zn.
  • an In—Ga—Zn—O-based semiconductor for example, Indium gallium zinc oxide
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and a ratio (composition) of In, Ga, and Zn.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has higher mobility and lower leakage current than an a-Si TFT, it can be suitably used as a transistor of a display device.
  • the display device will be described in detail with reference to FIG.
  • the oxide semiconductor layer 4 may include another oxide semiconductor instead of the In—Ga—Zn—O based semiconductor, for example, may include an In—Sn—Zn—O based semiconductor.
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In, Sn (tin), and Zn, and includes, for example, In 2 O 3 —SnO 2 —ZnO (InSnZnO).
  • the oxide semiconductor layer 4 is not limited to this, and includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, a Zn— Ti—O semiconductor, Cd—Ge—O semiconductor, Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga— O-based semiconductors, Zr—In—Zn—O based semiconductors, Hf—In—Zn—O based semiconductors, Al—Ga—Zn—O based semiconductors, Ga—Zn—O based semiconductors, In—Ga—Zn—Sn— O-based semiconductors, InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg X Zn 1-X O), cadmium zinc oxide (Cd X Zn 1-X O), and the like may be included.
  • an amorphous state of ZnO to which one or a plurality of impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element or Group 17 element is added is added.
  • a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a material to which no impurity element is added can be used.
  • FIG. 4 is a schematic plan view schematically showing a transistor according to the second embodiment of the present invention. Note that FIG. 4 shows the second insulating film 7 in a perspective manner in the same manner as FIG.
  • the second embodiment differs from the first embodiment in the shapes of the upper gate electrode 6 and the light shielding layer 9 in plan view.
  • the upper gate electrode 6 remains in a state where it is extended slightly outside the channel region 4a.
  • the light shielding layer 9 is extended for a gate wiring.
  • the gate contact hole 14c is provided at a position overlapping with a portion of the upper gate electrode 6 extending to the outside of the channel region 4a in plan view. Therefore, even when the size of the upper gate electrode 6 is reduced by miniaturization of the transistor 1, it is not necessary to consider the size reduction at the connection portion with the gate contact hole 14c provided outside the channel region 4a. A potential can be applied to the light shielding layer 9.
  • the light shielding layer 9 includes a light shielding main portion 9a that overlaps with the channel region 4a and an extending portion 9b that extends outward from the channel region 4a.
  • the light shielding main portion 9a and the extending portion 9b have a line width (channel The length in the long direction L) is different.
  • the line width (first line width HL1) of the light shielding main portion 9a is formed longer than the line width (second line width HL2) of the extending portion 9b.
  • an object to which the light shielding layer 9 is connected as a gate wiring will be described in detail with reference to FIG.
  • FIG. 5 is a schematic cross-sectional view schematically showing a transistor according to a third embodiment of the present invention
  • FIG. 6 is a schematic plan view schematically showing the transistor shown in FIG.
  • the hatching is omitted in FIG. 5
  • the second insulating film 7 and the third insulating film 12 are shown in perspective in FIG.
  • FIG. 5 shows a cross section taken along arrows CC in FIG.
  • the third embodiment differs from the second embodiment in that a third insulating film 12 is stacked on the second insulating film 7.
  • the third insulating film 12 is formed so as to cover the upper gate electrode 6 and the second insulating film 7, and the source electrode 11 a and the drain electrode 11 b are stacked on the third insulating film 12.
  • a contact hole corresponding to the source electrode 11a (first conductor contact hole 14a) and a contact hole corresponding to the drain electrode 11b (second conductor contact hole 14b) penetrate the second insulating film 7 and the third insulating film 12.
  • the source contact portion 10a and the drain contact portion 10b are filled.
  • the third insulating film 12 is formed by the same material and method as the first insulating film 3 and the second insulating film 7.
  • the interlayer film forming step shown in FIG. 3D after the second insulating film 7 is laminated, only the light shielding layer 9 is formed, and the source electrode 11a and the drain electrode 11b are formed in separate steps. . That is, the first conductor contact hole 14a and the second contact hole 14b are formed after the third insulating film 12 is laminated on the light shielding layer 9, and then the source electrode 11a and the drain electrode 11b are formed.
  • the source electrode 11a and the drain electrode 11b are formed in the same layer as the light shielding layer 9, taking into account the spread in the lateral direction (for example, the channel length direction L) that occurs in the manufacturing process, It is necessary to ensure a wide margin between the two so as to ensure separation from each other.
  • the third insulating film 12 on the second insulating film 7 the position in the thickness direction is adjusted, and the source electrode 11a and the drain electrode 11b are prevented from interfering with other layers, The degree of freedom in design can be improved. In other words, the transistor 1 can be made smaller by bringing the source electrode 11a and the drain electrode 11b close to the light shielding layer 9 and consolidating them in a narrow range.
  • the positions of the source electrode 11a and the drain electrode 11b are not limited to this, and may be further shifted to the upper gate electrode 6 side.
  • a modification of the third embodiment in which the positions of the source electrode 11a and the drain electrode 11b are changed will be described with reference to the drawings.
  • FIG. 7 is a schematic cross-sectional view schematically showing a transistor according to a modification of the third embodiment of the present invention
  • FIG. 8 is a schematic plan view schematically showing the transistor shown in FIG.
  • hatching is omitted in FIG. 7
  • the second insulating film 7 and the third insulating film 12 are shown in perspective in FIG.
  • FIG. 7 shows a cross section taken along the arrow DD in FIG.
  • the source electrode 11a and the drain electrode 11b are further shifted to the upper gate electrode 6 side than the configuration shown in FIG.
  • the source electrode 11a and the drain electrode 11b are provided with regions overlapping the light shielding layer 9 in plan view.
  • the transistor 1 can be further reduced in size.
  • FIG. 9 is a schematic cross-sectional view schematically showing a transistor according to the fourth embodiment of the present invention. Note that hatching is omitted in FIG. 9 in consideration of easy viewing of the drawing.
  • the fourth embodiment differs from the first embodiment in that a lower gate electrode 13 is provided. Specifically, the lower gate electrode 13 is formed on the substrate 2 and is covered with the first insulating film 3. The lower gate electrode 13 faces the oxide semiconductor layer 4 through the first insulating film, and overlaps with the channel region 4a of the oxide semiconductor layer 4 in plan view. Thus, by providing the lower gate electrode 13, a double gate structure can be obtained, and the characteristics of the transistor 1 can be improved.
  • FIG. 10 is a schematic plan view schematically showing a transistor according to a fifth embodiment of the present invention
  • FIG. 11 is a schematic cross-sectional view schematically showing the transistor shown in FIG.
  • hatching is omitted in FIG. 11
  • the second insulating film 7 is shown in perspective in FIG.
  • FIG. 11 shows a cross section taken along arrows EE in FIG.
  • the fifth embodiment differs from the first embodiment in the position of the gate contact hole 14c. Specifically, the gate contact hole 14c is provided at a position overlapping the portion extending to the outside of the channel region 4a in the upper gate electrode 6 in plan view, as in the second embodiment.
  • the light shielding layer 9 is formed in an island shape corresponding to the oxide semiconductor layer 4 as in the first embodiment. That is, in the present embodiment, the light shielding layer 9 is provided separately for each transistor 1 and is not extended so as to be connected to other transistors 1 or the like, but the upper gate electrode 6 is extended and connected. It is supposed to be configured.
  • FIG. 12 is an equivalent circuit diagram showing a pixel circuit of the display device.
  • the display device has a display area composed of a plurality of pixels arranged in a matrix.
  • the plurality of pixels typically include a red pixel that displays red, a green pixel that displays green, and a blue pixel that displays blue.
  • a pixel circuit 100 is provided for each of a plurality of pixels.
  • FIG. 12 shows an example of the plurality of pixel circuits 100.
  • the pixel circuit 100 includes a selection transistor 101, a drive transistor 102, and a capacitor 103 (retention capacitor).
  • the selection transistor 101 and the drive transistor 102 are oxide semiconductor TFTs supported by the substrate 2 described above and each having the oxide semiconductor layer 4.
  • the selection transistor 101 has a gate electrode connected to the gate signal line GL, a source electrode connected to the source line SL, and a drain electrode connected to the gate electrode of the driving transistor 102 and the capacitor 103.
  • the drive transistor 102 has a source electrode connected to a current supply line CL that is electrically connected to the anode, and a drain electrode connected to the light emitting diode 104 (OLED).
  • the light emitting diode 104 has a conduction terminal connected to the cathode.
  • the selection transistor 101 is turned on when an on signal is supplied from the gate signal line GL to the gate electrode of the selection transistor 101.
  • a signal voltage from the source line SL (corresponding to a desired light emission luminance of the light emitting diode 104) is applied to the gate electrode of the capacitor 103 and the driving transistor 102 via the selection transistor 101.
  • the driving transistor 102 is turned on by the signal voltage.
  • the current from the current supply line CL flows to the light emitting diode 104 via the driving transistor 102, and the light emitting diode 104 emits light.
  • the transistor 1 according to the first to fourth embodiments may be applied to the drive transistor 102 of the pixel circuit 100, for example. Since a current flows especially in the driving transistor 102 of the pixel circuit 100 for a long period of time, it is considered that the characteristic shift is large when light is incident. Therefore, stable characteristics can be obtained by applying the transistor 1 provided with the light shielding layer 9. In the case where the light shielding layer 9 and the upper gate electrode 6 are gate wirings, the light shielding layer 9 and the upper gate electrode 6 are extended and connected to the capacitor element 103 and the drain electrode of the selection transistor 101. Note that in the case where the transistor 1 is applied to another portion, a connection target may be appropriately selected.

Abstract

トランジスタ（１）は、基板（２）に、第１絶縁膜（３）、酸化物半導体層（４）、ゲート絶縁膜（５）、上部ゲート電極（６）、および第２絶縁膜（７）が順に積層されており、第２絶縁膜（７）に積層され、金属で形成された遮光層（９）を備える。遮光層（９）は、第２絶縁膜（７）に設けられたゲートコンタクトホール（１４ａ）を介して、上部ゲート電極（６）と電気的に接続される。酸化物半導体層（４）は、上部ゲート電極（６）と重畳する領域のうち全てが、遮光層（９）と重畳する。

Description

トランジスタおよび表示装置
　本発明は、基板に各層が積層されたトランジスタと、トランジスタを含む表示装置に関する。
　近年、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）技術の進歩に伴い、有機ＥＬ（エレクトロルミネッセンス）表示装置を備えた製品が広がってきている。また、ＯＬＥＤのバックプレーン用のＴＦＴ（薄膜トランジスタ）においては、特性ばらつきの低減が強く求められている。ＴＦＴにおいては、光の入射により、半導体層の光電変換効果が促されて異常が発生するといった特性ばらつきの要因が知られており、このことへの対策が提案されている。
特開２０１０－２１０７３２号公報
　特許文献１に記載の液晶表示パネルは、透明基板の上に、遮光膜と、第１絶縁膜（バッファ絶縁膜）と、半導体層と、第２絶縁膜（ゲート絶縁膜）と、ゲート電極と、第３絶縁膜（層間絶縁膜）と、ドレイン電極およびソース電極とが順に積層されている。この構成では、半導体層より下方からの光を遮ることはできるが、半導体層より上方からの光に対する配慮がなされていない。
　本発明は、上記の課題を解決するためになされたものであり、酸化物半導体層に入射する光を遮り、安定した特性を実現することができるトランジスタ、およびトランジスタを備える表示装置を提供することを目的とする。
　本発明に係るトランジスタは、基板に、第１絶縁膜、酸化物半導体層、ゲート絶縁膜、上部ゲート電極、および第２絶縁膜が順に積層されたトランジスタであって、前記第２絶縁膜に積層され、金属で形成された遮光層を備え、前記遮光層は、前記第２絶縁膜に設けられたゲートコンタクトホールを介して、前記上部ゲート電極と電気的に接続され、前記酸化物半導体層は、前記上部ゲート電極と重畳する領域のうち全てが、前記遮光層と重畳することを特徴とする。
　本発明に係るトランジスタは、前記第２絶縁膜に設けられた導体コンタクトホールを介して、前記酸化物半導体層と電気的に接続されたソース電極およびドレイン電極を備え、前記遮光層は、積層された厚み方向において、前記ソース電極および前記ドレイン電極と同じ層に形成されている構成としてもよい。
　本発明に係るトランジスタは、前記第２絶縁膜に積層された第３絶縁膜と、前記第２絶縁膜および前記第３絶縁膜に設けられた導体コンタクトホールを介して、前記酸化物半導体層と電気的に接続されたソース電極およびドレイン電極とを備える構成としてもよい。
　本発明に係るトランジスタでは、前記ソース電極および前記ドレイン電極は、平面視において、前記遮光層と重畳する領域が設けられている構成としてもよい。
　本発明に係るトランジスタでは、前記ゲートコンタクトホールは、前記酸化物半導体層のチャネル領域と重畳する構成としてもよい。
　本発明に係るトランジスタでは、前記上部ゲート電極は、前記酸化物半導体層のチャネル領域の外側まで延伸され、前記ゲートコンタクトホールは、前記上部ゲート電極のうち、前記酸化物半導体層のチャネル領域の外側まで延伸された部分と重畳する構成としてもよい。
　本発明に係るトランジスタでは、前記上部ゲート電極と前記ゲート絶縁膜とは、平面視において、整合する構成としてもよい。
　本発明に係るトランジスタでは、前記酸化物半導体層の下方には、前記第１絶縁膜を介して面する下部ゲート電極が形成され、前記下部ゲート電極は、平面視において、前記酸化物半導体層のチャネル領域と重畳する構成としてもよい。
　本発明に係るトランジスタでは、前記遮光層は、平面視において、前記上部ゲート電極と前記酸化物半導体層とが重畳する領域より外側へ突出して形成されている構成としてもよい。
　本発明に係るトランジスタでは、前記遮光層は、前記酸化物半導体層に対応した島状に形成されている構成としてもよい。
　本発明に係る表示装置は、本発明に係るトランジスタを備え、複数の画素に対応する複数の画素回路が形成された表示領域を有し、前記画素回路は、前記トランジスタで形成された駆動トランジスタを含むことを特徴とする。
　本発明に係る表示装置では、前記遮光層は、ゲート配線である構成としてもよい。
　本発明に係る表示装置では、前記上部ゲート電極は、ゲート配線である構成としてもよい。
　本発明に係る表示装置は、半透明である構成としてもよい。
　本発明によると、遮光層を設けることで、上部ゲート電極の直下の酸化物半導体層に入射する光を遮り、安定した特性を実現することができる。また、遮光層は、上部ゲート電極と電気的に接続されて、上部ゲート電極と同じ電位が印加されるので、フローティング電極となることを避けられる。
本発明の第１実施形態に係るトランジスタを模式的に示す模式断面図である。 図１に示すトランジスタを模式的に示す模式平面図である。 半導体層形成工程におけるトランジスタを示す模式断面図である。 上部ゲート形成工程におけるトランジスタを示す模式断面図である。 エッチング工程におけるトランジスタを示す模式断面図である。 層間膜形成工程におけるトランジスタを示す模式断面図である。 本発明の第２実施形態に係るトランジスタを模式的に示す模式平面図である。 本発明の第３実施形態に係るトランジスタを模式的に示す模式断面図である。 図５に示すトランジスタを模式的に示す模式平面図である。 本発明の第３実施形態の変形例に係るトランジスタを模式的に示す模式断面図である。 図７に示すトランジスタを模式的に示す模式平面図である。 本発明の第４実施形態に係るトランジスタを模式的に示す模式断面図である。 本発明の第５実施形態に係るトランジスタを模式的に示す模式平面図である。 図１０に示すトランジスタを模式的に示す模式断面図である。 表示装置の画素回路を示す等価回路図である。
　（第１実施形態）
　以下、本発明の第１実施形態に係るトランジスタについて、図面を参照して説明する。
　図１は、本発明の第１実施形態に係るトランジスタを模式的に示す模式断面図であって、図２は、図１に示すトランジスタを模式的に示す模式平面図である。なお、図面の見易さを考慮して、図１では、ハッチングを省略しており、図２では、第２絶縁膜７を透視的に示している。また、図１は、図２の矢符Ｂ－Ｂでの断面を示している。
　本発明の第１実施形態に係るトランジスタ１（薄膜トランジスタ：ＴＦＴ）は、基板２に、第１絶縁膜３、酸化物半導体層４、ゲート絶縁膜５、上部ゲート電極６、および第２絶縁膜７を順に積層して形成されている。なお、トランジスタ１の製造工程と各部の詳細とについては、後述する図３Ａないし図３Ｄを参照して説明する。
　図１および図２では、基板２に形成された１つのトランジスタ１を拡大して示しており、基板２には、さらに、複数のトランジスタ１が形成されていてもよい。第１絶縁膜３は、基板２全体を覆うように形成されている。酸化物半導体層４は、第１絶縁膜３上に設けられ、それぞれのトランジスタ１毎に配置されている。つまり、酸化物半導体層４は、他のトランジスタ１における酸化物半導体層４と離間して設けられている。酸化物半導体層４は、チャネル領域４ａと、チャネル領域４ａの両側に位置するソース領域４ｂおよびドレイン領域４ｃとを含む。ソース領域４ｂおよびドレイン領域４ｃは、酸化物半導体が低抵抗化された領域であって、チャネル領域４ａは、酸化物半導体が低抵抗化されていない領域である。
　ゲート絶縁膜５は、酸化物半導体層４上に設けられ、酸化物半導体層４のうちのチャネル領域４ａに重畳している。上部ゲート電極６は、ゲート絶縁膜５上に設けられ、ゲート絶縁膜５を介して、チャネル領域４ａに対向している。なお、上部ゲート電極６とゲート絶縁膜５との位置関係については、後述する図３Ｂおよび図３Ｃを参照して、詳細に説明する。
　第２絶縁膜７は、酸化物半導体層４および上部ゲート電極６を覆うように形成されている。トランジスタ１では、第２絶縁膜７上に、ソース電極１１ａ（図２では、左方）、ドレイン電極１１ｂ（図２では、右方）、および遮光層９が設けられている。
　ソース電極１１ａは、第２絶縁膜７に設けられたソースコンタクト部１０ａ（後述する第１導体コンタクトホール１４ａに対応）を介して、酸化物半導体層４のうちのソース領域４ｂと電気的に接続されている。
　ドレイン電極１１ｂは、第２絶縁膜７に設けられたドレインコンタクト部１０ｂ（後述する第２導体コンタクトホール１４ｂに対応）を介して、酸化物半導体層４のうちのドレイン領域４ｃと電気的に接続されている。
　遮光層９は、第２絶縁膜７に設けられたゲートコンタクト部８（後述するゲートコンタクトホール１４ｃに対応）を介して、上部ゲート電極６と電気的に接続されている。以下では説明のため、平面視（図２参照）において、ソース電極１１ａとドレイン電極１１ｂとが対向する方向（図２では、左右方向）をチャネル長方向Ｌと呼び、チャネル長方向Ｌと直交する方向（図２では、上下方向）をチャネル幅方向Ｗと呼ぶことがある。
　次に、トランジスタ１の製造工程について、図３Ａないし図３Ｄを参照して、詳細に説明する。
　図３Ａは、半導体層形成工程におけるトランジスタを示す模式断面図である。
　先ず、図３Ａに示すように、基板２上に、下地絶縁膜として第１絶縁膜３を成膜する。基板２としては、例えば、ガラス基板、シリコン基板、および耐熱性を有するプラスチック基板（樹脂基板）を用いることができる。プラスチック基板（樹脂基板）の材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、およびポリイミド等を用いることができる。
　本実施の形態において、第１絶縁膜３は、ＳｉＯ２膜をＣＶＤ法によって成膜し、厚さ３７５ｎｍとした。第１絶縁膜３は、これに限定されず、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）、酸化アルミニウム、および酸化タンタルなどで形成されていてもよく、複数の層を積層してもよい。
　次に、第１絶縁膜３上に、酸化物半導体層４を成膜する。酸化物半導体層４は、例えば、スパッタリング法で形成され、厚さが３０ｎｍ以上１００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜とされている。酸化物半導体層４は、フォトリソグラフィプロセスおよびエッチングによりパターニングすることによって、それぞれのトランジスタ１毎に対応した形状とされる。
　図３Ｂは、上部ゲート形成工程におけるトランジスタを示す模式断面図である。
　上部ゲート形成工程では、図３Ａに示す状態に対し、酸化物半導体層４を覆うように、ゲート絶縁膜５およびゲート用導電膜（上部ゲート電極６に対応）を成膜している。
　具体的に、ゲート絶縁膜５は、ＣＶＤ法を用いて成膜された酸化珪素（ＳｉＯｘ）で形成され、厚さが８０ｎｍ以上２５０ｎｍ以下で、例えば、１５０ｎｍとされている。ゲート絶縁膜５は、第１絶縁膜３と同じ材料で形成してもよく、複数の層を重ねた積層構造とされていてもよい。
　ゲート用導電膜は、スパッタリング法を用いて成膜され、厚さ３５０ｎｍのＡｌ膜を下層とし、厚さ５０ｎｍのＭｏＮ膜を上層とした積層膜とされている。ゲート用導電膜は、これに限定されず、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、および銅（Ｃｕ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いてもよいし、これらのうちの複数の膜を含む積層膜を用いてもよい。
　ゲート用導電膜上には、フォトリソグラフィプロセスによってパターニングされたレジストマスクＲｅが形成されている。レジストマスクＲｅは、図１および図２に示す上部ゲート電極６と重なる部分に設けられており、ゲート用導電膜の一部だけを覆っている。
　図３Ｃは、エッチング工程におけるトランジスタを示す模式断面図である。
　エッチング工程では、図３Ｂに示す状態に対し、ゲート用導電膜およびゲート絶縁膜５のエッチング（例えば、ドライエッチング）を、同時に行っている。同じレジストマスクＲｅを用いて、同時にエッチングを行うことで、ゲート用導電膜は、レジストマスクＲｅに覆われていない部分が除去されて、図３Ｃに示す部分の上部ゲート電極６が残る。そして、ゲート絶縁膜５は、除去されたゲート用導電膜に覆われていた部分がエッチングされて、図３Ｃに示す部分のゲート絶縁膜５が残る。これによって、上部ゲート電極６とゲート絶縁膜５とは、パターニング形状が整合する。
　なお、ここでの整合とは、厳密に一致することを意味せず、エッチングレートの違いなどによって生じる数μｍ程度の寸法のズレも含まれる。ゲート用導電膜およびゲート絶縁膜５のエッチングが完了した後、レジストマスクＲｅは適宜除去すればよい。このように、上部ゲート電極６とゲート絶縁膜５とのパターニング形状を整合させることで、セルフアライメント構造とすることができる。これによって、工程を簡略化しつつ、両者を精度良く位置合わせすることができる。
　上部ゲート電極６およびゲート絶縁膜５を形成した後、上部ゲート電極６の上方から、基板２の全面に対して、プラズマ処理が施される。プラズマ処理は、例えば、水素プラズマ処理やＨｅプラズマ処理などである。プラズマ処理では、上部ゲート電極６がマスクとして機能し、酸化物半導体層４のうち、上部ゲート電極６で覆われていない部分のみが低抵抗化される。つまり、上部ゲート電極６の直下のチャネル領域４ａは、低抵抗化されず、ソース領域４ｂおよびドレイン領域４ｃは低抵抗化される。
　図３Ｄは、層間膜形成工程におけるトランジスタを示す模式断面図である。
　層間膜形成工程では、図３Ｃに示す状態に対し、酸化物半導体層４、第１絶縁膜３、および上部ゲート電極６を覆う第２絶縁膜７を成膜している。第２絶縁膜７は、第１絶縁膜３と同様の材料および方法で形成され、厚さが、例えば、１００ｎｍ以上５００ｎｍ以下とされている。本実施の形態では、第２絶縁膜７として、厚さが１００ｎｍのＳｉＮｘ膜と、厚さが３００ｎｍのＳｉＯ２膜とを、ＣＶＤ法で連続して成膜している。
　第２絶縁膜７には、公知のフォトリソグラフィプロセスにより、酸化物半導体層４や上部ゲート電極６の一部を露出するコンタクトホールが形成されている。図２に示すように、ソース電極１１ａに対応するコンタクトホール（第１導体コンタクトホール１４ａ）は、ソース領域４ｂと重なる位置に設けられており、ドレイン電極１１ｂに対応するコンタクトホール（第２導体コンタクトホール１４ｂ）は、ドレイン領域４ｃと重なる位置に設けられており、遮光層９に対応するコンタクトホール（ゲートコンタクトホール１４ｃ）は、平面視において、チャネル領域４ａと重畳する上部ゲート電極６と重なる位置に設けられている。つまり、酸化物半導体層４のチャネル領域４ａは、全て上部ゲート電極６に覆われているので、これに重ねることで、確実に接続することができ、ゲートコンタクトホール１４ｃの位置を考慮する必要がなく、容易に設計することができる。なお、以下では説明のため、第１導体コンタクトホール１４ａと第２導体コンタクトホール１４ｂとを併せて、導体コンタクトホールと呼ぶことがある。
　層間膜形成工程の後、第２絶縁膜７上およびコンタクトホール内に電極用導電膜を成膜している。電極用導電膜は、ゲート用導電膜として例示した材料を用いることができる。本実施の形態では、厚さ３０ｎｍのＴｉ膜を下層とし、厚さ３００ｎｍのＡｌ膜を主層とし、厚さ５０ｎｍのＴｉ膜を上層とした積層膜を用いている。
　電極用導電膜に対して、パターニングを行うことで、図１に示すトランジスタ１が形成される。つまり、第１導体コンタクトホール１４ａ内に充填された電極用導電膜がソースコンタクト部１０ａを形成し、第２導体コンタクトホール１４ｂ内に充填された電極用導電膜がドレインコンタクト部１０ｂを形成し、ゲートコンタクトホール１４ｃ内に充填された電極用導電膜がゲートコンタクト部８を形成している。また、パターニングによって、電極用導電膜は、ソース電極１１ａとドレイン電極１１ｂと遮光層９とで離間した形状とされる。
　なお、図示していないが、トランジスタ１の上面（ソース電極１１ａやドレイン電極１１ｂが形成された側）を覆うように、保護層（または平坦化膜）を設けてもよく、保護層上に画素電極等を設けてもよい。
　図２に示すように、ソース電極１１ａ（ソース領域４ｂ）とドレイン電極１１ｂ（ドレイン領域４ｃ）とは、チャネル長方向Ｌで互いに対向しており、ソース電極１１ａとドレイン電極１１ｂとの間に、上部ゲート電極６（チャネル領域４ａ）が設けられている。つまり、上部ゲート電極６は、ソース領域４ｂとドレイン領域４ｃとを隔てるように、チャネル幅方向Ｗへ延伸された形状とされている。遮光層９は、上部ゲート電極６と重なる位置に設けられており、チャネル長方向Ｌにおいて、上部ゲート電極６よりも外側へはみ出している。本実施の形態では、チャネル長方向Ｌにおいて、上部ゲート電極６の長さが４μｍとされ、遮光層９は、上部ゲート電極６よりも、３～１０μｍ程度突出している。また、チャネル幅方向Ｗにおいて、遮光層９は、チャネル領域４ａよりも外側へはみ出した形状とされていることが好ましい。このように、遮光層９が上部ゲート電極６よりも突出するように、幅を広く形成することで、酸化物半導体層４への光の入射をより確実に遮ることができる。
　平面視において、上部ゲート電極６はチャネル領域４ａの外側へ延伸されており、例えば、他のトランジスタ１などに接続されるゲート配線とされている。図２では、チャネル幅方向Ｗに沿って直線状に延びた構成を示したが、これに限定されず、接続する対象の位置に応じて、延ばす向きを適宜変えるなどしてよい。なお、上部ゲート電極６をゲート配線として接続する対象については、後述する図１２を参照して、詳細に説明する。
　また、遮光層９は、酸化物半導体層４に対応した島状に形成されている。つまり、本実施の形態において、遮光層９は、トランジスタ１毎に分離して設けられており、他のトランジスタ１などに接続するように延伸されていない。
　トランジスタ１を含む表示装置では、例えば、発光層などで生じた光が、直接であったり、反射されたりして、トランジスタ１へ向かって照射されることがある。トランジスタ１では、各膜の端面が入射した光の影響を受け、酸化物半導体層４（特に、チャネル領域４ａ）では、単純に光が当たっても不具合にはならないが、電流が流れている状態で光が入射すると、チャージされて不具合が発生することがある。
　これに対し、本実施の形態では、遮光層９を設けることで、上部ゲート電極６の直下の酸化物半導体層４に入射する光（例えば、図１に示す入射光Ａ）を遮るようにし、安定した特性を実現することができる。また、遮光層９は、上部ゲート電極６と電気的に接続されて、上部ゲート電極６と同じ電位が印加されるので、フローティング電極となることを避けられる。
　また、ソース電極１１ａおよびドレイン電極１１ｂと同層に遮光層９を設けることで、両者を同一の工程で形成することができ、製造工程を簡略化することができる。
　酸化物半導体層４については、上述した材料だけに限らず、他の材料によって形成してもよい。酸化物半導体層４に含まれる酸化物半導体は、例えば、アモルファス酸化物半導体（非晶質酸化物半導体）であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、およびｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　また、酸化物半導体層４は、２層以上の積層構造を有していてもよく、この場合、酸化物半導体層４は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造が異なる複数の結晶質酸化物半導体層を含んでいてもよいし、複数の非晶質酸化物半導体層を含んでいてもよい。
　次に、非晶質酸化物半導体および結晶質酸化物半導体の材料や構造などについて、詳細に説明する。酸化物半導体層４は、例えば、Ｉｎ、Ｇａ、およびＺｎのうち、少なくとも１種の金属元素を含んでいてもよく、本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば、酸化インジウムガリウム亜鉛）を用いた。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ、およびＺｎの割合（組成比）は、特に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、およびＩｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を有するＴＦＴは、ａ－ＳｉＴＦＴに比べて、高い移動度および低いリーク電流を有しているので、表示装置のトランジスタとして、好適に用いることができる。なお、表示装置については、後述する図１２を参照して、詳細に説明する。
　酸化物半導体層４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の換わりに、他の酸化物半導体を含んでいてもよく、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体を含んでいてもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の半導体は、Ｉｎ、Ｓｎ（スズ）、およびＺｎの三元系酸化物であって、例えば、Ｉｎ2Ｏ3－ＳｎＯ2－ＺｎＯ（ＩｎＳｎＺｎＯ）などが挙げられる。
　酸化物半導体層４は、これに限らず、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇXＺｎ1-XＯ）、および酸化カドミウム亜鉛（ＣｄXＺｎ1-XＯ）などを含んでいてもよい。Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態のもの、または何も不純物元素が添加されていないものを用いることができる。
　（第２実施形態）
　次に、本発明の第２実施形態に係るトランジスタについて、図面を参照して説明する。なお、第２実施形態において、第１実施形態と機能が実質的に等しい構成要素については、同一の符号を付して説明を省略する。
　図４は、本発明の第２実施形態に係るトランジスタを模式的に示す模式平面図である。なお、図４は、図面の見易さを考慮して、図２と同様に、第２絶縁膜７を透視的に示している。
　第２実施形態は、第１実施形態に対して、平面視での上部ゲート電極６および遮光層９の形状が異なっている。具体的に、上部ゲート電極６は、チャネル領域４ａの少し外側まで延伸された程度で留まっている。上部ゲート電極６を長く延伸しない換わりに、遮光層９が長く延伸されてゲート配線とされている。また、ゲートコンタクトホール１４ｃは、平面視において、上部ゲート電極６のうち、チャネル領域４ａの外側まで延伸された部分と重なる位置に設けられている。したがって、トランジスタ１の微細化による上部ゲート電極６の縮小を図った場合でも、チャネル領域４ａの外側に設けたゲートコンタクトホール１４ｃとの接続部分では、サイズの縮小を考慮しなくてよいので、確実に遮光層９に電位を印加することができる。
　遮光層９は、チャネル領域４ａと重畳する遮光主部９ａと、チャネル領域４ａより外側に延伸された延伸部９ｂとを有しており、遮光主部９ａと延伸部９ｂとで線幅（チャネル長方向Ｌでの長さ）が異なっている。具体的に、遮光主部９ａの線幅（第１線幅ＨＬ１）は、延伸部９ｂの線幅（第２線幅ＨＬ２）よりも長く形成されている。なお、これに限定されず、遮光主部９ａと延伸部９ｂとで線幅が同じになるように形成してもよい。また、遮光層９をゲート配線として接続する対象については、後述する図１２を参照して、詳細に説明する。
　（第３実施形態）
　次に、本発明の第３実施形態に係るトランジスタについて、図面を参照して説明する。なお、第３実施形態において、第１実施形態および第２実施形態と機能が実質的に等しい構成要素については、同一の符号を付して説明を省略する。
　図５は、本発明の第３実施形態に係るトランジスタを模式的に示す模式断面図であって、図６は、図５に示すトランジスタを模式的に示す模式平面図である。なお、図面の見易さを考慮して、図５では、ハッチングを省略しており、図６では、第２絶縁膜７および第３絶縁膜１２を透視的に示している。また、図５は、図６の矢符Ｃ－Ｃでの断面を示している。
　第３実施形態は、第２実施形態に対して、第２絶縁膜７上に第３絶縁膜１２が積層されている点で異なる。具体的に、第３絶縁膜１２は、上部ゲート電極６および第２絶縁膜７を覆うように形成され、ソース電極１１ａおよびドレイン電極１１ｂは、第３絶縁膜１２上に積層されている。そして、ソース電極１１ａに対応するコンタクトホール（第１導体コンタクトホール１４ａ）およびドレイン電極１１ｂに対応するコンタクトホール（第２導体コンタクトホール１４ｂ）は、第２絶縁膜７および第３絶縁膜１２を貫通するように形成されて、ソースコンタクト部１０ａおよびドレインコンタクト部１０ｂが充填されている。第３絶縁膜１２は、第１絶縁膜３および第２絶縁膜７と同様の材料および方法で形成されている。
　図６に示すように、平面視において、上部ゲート電極６とソース電極１１ａとが面する側では、チャネル長方向Ｌで互いの端部が接する程度まで近づけられている。しかしながら、上部ゲート電極６とソース電極１１ａとは、異なる層に設けられているので、両者は電気的に接続されていない。なお、上部ゲート電極６とドレイン電極１１ｂとの位置関係は、上部ゲート電極６とソース電極１１ａとの位置関係と略同様とされているので、説明を省略する。
　本実施の形態では、図３Ｄに示す層間膜形成工程において、第２絶縁膜７を積層した後、遮光層９だけが形成され、ソース電極１１ａおよびドレイン電極１１ｂは、別の工程で形成される。つまり、第１導体コンタクトホール１４ａおよび第２コンタクトホール１４ｂは、遮光層９上に第３絶縁膜１２を積層した後に形成され、その後、ソース電極１１ａおよびドレイン電極１１ｂを形成する。
　上述したように、ソース電極１１ａおよびドレイン電極１１ｂが遮光層９と同層に形成されている場合は、製造工程において生じる横方向（例えば、チャネル長方向Ｌ）への広がりなどを考慮して、互いが確実に離間するように、両者の間のマージンを広く確保する必要がある。これに対し、第２絶縁膜７の上に第３絶縁膜１２を積層することで、厚み方向での位置を調整し、ソース電極１１ａおよびドレイン電極１１ｂが他の層に干渉することを避け、設計の自由度を向上させることができる。すなわち、ソース電極１１ａおよびドレイン電極１１ｂを遮光層９に近づけるなどして、狭い範囲に集約させることで、トランジスタ１を小さくすることができる。
　なお、ソース電極１１ａおよびドレイン電極１１ｂの位置は、これに限らず、さらに上部ゲート電極６の側へずらしてもよい。次に、ソース電極１１ａおよびドレイン電極１１ｂの位置を変更した第３実施形態の変形例について、図面を参照して説明する。
　図７は、本発明の第３実施形態の変形例に係るトランジスタを模式的に示す模式断面図であって、図８は、図７に示すトランジスタを模式的に示す模式平面図である。なお、図面の見易さを考慮して、図７では、ハッチングを省略しており、図８では、第２絶縁膜７および第３絶縁膜１２を透視的に示している。また、図７は、図８の矢符Ｄ－Ｄでの断面を示している。
　変形例では、図７に示す構成よりも、ソース電極１１ａおよびドレイン電極１１ｂが、さらに、上部ゲート電極６の側へずらされている。その結果、ソース電極１１ａおよびドレイン電極１１ｂは、平面視において、遮光層９と重畳する領域が設けられている。このように、ソース電極１１ａおよびドレイン電極１１ｂは、遮光層９と重畳していても、異なる層に形成されているので、互いに干渉することがない。遮光層９と重畳する位置まで、ソース電極１１ａおよびドレイン電極１１ｂを集約することで、さらに、トランジスタ１の小型化を図ることができる。そして、平面視において、ソース電極１１ａおよびドレイン電極１１ｂと遮光層９との間で、第２絶縁膜７が露出している部分を覆う形状とすることで、ソース電極１１ａおよびドレイン電極１１ｂによっても遮光することができ、さらにトランジスタ１の劣化を防ぐことができる。
　（第４実施形態）
　次に、本発明の第４実施形態に係るトランジスタについて、図面を参照して説明する。なお、第４実施形態において、第１実施形態ないし第３実施形態と機能が実質的に等しい構成要素については、同一の符号を付して説明を省略する。
　図９は、本発明の第４実施形態に係るトランジスタを模式的に示す模式断面図である。なお、図面の見易さを考慮して、図９では、ハッチングを省略している。
　第４実施形態は、第１実施形態に対して、下部ゲート電極１３が設けられている点で異なる。具体的に、下部ゲート電極１３は、基板２上に形成され、第１絶縁膜３に覆われている。下部ゲート電極１３は、第１絶縁膜を介して酸化物半導体層４に面しており、平面視において、酸化物半導体層４のチャネル領域４ａと重畳している。このように、下部ゲート電極１３を設けることで、ダブルゲート構造とすることができ、トランジスタ１の特性を向上させることができる。
　（第５実施形態）
　次に、本発明の第５実施形態に係るトランジスタについて、図面を参照して説明する。なお、第５実施形態において、第１実施形態ないし第４実施形態と機能が実質的に等しい構成要素については、同一の符号を付して説明を省略する。
　図１０は、本発明の第５実施形態に係るトランジスタを模式的に示す模式平面図であって、図１１は、図１０に示すトランジスタを模式的に示す模式断面図である。なお、図面の見易さを考慮して、図１１では、ハッチングを省略しており、図１０では、第２絶縁膜７を透視的に示している。また、図１１は、図１０の矢符Ｅ－Ｅでの断面を示している。
　第５実施形態は、第１実施形態に対して、ゲートコンタクトホール１４ｃの位置が異なっている。具体的に、ゲートコンタクトホール１４ｃは、第２実施形態と同様に、平面視において、上部ゲート電極６のうち、チャネル領域４ａの外側まで延伸された部分と重なる位置に設けられている。
　本実施の形態において、遮光層９は、第１実施形態と同様に、酸化物半導体層４に対応した島状に形成されている。つまり、本実施の形態において、遮光層９は、トランジスタ１毎に分離して設けられており、他のトランジスタ１などに接続するように延伸されておらず、上部ゲート電極６を延伸して接続する構成とされている。
　（表示装置）
　次に、トランジスタを含む表示装置について、図面を参照して説明する。
　図１２は、表示装置の画素回路を示す等価回路図である。
　表示装置は、マトリクス状に配列された複数の画素によって構成された表示領域を有する。複数の画素は、典型的には、赤を表示する赤画素、緑を表示する緑画素、および青を表示する青画素を含む。表示装置は、複数の画素に対してそれぞれ画素回路１００が設けられている。図１２では、複数の画素回路１００のうちの一例を示している。
　画素回路１００は、選択トランジスタ１０１と、駆動トランジスタ１０２と、容量素子１０３（保持容量）とを含む。選択トランジスタ１０１および駆動トランジスタ１０２は、上述した基板２に支持されており、それぞれ酸化物半導体層４を有する酸化物半導体ＴＦＴである。
　選択トランジスタ１０１は、ゲート電極がゲート信号線ＧＬに接続され、ソース電極がソース配線ＳＬに接続され、ドレイン電極が、駆動トランジスタ１０２のゲート電極と容量素子１０３とに接続されている。駆動トランジスタ１０２は、ソース電極が陽極と電気的に接続する電流供給線ＣＬに接続され、ドレイン電極が発光ダイオード１０４（ＯＬＥＤ）に接続されている。発光ダイオード１０４は、導通端子が陰極に接続されている。
　選択トランジスタ１０１は、ゲート信号線ＧＬから選択トランジスタ１０１のゲート電極にオン信号が供給されると、オン状態になる。この際、ソース配線ＳＬからの信号電圧（発光ダイオード１０４の所望の発光輝度に対応している）は、選択トランジスタ１０１を介して、容量素子１０３および駆動トランジスタ１０２のゲート電極に印加される。駆動トランジスタ１０２は、信号電圧によってオン状態になる。その結果、電流供給線ＣＬからの電流は、駆動トランジスタ１０２を介して発光ダイオード１０４に流れ、発光ダイオード１０４が発光する。
　第１実施形態ないし第４実施形態に係るトランジスタ１は、例えば、画素回路１００の駆動トランジスタ１０２に適用してもよい。画素回路１００の駆動トランジスタ１０２には、特に電流が長期間流れるため、光が入射した際の特性のシフトが大きいと考えられる。そこで、遮光層９を設けたトランジスタ１を適用することで、安定した特性が得られる。遮光層９および上部ゲート電極６をゲート配線とした場合では、延伸されて容量素子１０３や選択トランジスタ１０１のドレイン電極に接続される。なお、トランジスタ１を他の部分に適用した場合は、接続する対象を適宜選択すればよい。
　本実施の形態に係る表示装置は、透明型としてもよい。つまり、画像などを表示する表面側では、発光素子１０４などの光が見えるように、透明とされているが、通常、表面と反対側の裏面は、遮光性を有する基板などが設けられている。これに対し、裏面側の基板を半透明とすることで、表面側から裏面側を見渡すことができる透明型の表示装置とされる。なお、表示装置の表示領域において、トランジスタ１や配線、透明電極以外の電極が形成される領域は、遮光性を維持しており、遮光性を有する領域以外を光が透過するため、全体として半透明な表示領域とすることができる。
　本実施の形態に係る表示装置は、表示素子を備えた表示パネルであれば、特に限定されるものではない。表示素子は、電流によって輝度や透過率が制御される表示素子と、電圧によって輝度や透過率が制御される表示素子とがある。電流制御の表示素子としては、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：有機発光ダイオード）を備えた有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ：エレクトロルミネッセンス）ディスプレイ、無機発光ダイオードを備えた無機ＥＬディスプレイ等のＥＬディスプレイ、およびＱＬＥＤ（Ｑｕａｎｔｕｍ　ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等がある。また、電圧制御の表示素子としては、液晶表示素子等がある。
　なお、今回開示した実施の形態は全ての点で例示であって、限定的な解釈の根拠となるものではない。従って、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。
　１　トランジスタ
　２　基板
　３　第１絶縁膜
　４　酸化物半導体層
　４ａ　チャネル領域
　４ｂ　ソース領域
　４ｃ　ドレイン領域
　５　ゲート絶縁膜
　６　上部ゲート電極
　７　第２絶縁膜
　８　ゲートコンタクト部
　９　遮光層
　１０ａ　ソースコンタクト部
　１０ｂ　ドレインコンタクト部
　１１ａ　ソース電極
　１１ｂ　ドレイン電極
　１２　第３絶縁膜
　１３　下部ゲート電極
　１４ａ　第１導体コンタクトホール（コンタクトホールの一例）
　１４ｂ　第２導体コンタクトホール（コンタクトホールの一例）
　１４ｃ　ゲートコンタクトホール（コンタクトホールの一例）
　１００　画素回路
　１０１　選択トランジスタ
　１０２　駆動トランジスタ
　１０３　容量素子
　１０４　発光ダイオード
　Ｌ　チャネル長方向
　Ｗ　チャネル幅方向

Claims (14)

  1. 　基板に、第１絶縁膜、酸化物半導体層、ゲート絶縁膜、上部ゲート電極、および第２絶縁膜が順に積層されたトランジスタであって、
    　前記第２絶縁膜に積層され、金属で形成された遮光層を備え、
    　前記遮光層は、前記第２絶縁膜に設けられたゲートコンタクトホールを介して、前記上部ゲート電極と電気的に接続され、
    　前記酸化物半導体層は、前記上部ゲート電極と重畳する領域のうち全てが、前記遮光層と重畳すること
    　を特徴とするトランジスタ。
  2. 　請求項１に記載のトランジスタであって、
    　前記第２絶縁膜に設けられた導体コンタクトホールを介して、前記酸化物半導体層と電気的に接続されたソース電極およびドレイン電極を備え、
    　前記遮光層は、積層された厚み方向において、前記ソース電極および前記ドレイン電極と同じ層に形成されていること
    　を特徴とするトランジスタ。
  3. 　請求項１に記載のトランジスタであって、
    　前記第２絶縁膜に積層された第３絶縁膜と、
    　前記第２絶縁膜および前記第３絶縁膜に設けられた導体コンタクトホールを介して、前記酸化物半導体層と電気的に接続されたソース電極およびドレイン電極とを備えること
    　を特徴とするトランジスタ。
  4. 　請求項３に記載のトランジスタであって、
    　前記ソース電極および前記ドレイン電極は、平面視において、前記遮光層と重畳する領域が設けられていること
    　を特徴とするトランジスタ。
  5. 　請求項１から請求項４までのいずれか１つに記載のトランジスタであって、
    　前記ゲートコンタクトホールは、前記酸化物半導体層のチャネル領域と重畳すること
    　を特徴とするトランジスタ。
  6. 　請求項１から請求項４までのいずれか１つに記載のトランジスタであって、
    　前記上部ゲート電極は、前記酸化物半導体層のチャネル領域の外側まで延伸され、
    　前記ゲートコンタクトホールは、前記上部ゲート電極のうち、前記酸化物半導体層のチャネル領域の外側まで延伸された部分と重畳すること
    　を特徴とするトランジスタ。
  7. 　請求項１から請求項６までのいずれか１つに記載のトランジスタであって、
    　前記上部ゲート電極と前記ゲート絶縁膜とは、平面視において、整合すること
    　を特徴とするトランジスタ。
  8. 　請求項１から請求項７までのいずれか１つに記載のトランジスタであって、
    　前記酸化物半導体層の下方には、前記第１絶縁膜を介して面する下部ゲート電極が形成され、
    　前記下部ゲート電極は、平面視において、前記酸化物半導体層のチャネル領域と重畳すること
    　を特徴とするトランジスタ。
  9. 　請求項１から請求項８までのいずれか１つに記載のトランジスタであって、
    　前記遮光層は、平面視において、前記上部ゲート電極と前記酸化物半導体層とが重畳する領域より外側へ突出して形成されていること
    　を特徴とするトランジスタ。
  10. 　請求項１から請求項９までのいずれか１つに記載のトランジスタであって、
    　前記遮光層は、前記酸化物半導体層に対応した島状に形成されていること
    　を特徴とするトランジスタ。
  11. 　請求項１から請求項１０までのいずれか１つに記載のトランジスタを備えた表示装置であって、
    　複数の画素に対応する複数の画素回路が形成された表示領域を有し、
    　前記画素回路は、前記トランジスタで形成された駆動トランジスタを含むこと
    　を特徴とする表示装置。
  12. 　請求項１１に記載の表示装置であって、
    　前記遮光層は、ゲート配線であること
    　を特徴とする表示装置。
  13. 　請求項１１に記載の表示装置であって、
    　前記上部ゲート電極は、ゲート配線であること
    　を特徴とする表示装置。
  14. 　請求項１１から請求項１３までのいずれか１つに記載の表示装置であって、
    　透明型であること
    　を特徴とする表示装置。
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