KR20130005550A - 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 보조 용량 전극 및 제2 게이트 전극; 상기 제2 게이트 전극 위에 형성된 반도체 층; 상기 반도체 층을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부와 중첩하는 제1 게이트 전극; 상기 게이트 절연막 위에서 상기 제1 게이트 전극을 연결하며 상기 보조 용량 전극과 중첩하는 게이트 배선; 상기 제1 게이트 배선 및 상기 게이트 배선을 덮는 절연층; 상기 절연층 위에 형성된 소스-드레인 요소; 상기 절연층 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 연결하는 게이트 전극 연결 단자; 상기 기판 위에서 상기 보조 용량 전극 및 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고 상기 소스-드레인 요소를 덮는 보호막을 포함한다. 본 발명은 이중 게이트 구조로 인해, 기판의 상부 및 하부에서 반도체 채널층으로 유입되는 빛을 차단하여 광 누설 전류를 방지하며, 출력 전류 특성 및 출력 전류 포화 특성이 향상되는 효과를 얻을 수 있다.

Description

이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 {Double Gate Structure Transistor Substrate For Flat Panel Display Device and Method For Manufacturing The Same}
본 발명은 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 광 누설전류를 방지하기 위한 광 차단막을 구비하면서도 마스크 공정 수를 줄인 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광장치(Electroluminescence Device, EL) 등이 있다.
평판 표시장치들은 능동 구동을 구현하기 위해 스위칭 소자가 매트릭스 배열을 갖는 박막 트랜지스터 기판을 포함한다. 도 1은 종래 기술에 의한 유기발광 표시장치(Organic Light Emitting Diode Display: OLED)에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2는 도 1에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기발광 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
도 1 및 2를 참조하면, 유기발광 표시장치용 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드의 애노드 전극(ANO)을 포함한다. 도면으로 도시하지 않았지만, 애노드 전극(ANO) 위에는 유기발광 다이오드 증착 공정에서 형성되는 유기물질들과 캐소드 전극이 적층된다.
유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 채널층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 채널층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.
도 2에서 도시한 박막 트랜지스터는 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 스위칭 TFT(ST)의 반도체 채널층(SA) 및 구동 TFT(DT)의 반도체 채널층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 채널층들(SA, DA)의 중심부에 중첩되어 형성된다. 한편, 반도체 채널층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)는 게이트 전극들(SG, DG)을 덮는 절연층(INS) 위에 형성된다.
또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 라인(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 TFT(ST)와 구동 TFT(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포된다. 그리고, 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 TFT(DT)의 드레인 전극(DD)을 노출하는 콘택홀이 형성된다. 그리고, 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PL)은 유기발광 다이오드를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.
평탄화 막(PL) 위에는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성된다. 그리고, 뱅크(BA)의 일부 상부에 스페이서(SP)를 더 형성한다.
이와 같은 구성을 갖는 평판 표시장치용 박막 트랜지스터 기판의 구조는 게이트 전극이 반도체 채널층 위에 형성된 탑 게이트 (Top Gate) 구조를 갖는다. 게이트 전극이 반도체 채널층의 상부에 위치하면서 반도체 채널층을 외부의 빛으로부터 보호하는 역할을 수행하지만, 그 반대면인 기판의 하부 쪽에서 들어오는 빛은 반도체 채널층에 직접 유입되어 광 전류를 형성할 수 있다. 이럴 경우, 박막 트랜지스터의 ON/OFF 성능에 문제가 발생하고, 이는 화질 저하의 원인이 된다.
따라서, 기판(SUB) 위에 반도체 채널층이 형성될 위치에 광 차단층을 먼저 형성하기도 한다. 이럴 경우, 광 차단층을 형성하기 위한 마스크 공정이 추가되어 제조 공정이 복잡해진다. 예를 들어, 도 1 및 2에서 개시하는 종래 기술에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하기 위해서는 9개 이상의 마스크 공정이 필요하다. 그런데, 여기에서 광 차단층을 더 형성하게 되면 최소 10개 이상의 마스크 공정이 필요하게 된다. 마스크 공정이 많으면, 그만큼 제조 공정이 길어지고, 제조 비용이 높아지고, 마스크 정렬에 따른 오차로 인해 생산 수율이 저하된다. 하여, 마스크 공정을 간소화하여 우수한 성능을 갖는 박막 트랜지스터 기판을 제조하는 방법 및 그 방법에 의한 박막 트랜지스터 기판이 요구되고 있다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써 반도체 채널층의 하단에 광 차단층을 더 구비하여 광 누설 전류를 방지한 평판 표시장치용 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 반도체 채널층의 하단에 광 차단층을 더 구비하되, 이를 제2 게이트 전극으로 형성하여 광 누설 전류를 방지할 뿐만 아니라 박막 트랜지스터의 전류 특성을 향상시킨 평판 표시장치용 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 반도체 채널층의 하단에 제2 게이트 전극으로 사용하는 광 차단층을 보조 용량 전극과 동시에 형성한 평판 표시장치용 박막 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적들을 달성하기 위하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 보조 용량 전극 및 제2 게이트 전극; 상기 제2 게이트 전극 위에 형성된 반도체 층; 상기 반도체 층을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부와 중첩하는 제1 게이트 전극; 상기 게이트 절연막 위에서 상기 제1 게이트 전극을 연결하며 상기 보조 용량 전극과 중첩하는 게이트 배선; 상기 제1 게이트 배선 및 상기 게이트 배선을 덮는 절연층; 상기 절연층 위에 형성된 소스-드레인 요소; 상기 절연층 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 연결하는 게이트 전극 연결 단자; 상기 기판 위에서 상기 보조 용량 전극 및 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고 상기 소스-드레인 요소를 덮는 보호막을 포함한다.
상기 보호막을 관통하여 상기 소스-드레인 요소의 일부를 노출하는 드레인 콘택홀과; 상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀을 더 포함하고, 상기 애노드 전극은 상기 보호막 위에 형성되어, 상기 드레인 콘택홀을 통해 상기 소스-드레인 요소의 일부와 접촉하며, 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극과 접촉하는 것을 특징으로 한다.
상기 보호막 및 상기 절연층을 관통하여 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀과; 상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 더 포함하고, 상기 게이트 전극 연결 단자는 상기 보호막 위에 형성되어, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극과 접촉하는 것을 특징으로 한다.
상기 애노드 전극은 상기 기판의 표면 위에 직접 접촉하여 형성되고, 상기 보조 용량 전극은 상기 기판 표면 위에서 상기 애노드 전극에서 연장되어 형성되며, 상기 절연층 및 상기 게이트 절연막을 관통하여 상기 애노드 전극의 일부를 노출하는 드레인 콘택홀을 더 포함하고, 상기 소스-드레인 요소는 상기 절연층 위에 형성되어, 상기 드레인 콘택홀을 통해 상기 애노드 전극과 접촉하는 것을 특징으로 한다.
상기 절연층을 관통하여 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀과; 상기 절연층 및 상기 게이트 절연막을 관통하여 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 더 포함하고, 상기 게이트 전극 연결 단자는 상기 절연층 위에 형성되어, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극과 접촉하는 것을 특징으로 한다.
상기 반도체 층은, 상기 제1 게이트 전극과 중첩하는 상기 중앙부에 형성된 반도체 채널층과; 상기 반도체 채널층의 양 측부에 형성된 오믹 접촉층을 포함하고, 상기 소스-드레인 요소는, 상기 일측 오믹 접촉층과 접촉하는 소스 전극과; 상기 소스 전극을 연결하고 상기 기판의 세로 방향으로 진행하는 데이터 배선과; 상기 타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 포함하는 것을 특징으로 한다.
또한, 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은, 본 발명에 의한 기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정; 상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속을 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 그리고 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선을 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층과 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층을 형성하는 제2 마스크 공정; 상기 제1 게이트 전극 및 상기 게이트 배선을 덮는 절연층을 도포하고 패턴하여 상기 양측 오믹 접촉층을 각각 노출하는 오믹 콘택홀들을 형성하는 제3 마스크 공정; 상기 오믹 콘택홀들이 형성된 기판 전면에 소스-드레인 금속 물질을 도포하고 패턴하여 상기 일측 오믹 접촉층과 접촉하는 소스 전극, 상기 소스 전극을 연결하는 데이터 배선, 그리고 상기 타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정거리 이격하여 대향하는 드레인 전극을 형성하는 제4 마스크 공정; 상기 소스전극 및 드레인 전극이 형성된 기판 전면에 보호막을 도포하고, 상기 보호막, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀, 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀, 그리고 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 형성하는 제5 마스크 공정; 그리고 상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되고 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극에 연결되는 애노드 전극, 그리고 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제6 마스크 공정을 포함한다.
또 다른 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은, 기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 애노드 전극, 상기 애노드 전극에서 연장되는 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정; 상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속을 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선, 그리고 상기 게이트 배선의 일측 단부에 배치되는 게이트 패드를 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층, 그리고 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층들을 형성하는 제2 마스크 공정; 상기 제1 게이트 전극 및 상기 게이트 배선 위에 절연층을 도포하고, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 상기 각 오믹 접촉층들을 노출하는 오믹 콘택홀들, 상기 제1 게이트 전극을 노출하는 제1 게이트 콘택홀, 상기 제2 게이트 전극을 노출하는 제2 게이트 콘택홀, 그리고 상기 애노드 전극을 노출하는 드레인 콘택홀을 형성하는 제3 마스크 공정; 상기 콘택홀들 위에 소스-드레인 금속 물질을 도포하고 패턴하여 상기 일측 오믹 접촉층과 접촉하는 소스 전극, 상기 타측 오믹 접촉층과 접촉하고 상기 드레인 콘택홀을 통해 상기 애노드 전극과 접촉하는 드레인 전극, 상기 소스 전극을 연결하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결되는 데이터 패드, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제4 마스크 공정; 상기 기판 전면을 덮는 보호막을 도포하고 상기 보호막 및 상기 절연층을 선택적으로 패턴하여, 상기 게이트 패드 및 상기 데이터 패드를 노출시키는 제5 마스크 공정을 포함한다.
상기 보호막 위에 뱅크층과 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은 반도체 채널층의 상부에 제1 게이트 전극을, 하부에는 제2 게이트 전극을 구비한 이중 게이트 구조를 갖는다. 따라서, 기판의 상부 및 하부에서 반도체 채널층으로 유입되는 빛을 차단하여 광 누설 전류를 효과적으로 방지하는 효과를 갖는다. 또한, 이중 게이트 구조로 인해, 박막 트랜지스터의 출력 전류 특성 및 출력 전류 포화 특성이 향상되는 효과를 얻을 수 있다. 그리고, 본 발명에서는 제2 게이트 전극으로 사용하는 광 차단층을 보조 용량 전극과 동일한 물질로 동일한 층에 형성함으로써, 추가 제조 공정을 요구하지 않는다. 따라서, 뱅크와 스페이서를 모두 제조하는 전체 공정을 고려하더라도 제조 공정이 8 내지 7 마스크 공정으로만 구성할 수 있어, 비용이 저렴하며, 마스크 오차에 의한 제조 수율 저하를 줄일 수 있다.
도 1은 종래 기술에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기발광 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 본 발명의 제1 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 4f는 도 3에서 절취선 IV-IV'로 자른 단면으로 제1 실시 예에 의한, 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들.
도 5는 본 발명의 제2 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 6a 내지 6e는 도 5에서 절취선 VI-VI'로 자른 단면으로 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제고 과정을 나타내는 단면도들.
이하, 첨부한 도면 도 3 내지 6e들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기는 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3은 본 발명의 제1 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4a 내지 4e는 도 3에서 절취선 IV-IV'로 자른 단면으로 제1 실시 예에 의한, 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들이다.
본 발명의 제1 실시 예에 의한 유기발광 표시장치용 이중 게이트 구조를 갖는 박막 트랜지스터 기판은, 스위칭 TFT(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드의 애노드 전극(ANO)을 포함한다. 도면으로 도시하지 않았지만, 애노드 전극(ANO) 위에는 유기발광 다이오드를 구성하는 유기물질들이 적층되고, 유기발광 다이오드 위에는 캐소드 전극이 적층된다.
유리 기판(SUB) 위에서 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 채널층(도시하지 않음)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 제1 게이트 전극(DG)과, 반도체 채널층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.
도 4e에서 도시한 박막 트랜지스터는 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 제1 게이트 전극(DG) 위쪽에서 기판을 향해 들어오는 빛을 차단하여, 반도체 채널층(DA)으로 유입되는 것을 방지할 수 있다. 또한, 반도체 채널층(DA)의 하부에도 광 차단 기능을 하는 제2 게이트 전극(DUG)이 형성되어 있어, 하부쪽에서 기판(SUB)을 향해 들어오는 빛도 채널 층(DA)으로 유입하지 못하도록 차단한다. 또한, 제2 게이트 전극(DUG)는 제1 게이트 전극(DG)와 게이트 연결 전극(GCT)을 통해 전기적으로 연결되어 있어, 이중 게이트 구조를 완성한다. 따라서, 구동 TFT(DT)의 출력 전류 특성과 출력 전류 포화 특성이 개선된 결과를 얻을 수 있다.
또한, 화소 전극인 애노드 전극(ANO)은 해당 게이트 배선(GL)이 활성화 되지 않은 상태에서도 적어도 한 프레임 기간 중에 인가된 데이터 전압을 유지하여야 한다. 이를 효과적으로 유지하기 위해 보조 용량을 더 포함한다. 보조 용량을 위해 앞단에 이웃하는 게이트 배선(DL)과 게이트 절연막(GI)를 사이에 두고 중첩하는 보조 용량 전극(STG)를 더 포함하는 것이 바람직하다. 보조 용량 전극(STG)은 제2 게이트 전극(DUG)을 형성하는 단계에서 게이트 배선(DL)과 중첩하도록 형성한다.
편의상, 본 발명에 대한 설명 및 도면에서는 이중 게이트 구조를 갖는 구동 TFT(DT)를 중심으로 설명한다. 하지만, 스위칭 TFT(ST)에도 동일한 방식으로 이중 게이트 구조를 적용할 수 있다. 이하, 도 4a 내지 4e를 참조하여, 본 발명의 제1 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 좀 더 상세히 설명한다.
유리 기판(SUB) 위에 금속 물질, 버퍼 물질 그리고 비정질 실리콘 물질을 연속으로 도포한다. 금속 물질은 몰리브덴(Molibdenium), 크롬(Chromium), 탄탈(Tantalium)과 같이 전도성이 좋고 불투명한 금속을 포함하는 것이 바람직하다. 버퍼 물질은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)와 같은 무기 절연물질을 1000~5000Å 정도 도포하는 것이 바람직하다. 그리고, 비정질 실리콘은 반도체 채널 층으로 활용할 것이므로 100~1000Å 정도 도포하는 것이 바람직하다. 제1 마스크 공정으로 적층된 금속 물질, 버퍼 물질 및 비정질 실리콘 물질을 패턴하여, 보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)을 형성한다. 보조 용량 전극(STG)은 금속 물질만 포함하는 반면, 반도체 층(SEM)이 형성되는 위치에는 금속 물질로 형성된 제2 게이트 전극(DUG), 버퍼 물질로 형성된 버퍼층(BUF) 및 비정질 실리콘 물질로 형성된 반도체 층(SEM)이 그대로 적층된 구조를 갖도록 형성하는 것이 바람직하다. 이를 위해, 제1 마스크 공정에서는 하프-톤(Half-tone) 마스크를 사용하는 것이 바람직하다. 제2 게이트 전극(DUG)는 나중에 제1 게이트 전극(DG)과 연결되어야 하므로, 제2 게이트 전극(DUG)의 일부는 금속 물질만 포함하도록 형성하는 것이 바람직하다. (도 4a)
보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 게이트 절연막(GI)을 전면 도포한다. 이어서, 게이트 절연막(GI) 위에 게이트 금속 물질을 연속으로 증착한다. 제2 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 배선(GL)과 게이트 배선(GL)에서 분기하여 반도체 층(SEM)의 중앙부와 중첩하는 제1 게이트 전극(DG)을 형성한다. 게이트 배선(GL)의 일부는 게이트 절연막(GI)을 사이에 두고 보조 용량 전극(STG)와 중첩하여 보조 용량을 형성한다. 또한, 제1 게이트 전극(DG)의 일부는 게이트 절연막(GI)만을 사이에 두고 제2 게이트 전극(DUG)과 중첩하는 구조를 갖는 것이 바람직하다. 이는, 나중에 설명하겠지만, 추후에 제1 게이트 전극(DG)과 제2 게이트 전극(DUG)을 연결하기 위함이다. 그리고나서, 제1 게이트 전극(DG)을 마스크로 하여 P+ 불순물을 주입한다. 그러면 제1 게이트 전극(DG)과 중첩하지 않는 반도체 층(SEM)의 양 측부가 오믹 첩촉층(OM)으로 형성된다. 이와 동시에, P+ 불순물이 주입되지 않은 반도체 층(SEM) 중에서 제1 게이트 전극(DG)과 중첩되는 부분은 반도체 채널층(A)으로 완성된다. (도 4b)
반도체 채널층(A)과 오믹 접촉층(OM)을 완성한 후, 기판(SUB) 위에 무기 절연물질 혹은 유기 절연물질을 단층 혹은 복층으로 도포하여 절연층(INS)을 형성한다. 제3 마스크 공정으로 반도체 채널층(A)의 양 옆에 형성된 두 개의 오믹 접촉층(OM)을 노출하는 오믹 콘택홀(OMC)을 형성한다. (도 4c)
오믹 콘택홀(OMC)이 형성된 절연층(INS) 위에 소스-드레인 금속 물질을 전면 증착한다. 제4 마스크 공정으로 소스-드레인 금속 물질을 패턴하여 게이트 배선(DL)과 수직으로 배열되는 구동 전류 배선(VDD)(데이터 배선(DL) 포함), 구동 전류 배선(VDD)에서 분기하여 오믹 콘택홀(OMC)를 통해 일측의 오믹 접촉층(OM)과 접촉하는 소스 전극(DS), 소스 전극(DS)와 대향하며 오믹 콘택홀(OMC)를 통해 타측의 오믹 접촉층(OM)과 접촉하는 드레인 전극(DD)을 형성한다. 이로써, 구동 TFT(DT)가 완성된다. (도 4d)
구동 전류 배선(VDD)(데이터 배선(DL) 포함), 소스 전극(DS) 및 드레인 전극(DD)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 보호막(PAS)을 전면 도포한다. 제 5 마스크 공정으로 보호막(PAS), 절연층(INS) 그리고 게이트 절연막(GI)을 선택적으로 패턴하여 보조 용량 콘택홀(CST), 제1 게이트 전극 콘택홀(C1) 및 제2 게이트 전극 콘택홀(C2) 그리고 드레인 콘택홀(CDD)을 형성한다. 보조 용량 콘택홀(CST)는 보조 용량 전극(STG)의 일측부를 노출하도록 보호막(PAS), 절연층(INS) 그리고 게이트 절연막(GI)을 패턴하여 형성한다. 제1 게이트 전극 콘택홀(C1)은 제1 게이트 전극(DG)의 일부를 노출하도록 보호막(PAS) 및 절연층(INS)을 패턴하여 형성한다. 제2 게이트 전극 콘택홀(C2)은 제2 게이트 전극(DUG)의 일부를 노출하도록 보호막(PAS), 절연층(INS) 그리고 게이트 절연막(GI)을 패턴하여 형성한다. 한편, 드레인 콘택홀(CDD)은 드레인 전극(DD)의 일부를 노출하도록 보호막(PAS)을 패턴하여 형성한다. 도면으로 나타내지 않았지만, 게이트 배선(GL), 데이터 배선(DL) 및 구동 전류 배선(VDD)의 단부에 형성된 패드부를 노출하는 패드 콘택홀을 더 형성할 수도 있다. (도 4e)
콘택홀들(CST, C1, C2, CDD)이 형성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제6 마스크 공정으로 투명 도전물질을 패턴하여 애노드 전극(ANO)과 게이트 전극 연결 단자(GCT)을 형성한다. 애노드 전극(ANO)은 드레인 콘택홀(CDD)을 통해서 드레인 전극(DD)과 접촉하며, 동시에 보조 용량 콘택홀(CST)을 통해서 보조 용량 전극(STG)과 접촉한다. 게이트 전극 연결 단자(GCT)은 제1 게이트 전극 콘택홀(C1)을 통해 제1 게이트 전극(DG)과 접촉하고, 제2 게이트 전극 콘택홀(C2)을 통해 제2 게이트 전극(DUG)과 접촉함으로써, 제1 게이트 전극(DG)와 제2 게이트 전극(DUG)을 연결한다. 도면으로 나타내지 않았지만, 게이트 배선(GL), 데이터 배선(DL) 및 구동 전류 배선(VDD)의 단부에 형성된 패드부를 노출하는 패드 콘택홀을 통해 패드부와 연결되는 패드 단자를 더 형성할 수도 있다. (도 4f)
이후에, 뱅크와 스페이서를 형성하는 마스크 공정까지 고려하면, 이상 본 발명의 제1 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은 7 마스크 공정으로 구성된다. 종래 기술과 비교했을 때, 마스크 공정수가 절감되면서도, 광 차단 기능을 하는 제2 게이트 전극을 더 포함하고 있다. 따라서, 본 발명은 적은 공정으로 더 성능이 우수한 박막 트랜지스터 기판 및 그 제조 공정을 제공한다.
이하, 도 5 내지 도 6e를 참조하여, 본 발명의 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법을 상세히 설명한다. 도 5는 본 발명의 제2 실시 예에 의한 유기발광 표시장치에서 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 6a 내지 6e는 도 5에서 절취선 VI-VI'로 자른 단면으로 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제고 과정을 나타내는 단면도들이다.
본 발명의 제2 실시 예에 의한 유기발광 표시장치에 사용하는 이중 게이트 구조를 갖는 박막 트랜지스터 기판은, 구성 요소와 구조가 기본적으로 제1 실시 예와 동일하다. 완전히 동일한 부분에 대해서는 중복을 피하기 위해 상세한 설명은 생략하고, 차이가 있는 부분을 중심으로 설명한다.
유리 기판(SUB) 위에서 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 채널층(도시하지 않음)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 제1 게이트 전극(DG)과, 반도체 채널층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.
도 5 및 도 6e을 참조하면, 제2 실시 예에 의한, 박막 트랜지스터는 제1 실시 예와 동일하게 이중 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 기판의 상부 및 하부 쪽에서 반도체 채널층(DA)으로 유입되는 빛을 모두 방지할 수 있다. 또한, 제2 게이트 전극(DUG)은 제1 게이트 전극(DG)과 게이트 연결 전극(GCT)에 의해 전기적으로 연결되어 있어, 이중 게이트 구조를 완성한다. 따라서, 구동 TFT(DT)의 출력 전류 특성과 출력 전류 포화 특성이 개선된 결과를 얻을 수 있다.
또한, 화소 전극인 애노드 전극(ANO)은 해당 게이트 배선(GL)이 활성화 되지 않은 상태에서도 적어도 한 프레임 기간 중에 인가된 데이터 전압을 유지하여야 한다. 이를 효과적으로 유지하기 위해 보조 용량을 더 포함한다. 보조 용량을 위해 앞단에 이웃하는 게이트 배선(DL)과 게이트 절연막(GI)를 사이에 두고 중첩하는 보조 용량 전극(STG)를 더 포함하는 것이 바람직하다. 보조 용량 전극(STG)은 제2 게이트 전극(DUG)을 형성하는 단계에서 게이트 배선(DL)과 중첩하도록 형성한다.
제2 실시 예에서는, 특히 탑 에미션(Top Emission) 방식의 유기전계 발광표시장치의 경우에서, 불투명 도전물질로 애노드 전극을 먼저 형성하고, 이와 동시에 제2 게이트 전극을 더 형성하는 것을 특징으로 한다. 따라서, 제2 실시 예의 경우에는 유기전계 발광 다이오드의 발광 방향이 상부로 향하는 탑 에미션 구조에 국한적이기는 하지만, 제1 실시 예보다 제조 공정이 더 절감되는 장점을 갖는다.
편의상, 본 발명에 대한 설명 및 도면에서는 이중 게이트 구조를 갖는 구동 TFT(DT)를 중심으로 설명한다. 하지만, 스위칭 TFT(ST)에도 동일한 방식으로 이중 게이트 구조를 적용할 수 있다. 이하, 도 6a 내지 6e를 참조하여, 본 발명의 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판의 제조 과정을 좀 더 상세히 설명한다.
유리 기판(SUB) 위에 금속 물질, 버퍼 물질 그리고 비정질 실리콘 물질을 연속으로 도포한다. 금속 물질은 몰리브덴(Molibdenium), 크롬(Chromium), 탄탈(Tantalium)과 같이 전도성이 좋고 불투명한 금속을 포함하며 유기전계 발광 다이오드의 애노드 전극용으로 적합한 물질인 것이 바람직하다. 버퍼 물질은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiO2)와 같은 무기 절연물질을 1000~5000Å 정도 도포하는 것이 바람직하다. 그리고, 비정질 실리콘은 반도체 채널 층으로 활용할 것이므로 100~1000Å 정도 도포하는 것이 바람직하다. 제1 마스크 공정으로 적층된 금속 물질, 버퍼 물질 및 비정질 실리콘 물질을 패턴하여, 애노드 전극(ANO), 보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)을 형성한다. 애노드 전극(ANO)은 보조 용량 전극(STG)와 연속으로 연결된 구조를 갖는다. 애노드 전극(ANO) 및 보조 용량 전극(STG)은 금속 물질만 포함하는 반면, 반도체 층(SEM)이 형성되는 위치에는 금속 물질로 형성된 제2 게이트 전극(DUG), 버퍼 물질로 형성된 버퍼층(BUF) 및 비정질 실리콘 물질로 형성된 반도체 층(SEM)이 그대로 적층된 구조를 갖도록 형성하는 것이 바람직하다. 이를 위해, 제1 마스크 공정에서는 하프-톤(Half-tone) 마스크를 사용하는 것이 바람직하다. 제2 게이트 전극(DUG)는 나중에 제1 게이트 전극(DG)과 연결되어야 하므로, 제2 게이트 전극(DUG)의 일부는 금속 물질만 포함하도록 형성하는 것이 바람직하다. (도 6a)
애노드 전극(ANO), 보조 용량 전극(STG), 제2 게이트 전극(DUG) 그리고 반도체 층(SEM)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 게이트 절연막(GI)을 전면 도포한다. 이어서, 게이트 절연막(GI) 위에 게이트 금속 물질을 연속으로 증착한다. 제2 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 배선(GL)과 게이트 배선(GL)에서 분기하여 반도체 층(SEM)의 중앙부와 중첩하는 제1 게이트 전극(DG)을 형성한다. 게이트 배선(GL)의 일부는 게이트 절연막(GI)을 사이에 두고 보조 용량 전극(STG)와 중첩하여 보조 용량을 형성한다. 또한, 제1 게이트 전극(DG)의 일부는 게이트 절연막(GI)만을 사이에 두고 제2 게이트 전극(DUG)과 중첩하는 구조를 갖는 것이 바람직하다. 이는, 나중에 설명하겠지만, 추후에 제1 게이트 전극(DG)과 제2 게이트 전극(DUG)을 연결하기 위함이다. 그리고나서, 제1 게이트 전극(DG)을 마스크로 하여 P+ 불순물을 주입한다. 그러면 제1 게이트 전극(DG)과 중첩하지 않는 반도체 층(SEM)의 양 측부가 오믹 첩촉층(OM)으로 형성된다. 이와 동시에, P+ 불순물이 주입되지 않은 반도체 층(SEM) 중에서 제1 게이트 전극(DG)과 중첩되는 부분은 반도체 채널층(A)으로 완성된다. (도 6b)
반도체 채널층(A)과 오믹 접촉층(OM)을 완성한 후, 기판(SUB) 위에 무기 절연물질 혹은 유기 절연물질을 단층 혹은 복층으로 도포하여 절연층(INS)을 형성한다. 제3 마스크 공정으로 절연층(INS) 및 게이트 절연막(GI)을 선택적으로 패턴하여, 제1 게이트 전극 콘택홀(C1), 제2 게이트 전극 콘택홀(C2), 오믹 콘택홀(OMC) 및 드레인 콘택홀(CDD)을 형성한다. 제1 게이트 전극 콘택홀(C1)은 제1 게이트 전극(DG)의 일부를 노출하도록 절연층(INS)을 패턴하여 형성한다. 제2 게이트 전극 콘택홀(C2)은 제2 게이트 전극(DUG)의 일부를 노출하도록 절연층(INS) 및 게이트 절연막(GI)을 패턴하여 형성한다. 오믹 콘택홀(OMC)은 반도체 채널층(A)의 양 옆에 형성된 두 개의 오믹 접촉층(OM)을 노출하도록 오믹 접촉층(OM)을 덮는 절연층(INS) 및 게이트 절연막(GI)를 패턴하여 형성한다. 한편, 드레인 콘택홀(CDD)은 애노드 전극(ANO) 전부 혹은 일부를 노출하도록 절연층(INS) 및 게이트 절연막(GI)을 패턴하여 형성한다. 도면에서는 애노드 전극(ANO)이 모두 노출되는 경우를 설명하고 있지만, 애노드 전극(ANO)의 일부만 노출하도록 형성할 수도 있다. 도면으로 도시하지 않았으나, 게이트 배선(GL)의 단부에 형성되는 게이트 패드를 노출하는 패드 콘택홀을 더 형성할 수도 있다. (도 6c)
콘택홀들(CST, C1, C2, CDD)이 형성된 기판(SUB)의 절연층(INS) 위에 소스-드레인 금속 물질을 전면 증착한다. 제4 마스크 공정으로 소스-드레인 금속 물질을 패턴하여 게이트 배선(DL)과 수직으로 배열되는 구동 전류 배선(VDD)(데이터 배선(DL) 포함), 구동 전류 배선(VDD)에서 분기하여 오믹 콘택홀(OMC)를 통해 일측의 오믹 접촉층(OM)과 접촉하는 소스 전극(DS), 소스 전극(DS)와 대향하며 오믹 콘택홀(OMC)를 통해 타측의 오믹 접촉층(OM)과 접촉하는 드레인 전극(DD)을 형성한다. 이로써, 구동 TFT(DT)가 완성된다. 이와 동시에, 게이트 전극 연결 단자(GCT)을 더 형성한다. 게이트 전극 연결 단자(GCT)은, 제1 게이트 전극 콘택홀(C1)을 통해 제1 게이트 전극(DG)과 접촉하고, 제2 게이트 전극 콘택홀(C2)을 통해 제2 게이트 전극(DUG)과 접촉함으로써, 제1 게이트 전극(DG)와 제2 게이트 전극(DUG)을 연결한다. 도면으로 도시하지 않았지만, 게이트 배선(GL)의 단부에 형성되는 게이트 패드를 노출하는 패드 콘택홀을 통해 게이트 패드와 접촉하는 게이트 패드 단자를 더 형성할 수도 있다. 또한, 데이터 패드 단자 및 구동 전류 패드는 별도로 형성하지 않고 데이터 배선(DL) 및 구동 전류 배선(VDD)의 단부에 패드만 형성한다. (도 6d)
구동 전류 배선(VDD)(데이터 배선(DL) 포함), 소스 전극(DS) 및 드레인 전극(DD)이 형성된 기판(SUB) 위에 산화 실리콘 혹은 질화 실리콘을 포함하는 보호막(PAS)을 전면 도포한다. 이후, 도면으로 나타내지는 않았지만, 제5 마스크 공정으로 패드부를 노출하도록 패턴하는 것이 바람직하다. 이 경우, 패드 단자는 소스-드레인 금속 물질로 형성하였으므로, 보호막(PAS)을 패턴하여 패드부를 모두 노출하는 것이 바람직하다. (도 6e)
이후에, 뱅크와 스페이서를 형성하는 마스크 공정까지 고려하면, 이상 본 발명의 제2 실시 예에 의한 이중 게이트 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은 6 마스크 공정으로 구성된다. 종래 기술과 비교했을 때, 마스크 공정수가 절감되면서도, 광 차단 기능을 하는 제2 게이트 전극을 더 포함하고 있다. 따라서, 본 발명은 적은 공정으로 더 성능이 우수한 박막 트랜지스터 기판 및 그 제조 공정을 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
ST: 스위칭 TFT DT: 구동 TFT
SG: 스위칭 TFT 게이트 전극 DG: 구동 TFT 제1 게이트 전극
SS: 스위칭 TFT 소스 전극 DS: 구동 TFT 소스 전극
SD: 스위칭 TFT 드레인 전극 DD: 구동 TFT 드레인 전극
SA: 스위칭 TFT 반도체 채널층 DA: 구동 TFT 반도체 채널층
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 VDP: 구동 전류 패드
VDPT: 구동 전류 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 VPH: 구동 전류 패드 콘택홀
GI: 게이트 절연막 INS: 절연층
PAS: 보호막 PL: 평탄화 막
BA: 뱅크 SP: 스페이서
STG: 보조 용량 전극 DUG: 구동 TFT 제2 게이트 전극
SEM: 반도체 층 OM: 오믹 접촉층
ANO: 애노드 전극 OMC: 오믹 콘택홀
CST: 보조 용량 전극 콘택홀 C1: 제1 게이트 전극 콘택홀
C2: 제2 게이트 전극 콘택홀 GCT: 게이트 전극 연결 단자
CDD: 드레인 콘택홀

Claims (10)

  1. 기판;
    상기 기판 위에 형성된 보조 용량 전극 및 제2 게이트 전극;
    상기 제2 게이트 전극 위에 형성된 반도체 층;
    상기 반도체 층을 덮는 게이트 절연막;
    상기 게이트 절연막 위에서 상기 반도체 층의 중앙부와 중첩하는 제1 게이트 전극;
    상기 게이트 절연막 위에서 상기 제1 게이트 전극을 연결하며 상기 보조 용량 전극과 중첩하는 게이트 배선;
    상기 제1 게이트 배선 및 상기 게이트 배선을 덮는 절연층;
    상기 절연층 위에 형성된 소스-드레인 요소;
    상기 절연층 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 연결하는 게이트 전극 연결 단자;
    상기 기판 위에서 상기 보조 용량 전극 및 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고
    상기 소스-드레인 요소를 덮는 보호막을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 보호막을 관통하여 상기 소스-드레인 요소의 일부를 노출하는 드레인 콘택홀과;
    상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀을 더 포함하고,
    상기 애노드 전극은 상기 보호막 위에 형성되어, 상기 드레인 콘택홀을 통해 상기 소스-드레인 요소의 일부와 접촉하며, 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 보호막 및 상기 절연층을 관통하여 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀과;
    상기 보호막, 상기 절연층 그리고 상기 게이트 절연막을 관통하여 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 더 포함하고,
    상기 게이트 전극 연결 단자는 상기 보호막 위에 형성되어, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 애노드 전극은 상기 기판의 표면 위에 직접 접촉하여 형성되고,
    상기 보조 용량 전극은 상기 기판 표면 위에서 상기 애노드 전극에서 연장되어 형성되며,
    상기 절연층 및 상기 게이트 절연막을 관통하여 상기 애노드 전극의 일부를 노출하는 드레인 콘택홀을 더 포함하고,
    상기 소스-드레인 요소는 상기 절연층 위에 형성되어, 상기 드레인 콘택홀을 통해 상기 애노드 전극과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 절연층을 관통하여 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀과;
    상기 절연층 및 상기 게이트 절연막을 관통하여 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 더 포함하고,
    상기 게이트 전극 연결 단자는 상기 절연층 위에 형성되어, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 반도체 층은,
    상기 제1 게이트 전극과 중첩하는 상기 중앙부에 형성된 반도체 채널층과;
    상기 반도체 채널층의 양 측부에 형성된 오믹 접촉층을 포함하고,
    상기 소스-드레인 요소는,
    상기 일측 오믹 접촉층과 접촉하는 소스 전극과;
    상기 소스 전극을 연결하고 상기 기판의 세로 방향으로 진행하는 데이터 배선과;
    상기 타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정;
    상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속을 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 그리고 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선을 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층과 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층을 형성하는 제2 마스크 공정;
    상기 제1 게이트 전극 및 상기 게이트 배선을 덮는 절연층을 도포하고 패턴하여 상기 양측 오믹 접촉층을 각각 노출하는 오믹 콘택홀들을 형성하는 제3 마스크 공정;
    상기 오믹 콘택홀들이 형성된 기판 전면에 소스-드레인 금속 물질을 도포하고 패턴하여 상기 일측 오믹 접촉층과 접촉하는 소스 전극, 상기 소스 전극을 연결하는 데이터 배선, 그리고 상기 타측 오믹 접촉층과 접촉하며 상기 소스 전극과 일정거리 이격하여 대향하는 드레인 전극을 형성하는 제4 마스크 공정;
    상기 소스전극 및 드레인 전극이 형성된 기판 전면에 보호막을 도포하고, 상기 보호막, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀, 상기 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀, 상기 제1 게이트 전극의 일부를 노출하는 제1 게이트 콘택홀, 그리고 상기 제2 게이트 전극의 일부를 노출하는 제2 게이트 콘택홀을 형성하는 제5 마스크 공정; 그리고
    상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되고 상기 보조 용량 콘택홀을 통해 상기 보조 용량 전극에 연결되는 애노드 전극, 그리고 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제6 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 기판 위에 뱅크층과 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  9. 기판 위에 금속 물질, 버퍼 물질 그리고 반도체 물질을 연속으로 도포하고 패턴하여 애노드 전극, 상기 애노드 전극에서 연장되는 보조 용량 전극, 제2 게이트 전극, 그리고 상기 제2 게이트 전극 일부와 중첩하는 버퍼층 및 반도체 층을 형성하는 제1 마스크 공정;
    상기 기판 전면에 게이트 절연막과 게이트 금속 물질을 연속을 증착하고 상기 게이트 금속 물질을 패턴하여 상기 반도체 층의 중심부 및 상기 제2 게이트 전극과 중첩하는 제1 게이트 전극, 상기 보조 용량 전극과 중첩하며 상기 제1 게이트 전극에 연결된 게이트 배선, 그리고 상기 게이트 배선의 일측 단부에 배치되는 게이트 패드를 형성하고, 상기 제1 게이트 전극을 마스크로 하여 상기 반도체 층에 불순물을 주입하여 상기 제1 게이트 전극과 중첩하는 반도체 채널층, 그리고 상기 반도체 채널층 양 측면에 연결되는 오믹 접촉층들을 형성하는 제2 마스크 공정;
    상기 제1 게이트 전극 및 상기 게이트 배선 위에 절연층을 도포하고, 상기 절연층 및 상기 게이트 절연막을 선택적으로 패턴하여 상기 각 오믹 접촉층들을 노출하는 오믹 콘택홀들, 상기 제1 게이트 전극을 노출하는 제1 게이트 콘택홀, 상기 제2 게이트 전극을 노출하는 제2 게이트 콘택홀, 그리고 상기 애노드 전극을 노출하는 드레인 콘택홀을 형성하는 제3 마스크 공정;
    상기 콘택홀들 위에 소스-드레인 금속 물질을 도포하고 패턴하여 상기 일측 오믹 접촉층과 접촉하는 소스 전극, 상기 타측 오믹 접촉층과 접촉하고 상기 드레인 콘택홀을 통해 상기 애노드 전극과 접촉하는 드레인 전극, 상기 소스 전극을 연결하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결되는 데이터 패드, 상기 제1 게이트 콘택홀을 통해 상기 제1 게이트 전극에 연결되고 상기 제2 게이트 콘택홀을 통해 상기 제2 게이트 전극에 연결되는 게이트 전극 연결 단자를 형성하는 제4 마스크 공정;
    상기 기판 전면을 덮는 보호막을 도포하고 상기 보호막 및 상기 절연층을 선택적으로 패턴하여, 상기 게이트 패드 및 상기 데이터 패드를 노출시키는 제5 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  10. 제 9 항에 있어서,
    상기 보호막 위에 뱅크층과 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140097856A (ko) * 2013-01-30 2014-08-07 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법
US9412769B2 (en) 2013-08-05 2016-08-09 Samsung Electronics Co., Ltd. Transistor, method of manufacturing the transistor, and electronic device including the transistor
US9437624B2 (en) 2014-09-29 2016-09-06 Samsung Display Co., Ltd. Thin film transistor substrate, display apparatus comprising the same, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus
US10153336B2 (en) 2016-05-02 2018-12-11 Samsung Display Co., Ltd. Semiconductor device and a display device including the same
CN111965908A (zh) * 2020-08-27 2020-11-20 京东方科技集团股份有限公司 一种阵列基板和显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240040419A (ko) 2022-09-21 2024-03-28 광운대학교 산학협력단 이중 게이트를 가진 반도체 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243657A (ja) 2002-02-12 2003-08-29 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法
JP2009043748A (ja) * 2007-08-06 2009-02-26 Seiko Epson Corp 半導体装置および電気光学装置
JP4298768B2 (ja) 2007-08-09 2009-07-22 株式会社半導体エネルギー研究所 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140097856A (ko) * 2013-01-30 2014-08-07 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법
US9412769B2 (en) 2013-08-05 2016-08-09 Samsung Electronics Co., Ltd. Transistor, method of manufacturing the transistor, and electronic device including the transistor
US9437624B2 (en) 2014-09-29 2016-09-06 Samsung Display Co., Ltd. Thin film transistor substrate, display apparatus comprising the same, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus
US10153336B2 (en) 2016-05-02 2018-12-11 Samsung Display Co., Ltd. Semiconductor device and a display device including the same
CN111965908A (zh) * 2020-08-27 2020-11-20 京东方科技集团股份有限公司 一种阵列基板和显示装置
CN111965908B (zh) * 2020-08-27 2023-10-24 京东方科技集团股份有限公司 一种阵列基板和显示装置

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