KR20120123949A - 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 평판 표시장치용 박막 트랜지스터 기판을 제조하는 방법 및 그 방법에 의한 박막 트랜지스터에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은 표시 영역과 비 표시 영역으로 구획된 기판; 상기 기판 위의 표시 영역 내에 형성된 반도체 층; 상기 반도체 층을 덮는 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 요소; 상기 게이트 요소를 덮는 절연막; 상기 절연막 위에 형성된 소스-드레인 요소; 상기 표시 영역, 그리고 상기 비 표시 영역에 형성된 소스-드레인 요소를 덮는 평탄화 막; 상기 평탄화 막 위에 형성되며, 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고 상기 평탄화 막 위에 형성되며, 상기 비 표시 영역에서 서로 이격되어 형성된 두 개의 소스-드레인 요소들을 서로 연결하는 연결 단자를 포함한다. 본 발명에 의한 박막 트랜지스터 기판은 보호막이 생략됨으로써 노출되는 소스-드레인 금속층은 평탄화 막으로 덮음으로써, 식각액 및 현상액에 의한 손상을 방지할 수 있다.

Description

평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 {Transistor Substrate For Flat Panel Display Device and Method For Manufacturing The Same}
본 발명은 평판 표시장치용 박막 트랜지스터 기판을 제조하는 방법 및 그 방법에 의한 박막 트랜지스터에 관한 것이다. 특히, 본 발명은 보호막을 제거하여 마스크 공정 수를 줄인 평판 표시장치용 박막 트랜지스터 기판을 제조하는 방법 및 그 방법에 의한 박막 트랜지스터에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광장치(Electroluminescence Device, EL) 등이 있다.
평판 표시장치들은 능동 구동을 구현하기 위해 스위칭 소자가 매트릭스 배열을 갖는 박막 트랜지스터 기판을 포함한다. 도 1은 종래 기술에 의한 유기발광 표시장치(Organic Light Emitting Diode Display: OLED)에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기발광 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
도 1 및 2를 참조하면, 유기발광 표시장치용 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드의 애노드 전극(ANO)을 포함한다. 도면으로 도시하지 않았지만, 애노드 전극(ANO) 위에는 유기발광 다이오드 증착 공정에서 형성되는 유기물질들과 캐소드 전극이 적층된다.
유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.
도 2에서 도시한 박막 트랜지스터는 탑 게이트(Top Gate) 구조를 갖는다. 따라서, 스위칭 TFT(ST)의 반도체 층(SA) 및 구동 TFT(DT)의 반도체 층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 층들(SA, DA)의 중심부에 중첩되어 형성된다. 한편, 반도체 층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)은 게이트 전극들(SG, DG)을 덮는 절연막(IN) 위에 형성된다.
또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 라인(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 TFT(ST)와 구동 TFT(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포된다. 그리고, 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 TFT(DT)의 드레인 전극(DD)을 노출하는 콘택홀이 형성된다. 그리고, 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PL)은 유기발광 다이오드를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.
평탄화 막(PL) 위에는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성된다. 그리고, 뱅크(BA)의 일부 상부에 스페이서(SP)를 더 형성한다.
이와 같은 구성을 갖는 박막 트랜지스터 기판을 제조하기 위해서는 9개 이상의 마스크 공정이 필요하다. 마스크 공정이 많으면, 그만큼 제조 공정이 길어지고, 제조 비용이 높아지고, 마스크 정렬에 따른 오차로 인해 생산 수율이 저하된다. 하여, 마스크 공정을 간소화하여 동일한 성능을 갖는 박막 트랜지스터 기판을 제조하는 방법 및 그 방법에 의한 박막 트랜지스터 기판이 요구되고 있다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써 보호막을 제거하여, 마스크 공정 수를 줄인 박막 트랜지스터 기판 제조 방법 및 그 방법에 의한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 보호막을 제거하더라도, 보호막이 보호하던 소자 층이 손상되는 것을 방지한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은 표시 영역과 비 표시 영역으로 구획된 기판; 상기 기판 위의 표시 영역 내에 형성된 반도체 층; 상기 반도체 층을 덮는 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 요소; 상기 게이트 요소를 덮는 절연막; 상기 절연막 위에 형성된 소스-드레인 요소; 상기 표시 영역, 그리고 상기 비 표시 영역에 형성된 소스-드레인 요소를 덮는 평탄화 막; 상기 평탄화 막 위에 형성되며, 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고 상기 평탄화 막 위에 형성되며, 상기 비 표시 영역에서 서로 이격되어 형성된 두 개의 소스-드레인 요소들을 서로 연결하는 연결 단자를 포함한다.
상기 소스-드레인 요소는, 상기 반도체 층 양 측면과 각각 접촉하는 소스 전극 및 드레인 전극; 그리고 상기 소스 전극을 연결하며 상기 기판의 세로 방향으로 진행하는 데이터 배선을 포함하고, 상기 게이트 요소는, 상기 반도체 층과 중첩하는 게이트 전극; 상기 게이트 전극을 연결하며 상기 기판의 가로 방향으로 진행하는 게이트 배선; 상기 게이트 배선의 일측 단부에 형성된 게이트 패드; 상기 게이트 패드와 나란하게 배열된 제1 신호패드 및 상기 제1 신호패드에서 연장된 제1 연결 배선; 상기 데이터 배선의 일측 단부에 배치된 데이터 패드; 그리고 상기 데이터 패드와 나란하게 배열된 제2 신호패드를 포함하는 것을 특징으로 한다.
상기 제1 연결 배선의 일측 단부를 노출하도록 상기 절연막에 형성된 제1 콘택홀; 상기 제2 신호 패드의 일측 단부를 노출하도록 상기 절연막에 형성된 제2 콘택홀; 상기 소스-드레인 요소의 일부분으로서, 상기 제1 콘택홀을 통해 상기 제1 연결 배선과 연결되는 제2 연결 배선; 상기 소스-드레인 요소의 일부분으로서, 상기 제2 콘택홀을 통해 상기 제2 신호 패드와 연결되는 제3 연결 배선; 그리고 상기 제2 연결 배선 및 상기 제3 연결 배선의 서로 마주보는 일측면들의 상부 표면을 각각 노출하도록 상기 평탄화 막에 형성된 연결 콘택홀들을 더 포함하고, 상기 제2 연결 배선 및 상기 제3 연결 배선은 상기 연결 단자에 의해 연결되는 것을 특징으로 한다.
상기 데이터 패드의 일측 단부를 노출하도록 상기 절연막에 형성된 데이터 콘택홀을 더 포함하고, 상기 데이터 배선은 상기 데이터 콘택홀을 통해 상기 데이터 패드와 연결되는 것을 특징으로 한다.
애노드 전극이 형성된 상기 평탄화막 위에 상기 애노드 전극의 일부를 노출하는 뱅크 층; 상기 뱅크 층 위에서 일정 높이를 갖고 형성된 스페이서를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은, 기판 위에 반도체 층을 형성하는 제1 마스크 공정; 상기 반도체 층 위에 게이트 절연막 및 게이트 금속층을 연속 증착하고, 상기 게이트 금속층을 패턴하여 게이트 요소를 형성하는 제2 마스크 공정; 상기 게이트 요소 위에 절연막을 도포하고, 상기 절연막 및 상기 게이트 절연막을 패턴하여 상기 반도체 층의 양 측면과 상기 게이트 요소의 일부를 노출하는 제3 마스크 공정; 상기 절연막 위에 소스-드레인 금속층을 도포하고, 패턴하여 상기 노출된 게이트 요소와 접촉하는 소스-드레인 요소를 형성하는 제4 마스크 공정; 상기 소스-드레인 요소 위에 평탄화 막을 도포하고, 패턴하여 상기 소스-드레인 전체를 덮되, 상기 소스-드레인 요소의 일부 상부 표면을 노출하는 평탄화 막을 형성하는 제5 마스크 공정; 그리고 상기 평탄화 막 위에 투명 도전물질을 도포하고, 패턴하여 상기 노출된 소스-드레인 요소의 일부와 접촉하는 애노드 전극 및 연결 단자를 형성하는 제6 마스크 공정을 포함한다.
상기 제4 마스크 공정에서 형성하는 상기 소스-드레인 요소는, 노출된 상기 반도체 층 양 측면과 각각 접촉하는 소스 전극 및 드레인 전극; 그리고 상기 소스 전극을 연결하며 상기 기판의 세로 방향으로 진행하는 데이터 배선을 포함하고, 상기 제2 마스크 공정에서 형성하는 상기 게이트 요소는, 상기 반도체 층과 중첩하는 게이트 전극; 상기 게이트 전극을 연결하며 상기 기판의 가로 방향으로 진행하는 게이트 배선; 상기 게이트 배선의 일측 단부에 형성된 게이트 패드; 상기 게이트 패드와 나란하게 배열된 제1 신호패드 및 상기 제1 신호패드에서 연장된 제1 연결 배선; 상기 데이터 배선의 일측 단부에 배치된 데이터 패드; 그리고 상기 데이터 패드와 나란하게 배열된 제2 신호패드를 포함하는 것을 특징으로 한다.
상기 제3 마스크 공정에서, 상기 제1 연결 배선의 일측 단부를 노출하도록 상기 절연막에 제1 콘택홀; 그리고 상기 제2 신호 패드의 일측 단부를 노출하도록 상기 절연막에 제2 콘택홀을 더 형성하고; 상기 제4 마스크 공정에서, 상기 소스-드레인 요소의 일부분으로서, 상기 제1 콘택홀을 통해 상기 제1 연결 배선과 연결되는 제2 연결 배선; 그리고 상기 소스-드레인 요소의 일부분으로서, 상기 제2 콘택홀을 통해 상기 제2 신호 패드와 연결되는 제3 연결 배선을 더 형성하고; 상기 제5 마스크 공정에서, 상기 제2 연결 배선 및 상기 제3 연결 배선의 서로 마주보는 일측면들의 상부 표면을 각각 노출하도록 상기 평탄화 막에 연결 콘택홀들을 더 형성하고; 상기 제6 마스크 공정에서, 상기 제2 연결 배선 및 상기 제3 연결 배선을 상기 연결 단자에 의해 연결하는 것을 특징으로 한다.
상기 제3 마스크 공정에서, 상기 데이터 패드의 일측 단부를 노출하도록 상기 절연막에 데이터 콘택홀을 더 형성하고, 상기 제4 마스크 공정에서, 상기 데이터 배선은 상기 데이터 콘택홀을 통해 상기 데이터 패드와 연결하는 것을 특징으로 한다.
상기 애노드 전극이 형성된 상기 평탄화막 위에 상기 애노드 전극의 일부를 노출하는 뱅크 층과, 상기 뱅크 층 위에 일정한 높이를 갖는 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은 보호막을 사용하지 않는다. 따라서, 보호막에 형성하는 콘택홀들을 패턴하기 위한 마스크 공정이 필요 없다. 그 결과, 제조 공정이 단순하고, 비용이 저렴하며, 마스크 오차에 의한 제조 수율 저하를 줄일 수 있다. 또한, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은 보호막이 생략됨으로써 노출되는 소스-드레인 금속층은 평탄화 막으로 덮는 구조를 갖는다. 따라서, 소스-드레인 금속이 평탄화 막 패턴 공정, 애노드 전극 패턴 공정, 그리고, 뱅크 및 스페이서 패턴 공정에서 사용하는 식각액에 의한 손상을 방지할 수 있다.
도 1은 종래 기술에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기발광 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 본 발명의 제1 실시 예에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 IV-IV'로 자른 단면으로 제1 실시 예에 의한 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 5는 도 3에서 절취선 V-V'로 자른 단면으로 제1 실시 예에 의한 박막 트랜지스터 기판에서 게이트 금속층과 소스 금속층의 연결 배선 구조를 나타내는 단면도.
도 6은 본 발명의 제2 실시 예에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 7은 도 6에서 절취선 VII-VII'로 자른 단면으로 제2 실시 예에 의한 박막 트랜지스터 기판에서 게이트 금속층과 소스 금속층의 연결 배선 구조를 나타내는 단면도.
도 8은 본 발명의 제3 실시 예에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 9는 도 8에서 절취선 VIIII-VIIII'로 자른 단면으로 제3 실시 예에 의한 박막 트랜지스터 기판에서 게이트 금속층과 소스 금속층의 연결 배선 구조를 나타내는 단면도.
도 10a 내지 10g는 도 8에서 절취선 X-X'로 자른 단면들로서 제3 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면 도 3 내지 10g를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기는 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3은 본 발명의 제1 실시 예에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 IV-IV'로 자른 단면으로 제1 실시 예에 의한 박막 트랜지스터 기판의 구조를 나타내는 단면도이다. 도 3 및 4에 의하면, 본 발명에 의한 유기발광 표시장치용 박막 트랜지스터 기판은 종래의 박막 트랜지스터 기판과 많은 부분이 동일한 구조를 갖는다. 차이가 있다면, 스위칭 TFT(ST)와 구동 TFT(DT)를 덮는 도 2의 보호막(PAS)을 포함하지 않는다는 것이다.
본 발명의 제1 실시 예에 의한 유기발광 표시장치용 박막 트랜지스터 기판에 의하면, 표시 영역을 제외한 비 표시 영역 중 게이트 패드(GP) 및 데이터 패드(DP)가 형성된 부분은 추후에 게이트 드라이버 IC가 장착될 게이트 회로부(GIP) 및 드라이버 IC(DIC)가 장착될 부분에서 문제가 발생할 수 있다. 본 실시 예에서는 종래 기술에서 고려하지 않은 부분인 비 표시 영역에 대하여 집중적으로 상세히 설명한다. 모바일용 박막 트랜지스터 기판의 경우 데이터 드라이버 IC가 타이밍 콘트롤러 및 DC-DC 컨버터 등을 모두 포함하는 통합 드라이버 IC를 사용하는 경우가 있다. 이 경우, 클럭 신호, 게이트 인에이블 신호, 게이트 하이 신호 및 게이트 로우 신호 등을 드라이버 IC(DIC)에서 게이트 회로부(GIP)로 전달하기 위한 연결 배선(SL1, SL2, SL3)을 더 포함한다.
도 3에서는, 게이트 패드(GP)의 최외각부에 제1 신호 패드(SP1)가 형성되어 있고, 데이터 패드(DP)의 최외각부에 제2 신호 패드(SP2)가 형성된 경우를 도시하였다. 실제로 신호 패드들은 더 많은 개수가 형성될 수 있지만, 본 실시 예에서는 최소한의 개수로 설명한다. 제1 신호 패드(SP1)는 게이트 패드(GP)와 같이 형성되므로, 게이트 절연막(GI) 위에 형성되며, 절연막(IN)에 의해서 덮여 있다. 그리고, 제2 신호 패드(SP2)는 데이터 패드(DP)가 형성될 때 같이 형성되므로, 절연막(IN) 위에 형성된다. 즉, 제1 신호 패드(SP1)와 제2 신호 패드(SP2)는 서로 다른 층에 형성되고, 그 사이에는 절연막이 개재되어 있다. 따라서, 제1 신호 패드(SP1)와 제2 신호 패드(SP2)를 연결하기 위해서는, 제1 신호 패드(SP1)를 덮는 절연막(IN)을 관통하는 콘택홀을 통해 연결배선(SL2)으로 연결하는 것이 바람직하다.
연결 배선을 구성하는 방법은 여러 가지가 있을 수 있지만, 본 제1 실시 예에서는 제1 신호 패드(SP1)와 동일한 물질로 연장되어 형성된 제1 연결 배선(SL1), 절연막(IN) 위에 형성되고 콘택홀을 통해 제1 연결 배선(SL1)과 연결되는 제2 연결배선(SL2), 제2 신호 패드(SP2)와 동일한 물질로 연장되어 절연막(IN) 위에 형성된 제3 연결 배선(SL3), 그리고 제2 연결 배선(SL2)과 제3 연결 배선(SL3)을 연결하는 연결 단자(SLC)로 구성된 경우를 설명한다. 도 5는 도 3에서 절취선 V-V'로 자른 단면으로 제1 실시 예에 의한 박막 트랜지스터 기판에서 게이트 금속층과 소스 금속층의 연결 배선 구조를 나타내는 단면도이다.
제1 실시 예에서는 기판(SUB)의 표시 영역 및 비 표시 영역 전체를 덮는 보호막을 생략하였기 때문에, 비 표시 영역에서는 데이터 패드(DP)와 동일한 층에 형성되는 소스-드레인 금속층이 노출된 상태를 갖는다. 도 3 및 5를 참조하면, 기판(SUB) 위에 게이트 절연막(GI)이 도포되어 있고, 게이트 절연막(GI) 위에는 게이트 금속층인 제1 연결 배선(SL1)이 형성된다. 제1 연결 배선(SL1)은 절연막(IN)으로 덮여 있고, 일측 단부에 형성된 콘택홀을 통해서만 노출된다. 절연막(IN) 위에는 소스-드레인 금속층인 제2 연결 배선(SL2)과 제3 연결 배선(SL3)이 형성된다. 제2 연결 배선(SL2)은 콘택홀을 통해 노출된 제1 연결 배선(SL1)과 접촉한다. 제3 연결 배선(SL3)은 도 3에 도시한 바와 같이, 제2 신호 패드(SP2)와 한 몸체로 형성된다. 그리고, 제2 연결 배선(SL2)과 제3 연결 배선(SL3)은 애노드 전극(ANO)을 형성할 때, 형성하는 연결 단자(SLC)를 통해 서로 연결한다.
그런데, 소스-드레인 금속층이 식각액에 내성이 강한 금속 물질을 포함하는 경우에는 큰 문제가 발생하지 않는다. 하지만, 저항을 낮추기 위해 알루미늄 또는 구리와 같이 식각액 혹은 현상액에 취약한 금속물질을 포함하는 경우 문제가 발생할 수 있다. 도 5의 확대 도면은 문제가 발생하는 경우를 나타내고 있다.
예를 들어, 소스-드레인 금속층은 티타늄(TI)/알루미늄(Al)/티타늄(TI)이 적층된 금속층을 포함할 수 있다. 이 때, 제2 연결 배선(SL2) 및 제3 연결 배선(SL3)의 패턴된 단면에서 알루미늄(Al) 층이 노출된다. 그러면, 이 후에 진행되는 다른 박막 소자 형성과정에서 사용하는 식각액 혹은 현상액에 알루미늄(Al) 층이 손상을 입는다. 그 결과, 제2 연결 배선(SL2) 또는 제3 연결 배선(SL3)의 측면 프로파일이 매끄럽지 못하고, 동굴형태로 침식된 형상을 가질 수 있다. 이로 인해 제2 연결 배선(SL2)과 제3 연결 배선(SL3)을 연결하는 연결 단자(SLC)에서 단선이 발생한다.
제2 실시 예에서는, 보호막이 생략됨으로써 노출된 소스-드레인 금속층이 손상됨으로써, 게이트 금속층과 소스-드레인 금속층의 연결에 발생하는 단선 문제를 해결하기 위한 방법 및 구조를 제공한다. 도 6은 본 발명의 제2 실시 예에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 7은 도 6에서 절취선 VII-VII'로 자른 단면으로 제2 실시 예에 의한 박막 트랜지스터 기판에서 게이트 금속층과 소스 금속층의 연결 배선 구조를 나타내는 단면도이다. 제2 실시 예에서 표시 영역부분에 대한 단면은 도 4에서 도시한 단면과 동일하므로 상세한 설명은 생략한다.
도 6 및 7을 참조하면, 제2 실시 예에서는 보호막이 생략되었으므로, 보호막 다음에 형성되는 평탄화 막(PL)을 이용하여, 노출된 소스-드레인 금속층을 덮도록 형성한다. 특히, 도 6 및 7에 도시한 바와 같이, 표시 영역을 덮고 있는 평탄화 막(PL) 이외에도, 제2 연결 배선(SL2)과 제3 연결 배선(SL3)이 마주하고 있는 부분에서 제2 연결 배선(SL2)과 제3 연결 배선(SL3)의 패턴 단부를 덮도록 평탄화 막(PL)을 섬 모양으로 패턴할 수 있다.
그러나, 도 6의 ⓐ로 표시한 부분으로 식각액 혹은 현상액이 침투할 수 있다. 또한, 표시 영역 외부에서 연장되는 데이터 배선(DL)이나, 데이터 패드(DP)를 패턴한 후, 패턴 단면이 노출된 상태로 남는다. 이 패턴 단면에서 드러나는 알루미늄 층(Al)이 이후 공정에서, 식각액 이나 현상액에 침식될 가능성이 높다. 이 경우, 노출된 소스-드레인 금속층이 부식되어 벗겨지는 필링 오프(Peeling Off) 현상이 발생하고, 이는 기판 손상으로 이어진다.
제3 실시 예에서는, 앞에서 설명한 제1 및 제2 실시 예에서 발생하는 노출된 소스-드레인 금속층을 보호하기 위한 가장 바람직한 방법 및 구조를 제안한다. 도 8은 본 발명의 제3 실시 예에 의한 유기발광 표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 9는 도 8에서 절취선 VIIII-VIIII'로 자른 단면으로 제3 실시 예에 의한 박막 트랜지스터 기판에서 게이트 금속층과 소스 금속층의 연결 배선 구조를 나타내는 단면도이다.
도 8 및 9를 참조하면, 본 발명의 제3 실시 예에 의한 유기발광 표시장치용 박막 트랜지스터 기판은 다른 실시 예 및 종래 기술에 의한 박막 트랜지스터 기판과 많은 부분이 동일한 구조를 갖는다. 따라서, 동일한 부분에 대한 설명은 생략한다. 차이가 있다면, 연결 배선의 구조와 평탄화 막(PL)의 형성 범위에서 차이가 있다. 이하, 이 차이점을 중심으로 설명한다.
제3 실시 예에서는 노출되던 소스-드레인 금속 층을 평탄화 막(PL)로 완전히 덮는 구조를 갖는 것이 특징이다. 이를 위해, 데이터 패드(DP) 및 제2 신호 패드 (SP2)는, 게이트 패드(GP) 및 제1 신호 패드(SP1)와 같이 게이트 금속층과 동일한 층에 동일한 물질로 형성한다. 그리고, 소스-드레인 금속층으로 형성하는 데이터 배선(DL)은 게이트 금속층을 덮는 절연막(IN)에 형성된 데이터 콘택홀(400)을 통해 데이터 패드(DP)와 연결된다. 이와 마찬 가지로 제2 연결 배선(SL2)은 절연막(IN)에 형성된 제1 콘택홀(100)을 통해 제1 연결 배선(SL1)과 접촉되고, 제3 연결 배선(SL3)은 절연막(IN)에 형성된 제2 콘택홀(200)을 통해 데이터 패드(DP)와 연결된다.
데이터 배선(DL), 제2 연결 배선(SL2) 그리고 제3 연결 배선(SL3)들은 소스-드레인 금속층으로 형성한 것이다. 따라서, 패턴된 단면이 티타늄(TI)/알루미늄(Al)/티타늄(TI)이 적층된 형상이 그대로 노출된다. 이 때, 노출된 알루미늄(Al) 층을 보호하기 위해, 표시 영역과 소스-드레인 금속층이 배치된 기판(SUB) 위에는 평탄화 막(PL)을 연장 형성한다. 그 결과, 소스-드레인 금속층은 노출되지 않고, 평탄화 막(PL)이 덮는 구조를 갖는다.
이후에, 제2 연결 배선(SL2) 및 제3 연결 배선(SL3)을 연결하기 위해, 평탄화 막(PL)을 패턴하여 연결배선 콘택홀들(301, 303)을 형성한다. 그리고, 애노드 전극(ANO)을 형성할 때, 연결 배선 콘택홀들(301, 303)을 통해 제2 연결 배선(SL2)과 제3 연결 배선(SL3)을 전기적으로 연결하는 연결 단자(SLC)를 형성한다.
이하, 도 10a 내지 10g를 더 참조하여, 제3 실시 예에 의한 박막 트랜지스터 기판 제조 방법을 좀 더 구체적으로 설명한다. 도 10a 내지 10g는 도 8에서 절취선 X-X'로 자른 단면들로서 제3 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 나타내는 단면도들이다.
투명 기판(SUB) 위에 반도체 물질을 증착한다. 제1 마스크 공정으로 패턴하여, 스위칭 TFT(ST)의 반도체 층(SA)과 구동 TFT(DT)의 반도체 층(DA)을 형성한다. 도면으로 나타내지 않았지만, 투명 기판(SUB) 위에 버퍼층을 더 형성할 수도 있다. (도 10a)
반도체 층들(SA, DA) 위에 게이트 절연막(GI)를 전면 증착한다. 게이트 절연막(GI) 위에 게이트 금속물질을 연속으로 증착한다. 제2 마스크 공정으로 패턴하여, 기판(SUB)에서 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선의 일측 단부에 연결 배치되는 게이트 패드(GP), 스위칭 TFT(ST)의 게이트 전극(SG), 구동 TFT(DT)의 게이트 전극(DG), 그리고, 데이터 패드(DP)를 형성한다. 스위칭 TFT(ST)의 게이트 전극(SG)은 스위칭 TFT(ST)의 반도체 층(SA)의 중심부에 중첩하도록 배치한다. 그리고 구동 TFT(DT)의 게이트 전극(DG)은 구동 TFT(DT)의 반도체 층(DA)의 중심부에 중첩하도록 배치한다. (도 10b)
게이트 금속물질을 패턴하여 형성한 게이트 요소들을 포함하는 기판(SUB) 전면에 절연물질을 증착하여 절연막(IN)을 형성한다. 제3 마스크 공정으로 절연막(IN)과 게이트 절연막(GI)을 패턴하여, 스위칭 TFT(ST)의 반도체 층(SA)의 양 측면부를 노출 시키는 스위칭 TFT(ST)의 소스 콘택홀(SSH) 및 드레인 콘택홀(SDH)을 형성한다. 그리고, 구동 TFT(DT)의 반도체 층(DA)의 양 측면부를 노출시키는 구동 TFT(DT)의 소스 콘택홀(DSH) 및 드레인 콘택홀(DDH)들을 형성한다. 또한, 구동 TFT(DT)의 게이트 전극(DG)의 일측부를 노출하는 게이트 콘택홀(GH)과 데이터 패드(GP)의 일측 단부를 노출하는 데이터 콘택홀(400)을 형성한다. 이 때, 노출되는 데이터 패드(GP)의 일측 단부는 패드 형상이 아니고 데이터 배선(DL)과 동일한 형상을 가질 수도 있다. 한편, 게이트 패드(GP)와 데이터 패드(DP) 중앙부를 노출하는 게이트 패드 콘택홀(GPH) 및 데이터 패드 콘택홀(DPH)을 더 형성한다. (도 10c)
절연막(IN) 위에 소스-드레인 금속물질을 전면 증착한다. 제4 마스크 공정으로 패턴하여, 스위칭 TFT(ST)의 반도체 층(SA)과 접촉하고 서로 대향하는 스위칭 TFT(ST)의 소스 전극(SS) 및 드레인 전극(SD), 그리고 구동 TFT(DT)의 반도체 층(DA)과 접촉하고 서로 대향하는 구동 TFT(DT)의 소스 전극(DS) 및 드레인 전극(DD)을 형성한다. 이와 동시에, 스위칭 TFT(ST)의 소스 전극(SS)을 연결하는 데이터 배선(SL)과 구동 TFT(DT)의 소스 전극(DS)을 연결하는 구동 전류 배선(VDD)을 형성한다. 여기서, 스위칭 TFT(ST)의 드레인 전극(SD)은 게이트 콘택홀(GH)을 통해 구동 TFT(DT)의 게이트 전극(DG)과 연결된다. 그리고, 데이터 배선(DL)은 데이터 콘택홀(400)을 통해 데이터 패드(GP)의 일측 단부와 연결된다. 한편, 게이트 패드 콘택홀(GPH) 및 데이터 패드 콘택홀(DPH)은 게이트 패드(GP)와 데이터 패드(DP) 중앙부를 노출한 상태를 유지한다. (도 10d)
소스-드레인 금속물질을 패턴하여 형성한 소스-드레인 요소들을 포함하는 기판(SUB) 위에, 평탄화 물질을 전면 도포하여 평탄화막(PL)을 형성한다. 제5 마스크 공정으로 평탄화 막(PL)을 패턴하여, 구동 TFT(DT)의 드레인 전극(DD)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. 그리고, 제2 연결 배선(SL2)과 제3 연결 배선(SL3)의 서로 마주보는 단부들을 노출하는 연결 배선 콘택홀들(301, 303)을 형성한다. 이 때, 평탄화 막(PL)은 표시 영역을 모두 덮는 것은 물론이고, 비 표시 영역에 형성된 소스-드레인 금속물질도 모두 덮도록 형성하는 것이 바람직하다. 따라서, 데이터 라인(DL), 제2 연결 배선(SL2) 그리고 제3 연결 배선(SL3)은 평탄화 막(PL)에 의해 완전히 덮는 것이 바람직하다. 한편, 비 표시 영역에서 게이트 금속 물질만 형성된 부분은 평탄화 막(PL)이 덮지 않아도 무방하다. 소스-드레인 요소들 중에서 콘택홀들(301, 303) 및 드레인 콘택홀(DH)에 의해 노출된 부분은 소스-드레인 금속층의 상면 표면만 노출된다. 즉, 소스-드레인 금속층이 티타늄/알루미늄/티타늄 3중 구조를 갖는 경우, 티타늄 층(TI)만 노출된다. 따라서, 이후 진행되는 마스크 공정에서 식각액이나 현상액에 의해 소스-드레인 금속층이 손상되지 않는다. (도 10e)
평탄화 막(PL) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 전면 도포한다. 제6 마스크 공정으로 투명 도전물질을 패턴하여, 애노드 전극(ANO), 게이트 패드단자(GPT), 데이터 패드단자(DPT), 구동전류 패드단자(VDPT), 연결 단자(SLC), 제1 신호 패드단자(SPT1) 그리고 제2 신호 패드단자(SPT2)를 형성한다. 애노드 전극(ANO)은 드레인 콘택홀(DH)을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉한다. 게이트 패드단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. 구동전류 패드단자(VDPT)는 구동전류 패드 콘택홀(VDPH)을 통해 구동전류 패드(VDP)와 접촉한다. 연결 단자(SLC)는 연결 배선 콘택홀들(301, 303)을 통해 제2 연결배선(SL2)과 제3 연결배선(SL3)을 서로 연결한다. 제1 신호 패드단자(SPT1)는 제1 신호패드 콘택홀(SPH1)을 통해 제1 신호패드(SP1)와 접촉한다. 그리고, 제2 신호 패드단자(SPT2)는 제2 신호 패드 콘택홀(SPH2)을 통해 제2 신호패드(SP2)와 접촉한다. (도 10f)
애노드 전극(ANO)이 형성된 기판(SUB) 위에 뱅크(BA)와 스페이서(SP)를 차례로 형성한다. 이 때, 뱅크(BA)를 제7 마스크 공정으로 먼저 형성하고, 나중에 스페이서(SP)를 제8 마스크 공정으로 형성하는 방법이 있다. 또 다른 방법으로는 뱅크(BA)와 스페이서(SP)를 단일 마스크 공정으로 형성할 수 있다. 이때에는, 뱅크(BA)와 스페이서(SP)의 높이가 다르므로 하프-톤(Half-tone) 마스크를 사용한 제7 마스크 공정으로 형성하는 것이 바람직하다. (도 10g)
본 발명에 의한 유기전계 발광표시장치용 박막 트랜지스터 기판은 보호막을 형성하지 않는다. 따라서, 보호막에 형성하는 콘택홀을 패턴할 마스크 공정이 생략된다. 즉, 마스크 공정 수가 종래의 8 혹은 9 마스크 공정에서 7 혹은 8 마스크 공정으로 단축된다. 따라서, 제조 시간이 단축되고 제조 비용이 절감되며 마스크 공정에서 발생하는 오류를 줄일 수 있다. 또한, 보호막을 형성하지 않음으로 하여, 노출되는 소스-드레인 금속층은 평탄화막을 일부 연장하여 소스-드레인 금속층을 완전히 덮는다. 이를 위해 모든 패드들은 게이트 금속을 이용하여 형성하고, 필요한 배선부만 소스-드레인 금속층으로 형성하는 것이 바람직하다. 따라서, 소스-드레인 금속층이 이 후 공정에서 사용하는 식각액 및 현상액에 의해 손상되는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
ST: 스위칭 TFT DT: 구동 TFT
SG: 스위칭 TFT 게이트 전극 DG: 구동 TFT 게이트 전극
SS: 스위칭 TFT 소스 전극 DS: 구동 TFT 소스 전극
SD: 스위칭 TFT 드레인 전극 DD: 구동 TFT 드레인 전극
SA: 스위칭 TFT 반도체 층 DA: 구동 TFT 반도체 층
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 VDP: 구동 전류 패드
VDPT: 구동 전류 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 VPH: 구동 전류 패드 콘택홀
SPl: 제1 신호 패드 SP2: 제2 신호 패드
SPT1: 제1 신호 패드단자 SPT2: 제2 신호 패드단자
SPH1: 제1 신호 패드 콘택홀 SPH2: 제2 신호 패드 콘택홀
SL1: 제1 연결 배선 SL2: 제2 연결 배선
SL3: 제3 연결 배선 SLC: 연결 단자
100: 제1 콘택홀 200: 제2 콘택홀
301, 303: 연결 배선 콘택홀 400: 데이터 콘택홀
GI: 게이트 절연막 IN: 절연막
PAS: 보호막 PL: 평탄화 막
BA: 뱅크 SP: 스페이서

Claims (10)

  1. 표시 영역과 비 표시 영역으로 구획된 기판;
    상기 기판 위의 표시 영역 내에 형성된 반도체 층;
    상기 반도체 층을 덮는 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트 요소;
    상기 게이트 요소를 덮는 절연막;
    상기 절연막 위에 형성된 소스-드레인 요소;
    상기 표시 영역, 그리고 상기 비 표시 영역에 형성된 소스-드레인 요소를 덮는 평탄화 막;
    상기 평탄화 막 위에 형성되며, 상기 소스-드레인 요소와 연결된 애노드 전극; 그리고
    상기 평탄화 막 위에 형성되며, 상기 비 표시 영역에서 서로 이격되어 형성된 두 개의 소스-드레인 요소들을 서로 연결하는 연결 단자를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 소스-드레인 요소는,
    상기 반도체 층 양 측면과 각각 접촉하는 소스 전극 및 드레인 전극; 그리고
    상기 소스 전극을 연결하며 상기 기판의 세로 방향으로 진행하는 데이터 배선을 포함하고,
    상기 게이트 요소는,
    상기 반도체 층과 중첩하는 게이트 전극;
    상기 게이트 전극을 연결하며 상기 기판의 가로 방향으로 진행하는 게이트 배선;
    상기 게이트 배선의 일측 단부에 형성된 게이트 패드;
    상기 게이트 패드와 나란하게 배열된 제1 신호패드 및 상기 제1 신호패드에서 연장된 제1 연결 배선;
    상기 데이터 배선의 일측 단부에 배치된 데이터 패드; 그리고
    상기 데이터 패드와 나란하게 배열된 제2 신호패드를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 제1 연결 배선의 일측 단부를 노출하도록 상기 절연막에 형성된 제1 콘택홀;
    상기 제2 신호 패드의 일측 단부를 노출하도록 상기 절연막에 형성된 제2 콘택홀;
    상기 소스-드레인 요소의 일부분으로서, 상기 제1 콘택홀을 통해 상기 제1 연결 배선과 연결되는 제2 연결 배선;
    상기 소스-드레인 요소의 일부분으로서, 상기 제2 콘택홀을 통해 상기 제2 신호 패드와 연결되는 제3 연결 배선; 그리고
    상기 제2 연결 배선 및 상기 제3 연결 배선의 서로 마주보는 일측면들의 상부 표면을 각각 노출하도록 상기 평탄화 막에 형성된 연결 콘택홀들을 더 포함하고,
    상기 제2 연결 배선 및 상기 제3 연결 배선은 상기 연결 단자에 의해 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 2 항에 있어서,
    상기 데이터 패드의 일측 단부를 노출하도록 상기 절연막에 형성된 데이터 콘택홀을 더 포함하고,
    상기 데이터 배선은 상기 데이터 콘택홀을 통해 상기 데이터 패드와 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    애노드 전극이 형성된 상기 평탄화막 위에 상기 애노드 전극의 일부를 노출하는 뱅크 층;
    상기 뱅크 층 위에서 일정 높이를 갖고 형성된 스페이서를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 기판 위에 반도체 층을 형성하는 제1 마스크 공정;
    상기 반도체 층 위에 게이트 절연막 및 게이트 금속층을 연속 증착하고, 상기 게이트 금속층을 패턴하여 게이트 요소를 형성하는 제2 마스크 공정;
    상기 게이트 요소 위에 절연막을 도포하고, 상기 절연막 및 상기 게이트 절연막을 패턴하여 상기 반도체 층의 양 측면과 상기 게이트 요소의 일부를 노출하는 제3 마스크 공정;
    상기 절연막 위에 소스-드레인 금속층을 도포하고, 패턴하여 상기 노출된 게이트 요소와 접촉하는 소스-드레인 요소를 형성하는 제4 마스크 공정;
    상기 소스-드레인 요소 위에 평탄화 막을 도포하고, 패턴하여 상기 소스-드레인 전체를 덮되, 상기 소스-드레인 요소의 일부 상부 표면을 노출하는 평탄화 막을 형성하는 제5 마스크 공정; 그리고
    상기 평탄화 막 위에 투명 도전물질을 도포하고, 패턴하여 상기 노출된 소스-드레인 요소의 일부와 접촉하는 애노드 전극 및 연결 단자를 형성하는 제6 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  7. 제 6 항에 있어서,
    상기 제4 마스크 공정에서 형성하는 상기 소스-드레인 요소는,
    노출된 상기 반도체 층 양 측면과 각각 접촉하는 소스 전극 및 드레인 전극; 그리고
    상기 소스 전극을 연결하며 상기 기판의 세로 방향으로 진행하는 데이터 배선을 포함하고,
    상기 제2 마스크 공정에서 형성하는 상기 게이트 요소는,
    상기 반도체 층과 중첩하는 게이트 전극;
    상기 게이트 전극을 연결하며 상기 기판의 가로 방향으로 진행하는 게이트 배선;
    상기 게이트 배선의 일측 단부에 형성된 게이트 패드;
    상기 게이트 패드와 나란하게 배열된 제1 신호패드 및 상기 제1 신호패드에서 연장된 제1 연결 배선;
    상기 데이터 배선의 일측 단부에 배치된 데이터 패드; 그리고
    상기 데이터 패드와 나란하게 배열된 제2 신호패드를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 제3 마스크 공정에서,
    상기 제1 연결 배선의 일측 단부를 노출하도록 상기 절연막에 제1 콘택홀; 그리고
    상기 제2 신호 패드의 일측 단부를 노출하도록 상기 절연막에 제2 콘택홀을 더 형성하고;
    상기 제4 마스크 공정에서,
    상기 소스-드레인 요소의 일부분으로서, 상기 제1 콘택홀을 통해 상기 제1 연결 배선과 연결되는 제2 연결 배선; 그리고
    상기 소스-드레인 요소의 일부분으로서, 상기 제2 콘택홀을 통해 상기 제2 신호 패드와 연결되는 제3 연결 배선을 더 형성하고;
    상기 제5 마스크 공정에서,
    상기 제2 연결 배선 및 상기 제3 연결 배선의 서로 마주보는 일측면들의 상부 표면을 각각 노출하도록 상기 평탄화 막에 연결 콘택홀들을 더 형성하고;
    상기 제6 마스크 공정에서,
    상기 제2 연결 배선 및 상기 제3 연결 배선을 상기 연결 단자에 의해 연결하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  9. 제 7 항에 있어서,
    상기 제3 마스크 공정에서,
    상기 데이터 패드의 일측 단부를 노출하도록 상기 절연막에 데이터 콘택홀을 더 형성하고,
    상기 제4 마스크 공정에서,
    상기 데이터 배선은 상기 데이터 콘택홀을 통해 상기 데이터 패드와 연결하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  10. 제 6 항에 있어서,
    상기 애노드 전극이 형성된 상기 평탄화막 위에 상기 애노드 전극의 일부를 노출하는 뱅크 층과, 상기 뱅크 층 위에 일정한 높이를 갖는 스페이서를 형성하는 제7 마스크 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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