KR20240040419A - 이중 게이트를 가진 반도체 장치 - Google Patents
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Abstract
본 발명의 일 측면에 따른 반도체장치는, 기판 상에 형성된 제1게이트;
상기 제1게이트 상면에 형성된 제1게이트 산화막층;
상기 제1게이트산화막층의 상면 중앙에 형성된 채널층;
상기 채널의 일측 종방향면이 접하도록 형성되고, 상기 제1게이트산화막의 상면의 일측에 하부면의 일부분이 겹치도록 형성된 소스층;
상기 채널층의 타측 종방향면이 접하도록 형성되고 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분이 겹치도록 형성된 드레인층;
상기 채널층의 상면에 형성되며, 상기 소스층의 상면의 일부분이 겹치도록 형성되고, 상기 드레인층의 상면 일부분이 겹치도록 형성되는 제2 게이트 산화막층 및
상기 제2게이트 산화막층 상면에 형성된 제2게이트를 포함하되,
상기 제1게이트 및 제2게이트는 횡방향으로 각각 다른 길이 및 다른 일함수를 갖는 소스측 M1 게이트와 드레인 측 M2 게이트로 분할되어 형성된 것을 특징으로 한다.
상기 제1게이트 상면에 형성된 제1게이트 산화막층;
상기 제1게이트산화막층의 상면 중앙에 형성된 채널층;
상기 채널의 일측 종방향면이 접하도록 형성되고, 상기 제1게이트산화막의 상면의 일측에 하부면의 일부분이 겹치도록 형성된 소스층;
상기 채널층의 타측 종방향면이 접하도록 형성되고 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분이 겹치도록 형성된 드레인층;
상기 채널층의 상면에 형성되며, 상기 소스층의 상면의 일부분이 겹치도록 형성되고, 상기 드레인층의 상면 일부분이 겹치도록 형성되는 제2 게이트 산화막층 및
상기 제2게이트 산화막층 상면에 형성된 제2게이트를 포함하되,
상기 제1게이트 및 제2게이트는 횡방향으로 각각 다른 길이 및 다른 일함수를 갖는 소스측 M1 게이트와 드레인 측 M2 게이트로 분할되어 형성된 것을 특징으로 한다.
Description
본 발명은 이중 게이트를 가진 반도체 장치에 관한 것이다.
FET 반도체 장치에서 무어의 법칙에 따른 장치 개선은 단채널 효과(SCE)와 전력 소비 문제를 더욱 어렵게 만들 수 있다(비특허문헌 [1]참조).
또한, 게이트에 의한 드레인 전류누설(Gate-Induced Drain Leakage)은 1차 누설 성분 중 하나로 정전기 전력에 심각한 영향을 미치고 있다.
이에 대한 개선책으로 이중 게이트 FET(DG-FET)를 사용하여 기존 FET에 비해 강력한 게이트 제어성을 제공할 수 있다. 이중 게이트 구조는 채널 영역에 대한 효율적인 게이트 제어를 제공하여 성능을 크게 향상시키고 단채널 효과(short channel effect)를 감소시킬 수 있다(비특허문헌[2] 참조).
그러나 이중 게이트 구조로 인한 채널 영역의 효율적인 정전기 제어는 오프 상태의 채널 영역의 가전자대와 드레인 오버랩 영역의 전도대에 상당한 근접성을 초래할 수 있다(비특허문헌[3] 참조).
이러한 강력한 게이트 결합은 또 다른 게이트에 의한 드레인 전류누설 메커니즘, 즉 채널/드레인 접합부에서 종방향 대역 대 대역 터널링(longitudinal band-to-band tunneling, L-BTBT)을 향상시킬 수 있다(비특허문헌[4] 참조).
게이트 일함수의 감소는 에너지 밴드 벤딩을 약화시킨다. 이는 채널 및 중첩 드레인의 에너지 레벨을 낮추게 한다.
이 메커니즘은 종방향 대역 대 대역 터널링(longitudinal band-to-band tunneling, L-BTBT)을 감소시키는 측면 터널링 폭을 더 넓게 만드는 데 적용될 수 있을 것이다(비특허문헌[5] 참조).
실제로 낮은 게이트 일함수로 인한 에너지 레벨 감소는 소스/채널 접합에도 적용될 수 있다. 이는 소스에서 전자를 쉽게 확산시키게 된다.
따라서 낮은 게이트 일함수는 문턱 전압을 변화시키고 소자의 동작에 영향을 미질 수 있다(비특허문헌[6] 참조).
이에 따라 종방향 대역 대 대역 터널링(longitudinal band-to-band tunneling, L-BTBT)를 줄이고 누설전류를 개선할 수 있는 FET 반도체 장치가 요구된다.
[1] Schaller, Robert R. "Moore's law: past, present and future." IEEE spectrum 34.6 (1997): 52-59.
[2] Sahay, Shubham, and Mamidala Jagadesh Kumar. "Insight into lateral band-to-band-tunneling in nanowire junctionless FETs," IEEE Transactions on Electron Devices 63.10 (2016): 4138-4142.
[3] Fan, Jiewen, et al. "Insight into gate-induced drain leakage in silicon nanowire transistors." IEEE Transactions on Electron Devices 62.1 (2014): 213-219.
[4] Jain, Aakash Kumar, Shubham Sahay, and Mamidala Jagadesh Kumar. "Controlling L-BTBT in emerging nanotube FETs using dual-material gate." IEEE Journal of the Electron Devices Society 6 (2018): 611-621.
[5] Cui, Ning, Renrong Liang, and Jun Xu. "Heteromaterial gate tunnel field effect transistor with lateral energy band profile modulation," Applied Physics Letters 98.14 (2011): 142105.
[6] Mustafa, M., Tawseef A. Bhat, and M. R. Beigh. "Threshold voltage sensitivity to metal gate work-function based performance evaluation of double-gate n-FinFET structures for LSTP technology." (2013).
본 발명은 게이트에 의한 누설전류를 줄이면서 임계 전압을 유지할 수 있는 이중게이트를 가진 반도체장치를 제공하는 것이다.
본 발명은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 반도체장치는, 기판 상에 형성된 제1게이트; 상기 제1게이트 상면에 형성된 제1게이트 산화막층; 상기 제1게이트산화막층의 상면 중앙에 형성된 채널층; 상기 채널의 일측 종방향면이 접하도록 형성되고, 상기 제1게이트산화막의 상면의 일측에 하부면의 일부분이 겹치도록 형성된 소스층; 상기 채널층의 타측 종방향면이 접하도록 형성되고 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분이 겹치도록 형성된 드레인층; 상기 채널층의 상면에 형성되며, 상기 소스층의 상면의 일부분이 겹치도록 형성되고, 상기 드레인층의 상면 일부분이 겹치도록 형성되는 제2 게이트 산화막층 및 상기 제2게이트 산화막 상면에 형성된 제2게이트를 포함하되,상기 제1게이트 및 제2게이트는 횡방향으로 각각 다른 길이 및 다른 일함수를 갖는 소스측 M1 게이트와 드레인 측 M2 게이트로 분할되어 형성된 것을 특징으로 한다.
또한, 상기 드레인 측 M2 게이트는 상기 소스측 M1 게이트보다 낮은 일함수를 가진 물질로 형성된 것을 특징으로 한다.
또한, 상기 제1게이트 산화막층 및 제1게이트는, 상기 제2 게이트 산화막층 및 상기 제2게이트와 상기 채널층의 중심 수평면을 기준으로 대칭으로 형성된 것을 특징으로 한다.
또한, 상기 드레인 측 M2 게이트의 횡방향 길이는 상기 제1게이트의 수평 횡방향 길이의 30~40% 인 것을 특징으로 한다.
또한, 상기 반도체 장치는 횡방향 대역간 터널링 영향을 줄이기 위해 상기 채널층의 두께는 10nm로 형성하고, 상기 제1 게이트 산화물층 두께는 3nm로 형성한 것을 특징으로 한다.
또한, 상기 제1게이트산화막의 상면의 일측에 하부면의 일부분과 상기 소스층이 겹치는 부분의 길이는 10nm 이고, 상기 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분과 상기 드레인층의 겹치는 부분의 길이는 10nm인 것을 특징으로 한다.
또한, 상기 채널층 영역의 도핑농도는 5 × 1017 cm-3 이고, 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분과 상기 드레인층의 겹치는 부분 및 상기 드레인층 영역의 도핑 농도는 5 × 1019 cm-3인 것을 특징으로 한다.
또한, 상기 게이트의 횡방향 수평 길이는 100nm인 것을 특징으로 하는 2중 게이트를 가진 반도체 장치.
또한, 상기 소스측 M1 게이트는 4.9eV 일함수를 가진 물질로 형성되고, 상기 드레인 측 M2 게이트는 4.1eV ~ 4.7eV 범위 내의 일함수를 가진 물질로 형성된 것을 특징으로 한다.
또한, 상기 소스측 M1 게이트는 폴리 실리콘, Cu, W, Mo, Au, Co, Pt, Pd, 및 Ni 중 어느 하나로 형성된 것을 특징으로 한다.
또한, 상기 드레인측 M2게이트는 n+형 불순물이 도핑된 폴리 실리콘, Ta, Al, Ti, Zr, Hf, Mg 중 어느 하나로 형성된 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 이중게이트를 가진 반도체장치는 이중 게이트 각각에서 분할된 드레인 측 게이트의 최적 영역을 적용함으로써, 반도체 장치의 누설전류를 줄여서 정적 전력 소비를 줄일 수 있는 효과를 가질 수 있다.
도 1은 본 발명의 일 실시 예에 따른 이중 게이트를 가진 FET 반도체 장치의 예를 도시한 것이다.
도 2는 역 바이어스 pn 접합의 대역간 터널링 에 의한 누설전류를 설명하기 위한 도면이다.
도 3은 게이트 일함수에 따른 이중게이트를 가진 FET 반도체 장치의 측면 에너지 밴드 다이어그램 변화를 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 이중게이트 FET 반도체장치의 ID-VGS 곡선을 도시한 것이다.
도 5는 VGS = 0V에서 M2 비율에 따른 드레인 전류의 변화 특성을 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 0%에서 10%(영역 1)인 에너지 밴드 프로파일 특성을 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 10%~ 30%(영역 1)인 에너지 밴드 프로파일을 도시한 것이다.
도 8은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 0% ~ 30%(영역 1 및 영역 2)에서 터널링 폭 및 피크 전계의 변화를 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 30% ~ 70%(영역 3)에 대한 에너지 밴드 프로파일 특성을 도시한 것이다.
도 10은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 80% ~ 100%(영역 4)에 대한 에너지 밴드 프로파일 특성을 도시한 것이다.
도 11은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 장벽 높이 및 문턱 전압의 변화를 도시한 것이다.
도 12는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 터널링 폭의 변화를 도시한 것이다.
도 13은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 각 파라미터의 특성을 나타낸 것이다.
도 2는 역 바이어스 pn 접합의 대역간 터널링 에 의한 누설전류를 설명하기 위한 도면이다.
도 3은 게이트 일함수에 따른 이중게이트를 가진 FET 반도체 장치의 측면 에너지 밴드 다이어그램 변화를 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 이중게이트 FET 반도체장치의 ID-VGS 곡선을 도시한 것이다.
도 5는 VGS = 0V에서 M2 비율에 따른 드레인 전류의 변화 특성을 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 0%에서 10%(영역 1)인 에너지 밴드 프로파일 특성을 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 10%~ 30%(영역 1)인 에너지 밴드 프로파일을 도시한 것이다.
도 8은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 0% ~ 30%(영역 1 및 영역 2)에서 터널링 폭 및 피크 전계의 변화를 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 30% ~ 70%(영역 3)에 대한 에너지 밴드 프로파일 특성을 도시한 것이다.
도 10은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 80% ~ 100%(영역 4)에 대한 에너지 밴드 프로파일 특성을 도시한 것이다.
도 11은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 장벽 높이 및 문턱 전압의 변화를 도시한 것이다.
도 12는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 터널링 폭의 변화를 도시한 것이다.
도 13은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 각 파라미터의 특성을 나타낸 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속될 수 있지만, 그 구성 요소와 그 다른 구성요소 사이에 또 다른 구성 요소가 '연결', '결합' 또는 '접속'될 수도 있다고 이해되어야 할 것이다.
이하 본 발명의 구현에 따른 이중 게이트를 가진 반도체 장치에 대해 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 이중 게이트를 가진 FET 반도체 장치의 예를 도시한 것이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 이중 게이트를 가진 FET 반도체 장치(10)는 기판(110) 상에 형성된 제1게이트(210), 상기 제1게이트 상면에 형성된 제1게이트 산화막층(215), 상기 제1게이트산화막층(215)의 상면 중앙에 형성된 채널층(330), 상기 채널층(330)의 일측 종방향면이 접하도록 형성되고, 상기 제1게이트산화막층(215)의 상면의 일측에 하부면의 일부분이 겹치도록 형성된 소스층(310), 상기 채널층(330)의 타측 종방향면이 접하도록 형성되고 상기 제1게이트산화막(215)의 상면의 타측 하부면의 일부분이 겹치도록 형성된 드레인층(320), 상기 채널층(330)의 상면에 형성되며, 상기 소스층(310)의 상면의 일부분이 겹치도록 형성되고, 상기 드레인층(320)의 상면 일부분이 겹치도록 형성되는 제2 게이트 산화막층(225) 및 상기 제2게이트 산화막층 상면에 형성된 제2게이트(220)를 포함한다.
또한, 상기 기판(110) 상부는 절연막층이 더 포함될 수 있다.
또한, 본 발명의 일 실시 예에 따른 제1게이트(210) 및 제2게이트(220)는 각각 횡방향으로 다른 길이 및 다른 일함수를 갖는 소스 측 M1 게이트와 드레인 측 M2 게이트로 분할되어 형성된 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 이중 게이트를 가진 FET 반도체 장치는 상기 소스 측 M1 게이트보다 낮은 일함수를 가지는 드레인 측 M2 게이트로 형성된 것을 특징으로 한다.
또한, 상기 제1게이트 산화막층(215), 제1게이트(210)는 제2 게이트 산화막층(225) 및 상기 제2게이트와 상기 채널층(330)의 중심 수평면을 기준으로 대칭으로 형성된 것을 특징으로 한다.
예를 들면, 상기 소스 측 M1 게이트는 Ni, Cu, W, Mo, Au, Co, Pt, Pd, 또는 폴리실리콘과 같은 물질로 형성되고, 상기 드레인 측 M2 게이트는 n+형 불순물이 도핑된 폴리 실리콘 물질, Al, Ta, Ti, Zr, Hf, Mg 중 어느 한나의 물질로 형성될 수 있다.
즉, 본 발명의 일 실시 예에 따른 이중 게이트를 가진 FET 반도체 장치(10)는 서로 다른 이중 일함수를 가진 이중게이트를 포함하는 것을 특징으로 한다.
도 1을 참조하면, L G, L ov_S, L ov_D and L ch 는 각각의 게이트 길이 를 나타낸다.
즉, L G 는 전체 게이트 길이를 나타내며, L ov_S는 소스층(310)과 게이트산화막층(225)이 겹치는 부분의 길이이고, L ov_D는 드레인층(320)과 게이트산화막층(225)이 겹치는 부분의 길이이며, L ch는 채널층(330)과 게이트산화막층(225)이 겹치는 부분의 길이를 나타낸다.
본 발명의 일 실시 예에 따르면, 소스층(310)과 게이트산화막층(225)이 겹치는 부분의 길이(Lov_S)와 드레인층(320)과 게이트산화막층(225)이 겹치는 부분의 길이(Lov_D)는 동일하게 형성된다.
또한, 도 1에서 tsi 및 tox는 실리콘 채널 두께와 게이트 산화물 두께를 나타낸다.
또한, ND 및 NA는 각각 소스층 및 드레인층 영역의 도너 농도 및 채널 억셉터 도핑 농도이다.
또한, 본 발명의 일 실시 예에서 제1게이트와 제2게이트는 대칭으로 형성된다.
본 발명의 일 실시 예에서는 표준 대역 대 대역 터널링(BBT.STD)과 n+(S/D의 ND)와 p-형 채널 사이의 채널/드레인 접합인 Lombardi 이동성을 사용하는 실바코 2D 시뮬레이터(Hur, Jae, et al. "Off-state leakage in MOSFET considering source/drain extension regions," Semiconductor Science and Technology 36.8 (2021): 085018. 참조)를 적용하였다.
본 발명의 일 실시 예에 따른 이중 게이트를 가진 FET 반도체 장치(10)에서는 또한, 횡방향 대역 간 터널링(transverse band-to-band tunneling) 영향을 줄이기 위한 방법으로 얇은 채널층 두께(tsi = 10nm) 값과 두꺼운 게이트 산화물층 두께(tox = 3nm) 값으로 형성한 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 이중 게이트를 가진 FET 반도체 장치(10)에서는, 종방향 대역 간 터널링(L-BTBT) 문제를 개선하는데 중점을 두고 게이트에 의한 드레인 전류누설을 줄이도록 한 것을 특징으로 한다.
도 1을 참조하면, 매개변수는 Lov_S = Lov_D = 10nm, Lch = 80nm 및 짧은 채널 효과(SCE)를 방지하기에 충분한 게이트 길이(LG = 100nm) 값으로 설정된 것을 특징으로 한다.
또한, 채널층의 도핑농도(NA)은 5 × 1017 cm-3 이며, 중첩 영역은 광 도핑 농도가 직렬 저항을 증가시키기 때문에 더 낮은 온 전류를 나타낸다.
또한, 오버랩 도핑 농도는 고농도 드레인층 영역의 도핑농도(ND = 5 × 1019 cm-3)와 동일하게 설정된다.
본 발명의 일 실시 예에서는 종방향 대역 대 대역 터널링 및 누설전류를 줄일 수 있는 바람직한 구조를 위해 금속 게이트 일함수(WF)를 M1게이트 WF(M1) = 4.9 eV 및 M2게이트 WF(M2) = 4.6 eV로 각각 설정하여 분류된 실험 결과 섹션에서 M2 비율에 따른 드레인 전류를 분석하였다.
또한, 각기 다른 메커니즘을 가진 4개 영역. 또한, 적절한 오프 전류를 관찰할 수 있는 충분한 전압 조건을 제공하기 위해 드레인 전압(VD)과 게이트 전압(VG)을 1V와 0V로 인가하였다.
[이중 일함수의 이중 게이트를 가진 FET 반도체 장치에서 게이트에 의한 드레인 전류누설의 물리적 메커니즘]
게이트가 드레인층과 겹치는 터널링 기반의 누설전류를 게이트 유도 드레인 누설(게이트에 의한 드레인 전류누설)이라고 한다.
터널링 기반 누설전류는 종방향 대역 간 터널링과 횡방향 대역 간 터널링에 의한 것으로 구분될 수 있다.
본 발명의 일 실시 예에서는 횡방향 대역 간 터널링에 의한 터널링 기반 누설전류를 고려하여 얇은 채널 두께(tsi = 10nm) 값과 두꺼운 게이트 산화물 두께(tox = 3nm) 값을 형성하여 횡방향 대역간 터널링에 의한 누설전류는 무시할 수 있다.
종방향 대역 간 터널링은 MOSFET에서 게이트 유도 드레인 누설(게이트에 의한 드레인 전류누설) 전류에 의한 메커니즘이다.
도 2는 역 바이어스 pn 접합의 대역 간 터널링 에 의한 누설전류를 설명하기 위한 도면이다.
도 2를 참조하면, 역 바이어스된 pn 접합을 가로지르는 높은 전기장은 도 2와 같이 p 영역의 가전자대에서 n 영역의 전도대로 전자의 터널링으로 인해 접합부를 통해 전류가 흐르게 된다.
이와 같은 터널링은 접합부의 전압 강하가 밴드 갭보다 높을 때 발생한다.
도 3은 게이트 일함수에 따른 이중게이트를 가진 FET 반도체 장치의 측면 에너지 밴드 다이어그램 변화를 도시한 것이다.
도 3에서 점선은 높은 일함수를 가진 게이트를 나타낸다.
게이트의 일함수가 낮으면 양의 전압을 인가하는 것으로 간주할 수 있는 에너지 대역을 아래로 밀어내는 역할을 한다.
채널/드레인 접합부에서 낮은 에너지 밴드는 더 넓은 터널링 폭을 만들면, 그것은 종방향 대역 간 터널링을 약화시키게 된다. 그러나 소스/채널 접합부의 에너지 밴드도 낮아지며, 이것은 하위 임계 전류를 증가시키는 영향을 미치는 전자의 확산을 더 쉽게 유도하게 된다(Kumar, Manoj, et al. "Physics based analytical model for surface potential and subthreshold current of cylindrical Schottky Barrier gate all around MOSFET with high-k gate stack." Superlattices and Microstructures 90 (2016): 215-226. 참조).
또한, 게이트 일함수에 대한 문턱 전압의 의존성에 대해 분석하면, 문턱 전압은 소자의 온/오프 특성과 관련된 파라미터이다.
높은 임계 전압은 전류 구동 및 이동성을 제한한다. 반면, 낮은 문턱 전압은 누설 전류를 유발하여 전력 특성이 좋지 않다.
문턱 전압 방정식은 다음과 같이 표현할 수 있다.
여기서 ms는 금속과 반도체의 일함수 차이를 나타낸다.
트랜지스터의 금속 게이트 일함수를 줄이면 ms가 줄어들고 해당 문턱 전압이 낮아져 장벽이 낮아지는 것으로 볼 수 있다. 따라서 문턱 전압이 낮을수록 하위 문턱 전류가 높아진다(Gautam, S. K., et al. "Reduction of GIDL using dual work-function metal gate in DRAM," 2016 IEEE 8th International Memory Workshop (IMW), IEEE, 2016, 참조)
이러한 분석에 따라 Vt 이동 및 하위 임계값 누출을 최소화하기 위해서는 드레인 측 금속 게이트의 일함수를 조정하는 것에 의해 구현될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 이중게이트 FET 반도체장치의 ID-VGS 곡선을 도시한 것이다.
도 4를 참조하면, M2 비율의 다른 값에 대한 이중 일함수 이중게이트 FET 반도체장치의 ID-VGS 곡선이 나타나 있다.
이러한 ID-VGS 특성은 M2 비율의 다양한 수준에서 임계 전압, IOFF 및 게이트에 의한 드레인 전류누설 전류와 같은 매개변수를 추출하는 데 사용될 수 있다.
M2 비율은 전체 게이트 횡방향 길이에 대한 M2 게이트의 횡방향 길이를 나타낸 것이다.
도 4에서 M2 비율이 증가함에 따라 문턱 전압의 변화로 인해 전달 곡선이 음의 게이트 전압으로 이동하게 된다. 그러나 드레인 전류의 최소값은 M2 비율에 따라 다른 경향을 보인다.
도 5는 VGS = 0V에서 M2 비율에 따른 드레인 전류의 변화 특성을 도시한 것이다.
본 발명의 일 실시 예에서는 누설 전류의 메커니즘에 대해 각각 다른 다음 4개 영역을 분류하여 분석하였다.
[영역1 및 영역2]
도 6은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 0%~ 10%(영역 1)인 에너지 밴드 프로파일 특성을 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 10%~ 30%(영역 1)인 에너지 밴드 프로파일을 도시한 것이다.
도 6을 참조하면, 증가된 M2 비율은 확장된 낮아진 채널 대역 영역으로 인해 부분 공핍 영역이 드레인에서 소스 방향으로 이동하는 결과를 낳는 것으로 나타난다.
중첩 영역은 종방향 대역 간 터널링에 대한 추가 터널링 경로 역할을 하기 때문에 중첩 영역에 의해 형성된 공핍 영역은 드레인의 평평한 에너지 준위 근처의 채널/드레인 접합 옆에 위치하는 것으로 분석된다.
도 7을 참조하면 M2 비율이 10%에서 30%로 증가하면 공핍 영역이 시작되는 지점이 이동한다.
도 8은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 0% ~ 30%(영역 1 및 영역 2)에서 터널링 폭 및 피크 전계의 변화를 도시한 것이다.
대역 간(band to band) 터널링의 관점에서 보면, 도 8에 도시된 바와 같이 M2 비율이 증가함에 따라 전도대가 소스 측으로 이동하고 피크 전계가 약간 증가한다.
또한, 도 8에서 M2 비율을 10% 이하에서 증가시키면 터널링 폭이 감소하는 것을 보여준다. 그러나 최소 터널링 폭은 거의 변하지 않으므로 종방향 대역 간 터널링이 약간 증가한다. band to band 터널링의 관점에서 볼 때 도 8에 도시된 바와 같이 전도대는 거의 동일하게 유지되고 M2 비율이 증가함에 따라 가전자대는 소스 쪽으로 이동하기 시작하고 피크 전계는 M2 비율이 증가함에 따라 감소하기 시작한다. 종방향 대역간 터널링의 감소로 인한 누설전류의 감소를 관찰할 수 있다.
도 8에서 M2 비율이 확장됨에 따라 터널링 폭이 증가함을 쉽게 알 수 있다. 이 영역2에서 소스-채널 장벽이 M2 비율의 변화에 영향을 받지 않기 때문에 문턱 전압의 이동은 무시할 수 있다.
[영역3, 및 영역4]
도 9는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 30% ~ 70%(영역 3)에 대한 에너지 밴드 프로파일 특성을 도시한 것이다.
도 9를 참조하면, M2만큼 에너지 준위가 낮아지는 영역이 소스 쪽으로 점차 확장됨에 따라 소스와 채널 사이의 포텐셜 장벽이 낮아지기 시작한다. 따라서 동일한 전압 조건에서도 M2 비율이 증가할수록 전자가 더 쉽게 확산될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율이 80% ~ 100%(영역 4)에 대한 에너지 밴드 프로파일 특성을 도시한 것이다.
도 10에 도시된 바와 같이 포텐셜 장벽은 더 이상 영역4(R4)에서 크게 변하지 않는 것으로 나타난다. 이는 R4의 드레인 전류 변동에 대한 장벽 저하 효과가 무시할 수 있음을 의미한다.
도 11은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 장벽 높이 및 문턱 전압의 변화를 도시한 것이다.
도 11과 같이 영역1(R1)과 영역2(R2)에서 장벽 높이와 문턱 전압은 모두 일정하다. 그러나 영역3(R3)에서는 장벽을 낮추기 때문에 문턱 전압이 급격히 감소한다. 영역 4(R4)에서는 장벽 높이가 거의 변하지 않으므로 문턱 전압도 일정하다.
이 감소된 임계 전압은 R3 및 R4의 ID-VGS 특성이 음의 게이트 전압 쪽으로 크게 이동하도록 한다. 이 때문에 드레인 전류를 측정한 VGS = 0V 지점에서 본 발명의 일 실시 예에 따른 이중 일함수 이중 게이트를 가지는 FET반도체장치는 R3, R4에서 약한 반전 상태에 있게 되는 것으로 분석된다. 따라서 이 영역에서 하위 임계값 전류가 발생한다.
도 12는 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 터널링 폭의 변화를 도시한 것이다.
도 12는 영역1(R1)과 영역2(R2)에서 M2 비율이 증가함에 따라 터널링 폭이 변화함을 나타내지만, 영역3(R3)과 영역4(R4)에서는 영역1(R1) 및 영역2(R2)에서 채널/드레인 계면 근처의 에너지 준위가 충분히 변화함에 따라 터널링 폭이 유지됨을 나타낸다.
따라서 누설 전류는 영역3과 영역4에서 종방향 대역 간 터널링의 변화에 더 이상 영향을 받지 않는 것으로 분석된다. 또한, 결과는 영역3(R3)과 영역4(R4)에서 누설 전류의 증가가 하위 임계값 누설 증가로 인한 것으로 나타났다.
도 13은 본 발명의 일 실시 예에 따른 이중 게이트에서 분할된 드레인측 M2게이트 비율에 따른 각 파라미터의 특성을 나타낸 것이다.
도 13(a)은 Vgs = 0V에서 측정된 드레인 전류 특성을 다양한 M2 일함수에 대해 M2 비율에 따라 나타낸 것이다.
도 13(a)에서 M2 일함수는 M1 일함수보다 낮고 일반적으로 사용되는 금속물질의 게이트 일함수를 적용하여 4.1 eV ~ 4.7 eV로 설정하였다(Derry, Gregory N., Megan E. Kern, and Eli H. Worth. "Recommended values of clean metal surface work functions," Journal of Vacuum Science & Technology A: Vacuum, Surfaces, and Films 33.6 (2015): 060801. 참조).
일함수는 절대온도에서 전자방출에 필요한 최소 에너지를 전자볼트(eV) 단위로 계산한 것이다.
본 발명의 일 실시 예에 따른 M2게이트는 M2게이트보다 낮은 일함수(work function)를 가지는 것을 특징으로 한다.
본 발명의 일 실시에 따른 도 13(a)에서 적용된 4.0~4.5 eV의 낮은 일함수를 가지는 M2금속 물질은 Ta, Al, Ti, Zr, Hf, Mg이 적용될 수 있다.
또한, M1 게이트는 4.5~5.5 eV의 높은 일함수를 가지는 게이트 금속물질은 (Cu, W, Mo, Au, Co, Pt, Pd, Ni 등이 적용될 수 있다.
M1 일함수가 4.9 eV로 설정되어 있으므로 M2 일함수가 낮아질수록 M1 일함수와 M2 일함수의 차이가 커진다. 또한, 이 수치는 대역 간 터널링의 지배적 영역과 장벽을 낮추는 지배적 영역을 나타낸다.
종방향 대역 간 터널링의 감소량과 장벽저하 효과의 증가량은 M1, M2 사이의 일함수 갭이 커질수록 더 크게 나타난다.
도 13(b)은 M2 일함수와 M2 비율의 변화에 따른 문턱 전압 전이 특성을 도시한 것이다.
도 13(b)에서 문턱 전압은 M2 일함수가 낮아질수록 더 큰 스케일로 떨어지는데, 이는 장벽을 낮추는 효과 때문으로 분석된다.
도 13(a), 13(b)을 참조하면, 4.1, 4.3, 4.5, 4.7eV의 일함수를 가지는 금속에서 누설전류가 가장 적으면서 문턱전압을 유지할 수 있는 M2 비율은 30~40%가 가장 적정한 것으로 분석된다.
도 13(c)은 대역 간 터널링 지배적인 M2 = 30%에서 측면 거리에 따른 에너지 밴드 특성을 도시한 것이다.
도 13(c)을 참조하면, VG = 0V, M2 비율 = 30%에서 인터페이스에서 0.1㎛ 떨어진 거리가 대역간 터널링이 지배적인 것을 나타낸다.
도 13(d)은 장벽 낮추기 지배적인 M2 = 80%에서 측면거리에 따른 에너지밴드 특성을 도시한 것이다.
도 13(c)와 (d)는 각각 M2 일함수가 작아짐에 따라 터널링 폭이 증가하고 장벽이 낮아지는 효과를 나타낸다.
M2 일함수를 변화시키면서 최소 터널링 폭의 변화와 장벽저하 효과는 거의 동일한 경향을 보인다.
종방향 대역 간 터널링 관점에서 볼 때 최소 터널링 폭은 M2 비율이 30%~40%가 될 때까지 떨어졌다가 포화되며, M2 비율이 40%~50% 이후부터는 장벽 저하 효과가 두드러진다.
따라서 본 발명의 일 실시 예에 따른 이중게이트를 포함하는 FET반도체 장치에서는 대역 간 터널링과 장벽 낮추기(Barrier Lowering) 효과를 가장 많이 억제할 수 있는 바람직한 M2 ratio는 약 30~40% 인 것을 특징으로 한다.
본 발명의 일 실시 예에 따르면, 영역 1과 영역 2에서 채널/드레인 접합의 터널링 폭은 M2 비율에 따라 달라진다. 그러나 영역 3과 영역 4에서는 터널링 폭이 M2 비율에 의해 변하지 않고 장벽 하강만 발생한다. 따라서 장벽을 낮추면 문턱 전압 감소에 영향을 미칠 수 있다.
이 실험에서 이중 일함수 엔지니어링 이점은 게이트에 의한 드레인 전류누설을 줄이지만 Vt 이동으로 인해 누설 전류가 증가할 수 있는 것으로 분석되었다.
따라서 최적영역은 최소 게이트에 의한 드레인 누설 전류를 줄이고, 임계 전압을 유지하는 M2 비율이므로 이러한 최적 영역(Rop)을 적용하면 FET 반도체 장치의 누설전류를 줄여서 정적 전력 소비를 줄일 수 있는 효과를 가질 수 있다.
10: 이중 게이트를 가진 FET 반도체 장치
110: 기판
210: 제1게이트
215: 제1게이트산화막층
220: 제2게이트
225: 제2게이트 산화막층
310: 소스층
320: 드레인층
330: 채널층
110: 기판
210: 제1게이트
215: 제1게이트산화막층
220: 제2게이트
225: 제2게이트 산화막층
310: 소스층
320: 드레인층
330: 채널층
Claims (11)
- 기판 상에 형성된 제1게이트;
상기 제1게이트 상면에 형성된 제1게이트 산화막층;
상기 제1게이트산화막층의 상면 중앙에 형성된 채널층;
상기 채널의 일측 종방향면이 접하도록 형성되고, 상기 제1게이트산화막층의 상면의 일측에 하부면의 일부분이 겹치도록 형성된 소스층;
상기 채널층의 타측 종방향면이 접하도록 형성되고 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분이 겹치도록 형성된 드레인층;
상기 채널층의 상면에 형성되며, 상기 소스층의 상면의 일부분이 겹치도록 형성되고, 상기 드레인층의 상면 일부분이 겹치도록 형성되는 제2 게이트 산화막층 및
상기 제2게이트 산화막층 상면에 형성된 제2게이트를 포함하되,
상기 제1게이트 및 제2게이트는 횡방향으로 각각 다른 길이 및 다른 일함수를 갖는 소스측 M1 게이트와 드레인 측 M2 게이트로 분할되어 형성된 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제1항에 있어서,
상기 드레인 측 M2 게이트는 상기 소스측 M1 게이트보다 낮은 일함수를 가진 물질로 형성된 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제2항에 있어서,
상기 제1게이트 산화막층 및 제1 게이트는, 상기 제2 게이트 산화막층 및 상기 제2게이트와 상기 채널층의 중심 수평면을 기준으로 대칭으로 형성된 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제3항에 있어서,
상기 드레인 측 M2 게이트의 횡방향 길이는 상기 제1게이트의 수평 횡방향 길이의 30~40% 인 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제1항에 있어서,
상기 반도체 장치는 횡방향 대역 간 터널링 영향을 줄이기 위해 상기 채널층의 두께는 10nm로 형성하고, 상기 제1 게이트 산화물층 두께는 3nm로 형성한 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제1항에 있어서,
상기 제1게이트산화막의 상면의 일측에 하부면의 일부분과 상기 소스층이 겹치는 부분의 길이는 10nm 이고, 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분과 상기 드레인층의 겹치는 부분의 길이는 10nm인 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제1항에 있어서
상기 채널층 영역의 도핑농도는 5 × 1017 cm-3 이고, 상기 제1게이트산화막층의 상면의 타측 하부면의 일부분과 상기 드레인층의 겹치는 부분 및 상기 드레인층 영역의 도핑 농도는 5 × 1019 cm-3인 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제4항에 있어서,
상기 게이트의 횡방향 수평 길이는 100nm인 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제2항에 있어서,
상기 소스측 M1 게이트는 4.9eV 일함수를 가진 물질로 형성되고, 상기 드레인 측 M2 게이트는 4.1eV ~ 4.7eV 범위 내의 일함수를 가진 물질로 형성된 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제2항에 있어서,
상기 소스측 M1 게이트는 폴리 실리콘, Cu, W, Mo, Au, Co, Pt, Pd, 및 Ni 중 어느 하나로 형성된 것을 특징으로 하는 2중 게이트를 가진 반도체 장치. - 제9항에 있어서,
상기 드레인측 M2게이트는 n+형 불순물이 도핑된 폴리 실리콘, Ta, Al, Ti, Zr, Hf, Mg 중 어느 하나로 형성된 것을 특징으로 하는 2중 게이트를 가진 반도체 장치.
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| KR1020220119386A KR20240040419A (ko) | 2022-09-21 | 2022-09-21 | 이중 게이트를 가진 반도체 장치 |
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| KR1020220119386A KR20240040419A (ko) | 2022-09-21 | 2022-09-21 | 이중 게이트를 가진 반도체 장치 |
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|---|---|
| KR20240040419A true KR20240040419A (ko) | 2024-03-28 |
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ID=90482998
Family Applications (1)
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| KR1020220119386A KR20240040419A (ko) | 2022-09-21 | 2022-09-21 | 이중 게이트를 가진 반도체 장치 |
Country Status (1)
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| KR (1) | KR20240040419A (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101848501B1 (ko) | 2011-07-06 | 2018-05-24 | 엘지디스플레이 주식회사 | 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
-
2022
- 2022-09-21 KR KR1020220119386A patent/KR20240040419A/ko not_active Application Discontinuation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101848501B1 (ko) | 2011-07-06 | 2018-05-24 | 엘지디스플레이 주식회사 | 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
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|---|
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