KR101535821B1 - 박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치의 제조방법 - Google Patents

박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치의 제조방법 Download PDF

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Abstract

본 발명은 버텀 게이트 구조의 박막 트랜지스터에서 결정화 공정을 실시할 수 있게 됨에 따라 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치의 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터의 제조방법은 기판 위에 게이트 전극을 형성하는 단계와; 상기 기판 위에 상기 게이트 전극을 노출시키는 적어도 두 개의 제1 홀을 갖는 게이트 절연막을 형성함과 아울러 상기 게이트 절연막 위에 위치하는 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴 위에 형성됨과 아울러 상기 제1 홀을 통해 상기 게이트 전극과 접촉되는 도전층을 형성하는 단계와; 상기 도전층에 전계를 인가하여 상기 반도체 패턴을 결정화시키는 단계와; 상기 도전층을 패터닝하여 상기 반도체 패턴과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
도전층, 제1 홀, 반도체 패턴

Description

박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치의 제조방법{METHOD FOR FABRICATING THIN FILM TRANSISTOR AND METHOD FOR FABRICATING DISPLAY DEVICE HAVING THIN FILM TRANSISTOR}
본 발명은 버텀 게이트 구조를 갖는 박막 트랜지스터 및 이를 가지는 표시장치에 관한 것으로 특히, 버텀 게이트 구조의 박막 트랜지스터에서 결정화 공정을 실시할 수 있게 됨에 따라 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치의 제조방법에 관한 것이다.
액정표시장치는 액정표시패널과, 액정표시패널을 구동시키는 구동부로 구성된다. 액정표시패널은 액정을 사이에 두고 합착된 컬러필터 어레이 기판 및 박막 트랜지스터 어레이 기판으로 구성된다.
컬러필터 어레이 기판에는 컬러필터, 블랙 매트릭스 등이 포함되고, 박막 트랜지스터 어레이 기판에는 서로 교차되는 게이트 라인 및 데이터 라인, 게이트 라인과 데이터 라인 사이에 형성된 박막 트랜지스터, 박막 트랜지스터와 접속된 화소전극 등을 포함한다.
유기전계발광표시장치(Organic Electro-luminescence Display Device; 이하, 전계발광을 "EL" 이라 약칭한다)는 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 또한, 유기EL표시장치는 수십 볼트의 낮은 직류 전압에서 구동됨과 아울러, 빠른 응답속도를 가지고, 고휘도를 얻을 수 있으며 R, G, B의 다양한 색을 발광시킬 수 있어 차세대 평판 디스플레이장치에 적합하다. 이러한, 유기EL표시장치는 투명한 기판 상에 형성된 박막 트랜지스터 어레이부와, 상기 박막 트랜지스터 어레이부 상에 위치하는 유기EL어레이부, 유기EL어레이부를 외부환경으로부터 격리시키기 위한 캡을 포함한다. 박막 트랜지스터 어레이부에는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터 등의 스위칭 소자들을 포함한다.
여기서, 액정표시패널의 박막 트랜지스터 어레이 기판 및 유기EL표시장치의 박막 트랜지스터 어레이부에 포함되는 박막 트랜지스터의 구조는 크게 버텀(bottom) 게이트 형 박막 트랜지스터와 탑(top) 게이트 형 박막 트랜지스터로 구분된다. 그리고 통상적으로 탑(top) 게이트 형 박막 트랜지스터의 반도체층은 결정화 공정이 실시될 수 있게 됨에 따라 버텀(bottom) 게이트 형 박막 트랜지스터 보다 신뢰성이 좋은 장점을 갖는다. 그러나, 탑(top) 게이트 형 박막 트랜지스터는 버텀(bottom) 게이트 형 박막 트랜지스터에 비하여 제조비용이 많이 들고 제조공정이 복잡한 문제를 단점을 갖는다. 이에 따라, 버텀(bottom) 게이트 형 박막 트랜지스터에도 결정화공정이 실시될 수 있는 방안이 지속적으로 연구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안 출된 것으로서, 본 발명의 목적은 버텀 게이트 구조의 박막 트랜지스터에서 결정화 공정을 실시할 수 있게 됨에 따라 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터의 제조방법은 기판 위에 게이트 전극을 형성하는 단계와; 상기 기판 위에 상기 게이트 전극을 노출시키는 적어도 두 개의 제1 홀을 갖는 게이트 절연막을 형성함과 아울러 상기 게이트 절연막 위에 위치하는 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴 위에 형성됨과 아울러 상기 제1 홀을 통해 상기 게이트 전극과 접촉되는 도전층을 형성하는 단계와; 상기 도전층에 전계를 인가하여 상기 반도체 패턴을 결정화시키는 단계와; 상기 도전층을 패터닝하여 상기 반도체 패턴과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 도전층 및 게이트 전극은 서로 등전위를 이루는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터를 포함하는 표시장치의 제조방법은 기판 위에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인, 상기 게이트 라인과 접속되는 게이트 패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 위에 상기 게이트 패턴을 노출시키는 적어도 두 개의 제1 홀을 갖는 게 이트 절연막을 형성함과 아울러 상기 게이트 절연막 위에 위치하는 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴 위에 형성됨과 아울러 상기 제1 홀을 통해 상기 게이트 패턴과 접촉되는 도전층을 형성하는 단계와; 상기 도전층에 전계를 인가하여 상기 반도체 패턴을 결정화시키는 단계와; 상기 도전층을 패터닝하여 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터 패드 하부전극을 형성함과 아울러 상기 게이트 전극, 상기 반도체 패턴을 포함하는 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터의 일부를 노출시키는 제2 홀, 상기 게이트 패드 하부전극을 노출시키는 제3 홀, 상기 데이터 패드 하부전극을 노출시키는 제4 홀을 갖는 보호막을 형성하는 단계와; 상기 제2 홀을 통해 상기 박막 트랜지스터와 접촉되는 화소전극, 상기 제3 홀을 통해 상기 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극, 상기 제4 홀을 통해 상기 데이터 패드 하부전극과 접속되는 데이터 패드 상부전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터를 포함하는 표시장치의 제조방법은 기판 위에 박막 트랜지스터 어레이부를 형성하는 단계와; 상기 박막 트랜지스터 어레이부에 유기전계발광어레이부를 형성하는 단계를 포함하고, 상기 박막 트랜지스터 어레이부를 형성하는 단계는 기판 위에 게이트 라인, 상기 게이트 라인과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 기판 위에 게이트 패턴을 노출시키는 적어도 두 개의 제1 홀을 갖는 게이트 절연막을 형성함과 아울러 상기 게이트 절연막 위에 위치하는 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴 위에 형성됨과 아울러 상기 제1 홀을 통해 상기 게이트 패턴과 접촉되는 도전층을 형성하는 단계와; 상기 도전층에 전계를 인가하여 상기 반도체 패턴을 결정화시키는 단계와; 상기 도전층을 패터닝하여 상기 게이트 라인과 교차되는 데이터 라인을 형성함과 아울러 상기 게이트 전극, 상기 반도체 패턴을 포함하는 박막 트랜지스터를 형성하는 단계를 포함한다.
상기 유기전계발광어레이부는 매트릭스 형태로 배열된 다수의 유기발광셀들을 포함하고, 상기 박막 트랜지스터는 상기 유기발광셀에 구동 전압을 공급하는 구동 소자인 것을 특징으로 한다.
상기 도전층 및 게이트 전극은 서로 등전위를 이루는 것을 특징으로 한다.
이상에서 설명한 바와 같이 본 발명에 따른 제조공정이 단순한 버텀 게이트 구조의 박막 트랜지스터에서의 반도체 패턴을 결정화할 수 있게 됨에 따라 버텀 게이트 구조의 박막 트랜지스터의 전자 이동도 및 수명을 향상시키는 등 버텀 게이트 구조의 박막 트랜지스터의 신뢰성을 향상시킬 수 있게 된다. 뿐만 아니라, 액정표시패널 및 유기EL표시장치에 이용되는 버텀 게이트 구조의 박막 트랜지스터에서도 반도체 패턴을 결정화할 수 있게 된다. 이에 따라, 박막 트랜지스터뿐만 아니라 표시장치의 신뢰성 또한 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 버텀 게이트 구조의 박막 트랜지스터를 나타내는 도면이다.
도 1에 도시된 버텀 게이트 구조의 박막 트랜지스터는 박막 트랜지스터(6)는 기판(1) 위에 형성된 게이트 전극(8), 소스 전극(10), 소스 전극(10)과 마주보는 드레인 전극(12), 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 포함하는 반도체 패턴(14), 반도체 패턴(14)과 게이트 전극(8) 사이에 위치하여 반도체 패턴(14)과 게이트 전극(8)를 전기적으로 절연시키는 게이트 절연막(16)을 구비한다.
반도체 패턴(14)은 활성층(11), 활성층(11) 위에 위치하여 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(9)이 더 형성된다. 이러한 박막 트랜지스터(6)는 액정표시패널에서는 게이트 라인에 공급되는 게이트 신호에 응답하여 데이터 라인에 공급되는 화소전압 신호가 화소 전극에 충전되어 유지되게 한다. 그리고, 유기전계발광표시장치에서는 박막 트랜지스터 어레이부의 구동 소자 또는 스위칭 소자로 이용된다.
이러한, 도 1에서의 박막 트랜지스터는 버텀 게이트 구조를 갖음에도 불구하고 반도체 패턴(14)이 주울 가열 결정화(Joule Heating Crystallization) 공정에 의해 결정화된 상태이다.
이하, 아몰퍼스 실리콘이 폴리 실리콘으로 결정화되는 공정을 포함한 박막 트랜지스터의 제조공정을 도 2a 내지 도 2f를 참조하여 설명한다.
먼저, 기판(1) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 도 2a에 도시된 바와 같이 게이트 전극(8)이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
게이트 패턴들이 형성된 기판(1) 상에 PECVD 등의 증착방법을 통해 게이트 절연막(16), 비정질 실리콘층, n+ 비정질 실리콘층이 형성된다. 이어서, 마스크 공정을 이용한 포토리쏘그래피 공정과 식각공정으로 비정질 실리콘층, n+ 비정질 실리콘층이 패터닝됨으로써 도 2b에 도시된 바와 같이 게이트 절연막(16) 위에 오믹접촉층(9)과 활성층(11)을 포함하는 반도체 패턴(14)이 형성된다.
이후, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 절연막(16)을 패터닝함으로써 도 2c에 도시된 바와 같이 게이트 전극(8)을 노출시키는 적어도 두 개의 제1 홀(18)이 형성된다.
반도체 패턴(14) 및 제1 홀(18)이 형성된 기판(1) 상에 스퍼터링 등의 증착방법을 통해 도 2d에 도시된 바와 같이 도전층(10a)이 형성된다. 여기서, 도전층(10a)은 적어도 두 개의 제1 홀(18)들을 통해 게이트 전극(8)과 접촉된다.
이후, 도 2e에 도시된 바와 같이 도전층(10a)에 강한 전계가 인가됨으로써 주울 가열에 의해 고열이 순간적으로 발생하게 된다. 고열은 도전층에 전류가 흐를 때 저항으로 인해 발생 되는 열이다.
전계에 인가로 인한 주울 가열에 의해 도전층(10a)에 가해지는 단위 시간 당에너지량은 하기식으로 표시될 수 있다.
W = V × I
W는 단위 시간당 에너지량을 나타내고, V는 도전층의 양단에 걸리는 전압을 나타내며, I는 전류를 나타낸다. 수학식 1을 통해 도전층(10a)에 강한 전계가 인가됨으로써 주울 가열에 의해 고열이 순간적으로 발생함을 알 수 있다.
이 고열은 도전층(10a) 하부에 위치하는 반도체 패턴(14)에 전도됨으로써 열처리가 빠르게 진행됨에 따라 반도체 패턴(14)이 결정화되게 된다.
여기서, 도전층(10a)은 두 개의 제1 홀(18)들을 통해 게이트 전극(8)과 접촉됨에 따라 도전층(10a)과 게이트 전극(8)은 전위차가 발생하지 않게 등전위가 형성되게 된다. 그 결과, 열처리 과정에서 아크가 발생 되지 않게 된다.
이를 좀더 구체적으로 설명하면 다음과 같다.
도전층(10a)과 게이트 전극(8)이 전기적으로 등전위를 형성하지 않게 되면, 도전층에 인가되는 전계의 수직 방향으로 도전층과 도전층 주변 재료 사이에 전위 차이가 발생하게 된다. 이러한 전위차가 게이트 절연막(16)의 절연 파괴 전압을 초과하게 되는 경우에는 게이트 절연막(16)에 전류가 흐르게 되고 아크가 발생 된다. 그 결과, 게이터 절연막(16) 뿐만 아니라 게이트 전극(80) 까지 손상되는 일이 발생 된다.
이를 방지하기 위하여, 본 발명에서는 게이트 절연막(16)을 관통하여 게이트 전극(8)을 노출시키는 제1 홀(18)들을 형성하고, 그 제1 홀(18)들을 통해 도전층(10a)과 게이트 전극(8)을 접촉시킨다. 이에 따라, 도전층(10a)과 게이트 전 극(8)은 등전위를 형성할 수 있게 됨으로써 아크 발생을 방지할 수 있게 된다. 이러한 구조적인 변형을 통해 버텀 게이트 구조의 박막 트랜지스터(6)에도 반도체 패턴(14)을 결정화시킬 수 있게 된다.
이후, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 도전층(10a)이 패터닝됨으로써 도 2f에 도시된 바와 같이 소스 전극(10), 드레인 전극(12)이 형성됨과 아울러 소스 전극(10)과 드레인 전극(12) 사이에 오믹접촉층(12)이 제거됨에 따라 채널영역의 활성층(14)이 노출된다. 여기서, 소스 전극(10) 및 드레인 전극(12)은 게이트 전극(8)과 전기적으로 분리된다.
이와 같이, 본 발명에 따른 박막 트랜지스터의 제조방법은 제조공정이 단순한 버텀 게이트 구조의 박막 트랜지스터에서의 반도체 패턴을 결정화할 수 있게 된다. 이에 따라, 버텀 게이트 구조의 박막 트랜지스터의 전자 이동도 및 수명을 향상시키는 등 버텀 게이트 구조의 박막 트랜지스터의 신뢰성을 향상시킬 수 있게 된다.
도 3은 상술한 도 2a 내지 도 2f에 도시된 제조방법에 의해 형성된 박막 트랜지스터를 포함하는 표시장치 중 액정표시패널의 박막 트랜지스터 어레이 기판을 나타내는 단면도를 나타내는 도면이다.
도 3에 도시된 박막 트랜지스터 어레이 기판은 기판(1) 위에 게이트 절연막(16)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(미도시)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀 영역에 형성된 화소 전극(19)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소 전 극(19)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 기판(1) 위에 형성된 게이트 전극(8), 소스 전극(10), 소스 전극(10)과 마주보는 드레인 전극(12), 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 포함하는 반도체 패턴(14), 반도체 패턴(14)과 게이트 전극(8) 사이에 위치하여 반도체 패턴(14)과 게이트 전극(8)를 전기적으로 절연시키는 게이트 절연막(16)을 구비한다.
반도체 패턴(14)은 활성층(11), 활성층(11) 위에 위치하여 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(9)이 더 형성된다. 이러한 박막 트랜지스터(6)는 액정표시패널에서는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인에 공급되는 화소전압 신호가 화소 전극에 충전되어 유지되게 한다.
화소 전극(19)은 보호막(50)을 관통하는 제2 홀(21)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(19)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(19)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트 라인(2), 전단 게이트 라인(20)과 게 이트 절연막(16) 및 보호막(50)을 사이에 두고 중첩되는 화소전극(19)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(19)에 충전된 화소 전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부전극(28)과, 게이트 절연막(16) 및 보호막(50)을 관통하는 제3 홀(30)을 통해 게이트 패드 하부전극(28)에 접속된 게이트 패드 상부전극(32)으로 구성된다.
데이터 라인(도시하지 않음)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부전극(36)과, 보호막(50)을 관통하는 제4 홀(38)을 통해 데이터 패드 하부전극(36)과 접속된 데이터 패드 상부전극(40)으로 구성된다.
이러한 도 3에서의 박막 트랜지스터 어레이 기판에서 박막 트랜지스터(6)는 버텀 게이트 구조임에도 불구하고 반도체 패턴(14)이 주울 가열 결정화(Joule Heating Crystallization) 공정에 의해 결정화된 상태이다.
이하, 아몰퍼스 실리콘이 폴리 실리콘으로 결정화되는 공정을 포함하여 도 3의 박막 트랜지스터 어레이 기판의 제조공정을 도 4a 내지 도 4h를 참조하여 설명한다.
먼저, 기판(1) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 도 4a에 도시된 바와 같이 게이트 라인(2), 게이트 전 극(8), 게이트 패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다.
게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일 층 또는 이중 층 구조로 이용된다.
게이트 패턴들이 형성된 기판(1) 상에 PECVD 등의 증착방법을 통해 게이트 절연막(16), 비정질 실리콘층, n+ 비정질 실리콘층이 형성된다. 이어서, 마스크 공정을 이용한 포토리쏘그래피 공정과 식각공정으로 비정질 실리콘층, n+ 비정질 실리콘층이 패터닝됨으로써 도 4b에 도시된 바와 같이 게이트 절연막(16) 위에 오믹접촉층(9)과 활성층(11)을 포함하는 반도체 패턴(14)이 형성된다.
이후, 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 절연막(16)을 패터닝함으로써 도 4c에 도시된 바와 같이 게이트 전극(8)을 노출시키는 적어도 두 개의 제1 홀(18)들이 형성된다.
반도체 패턴(14) 및 제1 홀(18)들이 형성된 기판(1) 상에 스퍼터링 등의 증착 방법을 통해 도 4d에 도시된 바와 같이 도전층(10a)이 형성된다. 여기서, 도전층(10a)은 적어도 두 개의 제1 홀(18)들을 통해 게이트 전극(8)과 접촉된다.
이후, 도 4e에 도시된 바와 같이 도전층(10a)에 강한 전계가 인가됨으로써 주울 가열에 의해 고열이 순간적으로 발생하게 된다.
이 고열은 도전층(10a) 하부에 위치하는 반도체 패턴(14)에 전도됨으로써 열처리가 빠르게 진행됨에 따라 반도체 패턴(14)이 결정화되게 된다.
여기서, 도전층(10a)은 두 개의 제1 홀(18)들을 통해 게이트 전극(8)과 접촉됨에 따라 도전층(10a)과 게이트 전극(8)은 전위차가 발생하지 않게 등전위가 형성 되게 된다. 그 결과, 열처리 과정에서 아크가 발생 되지 않게 된다.
이후 마스크를 이용한 포토리쏘그래피 공정과 습식 식각공정으로 도전층(10a)이 패터닝됨으로써 도 4f에 도시된 바와 같이 소스 전극(10), 드레인 전극(12), 데이터 라인 및 데이터 패드 하부전극(36)을 포함하는 소스/드레인 패턴이 형성됨과 아울러 소스 전극(10)과 드레인 전극(12) 사이에 오믹접촉층(9)이 제거됨에 따라 채널영역의 활성층(11)이 노출된다. 여기서, 소스 전극(10) 및 드레인 전극(12)은 게이트 전극(8)과 전기적으로 분리된다.
이후, 도 4g에 도시된 바와 같이, 소스/드레인 패턴들이 형성된 게이트 절연막(16) 상에 마스크를 이용한 포토리쏘그래피공정 및 식각공정에 의해 제2 내지 제4 홀들(21,30,38)을 포함하는 보호막(50)이 형성된다. 여기서, 제2 홀(21)은 박막 트랜지스터(60)의 드레인 전극(12)을 노출시키고, 제3 홀(30)은 게이트 패드 하부전극(28)을 노출시키고, 제4 홀(38)은 데이터 패드 하부전극(36)을 노출시킨다.
이후, 도 4h에 도시된 바와 같이, 보호막(50)이 형성된 기판(1) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된 후 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅닝됨으로써 화소전극(19), 게이트 패드 상부 전극(32), 데이터 패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 제조공정이 단순한 버텀 게이트 구조의 박막 트랜지스터에서의 반도체 패턴을 결정화할 수 있게 된다. 이에 따라, 버텀 게이트 구조의 박막 트랜지스터의 전자 이동도 및 수명을 향상시키는 등 버텀 게이트 구조의 박막 트랜지스터의 신뢰성을 향상시킬 수 있게 된다.
도 5는 상술한 도 2a 내지 도 2f에 도시된 제조방법에 의해 형성된 박막 트랜지스터를 포함하는 표시장치 중 유기EL표시장치를 나타내는 단면도를 나타내는 도면이고, 도 6은 유기EL표시장치의 하나의 화소(P)를 개략적으로 나타내는 회로도이다.
먼저, 도 6을 참조하면, 유기EL표시장치는 게이트라인(GL)과 데이터라인(DL)의 교차로 정의된 영역에 각각 마련되는 화소(P)들이 매트릭스 형태로 배열된 구조를 가진다. 각각의 화소(P)들은 게이트라인(GL)에 게이트펄스가 공급될 때 데이터라인(DL)으로부터의 데이터신호를 공급받아 그 데이터신호에 상응하는 빛을 발생하게 된다.
이를 위하여, 화소(P)들 각각은 기저 전압원(GND)에 음극이 접속된 유기EL셀(EL)과, 게이트라인(GL) 및 데이터 라인(DL)과 공급 전압원(VDD)에 접속되고 유기EL셀(EL)의 양극에 접속되어 그 유기EL셀(EL)을 구동하기 위한 셀 구동부(60)를 구비한다. 셀구동부(152)는 스위칭용 박막트랜지스터(T1), 구동용 박막트랜지스터(T2) 및 캐패시터(C)를 구비한다.
스위칭용 박막 트랜지스터(T1)는 게이트 라인(GL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 제1 노드(N1)에 공급한다. 제1 노드(N1)에 공급된 데이터 신호는 캐패시터(C)에 충전됨과 아울러 구동용 박막 트랜지스터(T2)의 게이트 단자로 공급된다. 구동용 박막 트랜지스터(T2)는 게이트 단 자로 공급되는 데이터 신호에 응답하여 공급 전압원(VDD)으로부터 유기EL셀(EL)로 공급되는 전류량(I)을 제어함으로써 유기EL셀(EL)의 발광량을 조절하게 된다. 그리고, 스위칭용 박막 트랜지스터(T1)가 턴-오프되더라도 캐패시터(C)에서 데이터 신호가 방전되므로 구동용 박막 트랜지스터(T2)는 다음 프레임의 데이터 신호가 공급될 때까지 공급 전압원(VDD)으로부터의 전류(I)를 유기EL셀(EL)에 공급하여 유기EL셀(EL)이 발광을 유지하게 한다.
이러한 유기EL표시장치는 도 5에 도시된 바와 같이 투명기판(102) 상에 형성된 박막트랜지스터 어레이부(115)와, 상기 박막트랜지스터 어레이부(115) 상에 위치하는 유기EL어레이부(120), 유기EL어레이부(120)를 외부환경으로부터 격리시키기 위한 글래스(glass) 캡(152)을 포함한다.
박막 트랜지스터 어레이부(115)는 도 1 또는 도 5에서의 게이트 라인, 데이터 라인, 셀구동부(160) 등 유기EL셀(EL)을 구동하기 위한 구동 소자들로 구성된다.
유기EL어레이부(120)는 박막 트랜지스터 어레이부(115)의 구동용 박막 트랜지스터(T)와 접속되는 유기EL셀(EL)들이 매트릭스 형태로 배열된다.
유기EL셀(EL)은 구동용 박막 트랜지스터(T2)와 접속된 제1 전극(또는 "애노드 전극" 이라 한다)(104), 각 픽셀(pixel)을 분리하기 위한 뱅크(또는 "절연막")(6), 유기 발광층(10) 및 제 2 전극(또는 "캐소드 전극" 이라 한다)(112)으로 구성된다. 이때, 유기 발광층(110)은 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층을 구비하고, 발광층은 의해 적(R), 녹(G), 청(B) 중 어느 하나 의 색을 구현하게 된다.
유기EL어레이부(120)의 유기EL셀(EL)들은 수분 및 산소에 쉽게 열화되는 특성을 가지고 있다. 이러한 문제를 해결하기 위하여 봉지(Encapsulation) 공정이 실시됨으로써 유기EL어레이부(120)가 형성된 기판(102)과 글래스 캡(152)이 실런트(126)를 통해 합착된다. 글래스 캡(152)은 발광시 발생하는 열을 방출함과 아울러 외력이나 대기중의 산소 및 수분으로부터 유기EL어레이부(120)를 보호하게 된다.
글래스 캡(152)에는 유기EL어레이부(120)와 마주보는 면에 홈(152a)이 마련되고, 홈(152a) 내에는 흡습제(154)가 위치하게 된다.
이러한 구성을 갖는 유기EL표시장치에서의 스위칭용 박막 트랜지스터(T1), 구동용 박막 트랜지스터(T2) 등의 박막 트랜지스터(T)는 도 2a 내지 도 2f에 도시된 제조방법에 의해 형성된다.
이하, 도 5에 도시된 유기EL표시장치의 제조방법에 대하여 설명하면 다음과 같다.
먼저, 기판(102) 위에 스위칭용 박막 트랜지스터(T1), 구동용 박막 트랜지스터(T2) 등의 박막 트랜지스터(T)를 포함하는 박막 트랜지스터 어레이부(115)가 형성된다. 여기서, 스위칭용 박막 트랜지스터(T1), 구동용 박막 트랜지스터(T2) 등의 박막 트랜지스터(T)는 도 2a 내지 도 2f에 도시된 방법과 동일한 방법 형성된다.
도 5, 도6, 도 2a 내지 도 2f을 참조하면, 유기EL표시장치의 제조방법은 기판(102) 위에 게이트 라인(GL), 게이트 라인(GL)과 접속되는 게이트 전극(8)을 포 함하는 게이트 패턴을 형성하는 단계, 기판(102) 위에 게이트 패턴을 노출시키는 적어도 두 개의 제1 홀(18)을 갖는 게이트 절연막(16)을 형성함과 아울러 상기 게이트 절연막(16) 위에 위치하는 반도체 패턴(14)을 형성하는 단계, 반도체 패턴(14) 위에 형성됨과 아울러 상기 제1 홀(18)을 통해 게이트 패턴과 접촉되는 도전층(10a)을 형성하는 단계, 도전층(10a)에 전계를 인가하여 반도체 패턴(14)을 결정화시키는 단계, 도전층(10a)을 패터닝하여 상기 게이트 라인(GL)과 교차되는 데이터 라인(DL)을 형성함과 아울러 게이트 전극(8), 반도체 패턴(14)을 포함하는 박막 트랜지스터(6)를 형성하는 단계를 포함한다.
여기서, 박막 트랜지스터(6)는 스위칭용 박막 트랜지스터(T1), 구동용 박막 트랜지스터(T2)이다.
이후, 유기EL어레이부(120)가 형성된 후, 봉지(Encapsulation) 공정이 실시됨으로써 유기EL어레이부(120)가 형성된 기판(102)과 글래스 캡(152)이 실런트(126)를 통해 합착된다. 이에 따라, 유기EL표시장치는 제조공정이 단순한 버텀 게이트 구조의 박막 트랜지스터에서의 반도체 패턴을 결정화할 수 있게 된다. 이에 따라, 버텀 게이트 구조의 박막 트랜지스터의 전자 이동도 및 수명을 향상시키는 등 버텀 게이트 구조의 박막 트랜지스터의 신뢰성을 향상시킬 수 있게 된다.
상술한 바와 같이, 본 발명에서는 제조공정이 단순한 버텀 게이트 구조의 박막 트랜지스터에서의 반도체 패턴을 결정화할 수 있게 된다. 그리고, 액정표시패널 및 유기EL표시장치에 이용되는 버텀 게이트 구조의 박막 트랜지스터에서의 반도체 패턴을 결정화할 수 있게 된다.
이에 따라, 박막 트랜지스터뿐만 아니라 표시장치의 신뢰성을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1 본 발명에 따른 박막 트랜지스터를 나타내는 단면도.
도 2a 내지 도 2f는 도 1에 도시된 박막 트랜지스터의 제조방법을 단계적으로 나타내는 단면도들.
도 3은 도 1에 도시된 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 4a 내지 도 4h는 도 3에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 나타내는 단면도들.
도 5는 도 1에 도시된 박막 트랜지스터를 포함하는 유기전계발광표시장치를 나타내는 단면도.
도 6은 도 5의 유기전계발광표시장치에서의 하나의 화소를 나타내는 회로도.
＊도면의 주요 부분에 대한 부호의 간단한 설명＊
8 : 게이트 전극 10 : 소스전극
12 : 드레인 전극 18 : 제1 홀
16 : 게이트 절연막 1,102 : 기판
6 : 박막 트랜지스터 14 : 반도체 패턴
9 : 오믹접촉층 11 : 활성층
10a : 도전층 28 : 게이트 패드 하부전극
2 : 게이트 라인 26 : 게이트 패드부
32 : 게이트 패드 상부전극 21 : 제2 홀
34 : 데이터 패드부 40 : 데이터 패드 상부전극
30 : 제3 홀 38 : 제4 홀
50 : 보호막 19 : 화소전극
20 : 스토리지 캐패시터 152 : 캡
126 : 실런트 115 : 박막 트랜지스터 어레이부
120 : 유기EL어레이부 104 : 제1 전극
110 : 유기발광층 112 : 제2 전극

Claims (7)

  1. 기판 위에 게이트 전극을 형성하는 단계와;
    상기 기판 위에 상기 게이트 전극을 노출시키는 적어도 두 개의 제1 홀을 갖는 게이트 절연막을 형성함과 아울러 상기 게이트 절연막 위에 위치하는 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴 위에 형성됨과 아울러 상기 제1 홀을 통해 상기 게이트 전극과 접촉되는 도전층을 형성하는 단계와;
    상기 도전층에 전계를 인가하여 상기 반도체 패턴을 결정화시키는 단계와;
    상기 도전층을 패터닝하여 상기 반도체 패턴과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 도전층 및 게이트 전극은 서로 등전위를 이루는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 기판 위에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인, 상기 게이트 라인과 접속되는 게이트 패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴 위에 상기 게이트 패턴을 노출시키는 적어도 두 개의 제1 홀을 갖는 게이트 절연막을 형성함과 아울러 상기 게이트 절연막 위에 위치하는 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴 위에 형성됨과 아울러 상기 제1 홀을 통해 상기 게이트 패턴과 접촉되는 도전층을 형성하는 단계와;
    상기 도전층에 전계를 인가하여 상기 반도체 패턴을 결정화시키는 단계와;
    상기 도전층을 패터닝하여 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터 패드 하부전극을 형성함과 아울러 상기 게이트 전극, 상기 반도체 패턴을 포함하는 박막 트랜지스터를 형성하는 단계와;
    상기 박막 트랜지스터의 일부를 노출시키는 제2 홀, 상기 게이트 패드 하부전극을 노출시키는 제3 홀, 상기 데이터 패드 하부전극을 노출시키는 제4 홀을 갖는 보호막을 형성하는 단계와;
    상기 제2 홀을 통해 상기 박막 트랜지스터와 접촉되는 화소전극, 상기 제3 홀을 통해 상기 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극, 상기 제4 홀을 통해 상기 데이터 패드 하부전극과 접속되는 데이터 패드 상부전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 표시장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 도전층 및 게이트 전극은 서로 등전위를 이루는 것을 특징으로 하는 박 막 트랜지스터를 포함하는 표시장치의 제조방법.
  5. 기판 위에 박막 트랜지스터 어레이부를 형성하는 단계와;
    상기 박막 트랜지스터 어레이부에 유기전계발광어레이부를 형성하는 단계를 포함하고,
    상기 박막 트랜지스터 어레이부를 형성하는 단계는
    기판 위에 게이트 라인, 상기 게이트 라인과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 기판 위에 게이트 패턴을 노출시키는 적어도 두 개의 제1 홀을 갖는 게이트 절연막을 형성함과 아울러 상기 게이트 절연막 위에 위치하는 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴 위에 형성됨과 아울러 상기 제1 홀을 통해 상기 게이트 패턴과 접촉되는 도전층을 형성하는 단계와;
    상기 도전층에 전계를 인가하여 상기 반도체 패턴을 결정화시키는 단계와;
    상기 도전층을 패터닝하여 상기 게이트 라인과 교차되는 데이터 라인을 형성함과 아울러 상기 게이트 전극, 상기 반도체 패턴을 포함하는 박막 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 표시장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 유기전계발광어레이부는 매트릭스 형태로 배열된 다수의 유기발광셀들을 포함하고,
    상기 박막 트랜지스터는 상기 유기발광셀에 구동 전압을 공급하는 구동 소자인 것을 특징으로 하는 박막 트랜지스터를 포함하는 표시장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 도전층 및 게이트 전극은 서로 등전위를 이루는 것을 특징으로 하는 박막 트랜지스터를 포함하는 표시장치의 제조방법.
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