JP2015108732A5

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Filing date: 2013-12-05
Publication date: 2017-01-05
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Description

本発明に係る薄膜トランジスタ基板は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素は、基板上の複数の部分に配設された半導体膜と、前記基板上の第１の部分の前記半導体膜上に配設された第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、第１の導電膜で形成されたゲート電極とを少なくとも有する薄膜トランジスタと、下層に前記半導体膜と前記第１の絶縁膜との積層膜を有し、前記第１の導電膜で形成されたソース配線と、前記薄膜トランジスタおよび前記ソース配線を覆うように設けられた第２の絶縁膜と、前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、前記ソース電極部コンタクトホールを通して前記半導体膜に接続され、第２の導電膜で形成されたソース電極と、前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続される前記第２の導電膜で形成されたソース電極接続配線と、前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続され、前記第２の導電膜で形成されたドレイン電極と、前記ゲート電極部コンタクトホールを通して前記ゲート電極に接続され、前記第２の導電膜で形成されたゲート配線と、前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う前記第２の導電膜で形成された画素電極と、前記第２の絶縁膜を含む前記基板上面を覆う第３の絶縁膜と、前記第３の絶縁膜を間に挟んで、前記画素電極に対向して配置された、第３の導電膜で形成される対向電極と、を備え、前記対向電極は、表面に設けられた複数のスリットを有している。

＜実施の形態１＞
＜ＴＦＴ基板の画素の構成＞
まず、図１および図２を参照して、実施の形態１のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、実施の形態１に係る画素の平面構成を示す平面図であり、図２は、図１におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部の断面構成およびＦＦＳ透過画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板１００は透過型のＦＦＳ方式の液晶表示装置に用いるものとして説明する。

ゲート配線１７の一方の端部はゲート端子７に電気的に接続されており、ゲート端子７の上には、ゲート端子部第２コンタクトホール２８と、これを通してゲート端子７に接続するゲート端子パッド３２とが形成されている。また、ソース配線６の一方の端部はソース端子８に接続されており、ソース端子８の上には、ソース端子部第２コンタクトホール２９とこれを通してソース端子８に接続するソース端子パッド３３とが形成されている。

また、平坦化絶縁膜９上には導電膜が形成され、当該導電膜をパターニングすることによって、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、およびソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４がそれぞれ形成されている。

すなわち、本実施の形態に係るＴＦＴ基板１００の対向スリット電極３１は、ＴＦＴアクティブマトリックス基板の画像表示領域全体の画素間を横断的に連続したパターンで形成され、画像表示領域の外側において、画像表示領域の外縁領域（額縁領域）に形成された信号配線（図示せず）に接続される構成となっている。

層間絶縁膜２５には、層間絶縁膜２５を厚さ方向に貫通してゲート端子引き出し電極２３の表面に達するゲート端子部第２コンタクトホール２８、およびソース端子引き出し電極２４の表面に達するソース端子部第２コンタクトホール２９が形成され、それぞれのコンタクトホール２８、２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２およびソース端子引き出し電極２４に接続されたソース端子パッド３３が形成される。

続けて、第３回目の写真製版工程で、感光性を有する平坦化絶縁膜９をパターニングして、ゲート電極部コンタクトホール１０、ソース電極部コンタクトホール１１、ソース配線部コンタクトホール１２、ドレイン（画素）電極部コンタクトホール１３、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６を同時に形成する。

このとき、ソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３の底部にはゲート絶縁膜３が露出するので、次に、平坦化絶縁膜９をマスクとして、露出したゲート絶縁膜３のみを選択的にエッチングして、下層の半導体膜２の表面を露出させることで、半導体膜２に達するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が完成する。これにより、図７および図８に示すように、平坦化絶縁膜９を厚さ方向に貫通する複数のコンタクトホールを得る。なお、ＳｉＯで構成されるゲート絶縁膜３は、ＣＨＦ_３およびＣＦ_４などのフッ素を含むガスと酸素（Ｏ_２）ガスとを用いたドライエッチング法によりエッチングすることができる。なお、図７は図１に対応する平面図であり、図８は図２に対応する断面図である。

次に、平坦化絶縁膜９上全面に透明導電膜を形成し、当該透明導電膜上に、第４回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、およびソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４をそれぞれ形成する。

ここで、対向スリット電極３１は、ソース配線６をまたいで、隣接する画素領域の対向スリット電極３１と連続したパターンとなるように形成される。これらの対向スリット電極３１は、ＴＦＴ基板１００の画像表示領域全体の画素間を横断的に連続するパターンとなるように形成され、画像表示領域の外側において、額縁領域に形成された信号配線（図示せず）に接続される。

また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、およびソース端子部第２コンタクトホール２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、およびソース端子引き出し電極２４に接続されたソース端子パッド３３を形成する。

まず、図１３に示す工程において、ガラス等の透明絶縁性基板１上全面に、半導体膜２０２、絶縁膜２０３および導電膜２０４をこの順に形成する。本変形例１では、半導体膜２０２として酸化インジウム（Ｉｎ_２Ｏ_３）に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。また絶縁膜２０３として２酸化シリコン（ＳｉＯ）膜を用い、導電膜２０４として金属のモリブデン（Ｍｏ）を用いる。なお、これらの膜の具体的な製造方法は実施の形態１と同じであるので、説明は省略する。

次に、図１５に示す工程において、予め準備したフォトマスク９１を用いてポジ型の感光性を有するフォトレジスト１０１の露光を行う。フォトマスク９１には、ＴＦＴ素子Ａ、ソース配線６、ゲート端子７およびソース端子８のパターンを形成するための開口部（露光光透過領域）９１ａと遮光部（露光光遮光領域）９１ｂが形成されている。開口部９１ａは露光光９２がそのまま透過してフォトレジスト１０１に達する露光領域１０１ａに対応し、遮光部９１ｂは露光光が遮光されるフォトレジスト未露光領域１０１ｂに対応する。またフォトマスク９１のＴＦＴ素子Ａの両端領域には半透過膜が形成された露光光半透過領域９１ｃが形成されている。この露光光半透過領域９１ｃは、元の露光光９２の強度の４０〜６０％の減衰された露光光９４が透過するフォトレジスト中間露光領域１０１ｃに対応する。このように中間露光領域を設けた写真製版の方法を、以下、ハーフトーン法と記載する。

図２１に示すようにＴＦＴ基板１００Ａは、ゲート配線１７から分岐してＴＦＴ素子Ａの形成領域（ＴＦＴ部）へ延びた部分が、ゲート電極部コンタクトホール１０を通してゲート電極４に接続されていると共に、ゲート電極部コンタクトホール１０上にはゲート電極部上層コンタクトホール２６が設けられ、ゲート電極部上層コンタクトホール２６を通してゲート配線１７上に接続される上層ゲート配線３０が形成されている。

また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、ソース端子部第２コンタクトホール２９およびゲート電極部上層コンタクトホール２６のそれぞれを通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、ソース端子引き出し電極２４に接続されたソース端子パッド３３およびゲート配線１７上に接続された上層ゲート配線３０を形成する。なお、上記フォトレジストパターンは、上層ゲート配線３０がゲート配線１７上にも形成されるようにパターニングされる。

図２５に示すようにＴＦＴ基板１００Ｂは、ゲート配線１７から分岐してＴＦＴ素子Ａの形成領域（ＴＦＴ部）へ延びた部分が、ゲート電極部コンタクトホール１０を通してゲート電極４に接続されていると共に、ゲート電極部コンタクトホール１０上およびゲート配線１７上に上層ゲート配線３０が形成され、ゲート電極部コンタクトホール１０上にはゲート電極部上層コンタクトホール２６が設けられている。また、上層ゲート配線３０上およびゲート端子パッド３２上には導電膜で最上層ゲート配線３４が設けられている。

次に層間絶縁膜２５上全面に透明導電膜および金属膜をこの順に形成し、当該金属膜上に、第６回目の写真製版工程でハーフトーン法を用いることでフォトレジストパターンを形成した後、これをマスクとして、上記金属膜および透明導電膜をパターニングすることで、櫛歯状の対向スリット電極３１、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、ソース端子部第２コンタクトホール２９およびゲート電極部上層コンタクトホール２６のそれぞれを通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、ソース端子引き出し電極２４に接続されたソース端子パッド３３およびゲート配線１７上に接続された上層ゲート配線３０を形成する。なお、これらの電極および配線の上には金属膜が形成されている。

次に、第２回目の写真製版工程で、パターンＰＡ、Ｐ０〜Ｐ３上にフォトレジストパターンを形成した後、これをマスクとしてＰＡＮ溶液を用いたウエットエッチング法により、Ｍｏ膜をエッチングしてパターニングし、その後、フォトレジストパターンを除去することで図３５および図３６に示すように、ＴＦＴ素子Ａのゲート電極４、ソース配線６、ゲート端子７およびソース端子８を得る。なお、図３５は図３１に対応する平面図であり、図３６は図３２に対応する断面図である。

続けて、第３回目の写真製版工程で、感光性を有する平坦化絶縁膜９をパターニングして、ゲート電極部コンタクトホール１０、ソース電極部コンタクトホール１１、ソース配線部コンタクトホール１２、ドレイン（画素）電極部コンタクトホール１３、共通電極接続部コンタクトホール１４、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６を同時に形成する。

このとき、ソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３の底部にはゲート絶縁膜３が露出するので、次に、平坦化絶縁膜９をマスクとして、露出したゲート絶縁膜３のみを選択的にエッチングして、下層の半導体膜２の表面を露出させることで、半導体膜２に達するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が完成する。これにより、図３７および図３８に示すように、平坦化絶縁膜９を厚さ方向に貫通する複数のコンタクトホールを得る。なお、ＳｉＯで構成されるゲート絶縁膜３は、ＣＨＦ_３およびＣＦ_４などのフッ素を含むガスと酸素（Ｏ_２）ガスとを用いたドライエッチング法によりエッチングすることができる。なお、図３７は図３１に対応する平面図であり、図３８は図３２に対応する断面図である。

ここで、対向スリット電極３１は、ソース配線６をまたいで、隣接する画素領域の対向スリット電極３１と連続したパターンとなるように形成される。これらの対向スリット電極３１は、ＴＦＴ基板２００の画像表示領域全体の画素間を横断的に連続するパターンとなるように形成され、画像表示領域の外側において、額縁領域に形成された信号配線（図示せず）に接続される。

また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、およびソース端子部第２コンタクトホール２９を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、およびソース端子引き出し電極２４に接続されたソース端子パッド３３を形成する。対向（共通）電極部コンタクトホール２７を通して共通電極５に接続される上層共通電極接続配線３５を、対向スリット電極３１と一体で形成する。なお、透明導電膜の製造方法および透明導電膜のエッチング方法は、実施の形態１で説明しているので説明は省略する。

＜効果＞
以上説明したように、実施の形態２に係るＴＦＴ基板の製造方法によれば、各画素に共通電極５を設け、それを上層共通電極接続配線３５で電気的に接続する構成としたので、画像表示領域全体で各画素の共通電極抵抗が低減でき、大型パネルにも対応可能となる。

図４３および図４４を参照して、本変形例に係るＴＦＴ基板２００Ａの構成について説明する。図４３は、変形例に係る画素の平面構成を示す平面図であり、図４４は、図４３におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部、ＦＦＳ透過画素部、共通電極部および共通電極接続部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、図３１および図３２を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。

次に、ＴＦＴ基板２００Ａの製造方法について説明する。実施の形態２において図３３〜図３８を用いて説明した工程を経た後、ゲート電極部コンタクトホール１０、ソース電極部コンタクトホール１１、ソース配線部コンタクトホール１２、ドレイン（画素）電極部コンタクトホール１３、共通電極接続部コンタクトホール１４、ゲート端子部第１コンタクトホール１５およびソース端子部第１コンタクトホール１６内を含む平坦化絶縁膜９の上に透明導電膜を形成する。

次に、当該透明導電膜上に、第４回目の写真製版工程でフォトレジストパターンを形成した後、これをマスクとして、上記透明導電膜をパターニングすることで、ゲート電極部コンタクトホール１０を通してゲート電極４と接続されたゲート配線１７、ゲート端子部第１コンタクトホール１５を通してゲート端子７と接続されたゲート端子引き出し電極２３、ソース端子部第１コンタクトホール１６を通してソース端子８と接続されたソース端子引き出し電極２４、共通電極接続部コンタクトホール１４を通して共通電極５と接続された共通電極接続配線２２をそれぞれ形成する。

また、同時に、上記導電膜を用いて、層間絶縁膜２５に形成されたゲート端子部第２コンタクトホール２８、ソース端子部第２コンタクトホール２９および対向（共通）電極部コンタクトホール２７を通して、ゲート端子引き出し電極２３に接続されたゲート端子パッド３２、ソース端子引き出し電極２４に接続されたソース端子パッド３３、共通電極接続配線２２に接続される上層共通電極接続配線３５を、対向スリット電極３１と一体で形成する。なお、透明導電膜の製造方法および透明導電膜のエッチング方法は、実施の形態１で説明しているので説明は省略する。

以上説明したように、６回の写真製版工程を経て、図４３および図４４に示したＴＦＴ基板２００Ａを得ることができる。

以上説明した変形例に係るＴＦＴ基板２００Ａは、実施の形態２の製造方法と同様に６回の写真製版工程で得ることができると共に、各画素に共通電極５を設け、それを上層共通電極接続配線３５で電気的に接続する構成としたので、画像表示領域全体で各画素の共通電極抵抗が低減でき、大型パネルにも対応可能となる。

また、上層共通電極接続配線３５に加えて共通電極接続配線２２も配設することで、いわゆる冗長配線構造となって、共通電極接続配線の断線を低減して、断線による不良の発生を大幅に低減できる。

次に、シラン（ＳｉＨ_４）ガスと一酸化二窒素（Ｎ_２Ｏ）ガスとを用いたプラズマＣＶＤ法で、ＳｉＯで構成される絶縁膜を形成する。この絶縁膜はＴＦＴ素子Ａにおいてゲート絶縁膜３として機能する。

このとき、ソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３の底部にはゲート絶縁膜３が露出するので、次に、平坦化絶縁膜９をマスクとして、露出したゲート絶縁膜３のみを選択的にエッチングして、下層の半導体膜２の表面を露出させることで、半導体膜２に達するソース電極部コンタクトホール１１およびドレイン（画素）電極部コンタクトホール１３が完成する。これにより、図５６および図５７に示すように、平坦化絶縁膜９を厚さ方向に貫通する複数のコンタクトホールを得る。なお、ＳｉＯで構成されるゲート絶縁膜３は、ＣＨＦ_３およびＣＦ_４などのフッ素を含むガスと酸素（Ｏ_２）ガスとを用いたドライエッチング法によりエッチングすることができる。なお、図５６は図５０に対応する平面図であり、図５７は図５１に対応する断面図である。

ここで、対向スリット電極３１は、ソース配線６をまたいで、隣接する画素領域の対向スリット電極３１と連続したパターンとなるように形成される。これらの対向スリット電極３１は、ＴＦＴ基板３００の画像表示領域全体の画素間を横断的に連続するパターンとなるように形成され、画像表示領域の外側において、額縁領域に形成された信号配線（図示せず）に接続される。

また、実施の形態２およびその変形例のように、各画素内にさらに共通電極５を設けて、共通電極接続配線２２または上層共通電極接続配線３５によって電気的に接続するような構成とすれば、画像表示領域全体の各画素の共通電極抵抗が低減でき、大型パネルにも対応可能となる。

１透明絶縁性基板、２半導体膜、３ゲート絶縁膜、４ゲート電極、６ソース配線、７ゲート端子、８ソース端子、９平坦化絶縁膜、１７ゲート配線、１８ソース電極、１９ソース電極接続配線、２０ドレイン電極、２１画素電極、２３ゲート端子引き出し電極、２４ソース端子引き出し電極、２５層間絶縁膜、３６メタル遮光膜３０上層ゲート配線、３１対向スリット電極、３２ゲート端子パッド、３３ソース端子パッド、３４最上層ゲート配線。

Claims

画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
前記画素は、
基板上の複数の部分に配設された半導体膜と、
前記基板上の第１の部分の前記半導体膜上に配設された第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、第１の導電膜で形成されたゲート電極と、を少なくとも有する薄膜トランジスタと、
下層に前記半導体膜と前記第１の絶縁膜との積層膜を有し、前記第１の導電膜で形成されたソース配線と、
前記薄膜トランジスタおよび前記ソース配線を覆うように設けられた第２の絶縁膜と、
前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
前記ソース電極部コンタクトホールを通して前記半導体膜に接続され、第２の導電膜で形成されたソース電極と、
前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続される前記第２の導電膜で形成されたソース電極接続配線と、
前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続され、前記第２の導電膜で形成されたドレイン電極と、
前記ゲート電極部コンタクトホールを通して前記ゲート電極に接続され、前記第２の導電膜で形成されたゲート配線と、
前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う前記第２の導電膜で形成された画素電極と、
前記第２の絶縁膜を含む前記基板上面を覆う第３の絶縁膜と、
前記第３の絶縁膜を間に挟んで、前記画素電極に対向して配置された、第３の導電膜で形成される対向電極と、を備え、
前記対向電極は、表面に設けられた複数のスリットを有する、薄膜トランジスタ基板。
前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
前記ゲート端子部第２コンタクトホールを通して前記ゲート端子引き出し電極に接続され、前記第３の導電膜で形成されたゲート端子パッドと、
前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、
前記ソース端子部第２コンタクトホールを通して前記ソース端子引き出し電極に接続され、前記第３の導電膜で形成されたソース端子パッドと、を備える、請求項４記載の薄膜トランジスタ基板。
前記基板上の第２の部分に配設された前記半導体膜と、その上に配設された前記第１の絶縁膜と、その上に配設された前記第１の導電膜で形成された共通電極と、
前記共通電極上の前記第２の絶縁膜を厚み方向に貫通して、前記共通電極に達する共通電極接続部コンタクトホールと、
前記共通電極接続部コンタクトホールを通して前記共通電極に接続され、前記第２の導電膜で形成された共通電極接続配線と、
前記第３の絶縁膜を厚み方向に貫通して前記共通電極接続配線に達する対向電極部コンタクトホールと、
前記対向電極部コンタクトホールを通して前記共通電極接続配線に接続される、前記第３の導電膜で形成され、前記対向電極と一体をなす上層共通電極接続配線と、をさらに備える、請求項１記載の薄膜トランジスタ基板。
画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
（ｂ）前記工程（ａ）の後、第１回目の写真製版工程とエッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
（ｃ）前記工程（ｂ）の後、第２回目の写真製版工程とエッチング工程により、
前記基板上の第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設された前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
（ｄ）前記工程（ｃ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第３回目の写真製版工程とエッチング工程により、前記第２の絶縁膜をパターニングして、
前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第５回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記基板上面を覆う第３の導電膜を形成し、第６回目の写真製版工程とエッチング工程により、前記第３の導電膜をパターニングして、
前記画素電極に対向する対向電極を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
（ｂ）前記工程（ａ）の後、第１回目の写真製版工程により、前記基板上の第１の部分において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第１のレジストパターンを形成すると共に、前記第１の部分以外において、前記第１の膜厚部分のみを有する第２のレジストパターンを複数形成する工程と、
（ｃ）前記第１および第２のレジストパターンを用いて、エッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
（ｄ）前記工程（ｃ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第１および第２のレジストパターンの膜厚を減じる工程と、
（ｅ）前記工程（ｄ）の後、膜厚を減じた前記第１および第２のレジストパターンを用いて、エッチング工程により、
前記第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
（ｆ）前記工程（ｅ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第２回目の写真製版工程とエッチング工程により、前記第２の絶縁膜をパターニングして、前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第３回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
（ｈ）前記工程（ｇ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、を形成する工程と、
（ｉ）前記工程（ｈ）の後、前記基板上面を覆う第３の導電膜を形成し、第５回目の写真製版工程とエッチング工程により、前記第３の導電膜をパターニングして、
前記画素電極に対向する対向電極を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
（ｂ）前記工程（ａ）の後、第１回目の写真製版工程とエッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
（ｃ）前記工程（ｂ）の後、第２回目の写真製版工程とエッチング工程により、
前記基板上の第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設された前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
（ｄ）前記工程（ｃ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第３回目の写真製版工程とエッチング工程により、第２の絶縁膜をパターニングして、
前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第５回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
前記第３の絶縁膜を厚み方向に貫通して前記ゲート配線に達するゲート電極部上層コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記基板上面を覆う第３の導電膜および該第３の導電膜を覆う第４の導電膜を形成し、第６回目の写真製版工程により、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第１のレジストパターンを形成すると共に、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方以外において、前記第２の膜厚部分のみを有する第２のレジストパターンを複数形成する工程と、
（ｈ）前記第１および第２のレジストパターンを用いて、エッチング工程により、前記第３および第４の導電膜をパターニングして、
前記ゲート電極部上層コンタクトホールを通して前記ゲート配線に接続される上層ゲート配線と、
前記ゲート端子部第２コンタクトホールを通して前記ゲート端子引き出し電極に接続されるゲート端子パッドと、
前記ソース端子部第２コンタクトホールを通して前記ソース端子引き出し電極に接続されるソース端子パッドと、
前記画素電極に対向する対向電極と、を形成する工程と、
（ｉ）前記工程（ｈ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第１および第２のレジストパターンの膜厚を減じる工程と、
（ｊ）前記工程（ｉ）の後、残されたレジストパターンを用いて、エッチング工程により、前記第４の導電膜をパターニングして、前記上層ゲート配線および前記ゲート端子パッド上に最上層ゲート配線を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上面に、半導体膜、第１の絶縁膜および第１の導電膜をこの順に形成する工程と、
（ｂ）前記工程（ａ）の後、第１回目の写真製版工程により、前記基板上の第１の部分において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第１のレジストパターンを形成すると共に、前記第１の部分以外において、前記第１の膜厚部分のみを有する第２のレジストパターンを複数形成する工程と、
（ｃ）前記第１および第２のレジストパターンを用いて、エッチング工程により、前記第１の導電膜、前記第１の絶縁膜および前記半導体膜をパターニングする工程と、
（ｄ）前記工程（ｃ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第１および第２のレジストパターンの膜厚を減じる工程と、
（ｅ）前記工程（ｄ）の後、膜厚を減じた前記第１および第２のレジストパターンを用いて、エッチング工程により、
前記第１の部分の前記半導体膜上に配設された前記第１の絶縁膜で形成されるゲート絶縁膜と、前記ゲート絶縁膜上に配設され、前記第１の導電膜で形成され、前記ゲート絶縁膜よりも平面視の面積が小さなゲート電極と、を少なくとも有する薄膜トランジスタと、
それぞれ下層に前記半導体膜と前記第１の絶縁膜との積層膜を有したソース配線、ゲート端子およびソース端子と、をパターニングする工程と、
（ｆ）前記工程（ｅ）の後、前記基板上面を覆う第２の絶縁膜を形成した後、第２回目の写真製版工程とエッチング工程により、第２の絶縁膜をパターニングして、前記第２の絶縁膜を厚み方向に貫通すると共に、前記ゲート絶縁膜を厚み方向に貫通して前記第１の部分の前記半導体膜に達するソース電極部コンタクトホールおよびドレイン電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート電極に達するゲート電極部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース配線に達するソース配線部コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ゲート端子に達するゲート端子部第１コンタクトホールと、
前記第２の絶縁膜を厚み方向に貫通して前記ソース端子に達するソース端子部第１コンタクトホールと、を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記第２の絶縁膜上面に第２の導電膜を形成し、第３回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、
前記ゲート電極部コンタクトホールを通して前記ゲート電極と接続されたゲート配線と、
前記ソース電極部コンタクトホールを通して前記半導体膜に接続されたソース電極と、
前記ドレイン電極部コンタクトホールを通して前記半導体膜に接続されたドレイン電極と、
前記ソース電極から延在し前記ソース配線部コンタクトホールを通して前記ソース配線に接続されるソース電極接続配線と、
前記ドレイン電極から延在し、前記ソース配線および前記ゲート配線で規定される画素領域に対応する前記第２の絶縁膜上を覆う画素電極と、
前記ゲート端子部第１コンタクトホールを通して前記ゲート端子に接続されるゲート端子引き出し電極と、
前記ソース端子部第１コンタクトホールを通して前記ソース端子に接続されるソース端子引き出し電極と、を形成する工程と、
（ｈ）前記工程（ｇ）の後、前記基板上面を覆う第３の絶縁膜を形成し、第４回目の写真製版工程とエッチング工程により、前記第３の絶縁膜をパターニングして、
前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ゲート配線に達するゲート電極部上層コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ゲート端子引き出し電極に達するゲート端子部第２コンタクトホールと、
前記第３の絶縁膜を厚み方向に貫通して前記ソース端子引き出し電極に達するソース端子部第２コンタクトホールと、を形成する工程と、
（ｉ）前記工程（ｈ）の後、前記基板上面を覆う第３の導電膜および該第３の導電膜を覆う第４の導電膜を形成し、第５回目の写真製版工程により、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方において、第１の膜厚部分と、それよりも薄い第２の膜厚部分と、を有した第３のレジストパターンを形成すると共に、前記ゲート電極、前記ゲート配線および前記ゲート端子の上方以外において、前記第２の膜厚部分のみを有する第４のレジストパターンを複数形成する工程と、
（ｊ）前記第３および第４のレジストパターンを用いて、エッチング工程により、前記第３および第４の導電膜をパターニングして、
前記ゲート電極部上層コンタクトホールを通して前記ゲート配線に接続される上層ゲート配線と、
前記ゲート端子部第２コンタクトホールを通して前記ゲート端子引き出し電極に接続されるゲート端子パッドと、
前記ソース端子部第２コンタクトホールを通して前記ソース端子引き出し電極に接続されるソース端子パッドと、
前記画素電極に対向する対向電極と、を形成する工程と、
（ｋ）前記工程（ｊ）の後、前記第１のレジストパターンの前記第２の膜厚部分が消滅するように前記第３および第４のレジストパターンの膜厚を減じる工程と、
（ｌ）前記工程（ｋ）の後、残されたレジストパターンを用いて、エッチング工程により、前記第４の導電膜をパターニングして、前記上層ゲート配線および前記ゲート端子パッド上に最上層ゲート配線を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
前記工程（ａ）は、
前記半導体膜の下層に、前記基板側から順にメタル遮光膜および第４の絶縁膜を積層する工程を含み、
前記工程（ｂ）は、
前記第４の絶縁膜および前記メタル遮光膜をパターニングする工程を含む、請求項１２または請求項１４記載の薄膜トランジスタ基板の製造方法。
前記工程（ａ）は、
前記半導体膜の下層に、前記基板側から順にメタル遮光膜および第４の絶縁膜を積層する工程を含み、
前記工程（ｃ）は、
前記第４の絶縁膜および前記メタル遮光膜をパターニングする工程を含む、請求項１３または請求項１５記載の薄膜トランジスタ基板の製造方法。