CN104779167A - 多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板 - Google Patents

多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板 Download PDF

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Abstract

本发明的实施例提供一种多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板，涉及显示技术领域，可有效防止短沟道效应。多晶硅薄膜晶体管的制备方法，包括在基板上形成栅极、源极和漏极以及有源层；形成有源层包括：在基板上形成多晶硅层，其包括沟道区和扩展区；对扩展区进行离子注入工艺，形成靠近沟道区的轻掺杂区和源极区和漏极区；在形成轻掺杂区前或形成轻掺杂区后，采用晕环离子注入工艺在沟道区靠近轻掺杂区位置处形成晕环区；其中，注入晕环区的离子类型与轻掺杂区的离子类型相反，注入晕环区的离子能量大于轻掺杂区的离子能量，剂量小轻掺杂区的离子剂量。用于多晶硅薄膜晶体管及包括其的阵列基板、显示装置的制造。

Description

多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板。
背景技术
具有低温多晶硅薄膜场效应晶体管(Low TemperaturePoly-Silicon-Thin Film Transistor，简称LTPS-TFT)阵列基板的显示装置具有高分辨率、反应速度快、高亮度、高开口率等优点，加上由于LTPS的特点，使得其具有高的电子移动率。
随着LTPS-TFT阵列基板向高分辨率的发展，LTPS-TFT也逐渐做的越来越小，其必然会带来薄膜场效应晶体管中有效沟道长度的减小，从而出现短沟道效应，其主要包括影响阈值电压的短沟、窄沟效应、迁移率场相关效应及载流子速度饱和效应、影响器件寿命的热载流子效应、亚阈值特性退化等。
发明内容
本发明的实施例提供一种多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板，可有效防止短沟道效应。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种多晶硅薄膜晶体管的制备方法，包括：在基板上形成栅极、源极和漏极、以及有源层；形成所述有源层包括：在所述基板上形成多晶硅层，所述多晶硅层包括沟道区和扩展区；对所述扩展区进行离子注入工艺，形成靠近所述沟道区两侧的轻掺杂区和分别位于两侧轻掺杂区远离所述沟道区的源极区和漏极区；采用晕环离子注入工艺，在所述沟道区靠近所述轻掺杂区位置处形成晕环区；其中，注入所述晕环区的离子类型与所述轻掺杂区的离子类型相反，注入所述晕环区的离子能量大于注入所述轻掺杂区的离子能量，注入所述晕环区的离子剂量小于注入所述轻掺杂区的离子剂量。
在第一方面的第一种可能的实现方式中，形成所述有源层具体包括：在所述基板上形成多晶硅层，所述多晶硅层包括沟道区和扩展区；以形成在所述多晶硅层的沟道区上方的所述栅极为阻挡，对未被所述栅极挡住的所述扩展区进行第一次离子注入工艺，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；其中，所述第一次离子注入工艺和所述晕环离子注入工艺掺入的离子类型相反，且所述第一次离子注入工艺的离子能量小于所述晕环离子注入的离子能量，所述第一次离子注入工艺的离子剂量大于所述晕环离子注入的离子剂量；在所述扩展区上方形成第一有机感光性树脂图案，所述第一有机感光性树脂图案覆盖待形成的所述轻掺杂区，以所述第一有机感光型树脂图案为阻挡进行第二次离子注入工艺，形成所述源极区和所述漏极区，同时被所述第一有机感光性树脂图案覆盖的所述扩展区形成所述轻掺杂区；其中，第二次离子注入工艺和第一次离子注入工艺的离子类型相同；去除所述第一有机感光树脂图案。
结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述对所述扩展区进行第一次离子注入工艺，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区，包括：先对所述扩展区进行第一次离子注入工艺，后采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；或者，先采用晕环离子注入工艺在所述沟道区靠近待形成的所述轻掺杂区位置处形成所述晕环区，后对所述扩展区进行第一次离子注入工艺。
在第一方面的第三种可能的实现方式中，形成所述有源层具体包括：在所述基板上形成多晶硅层，所述多晶硅层包括沟道区和扩展区；在所述多晶硅层上方形成第二有机感光型树脂图案，所述第二有机感光型树脂图案露出所述扩展区中待形成的所述源极区和所述漏极区，并以所述第二有机感光型树脂图案为阻挡进行第一次离子注入工艺，形成所述源极区和所述漏极区；去除所述第二有机感光型树脂图案，并以形成在所述多晶硅层的沟道区上方的所述栅极为阻挡进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；其中，所述第二次离子注入工艺与所述第一次离子注入工艺掺入的离子类型相同、与所述晕环离子注入工艺掺入的离子类型相反，且所述第二次离子注入工艺的离子能量小于所述晕环离子注入的离子能量，所述第二次离子注入工艺的离子剂量大于所述晕环离子注入的离子剂量。
结合第一方面的第三种可能的实现方式，在第四种可能的实现方式中，所述以形成在所述多晶硅层上的所述栅极为阻挡进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区，包括：以形成在所述多晶硅层上的所述栅极为阻挡，先进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区，后采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；或者，以形成在所述多晶硅层上的所述栅极为阻挡，先进行晕环离子注入工艺，在所述沟道区靠近待形成的所述轻掺杂区位置处形成所述晕环区，后进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区。
在第一方面的第五种可能的实现方式中，所述晕环离子注入工艺包括：将晕环离子注入机台的放置所述基板的承载基板转动到预定角度以及预定倾斜度时，进行第一次晕环离子注入工艺；相对所述预定角度，沿顺时针或逆时针方向，将所述晕环离子注入机台的承载基板转动90°，进行第二次晕环离子注入工艺；沿与所述第二次晕环离子注入工艺相同方向继续转动90°，进行第三次晕环离子注入工艺；沿与所述第三次晕环离子注入工艺相同方向继续转动90°，进行第四次晕环离子注入工艺；其中，在上述四次晕环离子注入工艺过程中，所述预定倾斜度不变。
结合第一方面的第五种可能的实现方式，在第六种可能的实现方式中，以所述多晶硅层的平面为参考，所述预定倾斜度为0-30°的角度范围。
结合上述各种可能的实现方式，在第七种可能的实现方式中，所述轻掺杂区的离子类型为n型，所述晕环区的离子类型为p型；或者，所述轻掺杂区的离子类型为p型，所述晕环区的离子类型为n型。
第二方面，提高一种多晶硅薄膜晶体管，包括：设置在基板上的栅极、源极和漏极、以及有源层；所述有源层包括：沟道区、源极区和漏极区、位于所述沟道区和所述源极区之间以及位于所述沟道区和所述漏极区之间的轻掺杂区、以及位于所述沟道区靠近所述轻掺杂区位置处的晕环区；其中，所述晕环区与所述轻掺杂区和所述沟道区的靠近所述基板的部分接触；所述晕环区的离子类型与所述轻掺杂区的离子类型相反。
在第二方面的第一种可能的实现方式中，所述轻掺杂区的离子类型为n型，所述晕环区的离子类型为p型；或者，所述轻掺杂区的离子类型为p型，所述晕环区的离子类型为n型。
第三方面，提供一种阵列基板，包括第二方面的多晶硅薄膜晶体管。
第四方面，提供一种显示面板，包括第三方面的阵列基板。
本发明实施例提供一种多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板，多晶硅薄膜晶体管的制备方法包括：在基板上形成栅极、源极和漏极、以及有源层；形成所述有源层包括：在所述基板上形成多晶硅层，所述多晶硅层包括沟道区和扩展区；对所述扩展区进行离子注入工艺，形成靠近所述沟道区两侧的轻掺杂区和分别位于两侧轻掺杂区远离所述沟道区的源极区和漏极区；采用晕环离子注入工艺，在所述沟道区靠近所述轻掺杂区位置处形成晕环区；其中，注入所述晕环区的离子类型与所述轻掺杂区的离子类型相反，注入所述晕环区的离子能量大于注入所述轻掺杂区的离子能量，注入所述晕环区的离子剂量小于注入所述轻掺杂区的离子剂量。由于在所述沟道区和所述轻掺杂区之间形成了所述晕环区，且该晕环区的离子类型与所述轻掺杂区离子类型相反，因而所述晕环区可以有效抑制轻掺杂区中的离子向沟道区扩散，使耗尽区减小，从而可以遏制穿通效应，进而有效防止短沟道效应。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种多晶硅薄膜晶体管的结构示意图；
图2为本发明实施例提供的一种在基板上形成沟道区和扩展区的结构示意图；
图3a为在图2的基础上对扩展区进行第一次离子注入工艺后的结构示意图；
图3b为在图3a的基础上进行晕环离子注入工艺后形成晕环区的结构示意图；
图4a为在图3b的基础上形成第一有机感光性树脂图案的结构示意图；
图4b为在图4a的基础上进行第二次离子注入工艺后形成源极区和漏极区的结构示意图；
图4c为在图4b的基础上去掉第一有机感光性树脂图案后的结构示意图；
图5a为本发明实施例提供的一种以形成在栅极上方的第二有机感光性树脂图案为阻挡进行第一次离子注入工艺后形成源极区和漏极区的结构示意图；
图5b为在图5a的基础上进行第二次离子注入工艺后形成轻掺杂区的结构示意图；
图5c为在图5b的基础上进行晕环离子注入工艺后形成晕环区的结构示意图；
图6a-6d为本发明实施例提供的晕环离子注入工艺的过程示意图；
图7为本发明实施例提供的一种阵列基板的结构示意图。
附图标记：
10-基板；11-栅极；12-源极；13-漏极；14-有源层；140-扩展区；141-沟道区；142-轻掺杂区；143-源极区；144-漏极区；145-晕环区；15-第一有机感光性树脂图案；16-第二有机感光性树脂图案；17-第一电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种如图1所示的多晶硅薄膜晶体管的制备方法，包括：在基板10上形成栅极11、源极12和漏极13、以及有源层14；形成所述有源层14包括：在所述基板10上形成多晶硅层，所述多晶硅层包括沟道区141和扩展区；对所述扩展区进行离子注入工艺，形成靠近所述沟道区的轻掺杂区142和分别位于所述轻掺杂区142远离所述沟道区141一侧的源极区143和漏极区144；在形成所述轻掺杂区142前或形成所述轻掺杂区142后，采用晕环离子注入工艺，在所述沟道区141靠近所述轻掺杂区142位置处形成晕环区145。
其中，注入所述晕环区145的离子类型与所述轻掺杂区142的离子类型相反，注入所述晕环区145的离子能量大于注入所述轻掺杂区142的离子能量，注入所述晕环区145的离子剂量小于注入所述轻掺杂区142的离子剂量。
这里，注入所述晕环区145的离子能量大于注入所述轻掺杂区142的离子能量具体是指，在形成所述晕环区145的过程中，将高能量的离子束注入到待形成所述晕环区145的区域，将低能量的离子束注入到待形成所述轻掺杂区142的区域。其中，这里提到的高能量和低能量仅是就形成晕环区145和轻掺杂区142而言的，与形成其他区域时离子注入的能量并没有可比性。
本发明实施例中，在基板上形成多晶硅层例如可以为：采用等离子增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)在基板上沉积一层非晶硅层，采用高温烤箱对非晶硅层进行脱氢工艺处理，以防止在晶化过程中出现氢爆现象以及降低晶化后薄膜内部的缺陷态密度作用。脱氢工艺完成后，进行低温多晶硅(Low Temperature Poly-Silicon，LTPS)工艺过程，采用激光退火工艺(ELA)、金属诱导结晶工艺(MIC)、固相结晶工艺(SPC)等结晶化手段对非晶硅层进行结晶化处理，在基板上形成多晶硅层。
当然，本发明实施例也并不限于是上述的低温多晶硅工艺过程，也可以是高温多晶硅，具体在此不做限定，只要能形成所述多晶硅层即可。
需要说明的是，第一，不对所述基板进行限定，其可以是不设置有任何膜层的衬底基板，也可以是设置有某些膜层的基板例如所述基板可以是在衬底基板上已经设置了缓冲层的基板，具体可根据实际情况进行设定，在此不做限定。
第二，本领域技术人员应该知道，所述轻掺杂区142和源极区143、漏极区144的掺入的离子类型相同，且轻掺杂区142掺入的离子剂量小于源极区143和所述漏极区144的离子剂量。
第三，不对晕环离子注入时离子的类型、能量、剂量进行具体限定，需根据所述轻掺杂区142的离子类型、能量、剂量而定，以将经晕环离子注入形成的晕环区145形成在所述沟道区141靠近所述轻掺杂区142位置处，且如图1所示使所述晕环区145与所述轻掺杂区142和所述沟道区141的靠近所述基板的部分接触为准。
第四，本发明实施例不对进行所述晕环离子注入工艺的时间点进行限定，其可以在形成所述轻掺杂区142前进行也可以是在形成所述轻掺杂区142后进行。
本发明实施例提供了一种多晶硅薄膜晶体管的制备方法，包括：在基板10上形成栅极11、源极12和漏极13、以及有源层14；形成所述有源层14包括：在所述基板10上形成多晶硅层，所述多晶硅层包括沟道区141和扩展区；对所述扩展区进行离子注入工艺，形成靠近所述沟道区两侧的轻掺杂区142和分别位于两侧轻掺杂区142远离所述沟道区141的源极区143和漏极区144；采用晕环离子注入工艺，在所述沟道区141靠近所述轻掺杂区142位置处形成晕环区145；其中，注入所述晕环区145的离子类型与所述轻掺杂区142的离子类型相反，注入所述晕环区145的离子能量大于注入所述轻掺杂区142的离子能量，注入所述晕环区145的离子剂量小于注入所述轻掺杂区142的离子剂量。由于在所述沟道区141和所述轻掺杂区142之间形成了所述晕环区145，且该晕环区145的离子类型与所述轻掺杂区142离子类型相反，因而所述晕环区145可以有效抑制轻掺杂区142中的离子向沟道区141扩散，使耗尽区减小，从而可以遏制穿通效应，进而有效防止短沟道效应。
所述轻掺杂区142的离子类型为n型，所述晕环区145的离子类型为p型；或者，所述轻掺杂区142的离子类型为p型，所述晕环区145的离子类型为n型。
其中，当为P型时，注入的离子例如可以为硼离子、铟离子等，当为N型时，注入的离子例如可以为磷离子、砷离子等。
优选的，形成所述有源层14具体包括如下步骤：
S101、如图2所示，在所述基板10上形成多晶硅层，所述多晶硅层包括沟道区141和扩展区140。
其中，形成所述多晶硅层具体包括：在基板10上沉积非晶硅薄膜，采用ELA、MIC、SPC等结晶化手段对所述非晶硅薄膜进行结晶化处理，在基板上形成多晶硅薄膜，然后通过构图工艺处理形成所述多晶硅层。
在此基础上，在所述多晶硅层上方可形成栅绝缘层和与所述晶硅层的沟道区141对应的栅极。
S102、以形成在所述多晶硅层的沟道区141上方的所述栅极11为阻挡，对未被所述栅极11挡住的所述扩展区140进行第一次离子注入工艺，并采用晕环离子注入工艺在所述沟道区141靠近所述轻掺杂区142位置处形成所述晕环区145。
其中，第一次离子注入工艺和晕环离子注入工艺掺入的离子类型相反，且所述第一次离子注入工艺的离子能量小于所述晕环离子注入的离子能量，第一次离子注入工艺的离子剂量大于晕环离子注入的离子剂量。
示例的，第一次离子注入工艺掺入的离子剂量为5E12/cm2～9E13/cm2，能量为10kev～99kev。晕环离子注入的离子剂量为1E11/cm2～9E13/cm2，能量为20kev～150kev。
其中：如图3a所示，可以先进行第一次离子注入工艺形成所述轻掺杂区142，之后，如图3b所示，再进行所述晕环离子注入工艺，形成所述晕环区145。
当然，也可先进行所述晕环离子注入工艺在所述沟道区141靠近待形成的所述轻掺杂区142位置处形成所述晕环区145，然后对所述扩展区140进行第一次离子注入工艺。这里，对所述扩展区140进行第一次离子注入后，整个扩展区140都是轻掺杂区，只有在下述S103后，未进行第二次离子注入的扩展区才形成希望的所述轻掺杂区142。
基于此，可知，第一次离子注入工艺是以轻掺杂方式进行相应的离子注入工艺。
需要说明的是，由于在进行晕环离子注入工艺时，也是以所述栅极11为阻挡，因此，通过晕环离子注入工艺注入的离子除了位于所述晕环区145外，还会存在于所述扩展区140，然而由于所述晕环离子注入的离子剂量小于所述第一次离子注入工艺的离子剂量，因此在所述扩展区140中还是以第一次离子注入工艺时掺入的离子类型为主。
此外，由于所述晕环区145位于所述栅极11的下方，因此，在进行晕环离子注入工艺时，注入方向并不是垂直所述多晶硅层14注入的，而是相对所述晶硅层14的平面，以非垂直方向进行所述晕环离子注入工艺。
S103、如图4a和图4b所示，在所述扩展区140上方形成第一有机感光性树脂图案15，所述第一有机感光性树脂图案15覆盖待形成的所述轻掺杂区142，以所述第一有机感光型树脂图案15为阻挡进行第二次离子注入工艺，形成所述源极区143和所述漏极区144，同时被所述第一有机感光性树脂图案15覆盖的所述扩展区形成所述轻掺杂区142；其中，第二次离子注入工艺和第一次离子注入工艺的离子类型相同。
第二次离子注入工艺掺入的离子剂量为1E14/cm2～1E15/cm2，能量为10kev～150kev。
这里，所述第一有机感光性树脂图案15可以是仅覆盖在所述待形成的所述轻掺杂区142上方，也可以如图4b所示，即覆盖在所述待形成的所述轻掺杂区142上方也覆盖在所述栅极11上方。
S104、如图4c所示，去除所述第一有机感光性树脂图案15。
当然，形成所述有源层14还可具体包括如下步骤：
S201、如图2所示，在所述基板10上形成多晶硅层，所述多晶硅层包括沟道区141和扩展区140。
S202、如图5a所示，在所述多晶硅层上方形成第二有机感光型树脂图案16，所述第二有机感光型树脂图案16露出所述扩展区140中待形成的所述源极区12和所述漏极区13，并以所述第二有机感光型树脂图案16为阻挡进行第一次离子注入工艺，形成所述源极区12和所述漏极区13。
即：通过所述第一次离子注入工艺，将所述扩展区140的一部分分别变为所述源极区12和所述漏极区13。基于此，可知，在该实施例中第一次离子注入工艺中是以重掺杂方式进行相应的离子注入工艺。
这里，所述第二有机感光型树脂图案16可以直接形成在所述多晶硅层上方，即：先进行所述第一次离子注入工艺，然后再形成所述栅极11。当然，也可以按照图5a的方式，先在所述多晶硅层上方形成栅绝缘层和栅极11，然后再形成所述第二有机感光型树脂图案16。
S203、参考图4c所示，去除所述第二有机感光型树脂图案16，并以形成在所述多晶硅层的沟道区上方的所述栅极11为阻挡进行第二次离子注入工艺，在所述扩展区140的除所述源极区12和所述漏极区13外形成所述轻掺杂区142，并采用晕环离子注入工艺在所述沟道区141靠近所述轻掺杂区142位置处形成所述晕环区145；其中，所述第二次离子注入工艺与所述第一次离子注入工艺掺入的离子类型相同、与所述晕环离子注入工艺掺入的离子类型相反，且所述第二次离子注入工艺的离子能量小于所述晕环离子注入的离子能量，所述第二次离子注入工艺的离子剂量大于所述晕环离子注入的离子剂量。
其中，如图5b所示，可以先进行第二次离子注入工艺形成所述轻掺杂区142，之后，如图5c所示，再进行所述晕环离子注入工艺，形成所述晕环区145。
当然，也可先进行所述晕环离子注入工艺形成所述晕环区145，然后进行第二次离子注入工艺形成所述轻掺杂区142。
基于此，可知，在该实施例中第二次离子注入工艺中是以轻掺杂方式进行相应的离子注入工艺。
需要说明的是，由于在进行第二次离子注入工艺和晕环离子注入工艺时，均是以所述栅极11为阻挡，因此，通过晕环离子注入工艺注入的离子除了位于所述晕环区145外，还会存在于所述源极区143和漏极区144以及所述轻掺杂区142，然而由于所述晕环离子注入的离子剂量小于所述第二次离子注入工艺的离子剂量，因此在所述轻掺杂区142中还是以第二次离子注入工艺时掺入的离子类型为主，当然在所述源极区143和漏极区144中更是以所述第一次离子注入工艺和第二次离子注入工艺时掺入的离子类型为主。
此外，在本发明所有实施例中轻掺杂与重掺杂是相对的概念，只为表明重掺杂比轻掺杂掺入的离子剂量更多。
此外，由于所述晕环区145位于所述栅极11的下方，因此，在进行晕环离子注入工艺时，注入方向并不是垂直所述多晶硅层14注入的，而是相对所述对晶硅层14平面，以非垂直方向进行所述晕环离子注入工艺。
基于上述，所述晕环离子注入工艺具体包括：将晕环离子注入机台的放置所述基板10的承载基板转动到预定角度以及预定倾斜度时，进行第一次晕环离子注入工艺；相对所述预定角度，沿顺时针或逆时针方向，将所述晕环离子注入机台的承载基板转动90°，进行第二次晕环离子注入工艺；沿与所述第二次晕环离子注入工艺相同方向继续转动90°，进行第三次晕环离子注入工艺；沿与所述第三次晕环离子注入工艺相同方向继续转动90°，进行第四次晕环离子注入工艺；其中，在上述四次晕环离子注入工艺过程中，所述预定倾斜度不变。
即：如图6a所示，先将基板10固定到晕环离子注入机台的承载基板上并转动所述承载基板到预定角度(以图中黑点为基准)以及预定倾斜度，进行第一次晕环离子注入工艺；然后，如图6b所示，在图6a的基础上，沿顺时针方向，将所述晕环离子注入机台的承载基板转动90°，进行第二次晕环离子注入工艺；之后，如图6c所示，在图6b的基础上，沿顺时针方向，将所述晕环离子注入机台的承载基板转动90°，进行第三次晕环离子注入工艺；最后，如图6d所示，在图6c的基础上，沿顺时针方向，将所述晕环离子注入机台的承载基板转动90°，进行第四次晕环离子注入工艺。其中，在上述四次晕环离子注入工艺过程中，所述预定倾斜度不变。
这样，才能使所述沟道区140每一侧均形成所述晕环区145。
进一步的，以所述多晶硅层的平面为参考，所述预定倾斜度优选为0-30°的角度范围，以将所述晕环区145形成在如图1中所示的所述轻掺杂区142的左、右下方。
本发明实施例还提供一种多晶硅薄膜晶体管，如图1所述，该多晶硅薄膜晶体管包括：设置在基板10上的栅极11、源极12和漏极13、以及有源层14；所述有源层包括：沟道区141、源极区143和漏极区144、位于所述沟道区141和所述源极区143之间以及位于所述沟道区141和所述漏极区144之间的轻掺杂区142、以及位于所述沟道区141靠近所述轻掺杂区142位置处的晕环区145；其中，所述晕环145区与所述轻掺杂区142和所述沟道区141的靠近所述基板10的部分接触；所述晕环区145的离子类型与所述轻掺杂区142的离子类型相反。
需要说明的是，第一，不对所述基板进行限定，其可以是不设置有任何膜层的衬底基板，也可以是设置有某些膜层的基板例如所述基板可以是在衬底基板上已经设置了缓冲层的基板，具体可根据实际情况进行设定，在此不做限定。
第二，本领域技术人员应该知道，所述轻掺杂区142和源极区143、漏极区144的掺入的离子类型相同，且轻掺杂区142掺入的离子剂量小于源极区143和所述漏极区144的离子剂量。
本发明实施例还提供一种多晶硅薄膜晶体管，由于在所述沟道区141和所述轻掺杂区142之间形成了所述晕环区145，且该晕环区145的离子类型与所述轻掺杂区142离子类型相反，因而所述晕环区145可以有效抑制轻掺杂区142中的离子向沟道区141扩散，使耗尽区减小，从而可以遏制穿通效应，进而有效防止短沟道效应。
所述轻掺杂区142的离子类型为n型，所述晕环区145的离子类型为p型；或者，所述轻掺杂区142的离子类型为p型，所述晕环区145的离子类型为n型。其中，当为P型时，注入的离子例如可以为硼离子、铟离子等，当为N型时，注入的离子例如可以为磷离子、砷离子等。
本发明实施例还提供一种阵列基板，包括上述的多晶硅薄膜晶体管。
其中，如图7所示，所述阵列基板还包括：与所述漏极13电连接的第一电极17。
所述第一电极17可以为像素电极，在此基础上，所述TFT阵列基板的制备方法还包括：形成公共电极。
其中，对于共平面切换型(In-Plane Switch，简称IPS)阵列基板而言，所述像素电极和所述公共电极同层间隔设置，且均为条状电极；对于高级超维场转换型(Advanced-super Dimensional Switching，简称ADS)阵列基板而言，所述像素电极和所述公共电极不同层设置，其中在上的电极为条状电极，在下的电极为板状电极。
当然，所述第一电极17也可以为阳极或阴极，在此基础上，所述TFT阵列基板的制备方法还包括：形成有机材料功能层和阴极或阳极。即：当所述第一电极17为阳极的情况下，还形成有机材料功能层和阴极；当所述第一电极17为阴极的情况下，还形成有机材料功能层和阳极。
其中，所述有机材料功能层至少包括电子传输层、发光层和空穴传输层；为了能够提高所述电子和所述空穴注入发光层的效率，所述有机材料功能层还可以包括设置在所述阴极与所述电子传输层之间的电子注入层，以及在所述阳极与所述空穴传输层之间的空穴注入层。
根据所述阳极和所述阴极的材料的不同，可以分为单面发光型柔性显示基板和双面发光型柔性显示基板；即：当所述阳极和所述阴极中其中一个电极的材料为不透明材料时，所述柔性显示基板为单面发光型；当所述阳极和所述阴极的材料均为透明材料时，所述柔性显示基板为双面发光型。
本发明实施例还提供一种显示面板，包括上述的阵列基板。
上述显示面板具体可以是液晶显示面板，或有机电致发光二极管显示面板。其应用于显示装置时，可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等具有任何显示功能的产品或者部件。当然，上述显示装置也可以是有机电致发光二极管显示装置。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种多晶硅薄膜晶体管的制备方法，包括：在基板上形成栅极、源极和漏极、以及有源层；其特征在于，形成所述有源层包括：
在所述基板上形成多晶硅层，所述多晶硅层包括沟道区和扩展区；
对所述扩展区进行离子注入工艺，形成靠近所述沟道区两侧的轻掺杂区和分别位于两侧轻掺杂区远离所述沟道区的源极区和漏极区；
采用晕环离子注入工艺，在所述沟道区靠近所述轻掺杂区位置处形成晕环区；
其中，注入所述晕环区的离子类型与所述轻掺杂区的离子类型相反，注入所述晕环区的离子能量大于注入所述轻掺杂区的离子能量，注入所述晕环区的离子剂量小于注入所述轻掺杂区的离子剂量。
2.根据权利要求1所述的方法，其特征在于，形成所述有源层具体包括：
在所述基板上形成多晶硅层，所述多晶硅层包括沟道区和扩展区；
以形成在所述多晶硅层的沟道区上方的所述栅极为阻挡，对未被所述栅极挡住的所述扩展区进行第一次离子注入工艺，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；其中，所述第一次离子注入工艺和所述晕环离子注入工艺掺入的离子类型相反，且所述第一次离子注入工艺的离子能量小于所述晕环离子注入的离子能量，所述第一次离子注入工艺的离子剂量大于所述晕环离子注入的离子剂量；
在所述扩展区上方形成第一有机感光性树脂图案，所述第一有机感光性树脂图案覆盖待形成的所述轻掺杂区，以所述第一有机感光型树脂图案为阻挡进行第二次离子注入工艺，形成所述源极区和所述漏极区，同时被所述第一有机感光性树脂图案覆盖的所述扩展区形成所述轻掺杂区；其中，第二次离子注入工艺和第一次离子注入工艺的离子类型相同；
去除所述第一有机感光树脂图案。
3.根据权利要求2所述的方法，其特征在于，所述对所述扩展区进行第一次离子注入工艺，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区，包括：
先对所述扩展区进行第一次离子注入工艺，后采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；或者，
先采用晕环离子注入工艺在所述沟道区靠近待形成的所述轻掺杂区位置处形成所述晕环区，后对所述扩展区进行第一次离子注入工艺。
4.根据权利要求1所述的方法，其特征在于，形成所述有源层具体包括：
在所述基板上形成多晶硅层，所述多晶硅层包括沟道区和扩展区；
在所述多晶硅层上方形成第二有机感光型树脂图案，所述第二有机感光型树脂图案露出所述扩展区中待形成的所述源极区和所述漏极区，并以所述第二有机感光型树脂图案为阻挡进行第一次离子注入工艺，形成所述源极区和所述漏极区；
去除所述第二有机感光型树脂图案，并以形成在所述多晶硅层的沟道区上方的所述栅极为阻挡进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；其中，所述第二次离子注入工艺与所述第一次离子注入工艺掺入的离子类型相同、与所述晕环离子注入工艺掺入的离子类型相反，且所述第二次离子注入工艺的离子能量小于所述晕环离子注入的离子能量，所述第二次离子注入工艺的离子剂量大于所述晕环离子注入的离子剂量。
5.根据权利要求4所述的方法，其特征在于，所述以形成在所述多晶硅层上的所述栅极为阻挡进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区，并采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区，包括：
以形成在所述多晶硅层上的所述栅极为阻挡，先进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区，后采用晕环离子注入工艺在所述沟道区靠近所述轻掺杂区位置处形成所述晕环区；或者，
以形成在所述多晶硅层上的所述栅极为阻挡，先进行晕环离子注入工艺，在所述沟道区靠近待形成的所述轻掺杂区位置处形成所述晕环区，后进行第二次离子注入工艺，在所述扩展区的除所述源极区和所述漏极区外形成所述轻掺杂区。
6.根据权利要求1所述的方法，其特征在于，所述晕环离子注入工艺包括：
将晕环离子注入机台的放置所述基板的承载基板转动到预定角度以及预定倾斜度时，进行第一次晕环离子注入工艺；
相对所述预定角度，沿顺时针或逆时针方向，将所述晕环离子注入机台的承载基板转动90°，进行第二次晕环离子注入工艺；
沿与所述第二次晕环离子注入工艺相同方向继续转动90°，进行第三次晕环离子注入工艺；
沿与所述第三次晕环离子注入工艺相同方向继续转动90°，进行第四次晕环离子注入工艺；
其中，在上述四次晕环离子注入工艺过程中，所述预定倾斜度不变。
7.根据权利要求6所述的方法，其特征在于，以所述多晶硅层的平面为参考，所述预定倾斜度为0-30°的角度范围。
8.根据权利要求1至7任一项所述的方法，其特征在于，所述轻掺杂区的离子类型为n型，所述晕环区的离子类型为p型；或者，
所述轻掺杂区的离子类型为p型，所述晕环区的离子类型为n型。
9.一种多晶硅薄膜晶体管，包括：设置在基板上的栅极、源极和漏极、以及有源层；其特征在于，所述有源层包括：沟道区、源极区和漏极区、位于所述沟道区和所述源极区之间以及位于所述沟道区和所述漏极区之间的轻掺杂区、以及位于所述沟道区靠近所述轻掺杂区位置处的晕环区；
其中，所述晕环区与所述轻掺杂区和所述沟道区的靠近所述基板的部分接触；所述晕环区的离子类型与所述轻掺杂区的离子类型相反。
10.根据权利要求9所述的多晶硅薄膜晶体管，其特征在于，所述轻掺杂区的离子类型为n型，所述晕环区的离子类型为p型；或者，
所述轻掺杂区的离子类型为p型，所述晕环区的离子类型为n型。
11.一种阵列基板，其特征在于，包括权利要求9或10所述的多晶硅薄膜晶体管。
12.一种显示面板，其特征在于，包括权利要求11所述的阵列基板。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017096660A1 (zh) * 2015-12-08 2017-06-15 深圳市华星光电技术有限公司 与数据线导通的薄膜晶体管的制备方法及薄膜晶体管
WO2017152445A1 (zh) * 2016-03-07 2017-09-14 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
CN109300914A (zh) * 2018-09-27 2019-02-01 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法
WO2021134422A1 (zh) * 2019-12-31 2021-07-08 广州新视界光电科技有限公司 一种薄膜晶体管的制作方法
WO2021169805A1 (zh) * 2020-02-25 2021-09-02 长鑫存储技术有限公司 半导体器件制作方法
CN115685444A (zh) * 2022-11-09 2023-02-03 希烽光电科技(南京)有限公司 硅基电光调制器的补偿掺杂方法及其硅基电光调制器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1198596A (zh) * 1997-04-08 1998-11-11 松下电器产业株式会社 薄膜晶体管及其制造方法和使用它的液晶显示装置
CN1397995A (zh) * 2002-07-17 2003-02-19 统宝光电股份有限公司 薄膜晶体管的制造方法及结构
US20120146109A1 (en) * 2010-12-09 2012-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconducor device
CN102723307A (zh) * 2011-03-30 2012-10-10 京东方科技集团股份有限公司 一种制备阵列基板的方法及tft结构
CN103151388A (zh) * 2013-03-05 2013-06-12 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8255512B2 (en) * 1999-05-27 2012-08-28 International Business Machines Corporation System and method for tracking user interactions and navigation during rich media presentations
TW544941B (en) * 2002-07-08 2003-08-01 Toppoly Optoelectronics Corp Manufacturing process and structure of thin film transistor
US7002214B1 (en) * 2004-07-30 2006-02-21 International Business Machines Corporation Ultra-thin body super-steep retrograde well (SSRW) FET devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1198596A (zh) * 1997-04-08 1998-11-11 松下电器产业株式会社 薄膜晶体管及其制造方法和使用它的液晶显示装置
CN1397995A (zh) * 2002-07-17 2003-02-19 统宝光电股份有限公司 薄膜晶体管的制造方法及结构
US20120146109A1 (en) * 2010-12-09 2012-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconducor device
CN102723307A (zh) * 2011-03-30 2012-10-10 京东方科技集团股份有限公司 一种制备阵列基板的方法及tft结构
CN103151388A (zh) * 2013-03-05 2013-06-12 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017096660A1 (zh) * 2015-12-08 2017-06-15 深圳市华星光电技术有限公司 与数据线导通的薄膜晶体管的制备方法及薄膜晶体管
WO2017152445A1 (zh) * 2016-03-07 2017-09-14 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
CN109300914A (zh) * 2018-09-27 2019-02-01 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法
WO2021134422A1 (zh) * 2019-12-31 2021-07-08 广州新视界光电科技有限公司 一种薄膜晶体管的制作方法
WO2021169805A1 (zh) * 2020-02-25 2021-09-02 长鑫存储技术有限公司 半导体器件制作方法
US11887853B2 (en) 2020-02-25 2024-01-30 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor device
CN115685444A (zh) * 2022-11-09 2023-02-03 希烽光电科技(南京)有限公司 硅基电光调制器的补偿掺杂方法及其硅基电光调制器
CN115685444B (zh) * 2022-11-09 2024-06-11 希烽光电科技(南京)有限公司 硅基电光调制器的补偿掺杂方法及其硅基电光调制器

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