CN105762196A - 一种薄膜晶体管、其制作方法及相应装置 - Google Patents
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Abstract
本发明涉及一种薄膜晶体管、其制作方法及相应装置，用以解决现有技术的薄膜晶体管中，沟道长度较长限制高分辨率显示面板的应用的问题。该薄膜晶体管包括：一端设置有能够导电的掺杂区域的有源层；分别设置在有源层远离掺杂区域一端的下方和上方的源极和漏极；分别设置在有源层的下方和上方、且与有源层相绝缘的第一栅极和第二栅极。本发明实施例中的薄膜晶体管包括两个分别分布在有源层的上下两面的栅极，由于沟道的形成仅在有源层表面，在工作中可使有源层在上下两面上形成上下两层沟道，并通过有源层一端的能够导电的掺杂区域连接上下两个沟道，其沟道长度为上下表面沟道长度之和，在与现有结构相同的沟道长度要求时更节省所占面积。
Description
技术领域
本发明涉及显示器技术领域，特别涉及一种薄膜晶体管、其制作方法及相应装置。
背景技术
目前，相比于非晶硅阵列基板，低温多晶硅阵列基板拥有高迁移率(可以达非晶硅阵列基板迁移率的数百倍)的优点，其薄膜晶体管尺寸可以做得很小，并且反应速度快，是近年来越来越被看好的一种显示面板的阵列基板，在高分辨率、高画质的有机电致发光显示和液晶显示面板上被越来越多的采用。但其构成一般较为复杂，工艺过程繁多，特别是在针对高分辨率的显示面板中，需要多个很小尺寸的薄膜晶体管，对薄膜晶体管阵列基板的工艺实现、电学性能、可靠性的要求更高。特别是现有技术的低温多晶硅薄膜晶体管阵列基板应用于有机电致发光二极管显示技术中时，其驱动薄膜晶体管一般需要较长的沟道，从而会占用较大的基板面积，对高分辨的设计是一个限制。
综上所述，现有技术的薄膜晶体管中，沟道长度较长限制高分辨率显示面板的应用。
发明内容
本发明提供一种薄膜晶体管、其制作方法及相应装置，用以解决技术的薄膜晶体管中，沟道长度较长限制高分辨率显示面板的应用的问题。
基于上述问题，本发明实施例提供的一种薄膜晶体管，包括：一端设置有能够导电的掺杂区域的有源层；分别设置在所述有源层远离所述掺杂区域一端的下方和上方的源极和漏极；分别设置在所述有源层的下方和上方、且与所述有源层相绝缘的第一栅极和第二栅极。
本发明实施例中的薄膜晶体管包括两个分别分布在有源层的上下两面的栅极，由于沟道的形成仅在有源层表面，在工作中可使有源层在上下两面上形成上下两层沟道，并通过有源层一端的能够导电的掺杂区域连接上下两个沟道，其沟道长度为上下表面沟道长度之和，沟道的总长度可达现有结构的至少2倍或以上，在与现有结构相同的沟道长度要求时更节省所占面积。
较佳的，所述源极和所述漏极与所述第一栅极在垂直方向的投影无交叠区域；以及，
所述源极和所述漏极与所述第二栅极在垂直方向的投影无交叠区域。
较佳的，所述第一栅极和所述第二栅极与所述掺杂区域在垂直方向的投影无交叠区域。
较佳的，所述有源层的厚度为100埃-3000埃。
较佳的，所述有源层的厚度为500埃-1000埃。
本发明实施例提供的一种薄膜晶体管阵列基板，该阵列基板包括本发明实施例提供的上述薄膜晶体管。
较佳的，所述漏极作为像素电极。
较佳的，还包括：
设置在所述第一栅极和所述有源层之间的第一栅绝缘层，以及设置在所述第二栅极和所述有源层之间的第二栅绝缘层，其中所述源极位于所述有源层和所述第一栅绝缘层之间。
较佳的，还包括：
设置在所述有源层和所述源极之间的第一掺杂层；
设置在所述有源层和所述第二栅绝缘层之间的第二掺杂层，所述第二掺杂层通过所述第二栅绝缘层上的过孔与所述漏极连接。
本发明实施例提供的一种显示面板，该显示面板包括本发明实施例提供的上述薄膜晶体管阵列基板。
本发明实施例提供的一种显示装置，该显示装置包括本发明实施例提供的上述显示面板。
本发明实施例提供的一种制作如本发明实施例提供的上述薄膜晶体管的方法，该方法包括：
在载体上形成第一栅极；
形成源极；
沉积非晶硅并通过晶化方法转变为多晶硅，形成与所述第一栅极相绝缘的有源层；
沉积与所述有源层相绝缘的第二栅极；
在所述有源层的一端进行掺杂处理，形成一端为能够导电的掺杂区域的有源层；
在所述有源层远离所述掺杂区域一端的上方形成漏极；
所述有源层上靠近所述第一栅极的第一表面上形成第一沟道，以及所述有源层上靠近所述第二栅极的第二表面上形成第二沟道。
附图说明
图1为本发明实施例提供的一种薄膜晶体管的结构示意图；
图2为本发明实施例提供的一种薄膜晶体管阵列基板的结构示意图；
图3为本发明实施例提供的一种制作如本发明实施例提供的上述薄膜晶体管的方法；
图4A为本发明实施例提供的一种形成第一栅极的结构示意图；
图4B为本发明实施例提供的一种形成源极的结构示意图；
图4C为本发明实施例提供的一种形成有源层的结构示意图；
图4D为本发明实施例提供的一种形成第二栅极的结构示意图；
图4E为本发明实施例提供的一种有源层的掺杂区域的结构示意图；
图5为本发明实施例提供的一种薄膜晶体管阵列基板制作工艺的步骤流程图。
具体实施方式
本发明实施例提供的薄膜晶体管包括：一端设置有能够导电的掺杂区域的有源层；分别设置在有源层远离掺杂区域一端的下方和上方的源极和漏极；分别设置在有源层的下方和上方、且与有源层相绝缘的第一栅极和第二栅极。本发明实施例中的薄膜晶体管包括两个分别分布在有源层的上下两面的栅极，由于沟道的形成仅在有源层表面，在工作中可使有源层在上下两面上形成上下两层沟道，并通过有源层一端的能够导电的掺杂区域连接上下两个沟道，在相同的沟道长度要求时比现有结构占用更小的基板面积，有利于适应高分辨率显示面板的设计需求。
下面结合附图，对本发明实施例提供的薄膜晶体管、其制作方法及相应装置的具体实施方式进行详细地说明。
附图中各膜层的厚度和区域的大小形状不反映薄膜晶体管和阵列基板各部件的真实比例，目的只是示意说明本发明内容。
如图1所示，为本发明实施例一种薄膜晶体管的结构示意图，该薄膜晶体管包括：一端设置有能够导电的掺杂区域1011的有源层101；分别设置在有源层远离掺杂区域一端的下方和上方的源极102和漏极103；分别设置在有源层的下方和上方、且与有源层相绝缘的第一栅极104和第二栅极105。
由于本发明实施例中的薄膜晶体管包括两个栅极，第一栅极104和第二栅极105，分别分布在有源层101的上下两面，由于沟道的形成仅在有源层表面，在工作中可使有源层101在上下两面上形成上下两层沟道，并通过有源层一端的能够导电的掺杂区域1011(即图中矩形虚线框中的部分)连接上下两个沟道，其沟道长度为上下表面沟道长度之和，在与现有结构相同的沟道长度要求时更节省所占面积。
在具体实施时，源极102和漏极103分别位于有源层右侧的上下两面，源极102、有源层101上表面沟道、有源层101下表面沟道和漏极103组合形成了两个串联的薄膜晶体管，其沟道长度为上下表面沟道长度之和，其沟道长度可达现有结构的至少2倍或以上，即在相同的沟道长度要求时比现有结构占用更小的面积，仅占有现有结构1/2或更小的面积。
进一步的，在具体实施时，由于本发明实施例中的薄膜晶体管设置有两个栅极，其中，第一栅极104、有源层、源极102、以及掺杂区域1011可以看作是一个薄膜晶体管，而第二栅极105、有源层、漏极103、以及掺杂区域1011可以看作是另一个薄膜晶体管，此时，认为掺杂区域1011可以复用为源极或漏极。因而，可以将本发明实施例中的薄膜晶体管看作是将两个薄膜晶体管通过能够导电的掺杂区域1011串接在一起的，这种两个薄膜晶体管串接在一起的结构，可以有效降低漏电流，增加薄膜晶体管的稳定性。
其中，上述掺杂区域位于有源层101的一端，是有源层的一部分，且具有导电的特性，能够连接在有源层上、下两个表面形成的两个沟道，而具体掺杂区域的制作方法，在下面薄膜晶体管的制作方法部分会进行详细的介绍。
进一步的，为了防止在有源层101在上下两面上形成上下两层沟道直接连接到一起，相比于现有技术中的有源层，本发明需要增加有源层的厚度，较佳的，有源层的厚度为100埃-3000埃。优选的，有源层的厚度为500埃-1000埃。
在具体实施时，实际上可以不限制源极102、漏极103、以及第一栅极104和第二栅极105的尺寸大小和位置关系，但为了节省制作工艺(具体的会在薄膜晶体管的制作方法部分进行详细介绍)，可以如图1所示，第一栅极和第二栅极与掺杂区域、以及源极和漏极在垂直方向上都不重叠，较佳的，源极和漏极与第一栅极在垂直方向的投影无交叠区域；以及，源极和漏极与第二栅极在垂直方向的投影无交叠区域。较佳的，第一栅极和第二栅极与掺杂区域在垂直方向的投影无交叠区域。
基于同一发明构思，本发明实施例提供的一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括本发明实施例提供的上述薄膜晶体管。由于该薄膜晶体管阵列基板解决问题的原理与上述薄膜晶体管相似，因此该显示装置的实施可以参见上述薄膜晶体管的实施，重复之处不再赘述。
如图2所示，为本发明实施例提供的一种薄膜晶体管阵列基板的结构示意图；将上述实施例提供的薄膜晶体管应用到阵列基板中时，在工作过程中，漏极103可以复用为像素电极，较佳的，漏极103作为像素电极。
在具体实施时，本发明实施例提供的薄膜晶体管阵列基板，除了包括上述薄膜晶体管中包含的结构：有源层101、有源层一端的掺杂区域1011、源极102、漏极103、第一栅极104以及第二栅极105之外，栅极和有源层之间一般设置有栅绝缘层，较佳的，还包括：设置在第一栅极104和有源层101之间的第一栅绝缘层201，以及设置在第二栅极105和有源层101之间的第二栅绝缘层202，其中源极102位于有源层101和第一栅绝缘层201之间。并且，源极102和漏极103所在膜层的相对位置关系可以互换，即可以先制作源极102的图形，然后制作漏极103的图形；也可以先制作漏极103的图形，然后制作源极102的图形，在此不做限定。
在具体实施时，可以根据制作有源层101、源极102、漏极103的材料，选择在有源层101与源极102和漏极103所在膜层之间设置有绝缘层，源极102和漏极103分别通过绝缘层中的过孔与有源层101电性相连；或者，选择将有源层101与源极102和漏极103所在膜层直接接触，在此不做限定。而为了增加稳定性，降低导电率，还可以在有源层101与源极102和漏极103所在膜层之间设置有掺杂层。较佳的，还包括：设置在有源层101和源极102之间的第一掺杂层203；设置在有源层和第二栅绝缘层之间的第二掺杂层204，第二掺杂层204通过第二栅绝缘层202上的过孔205与漏极连接。
上述薄膜晶体管阵列基板，在工作中可使有源层在上下两面上形成上下两层沟道，并通过有源层一端的能够导电的掺杂区域连接上下两个沟道，其沟道长度为上下表面沟道长度之和，其沟道长度可达现有结构的至少2倍或以上，即在相同的沟道长度要求时比现有结构占用更小的基板面积，仅占有现有结构1/2或更小的基板面积。在与现有结构相同的沟道长度要求时更节省所占用基板的面积，有利于对应高分辨率显示面板的设计需求。
基于同一发明构思，本发明实施例提供的一种显示面板，该显示面板包括本发明实施例提供的上述薄膜晶体管阵列基板。由于该显示装置解决问题的原理与上述薄膜晶体管阵列基板相似，因此该显示面板的实施可以参见上述薄膜晶体管阵列基板的实施，重复之处不再赘述。
基于同一发明构思，本发明实施例提供的一种显示装置，该显示装置包括本发明实施例提供的上述显示面板。由于该显示装置解决问题的原理与上述显示面板相似，因此该显示装置的实施可以参见上述显示面板的实施，重复之处不再赘述。
基于同一发明构思，本发明实施例提供的一种薄膜晶体管的制作方法，制作得到的薄膜晶体管为本发明实施例提供的上述薄膜晶体管。如图3所示，为本发明实施例提供的一种制作如本发明实施例提供的上述薄膜晶体管的方法，该方法包括：
步骤301，在载体30上形成第一栅极104；具体的，如图4A所示，第一栅极104可以为单层、两层或两层以上的结构，具体可以参见现有技术，由金属或金属合金(如钼、铝、钼和钨等)构成，厚度在1000埃-5000埃范围内，优选厚度为1500埃-4000埃。
步骤302，形成源极102；具体的，如图4B所示，源极102可以为单层、两层或两层以上结构，由金属或金属合金(如钼、铝、钼和钨等)构成，厚度在1000埃-7000埃范围内，优选厚度为2000埃-4000埃。
步骤303，沉积非晶硅并通过晶化方法转变为多晶硅，形成与第一栅极相绝缘的有源层101；具体的，如图4C所示，有源层101的制作材料可以为非晶硅层，其形成方法可以为PECVD、LPCVD或者溅射方法，沉积温度在600℃以下。通过准分子激光晶化、金属诱导晶化、固相晶化等方法将非晶硅层转变为多晶硅层。需要说明的是，采用不同的晶化方法，其具体的工艺过程及薄膜晶体管的结构会有所不同，在制备过程中需要根据情况增加热处理脱氢、沉积诱导金属、热处理晶化、准分子激光照射晶化、源漏区的掺杂(P型或者N型掺杂)及掺杂杂质的激活等工艺。
步骤304，沉积与有源层相绝缘的第二栅极105；具体的，如图4D所示，与第一栅极104类似；第二栅极105可以为单层、两层或两层以上的结构，具体可以参见现有技术，由金属或金属合金(如钼、铝、钼和钨等)构成，厚度在1000埃-5000埃范围内，优选厚度为1500埃-4000埃。
步骤305，在有源层101的一端进行掺杂处理，形成一端为能够导电的掺杂区域1011的有源层；具体的，如图4E所示，为本发明实施例提供的一种有源层的掺杂区域的结构示意图。而具体掺杂处理的过程，之后会进行详细介绍。
步骤306，在有源层远离掺杂区域一端的上方形成漏极103；其中，有源层上靠近第一栅极的第一表面上形成第一沟道，以及有源层上靠近第二栅极的第二表面上形成第二沟道。具体的，制作得到的薄膜晶体管即为如图2所示的薄膜晶体管，漏极103可以为单层、两层或两层以上结构，具体可以参见现有技术，由透明导电材料(如氧化铟锡、氧化铟锌等)构成，或由金属、金属合金(如银或银合金)以及在金属上设置层透明导电材料的结构构成，厚度在1000埃-5000埃范围内，优选厚度为1500埃-4000埃。
针对上述实施例提供的薄膜晶体管阵列基板中的薄膜晶体管可以采用上述制作方法，在具体实施时，本发明实施例提供的薄膜晶体管阵列基板仅需要6道掩膜版，与通常采用的7道甚至更多掩膜版的现有工艺相比不增加工艺复杂度。下面具体介绍一种薄膜晶体管阵列基板制作工艺流程，具体每个流程得到的结构图，与制作薄膜晶体管时类似，因此不再进行详细介绍，同时，组成薄膜晶体管的各部分的尺寸、制作材料、制作方法等也可以参见上述制作薄膜晶体管时的介绍，此处不再重复赘述。
在具体实施时，掺杂处理的方式可以为现有技术中任意可以对膜层进行掺杂的工艺，较佳的，掺杂处理的方式包括但不仅限于以下几种工艺：离子云注入工艺，离子注入工艺，或固态扩散式注入工艺。例如，本发明实施例中对进行掺杂处理的具体方法可以采用主流的离子云式注入方法，可根据设计需要采用含硼如B2H6/H2或者含磷如PH3/H2的混合气体进行注入，离子注入能量可以为10-200keV，优选能量在40-100keV。注入剂量可在1×1011-1×1020atoms/cm3范围内，建议剂量为1×1014-1×1018atoms/cm3。
如图5所示，为本发明实施例提供的一种薄膜晶体管阵列基板制作工艺的步骤流程图，包括：
步骤501，在衬底基板上形成第一栅极层，并以第一掩膜版形成第一栅极层的图形；具体的，衬底基板可以为预先清洗的玻璃等透明基板。
步骤502，在形成第一栅极层的阵列基板上形成第一栅绝缘层和源极，并以第二掩膜版形成源极图形；具体的，第一栅绝缘层可以采用单层的氧化硅、氮化硅或者二者的叠层；可采用PECVD、LPCVD、APCVD或ECR-CVD等方法进行沉积，厚度为500埃-2000埃，可根据具体的设计需要选择合适的厚度，优选厚度为600埃-1500埃。
步骤503，沉积第一掺杂层，并以第三掩膜版形成第一掺杂层的图形；具体的，第一掺杂层可以为掺杂的非晶硅层或多晶硅层，掺杂的非晶硅层可通过在PECVD、LPCVD等方法中增加磷烷或硼烷气体，沉积温度在600℃以下沉积形成。
步骤504，沉积非晶硅并通过晶化方法转变为多晶硅，形成与第一栅极相绝缘的有源层，并以第四掩膜版形成多晶硅有源层的图形；
步骤505，在有源层另一端的上方沉积第二掺杂层，并再次使用上述第三掩膜版形成第二掺杂层的图形，第二掺杂层通过第二栅绝缘层上的过孔与像素电极连接；具体的，第二掺杂层可以为掺杂的非晶硅层或多晶硅层，掺杂的非晶硅层可通过在PECVD、LPCVD等方法中增加磷烷或硼烷气体，沉积温度在600℃以下沉积形成。
步骤506，在形成有源层的衬底基板上形成第二栅绝缘层，以及沉积与有源层相绝缘的第二栅极，并再次使用上述第一掩膜版形成第二栅极层的图形；具体的，第二栅绝缘层可以采用单层的氧化硅、氮化硅或者二者的叠层；可采用PECVD、LPCVD、APCVD或ECR-CVD等方法进行沉积，厚度为500埃-2000埃，可根据具体的设计需要选择合适的厚度，优选厚度为600埃-1500埃。
步骤507，以上述第二栅极和第三掩膜版为掩膜版，仅在有源层的一端进行掺杂处理，形成一端为能够导电的掺杂区域的有源层；具体的，为了节省掩膜版，本发明中第一栅极和第二栅极可以采用同一掩膜版，即两者尺寸大小相同，但实际上两者的尺寸大小、排列位置等都可以根据需要进行调整，在此不做限定。
步骤508，依次以第五掩膜版形成平坦化层的图形，并以第六掩膜版在有源层远离掺杂区域一端的上方形成漏极的图形。具体的，平坦化层可以为有机材料，如可选用聚酰亚胺、亚克力等有机光阻材料，厚度可以选择在8000埃-20000埃。
从上述内容可以看出：本发明实施例中的薄膜晶体管包括两个分别分布在有源层的上下两面的栅极，由于沟道的形成仅在有源层表面，在工作中可使有源层在上下两面上形成上下两层沟道，并通过有源层一端的能够导电的掺杂区域连接上下两个沟道，其沟道长度为上下表面沟道长度之和，在与现有结构相同的沟道长度要求时更节省所占面积。另外，在具体实施时，本发明实施例提供的薄膜晶体管阵列基板可以通过六道掩膜版形成，与现有工艺相比不增加掩膜版数量。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (13)
1.一种薄膜晶体管，其特征在于，包括：一端设置有能够导电的掺杂区域的有源层；分别设置在所述有源层远离所述掺杂区域一端的下方和上方的源极和漏极；分别设置在所述有源层的下方和上方、且与所述有源层相绝缘的第一栅极和第二栅极。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述源极和所述漏极与所述第一栅极在垂直方向的投影无交叠区域；以及，
所述源极和所述漏极与所述第二栅极在垂直方向的投影无交叠区域。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述第一栅极和所述第二栅极与所述掺杂区域在垂直方向的投影无交叠区域。
4.如权利要求1-3任一项所述的薄膜晶体管，其特征在于，所述有源层的厚度为100埃-3000埃。
5.如权利要求4所述的薄膜晶体管，其特征在于，所述有源层的厚度为500埃-1000埃。
6.一种薄膜晶体管阵列基板，其特征在于，该阵列基板包括权利要求1-5中任一项所述的薄膜晶体管。
7.如权利要求6所述的阵列基板，其特征在于，所述漏极作为像素电极。
8.如权利要求6所述的阵列基板，其特征在于，还包括：
设置在所述第一栅极和所述有源层之间的第一栅绝缘层，以及设置在所述第二栅极和所述有源层之间的第二栅绝缘层，其中所述源极位于所述有源层和所述第一栅绝缘层之间。
9.如权利要求8所述的阵列基板，其特征在于，还包括：
设置在所述有源层和所述源极之间的第一掺杂层；
设置在所述有源层和所述第二栅绝缘层之间的第二掺杂层，所述第二掺杂层通过所述第二栅绝缘层上的过孔与所述漏极连接。
10.一种显示面板，其特征在于，该显示面板包括权利要求6-9中任一项所述的薄膜晶体管阵列基板。
11.一种显示装置，其特征在于，该显示装置包括权利要求10所述的显示面板。
12.一种制作如权利要求1-5任一项所述的薄膜晶体管的方法，其特征在于，该方法包括：
在载体上形成第一栅极；
形成源极；
沉积非晶硅并通过晶化方法转变为多晶硅，形成与所述第一栅极相绝缘的有源层；
沉积与所述有源层相绝缘的第二栅极；
在所述有源层的一端进行掺杂处理，形成一端为能够导电的掺杂区域的有源层；
在所述有源层远离所述掺杂区域一端的上方形成漏极；
所述有源层上靠近所述第一栅极的第一表面上形成第一沟道，以及所述有源层上靠近所述第二栅极的第二表面上形成第二沟道。
13.如权利要求12所述的方法，其特征在于，所述掺杂处理的方式包括但不仅限于以下几种工艺：
离子云注入工艺，离子注入工艺，或固态扩散式注入工艺。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847927A (zh) * | 2017-01-23 | 2017-06-13 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制作方法、液晶面板 |
| CN108803171A (zh) * | 2018-06-27 | 2018-11-13 | 深圳市华星光电技术有限公司 | 阵列基板、液晶显示屏及阵列基板制造方法 |
| JP2018206822A (ja) * | 2017-05-31 | 2018-12-27 | 三国電子有限会社 | 表示装置 |
| CN111081781A (zh) * | 2018-10-22 | 2020-04-28 | 广东聚华印刷显示技术有限公司 | 薄膜晶体管及其制作方法、显示模组及显示器件 |
| US10937997B2 (en) | 2019-02-22 | 2021-03-02 | Mikuni Electron Corporation | Display device including electroluminescence element |
| US11127808B2 (en) | 2018-10-01 | 2021-09-21 | Au Optronics Corporation | Active device substrate and manufacturing method thereof |
| US11239449B2 (en) | 2018-08-31 | 2022-02-01 | Mikuni Electron Corporation | Organic electroluminescence element including carrier injection amount control electrode |
| US11257961B2 (en) | 2018-09-26 | 2022-02-22 | Mikuni Electron Corporation | Transistor, method of manufacturing transistor, and display device using the same |
| US11630360B2 (en) | 2020-02-05 | 2023-04-18 | Mikuni Electron Corporation | Liquid crystal display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040111A (ja) * | 2002-07-08 | 2004-02-05 | Samsung Sdi Co Ltd | Ｔｆｔ用多結晶シリコン薄膜及びこれを使用するデバイス |
| US20130240886A1 (en) * | 2012-03-14 | 2013-09-19 | Wintek Corporation | Active device and active device array substrate |
| CN104916584A (zh) * | 2015-04-30 | 2015-09-16 | 京东方科技集团股份有限公司 | 一种制作方法、阵列基板及显示装置 |
-
2016
- 2016-05-16 CN CN201610323569.0A patent/CN105762196B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040111A (ja) * | 2002-07-08 | 2004-02-05 | Samsung Sdi Co Ltd | Ｔｆｔ用多結晶シリコン薄膜及びこれを使用するデバイス |
| US20130240886A1 (en) * | 2012-03-14 | 2013-09-19 | Wintek Corporation | Active device and active device array substrate |
| CN104916584A (zh) * | 2015-04-30 | 2015-09-16 | 京东方科技集团股份有限公司 | 一种制作方法、阵列基板及显示装置 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106847927A (zh) * | 2017-01-23 | 2017-06-13 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制作方法、液晶面板 |
| US11626463B2 (en) | 2017-05-31 | 2023-04-11 | Mikuni Electron Corporation | Display device and method for manufacturing the same |
| JP2018206822A (ja) * | 2017-05-31 | 2018-12-27 | 三国電子有限会社 | 表示装置 |
| US11937458B2 (en) | 2017-05-31 | 2024-03-19 | Mikuni Electron Corporation | Display device and method for manufacturing the same |
| US11205692B2 (en) | 2017-05-31 | 2021-12-21 | Mikuni Electron Corporation | Display device and method for manufacturing the same |
| CN108803171A (zh) * | 2018-06-27 | 2018-11-13 | 深圳市华星光电技术有限公司 | 阵列基板、液晶显示屏及阵列基板制造方法 |
| CN108803171B (zh) * | 2018-06-27 | 2021-03-26 | Tcl华星光电技术有限公司 | 阵列基板、液晶显示屏及阵列基板制造方法 |
| US11239449B2 (en) | 2018-08-31 | 2022-02-01 | Mikuni Electron Corporation | Organic electroluminescence element including carrier injection amount control electrode |
| US11929439B2 (en) | 2018-09-26 | 2024-03-12 | Mikuni Electron Corporation | Transistor, method of manufacturing transistor, and display device using the same |
| US11257961B2 (en) | 2018-09-26 | 2022-02-22 | Mikuni Electron Corporation | Transistor, method of manufacturing transistor, and display device using the same |
| US11127808B2 (en) | 2018-10-01 | 2021-09-21 | Au Optronics Corporation | Active device substrate and manufacturing method thereof |
| CN111081781A (zh) * | 2018-10-22 | 2020-04-28 | 广东聚华印刷显示技术有限公司 | 薄膜晶体管及其制作方法、显示模组及显示器件 |
| US11476450B2 (en) | 2019-02-22 | 2022-10-18 | Mikuni Electron Corporation | Display device |
| US10937997B2 (en) | 2019-02-22 | 2021-03-02 | Mikuni Electron Corporation | Display device including electroluminescence element |
| US11630360B2 (en) | 2020-02-05 | 2023-04-18 | Mikuni Electron Corporation | Liquid crystal display device |
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| Publication number | Publication date |
|---|---|
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