CN107611166B - 用于显示驱动器ic结构的半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，其包括第一晶体管、第二晶体管和第三晶体管。第一晶体管包括：第一栅极绝缘体、第一源极区域和第一漏极区域；一对轻掺杂漏极(LDD)区域，其中的每一个均比所述第一源极区域和所述第一漏极区域浅；以及第一栅电极。第二晶体管包括：第二栅极绝缘体；第二源极区域和第二漏极区域；一对漂移区域，其分别包围第二源极区域和第二漏极区域；以及第二栅电极。第三晶体管包括：第三栅极绝缘体；第三源极区域和第三漏极区域；以及一对漂移区域，其分别包围第三源极区域和第三漏极区域；以及第三栅电极。第二栅极绝缘体比其他栅极绝缘体薄。

Description

用于显示驱动器IC结构的半导体器件
相关申请的交叉引用
本申请要求于2016年7月11号向韩国知识产权局提交的第10-2016-0087489号韩国专利申请的权益，其全部公开内容出于所有目的而结合于此。
技术领域
以下描述涉及半导体器件。以下描述还涉及通过使用适用于在显示驱动器电路上的每个电路所使用的电压的晶体管来减小芯片尺寸的显示驱动器IC结构。例如，晶体管可适用于高压或半压(half voltage)用途。
背景技术
在薄膜晶体管液晶显示(TFT-LCD)技术中，列驱动器从其使在显示器中所使用的TFT的源电极运转的意义上来说也称为源极驱动器。例如，当栅极驱动器通过将脉冲施加到TFT上而进入导通状态时，源极驱动器起到通过信号线将信号电压施加到像素上的作用。通常，一般使用将模拟视频的信号电压直接施加到显示器上的模拟驱动器。然而，最近，通常使用数字驱动器来施加信号电压。因此，源极驱动器IC通过面板内接口从定时控制器数字地接收图像数据信号和控制信号，生成适当的模拟信号，并且允许使用者观察在TFT LCD面板上生成的图像。由于面板要求高分辨率、纤薄和低功率特征，因此对应的驱动器IC要求纤薄的形状因子、同时还具有更多通道和快速的传输速率。
通过制造具有两种电压的晶体管，传统的液晶显示器(LCD)源极驱动器IC实现了芯片。传统的LCD源极驱动器IC使用双栅氧化的方法来实现。为了实现具有两种电压(具体为高压和低压)的晶体管的目的而使用双栅氧化。
在这样的示例中，出于驱动TV LCD显示器的目的，形成有成百上千的通道。在这样的显示器中，大约70％的单位通道(unit channel)由高压晶体管部件组成。因此，所使用的单位高压晶体管的尺寸相当大。在高压晶体管的情况下，与低压晶体管相比，为了满足器件的击穿电压要求，栅极绝缘层或者厚的Cox(单位面积栅氧化层电容)的厚度增加并且晶体管的尺寸增加。此外，在高压晶体管的示例中，需要增加承受高压的低浓度漂移区域的存在。因此，高压晶体管的尺寸增大，并且芯片尺寸也极大地增大。
因此，当与低压晶体管相比尺寸更大的高压晶体管用于制造LCD源极驱动器IC时，在减小芯片的整体尺寸方面的限制很大。
发明内容
提供本发明内容以介绍在以下在具体实施方式中进一步描述的简化形式的概念选择。本发明内容并不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在在确定所要求保护的主题的范围时用作辅助。
在一个一般方面，一种半导体器件包括形成在半导体基板上的第一晶体管、第二晶体管和第三晶体管，其中，第一晶体管包括具有第一厚度的第一栅极绝缘体、第一源极区域和第一漏极区域、每一个均比第一源极区域和第一漏极区域浅的一对轻掺杂漏极(LDD)区域以及第一栅电极，第二晶体管包括具有比第一厚度薄的第二厚度的第二栅极绝缘体、第二源极区域和第二漏极区域、分别包围第二源极区域和第二漏极区域的一对漂移区域以及第二栅电极，以及第三晶体管包括具有第一厚度的第三栅极绝缘体、第三源极区域和第三漏极区域、分别包围第三源极区域和第三漏极区域的一对漂移区域以及第三栅电极。
第一栅电极的长度和第二栅电极的长度均可比第三栅电极的长度短。
半导体器件还可包括位于半导体基板上的扩展漏极金属氧化物半导体(EDMOS)晶体管，其中，EDMOS晶体管包括EDMOS栅极绝缘体和EDMOS栅电极、EDMOS源极区域和EDMOS漏极区域、包围EDMOS源极区域的第一导电类型的EDMOS阱区以及包围EDMOS漏极区域的第二导电类型的EDMOS漂移区域。
EDMOS栅极绝缘体可形成具有阶梯形状的薄栅极绝缘体和厚栅极绝缘体，并且第二导电类型的EDMOS漂移区域可从EDMOS漏极区域延伸到薄栅极绝缘体。
第一导电类型的EDMOS阱区的深度可比第二导电类型的EDMOS漂移区域的深度更深。
第二晶体管的第二源极区域和第二漏极区域可形成在距在第二栅电极的侧壁上形成的间隔物一定距离处。
第一栅电极和第三栅电极的第一厚度与第二栅电极的第二厚度可彼此相同，形成在第一晶体管、第二晶体管和第三晶体管之间的隔离结构中的每一个均可具有沟槽结构，并且沟槽结构的深度可彼此相同。
被施加到第二晶体管的栅极电压和漏极电压可以为被施加到第三晶体管的栅极电压和漏极电压的一半。
被施加到第一晶体管的栅极电压可与被施加到第三晶体管的栅极电压相同，并且被施加到第一晶体管的漏极电压可为被施加到第三晶体管的漏极电压的一半。
半导体器件可包括数模转换器(DAC)、放大器(AMP)以及输出驱动器，并且第一晶体管可用于数模转换器，第二晶体管可用于放大器，以及第三晶体管可用于输出驱动器。
第一源极区域、第一漏极区域、第二源极区域、第二漏极区域、第三源极区域和第三漏极区域可以为高浓度区域。
在另一个一般方面，一种半导体器件包括数模转换器(DAC)、放大器(AMP)以及输出驱动器，其中，数模转换器包括具有第一厚度的第一栅极绝缘体、第一源极区域和第一漏极区域、每一个均比第一源极区域和第一漏极区域浅的一对轻掺杂漏极(LDD)区域以及第一栅电极，放大器包括具有第二厚度的第二栅极绝缘体、第二源极区域和第二漏极区域、分别包围第二源极区域和第二漏极区域的一对漂移区域以及第二栅电极，输出驱动器包括具有第三厚度的第三栅极绝缘体、第三源极区域和第三漏极区域、分别包围第三源极区域和第三漏极区域的一对漂移区域以及第三栅电极。
第一栅极绝缘体的第一厚度和第三栅极绝缘体的第三厚度可彼此相同，并且第二栅极绝缘体的第二厚度可比第一栅极绝缘体的第一厚度和第三栅极绝缘体的第三厚度更薄。
半导体器件还可包括电平位移器，其中，电平位移器包括电平位移器栅极绝缘体和电平位移器栅电极、电平位移器源极区域和电平位移器漏极区域、包围电平位移器源极区域的第一导电类型的电平位移器阱区以及包围电平位移器漏极区域的第二导电类型的电平位移器漂移区域。
电平位移器栅极绝缘体可形成具有阶梯形状的薄栅极绝缘体和厚栅极绝缘体，第二导电类型的电平位移器漂移区域可从电平位移器漏极区域延伸到薄栅极绝缘体，并且第一导电类型的电平位移器阱区的深度可比第二导电类型的电平位移器漂移区域的深度更深。
电平位移器可以为扩展漏极金属氧化物半导体(EDMOS)晶体管。
半导体器件可以为源极驱动器IC。
源极驱动器IC可包括输出通道，并且输出通道可包括彼此相对的两个通道。
第一源极区域、第一漏极区域、第二源极区域、第二漏极区域、第三源极区域和第三漏极区域可以为高浓度区域。
第一栅电极的长度和第二栅电极的长度均可比第三栅电极的长度短。
从以下的详细描述、附图和所附权利要求中，其他特征和方面将显而易见。
附图说明
图1是示出了根据示例的用于显示驱动器IC的半导体器件的图。
图2是示出了根据示例的显示驱动器IC的具有两个通道的通道配置单元的图。
图3是用于本公开的移位寄存器、第一锁存器和第二锁存器的低压晶体管的截面图。
图4是根据示例的用于显示驱动器IC结构的高压块(high voltage block)的多个高压晶体管的截面图。
图5A、图5B和图5C是示出了根据示例的nEDMOS晶体管的截面图和效果的图。
图6是示出了根据示例的用于数模转换器的逻辑中压晶体管的截面图和效果的图。
图7A、图7B、图7C和图7D是示出了根据示例的半压晶体管的结构和效果的图。
图8是根据示例的导通状态低电阻高压晶体管的截面图。
图9是根据示例的用于高压块的多个高压晶体管的截面图。
在全部附图和具体实施方式中，相同的附图标记指的是相同的元件。附图可不按比例，并且为了清楚、说明和方便，可放大在附图中的元件的相对尺寸、比例和描绘。
具体实施方式
为了帮助阅读者获得对本文中所描述的方法、设备和/或系统的全面理解而提供以下的具体实施方式。然而，本文中所描述的方法、设备和/或系统的各种改变、变型和等同方案将在理解本申请的公开内容之后变得显而易见。例如，本文中所描述的操作序列仅仅为示例，并且并不限于本文中所阐述的操作序列，而是除了必须以特定顺序发生的操作之外，可随着在理解本申请的公开内容之后将变得显而易见而被改变。此外，为了更加清楚和简明，可省略对在本领域内已知的特征的描述。
本文中所描述的特征可以不同的形式来体现，并且并不被解释为限于本文中所描述的示例。相反，提供本文中所描述的示例仅仅是为了说明实现在理解本申请的公开内容之后显而易见的本文中所描述的方法、设备和/或系统的许多可能的方式中的部分方式。
在整篇说明书中，当诸如层、区域或基板的元件被描述为“在另一元件上”、“连接到另一元件”或“耦合到另一元件”时，其可直接“在另一元件上”、“连接到另一元件”或“耦合到另一元件”，或者一个或多个其他元件可介于它们之间。相比之下，当元件被描述为“直接在另一元件上”、“直接连接到另一元件”或“直接耦合到另一元件”时，其他元件不能介于它们之间。
如本文中所使用的那样，措辞“和/或”包括任何两个或更多个关联的所列项目中的任一个和任意组合。
尽管诸如“第一”、“第二”和“第三”的措辞在本文中可用于描述各种构件、部件、区域、层或部，这些构件、部件、区域、层或部并不由这些措辞限制。而是，这些措辞仅用于区分一个构件、部件、区域、层或部与另一构件、部件、区域、层或部。因此，在不背离示例的教导的情况下，在本文中所描述的示例中提到的第一构件、部件、区域、层或部也可被称为第二构件、部件、区域、层或段。
在本文中为了便于描述而使用诸如“在…上方”、“上面”、“在…下方”和“下面”的空间相关措辞来描述如附图所示的一个元件与另一元件的关系。这样的空间相关术语并不旨在涵盖除了附图中所描绘的方位之外的在使用或操作中的器件的不同方位。例如，如果在附图中的器件翻转，那么被描述为在另一元件“上方”或“上面”的元件在其他元件“下方”或“下面”。因此，术语“在…上方”均涵盖了取决于器件的空间方位的上方和下方的方位。可以其他方式定向器件(例如，旋转90度或处于其他方位)，并且相应地解释本文中所使用的空间相关术语。
本文中所使用的术语仅用于描述各种示例，并且不用于限制本公开内容。除非上下文另外明确指出，否则冠词“一个(“a”和“an”)”和“该”旨在也包括复数形式。措辞“包含”、“包括”和“具有”指定所述特征、数量、操作、构件、元件和/或其组合的存在，但并不排除一个或多个其他特征、数量、操作、构件、元件和/或其组合的存在或添加。
由于制造技术和/或容限，在附图中所示的形状可能发生变化。因此，本文中所描述的示例并不限于附图中所示的特定形状，而是包括在制造期间发生的形状改变。
随着在理解本发明的公开内容之后将变得显而易见，本文中所描述的示例的特征可以各种方式组合。另外，尽管本文中所描述的示例具有各种配置，但是随着在理解本发明的内容之后将变得显而易见，其他配置也可行。
本文中所使用的诸如“第一导电类型”和“第二导电类型”的表达可以是指诸如N导电类型和P导电类型的相反的导电类型，并且本文中所描述的使用这种表达的示例也涵盖互补示例。例如，第一导电类型是N且第二导电类型是P的示例涵盖了第一导电类型是P且第二导电类型是N的示例。
示例涉及提供通过减小芯片尺寸来降低成本的显示驱动器IC结构，诸如通过使用适于每个电路的电压(例如，高压或半压)的晶体管，而不是使用传统的高压晶体管。
更具体地，将逻辑电压施加到显示驱动器电路的电平位移器的栅电极。因此，示例涉及提供通过使用适于所施加的电压的n型扩展漏极金属氧化物半导体(nEDMOS)晶体管来减小电路尺寸的显示驱动器IC结构。
此外，将高压的一半施加到数模转换器的漏电极/源电极。因此，示例涉及提供一种显示驱动器IC结构，其保持与高压晶体管的厚度相对应的栅极氧化物厚度，并且通过使用由用于漏极/源极区域的低压晶体管的结型结构构成的晶体管来减小电路尺寸。
此外，将高压的一半施加到高压单位增益放大器的栅极/漏极源极。因此，示例涉及提供通过使用半HV晶体管来减小电路尺寸的显示驱动器IC结构，其中，由于通过三重栅极氧化工艺来形成，该半HV晶体管的尺寸比传统的高压晶体管小。
另外，示例涉及提供通过使用具有高性能的高压晶体管来减小电路尺寸的显示驱动器IC结构。当与传统的高压晶体管相比时，这样的高压晶体管在导通状态电阻特性方面得以改善。
因此，示例涉及提供一种显示驱动器IC结构，其通过使用适用于采用三重栅极绝缘体固定方法的每个功能电路的晶体管来确保最佳效率并减小整体电路尺寸。
数字源极驱动器将从存储器IC进入的数字信号按相继顺序保持在锁存器中，在DAC中将它们转换成模拟电压，并且将数字信号传送到每条数据线。数字源极驱动器包括一个或多个高速移位寄存器、锁存器、缓冲放大器等。
图1是示出了根据示例的用于显示驱动器IC的半导体器件的图。如图1的示例中所示，显示驱动器IC 50具有L*H的尺寸，其中，L是长度，H是高度。出于驱动TV LCD显示器的目的，形成有水平地布置成行的数百或数千的输出通道30。输出通道30的数量越大，显示器的清晰度越高，这是因为分辨率增大。然而，功耗也成比例地增加。例如，根据输出通道30的数量来确定L。因此，选择单位输出通道的适当尺寸与显示驱动器IC 50的恰当操作高度相关。
如图1的示例中所示，每个输出通道30均形成由两个通道10和20构成的通道配置单元100。在通道配置单元100中，通过将作为每个通道配置单元100的间距或X值的宽度长加在一起来确定整个芯片的长度L。由于通道配置单元100成百上千次重复地形成，因此通道配置单元100的X方向的尺寸越小，并且有利于实现越大的网状管芯(net die)。因此，需要单位通道的宽度较小，以确保高网状管芯。示例提供了一种减小通道配置单元100的间距X的长度的方式。此外，通道的Y轴的长度为驱动器IC的高度H。
当其被放大时，通道配置单元100的框图包括彼此紧邻布置的两个通道块10、20。每个半导体器件都均围绕中心对称地布置。第一通道块10包括电平位移器(LS)140、NDEC150、VL_AMP 160、OUT_TG 170以及I/O 180。
第二通道块20包括电平位移器(LS)145、PDEC 155、VL_AMP 165、OUT_TG 175以及输出衰减器(pad)(I/O)185。
关于第一通道块10和第二通道块20，TG是指传输门。NDEC和PDEC分别是指负解码器和正解码器。应注意的是，NDEC和PDEC与如图2所示的NDAC和PDAC匹配。此外，VL_AMP 165也与如图2所示的VL缓冲器或VH缓冲器匹配。OUT_TG 175与如图2所示的输出驱动器匹配。
图2是示出了根据示例的由显示驱动器IC 50的两个通道构成的通道配置单元100的图。
根据示例的显示驱动器IC 50的通道配置单元100包括第一通道单元10和第二通道单元20。在该示例中，尽管该示例随机地示出了从显示驱动器IC 50得到的两个通道，但两个通道单元是通过在LCD驱动器装置上重复形成成百上千的通道而形成在显示驱动器IC50中的。例如，第一通道单元10包括移位寄存器110、第一锁存器120、第二锁存器130、电平移位器140、第一数模转换器(NDAC)150、缓冲器160、输出驱动器170和第一衰减器180。第二通道单元20包括移位寄存器115、第一锁存器125、第二锁存器135、电平移位器145、第二数模转换器(PDAC)155、缓冲器160、输出驱动器170和第二衰减器185。
在图2的示例中，移位寄存器110、115起到管理在时钟信号中同步的移位数字信号的作用。因此，移位寄存器起到使用时钟信号来按相继顺序生成脉冲信号的作用。第一锁存器至第四锁存器120、125、130、135承担存储数字信号的作用。电平位移器140、145均将低压输入信号转换成高压输入信号。
第一数模转换器(DAC)150和第二DAC 155将数字输入信号转化成模拟信号。此外，根据具有为0或1/2VDD的值的第一通道和具有为1/2VDD或VDD的值的第二通道，数模转换器150、155是NMOS数模转换器(NDAC)150和PMOS数模转换器(PDAC)155。
通过将若干个逆变器串联连接来形成VL缓冲器160和VH缓冲器165。这些缓冲器通过减小信号的输出电阻并通过增大驱动电流来提高充电速度。因此，这些缓冲器减小了信号延迟。VL缓冲器160和VH缓冲器165包括与通道10、20相对应的低压(VL)缓冲器160和高压(VH)缓冲器165。
因此，根据被施加到在块31、32中的栅电极或漏电极的电压来将通道配置单元100划分成两个块31、32。
第一块是低压块31，并且是通过使用低压晶体管来制造的。因此，移位寄存器110、第一锁存器120、125和第二锁存器130、135都包括低压晶体管。
第二块是高压块32，并且是通过使用高压晶体管来制造的。范围从8V至30V的高压被施加到栅电极或漏电极的不止一个端子。具有比低压值更高的值的中压或高压都被认为是高压。使用该方法是因为具有高压的驱动电压是较大尺寸的屏幕输出(诸如LCD、LED、UHD、AMOLED TV)所需的，这归因于这样的屏幕的功率需求。例如，由于显示驱动器IC 50的70％在示例中由高压晶体管构成，因此高压晶体管对于确定整个芯片尺寸来说是非常重要的。
高压块32包括电平位移器140、145、数模转换器150、155、VL缓冲器160和VH缓冲器165、以及输出驱动器170和输出衰减器180、185。本文中，衰减器180、185可以包括第一衰减器或奇数衰减器180和第二衰减器或偶数衰减器185。通过使用高压晶体管来制造电平位移器140、145、数模转换器150、155、VL缓冲器160和VH缓冲器165以及输出驱动器170、175。
图3是用于诸如图2中的本公开的移位寄存器110、第一锁存器120、125和第二锁存器130、135的低压晶体管200的截面图。
如图3的示例中所示，低压晶体管200是N沟道晶体管，并且包括P型阱区(PW)201、隔离区域211、212、N型LDD区域221、222、N型源极区域231和漏极区域232、硅化物区域241、242、源电极251、漏电极252、栅极绝缘体261、间隔物262、N型栅电极263以及硅化物264。低压晶体管200还包括P沟道晶体管。相反沟道的P沟道以与以上说明的N沟道晶体管相反的方式形成导电性。N沟道或P沟道低压晶体管200意味着，低于5V的低压被施加到这样的晶体管的栅极端子和漏极端子。所形成的栅极绝缘体261的厚度非常薄，其中，该厚度小于5nm。PW201被形成为比隔离区域211、212的深度更深。例如，根据对于隔离区域211、212的结构的要求来使用浅沟槽隔离(STI)结构或中间沟槽隔离(MTI)结构。在这样的示例中，STI的深度结构相对浅，并且其深度在0.3um至0.5um之间。与下面将提到的中压隔离区域511、512相比，这样的STI结构被形成得更薄。
图4是根据示例的用于显示驱动器IC结构50中的高压块32的多个高压晶体管的图。
如下更详细地描述多个高压晶体管的每个部件。
首先，例如，电平位移器140可包括扩展漏极金属氧化物半导体(EDMOS)晶体管500。
第二，例如，数模转换器150可包括逻辑中压(逻辑MV、LMV)晶体管600。
第三，例如，单增益放大器(single gain amplifier)160可包括半压晶体管或FV晶体管700。
第四，例如，输出驱动器170可包括导通状态低电阻高压(低Ron HV)晶体管800。
以这种方式，高压块32潜在地包括从EDMOS晶体管500、逻辑中压晶体管600、半压晶体管700和导通状态低电阻高压晶体管800中选择的晶体管中的至少一个。
因此，根据示例的显示驱动器IC 50的结构能够通过使用包括用于每个电路的且适于电压(例如，高压或半压)的晶体管的电路来确保最佳性能。此外，显示驱动器IC 50能够通过减小芯片尺寸来确保由每个晶片制造的更多芯片。
表1示出了用于根据示例的显示驱动器IC 50结构的低压块31和高压块32的各元件的特定构成。
表1
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以下列出的是用于根据示例的显示驱动器IC 50的高压区域的晶体管的结构和效果的说明。这些说明参考图5A至图8的示例。
图5A、图5B和图5C是示出了根据示例的nEDMOS晶体管的截面图和效果的图。
如图5A的示例中所示，N沟道的nEDMOS晶体管500在P型基板101上形成高压P型阱区(HPW)501。另外，在nEDMOS晶体管500中，也形成了第一隔离区域和第二隔离区域。为了形成沟道区域，P逻辑阱区(PW)521形成在HPW区域501内部。还包括被形成为与PW 521接触的N型漂移区域522。由于N型漂移区域522的存在，减小了电阻并且确保了高击穿电压。此外，获得了较高的漏极电流。出于这个目的，需要N型漂移区域522延伸到低压栅极绝缘体551。
在与低压晶体管的P型阱区201相同的步骤期间形成P型逻辑阱区521。因此，不需要新的掩模来形成这两个阱区。在LDMOS器件的示例中，有时使用P型体掩模来形成LDMOS器件。然而，这样的示例没有使用P型体掩模。替代地，使用用于形成低压晶体管的P型阱掩膜。另外，为了形成N型漂移区域，还需要单独的掩模工艺。在这种方法中，PW 521的深度被形成为比N型漂移区域522的深度更深。因此，实现了尺寸更宽的沟道。此外，在这样的示例中，需要隔离区域511、512来将器件彼此分离。同样地，PW 521的深度比N型漂移区域522的深度更深。例如，出于分离器件的目的而形成的第一隔离区域511和第二隔离区域512均形成为中间沟槽隔离(MTI)结构。例如，第一隔离区域511和第二隔离区域512的深度在0.8μm与2μm之间。当低压晶体管211、212的隔离区域被形成为STI结构时，用于中压晶体管结构的MTI结构被形成得更深。然而，当MTI结构用于低压TR的隔离区域时，形成具有相同深度的沟槽结构。
此外，P型高浓度拾取区域531和N型高浓度源极区域532形成在P型逻辑阱区(PW)内部。另外，高浓度漏极区域533形成在N型漂移区域522内部。用于减小电阻的硅化物区域541、542形成在P型高浓度拾取区域531、N型高浓度源极区域532和高浓度漏极区域533上。另外，LV栅极绝缘体551、HV栅极绝缘体552、间隔物553、栅电极554和硅化物555包括在N型高密度源极区域532与高密度漏极区域533之间。低压栅极绝缘体551形成在源极区域532周围，并且高压栅极绝缘体552形成在漏极区域533周围。低压栅极绝缘体551和高压栅极绝缘体552均形成为阶梯状栅极氧化物。例如，这样的绝缘体在不同区域具有不同的厚度。低压栅极绝缘体551的厚度低于5nm。同时，高压栅极绝缘体552的厚度在30nm到70nm之间。此外，N型LDD区域523形成在间隔物553之下，间隔物553形成在源极区域532周围。LDD区域523起到减弱电场的作用。然而，LDD区域未形成在漏极区域533周围的间隔物553之下。替代LDD区域，形成N型漂移区域522。因此，在这样的示例中，电场减弱，并且漏极电流相应地增大。在栅电极与漏电极之间不存在诸如硅的局部氧化(LOCOS)和STI的结构，并且形成厚的栅极绝缘层。因此，位于源电极与漏电极之间的基板的表面并不是平坦的。
N沟道EDMOS晶体管500将在10V至40V之间的高压供给至漏极端子。然而，N沟道EDMOS晶体管500将在0.5V至5V之间的低压供给至栅极端子。接地电压被供给至源极区域。因此，与替代方案相比，通过使用EDMOS晶体管500来减小各种设计特征的尺寸，根据示例的电平移位器140显著地减小了芯片尺寸。
如图5B的示例中所示，电路的尺寸可随着在nEDMOS晶体管500中电流的增大而减小。当在相同的漏极电流的情况下以漏极电压进行操作时，比替选的高压晶体管HV Tr高十倍的漏极电流流入nEDMOS晶体管500。此外，与替选的高压晶体管HV Tr相比，nEDMOS晶体管500的尺寸可从35％减小到70％。
图5C是根据示例的pEDMOS晶体管的截面图。
根据图5C的示例，电平位移器140包括P沟道EDMOS晶体管。在P沟道中，元件的导电性被形成为与对应的N沟道EDMOS晶体管的导电性相反。例如，形成N型高压阱区(HNW)502来替代HPW。此外，N型逻辑阱区(NW)524形成为P型逻辑阱区。P型漂移区域525形成为n型漂移区域。最后。形成P型高浓度源极和漏极区域(P+S/D)534、535来替代N+S/D，在源极/漏极区域中也一样。
图6是用于根据示例的数模转换器(DAC)的逻辑中压晶体管的截面图。
如图6的示例中所示，在N沟道的逻辑中压(LMV)晶体管600中，针对高压的P型阱区(HPW)601以及第一隔离区域611和第二隔离区域612形成在P型基板101上。在该示例中，第一隔离区域611和第二隔离区域612被形成用于在STI结构或MTI结构的器件之间进行分离。由于形成LDD区域622来替代漂移区域，因此能够使用深度相对浅的STI结构。在该示例中，根据被供给到漏电极642的电压，MIT结构的深度在600nm至1000nm之间。当漏极供给电压为大约18V时，选择为大约700nm至1000nm的深度。然而，当漏极供给电压为大约13.5V时，选择为大约600nm至900nm的深度。此外，当漏极供给电压为大约9V时，选择为大约500nm至700nm的深度。当应用STI/MTI这两种结构时，这样的配置被称为双沟槽，并且这样的工艺不超过一种或两种。大多数大型显示驱动器IC(LDDI)技术配置优先使用MTI结构，并且用于家用电器的大多数移动显示驱动器IC(MDDI)技术配置优先使用STI结构，其深度被选择为30nm至40nm。使用这种方法是因为考虑到就LDDI技术而言，双沟槽工艺是困难的并且高压(HV)器件占据大约80％至90％的面积，实际上并不需要形成STI。相反，由于诸如SRAM芯片的低压(LV)器件占据器件尺寸的不止90％，因此在MDDI技术的情况下不需要形成MTI。因此，当诸如SRAM的LV结构和HV结构的面积在芯片中彼此近似时，在这种情况下，使用包括STI结构和MTI结构的双沟槽结构。
此外，一对n型轻掺杂漏极(LDD)区域622、624形成在HPW 601中。N型高浓度掺杂源极区域621和漏极区域623形成在HPW 601中。此外，在图6的示例中，硅化物区域631、632、源电极641和漏电极642形成在高浓度掺杂区域612、623中。此外，在这样的示例中，高压栅电极651、间隔物652、栅电极653和硅化物654形成在源极区域621与漏极区域623之间。在该示例中，源极区域621和漏极区域623被形成为相对于间隔物652对齐。
在图6的示例中，数模转换器150包括LMV晶体管。在数模转换器150中，高压(HV)被供给到栅电极653，并且1/2高压(1/2HV)被供给到漏电极642。
因此，在数模转换器150中，栅电极653被形成为具有预定的高压栅极氧化厚度。此外，高压栅极绝缘体651被形成为具有30nm至70nm的厚度。高压栅极绝缘体651被形成为具有与nEDMOS晶体管500的高压栅极绝缘体552相同的厚度。由于如在替代方案中替代n型漂移区域而将LDD结构622、624用于轻掺杂漏极区域，因此与传统的HV晶体管的尺寸相比，单位LMV晶体管600的尺寸减小了不止40％。由于作为使用该方法的结果，构成数模转换器的晶体管的尺寸减小，因此电路的尺寸也相应地减小。因此，由于LDD区域622、624和漂移区域这两者都具有低掺杂浓度，因而这些元件的作用彼此类似。即，LDD区域622、624和漂移区域起到减弱高浓度掺杂区域621、623的电场的作用。当以这种方式减弱电场时，击穿电压也增大。因此，在低压或逻辑晶体管中使用LDD结构有助于控制热载流子注入过程。因此，如图6的示例中所示，LDD区域622、624被形成为靠近高浓度掺杂源极/漏极区域621、623，而不包围高浓度掺杂区域621、623。因此，LDD区域622、624的深度比漂移区域的深度浅得多。然而，HV晶体管通常包括包围高浓度掺杂源极/漏极区域的漂移区域。这种方法用来确保高击穿电压。因此，难以使用LDD区域来确保高击穿电压。
图7A至7C是示出了根据示例的半压晶体管的结构和效果的图。
如图7A的示例中所示，在半压晶体管或FV晶体管700中，高压p型阱区(HPW)701以及第一隔离区域711和第二隔离区域712形成在P型基板101上。此外，一对低浓度N型漂移区域722、724形成在HPW 701内部。换言之，N型漂移区域包括第一漂移区域722和第二漂移区域724。在包括形成nEDMOS晶体管500的漂移区域522的相同步骤期间形成N型漂移区域722、724。因此，可以在不添加另一掩模的情况下形成N型漂移区域722、724。
在图7A至7C的示例中，N型高浓度掺杂源极区域721和漏极区域723分别形成在第一漂移区域722和第二漂移区域724内部。此外，硅化物区域731、732形成在高浓度掺杂区域721、723上。另外，源电极741和漏电极742分别形成在硅化物区域731、732上。在该示例中，中压栅极绝缘体751、间隔物752、栅电极753以及硅化物754形成在源极区域721与漏极区域723之间。
参照图6的示例，源极区域721和漏极区域723通过将它们于间隔物752中对齐并且且通过离子注入来形成。然而，在根据示例的图7A所示的结构中，当形成源极区域721和漏极区域723时，这些区域在间隔物752中并未对齐，而是以规则的间隔通过离子注入来形成。通过使用该方法来增大击穿电压。例如，根据示例的高压单增益放大器160包括FV晶体管700。
高压单增益放大器160包括将1/2高压(即，半压)供给到栅电极753和漏电极742的晶体管。
因此，高压单增益放大器160包括根据预定比率来减小中压栅极绝缘体751的厚度的半压晶体管700。例如，与高压的厚度相比，该厚度减小了1/2，因此，半压被供给到漏电极742。
与被供给到HV晶体管800的电压相比，半压1/2HV被供给到FV晶体管700的栅电极753。例如，当将20V供给到图8中的HV晶体管800的栅电极853时，等于20V/2的10V被供给到FV晶体管700的栅电极753。因此，FV晶体管700的中压栅极绝缘体751的厚度可以为15nm至35nm而不是30nm至70nm，或者为对应厚度的一半。因此，由于1/2高压(即，半压1/2HV)被供给到漏电极742，因而使用设计要求相应较少的小型晶体管。由于漏极电压减少一半，因此设计结果相应地减少。
图7B是示出了根据示例的设计方法的图。这样的设计方法使用与先前在图7A的示例中描述的结构几乎相同的结构。除了MTI结构之外，仅添加用于为HPW 701供给接地电压的P型高浓度接触区域727。此外，第三N型高浓度掺杂区域725和第三N型漂移区域726分别与漏极区域723和漂移区域724分离地形成。此外，在该示例中，其他第二FV晶体管位于FV晶体管700旁边。
如上所述，间距大小和源极-漏极电流(IDsat)对于用于显示驱动器IC 50的高压晶体管结构来说很重要。例如，如图7B的示例中所示，间距大小是从位于第一隔离区域711旁边的源极区域721的左端到第一隔离区域712的右端的距离。间距大小被描述为g＝Leff+2(Lo+Ld+A+Cont+B)+S。在该等式中，Leff是第一漂移区域722与第二漂移区域724之间的距离。Ld是栅电极753的一侧与漏极区域723之间的距离。S是隔离区域的宽度长。Lo是漂移区域和栅电极的重叠长度。A是从漏极区域的左端到漏电极的左端的距离。Cont是漏电极的长度。B是从漏电极的右端到第二隔离区域的左端的距离。因此，基于上述公式来结合这些距离得出了间距大小的测量结果。
当间距大小较小且源极-漏极电流(IDsat)较高时，用于显示驱动器IC 50的高压晶体管结构确保了每一个晶片的网状管芯的竞争力。特别地，如图7B所示，为了保持IC操作和收缩所需的最小击穿电压，与有效栅极长度(Leff)和栅极到漏极长度(Ld)对应的尺寸很重要。
在本公开中，与高压晶体管相比，FV晶体管700进一步减小Leff和Ld。因此，在长度方向上的间距大小可能减小大约10％至40％。例如，如果HV晶体管的间距大小是10μm，则FV晶体管700的间距大小可能减小到6μm至9μm。由于间距大小减小，FV晶体管700的源极-漏极电流值(IDsat)相应地增大。该效果不仅适用于NMNOS FV晶体管，而起适用于PMOS FV晶体管。
图7C是根据示例的半压晶体管的截面图。图7C与图7A的结构类似。高浓度源极区域721和漏极区域723在间隔物752中对齐，并且通过离子注入来形成。该图的剩余部分与图7A相同。与图7A的示例相比，在图7C的示例中的芯片尺寸可进一步减小，这是因为源极区域721和漏极区域723被形成为在间隔物752中对齐。在该示例中，击穿电压遭受损失。发生这种影响是因为击穿电压随着高浓度源极区域721和漏极区域723从栅极侧壁缩减(recede)而增大。
因此，如图7D的示例中所示，通过设计方法的减少、电流增大以及中压栅极绝缘体751的厚度的减小，潜在地改善了晶体管与AVT值的不匹配特性。此外，也潜在地改善了高压单增益放大器160的偏移特性。
因此，根据示例的高压单增益放大器160通过使用改进的半压晶体管700来提供更小的电路。
图8是根据示例的导通状态低电阻高压晶体管的截面图。
如图8的示例中所示，高压晶体管800包括形成在P型基板101上的P型高压阱区(HPW)801以及第一隔离区域811和第二隔离区域812。第一N型低浓度漂移区域823和第二N型低浓度漂移区域824被如所示的那样形成在HPW 801内部。
此外，包括分别形成在第一低浓度漂移区域823和第二低浓度漂移区域824中的N型高浓度掺杂源极区域821和漏极区域822。还包括形成在源极区域821和漏极区域822上的硅化物区域831、832、源极电极841和漏极电极842。
图8的示例还包括形成在源极区域821与漏极区域822之间的高压栅极绝缘体851、间隔物852、栅电极853和硅化物854。源极区域821和漏极区域822在栅电极853的间隔物852中并不对齐，而是以规则的间隔形成在高压晶体管800中。以这种方式，图8的示例的结构与图7A的示例的结构相似。
然而，由于供给了范围从10V至30V的电压，因此栅极绝缘体的厚度被形成为具有在30nm至70nm之间的厚度。在FV晶体管的情况下，与HV晶体管相比，半压被供给到栅电极。例如，当将20V供给到HV晶体管的栅电极时，向FV晶体管的栅电极供给10V。因此，由于相应较低的电压，FV晶体管的栅极绝缘体的厚度是15nm至35nm，而不是30nm至70nm。
根据示例170的输出驱动器包括高压晶体管800。输出驱动器170的特征在于较快的转换速率(slew rate)。这样较快的转换速率是指放大器可以对输入电平的突然变化做出响应的最大速率。输出驱动器170包括将高压供给到栅电极853和漏电极842的晶体管。
图9是根据示例的用于高压块的多个高压晶体管的截面图。更具体地，图9的示例是在一个基板101中制造的nEDMOS晶体管500、逻辑中压晶体管600、半压晶体管700和高压晶体管800的图。
第一高压阱区501、第二高压阱区601、第三高压阱区701和第四高压阱区801分别形成在P型基板101上。第一高压阱区501、第二高压阱区601、第三高压阱区701和第四高压阱区801都在相同的步骤期间在相同的条件下通过离子注入而同时形成。第二高压阱区601、第三高压阱区701和第四高压阱区801另外用作沟道区域。
而且，多个隔离区域511、512、611、612、711、712、811、812被形成为将每个器件彼此分离。为了减弱电场，形成了多个低浓度N型漂移区域522、722、724、823、823。在形成高压晶体管722、724、823、824的N型漂移区域的同时，形成nEDMOS的低浓度N型漂移区域522。
此外，形成P型逻辑阱区521以形成nEDMOS器件的沟道。在相同步骤期间形成逻辑晶体管的P型阱区201。
另外，在图9的示例中，形成多个栅极绝缘体551、651、751、851。多个栅极绝缘体包括低压栅极绝缘体551、中压栅极绝缘体751和高压栅极绝缘体651、851。栅极绝缘体的厚度按低压栅极绝缘体551、中压栅极绝缘体751和高压栅极绝缘体651、851的顺序增大。该关系与当管理更大电压时对于更大厚度的需求相对应。具有不同厚度的三个栅极绝缘体一起形成在一个基板101上。
因此，该示例通过制造通过使用三重栅极绝缘体工艺而形成高压块32的各种器件来制造与传统的替选产品相比更小的电路。
在该示例中，形成多个栅电极554、653、753、853。多个栅电极包括低压栅电极554、中压栅电极753和高压栅电极653、853。低压/中压/高压栅电极554、653、753、853均在相同步骤期间以相同的厚度形成。在栅电极之间，仅被供给到每个栅电极的电压不同。
另外，制造多个轻掺杂漏极(LDD)区域221、222、622、624以形成低压晶体管200和逻辑中压晶体管600。在形成间隔物之后，高浓度掺杂拾取区域531、多个高浓度掺杂源极区域532、621、721、821和漏极区域533、623、723、822形成在高压阱区(HPW)内部。随后，硅化物形成在基板和栅电极上。
在高压块32中，隔离区域的沟槽深度彼此相同，并且栅电极的厚度也全部相同。然而，可在低压块31和高压块32上形成深度根据低压区域与高压区域的宽度比而不同的沟槽结构。
高压块32可以包括两个或更多个nEDMOS晶体管500、逻辑中压晶体管600、半压晶体管700和高压晶体管800。
总而言之，显示驱动器IC 50是通过将各种半导体器件集成在一个基板上而形成的。例如，显示驱动器IC 50可包括第一晶体管600、第二晶体管700和第三晶体管800。逻辑中压晶体管600、半压晶体管700和高压晶体管800在这样的示例中分别指的是第一晶体管600、第二晶体管700和第三晶体管800。
在图9的示例中，第一晶体管600包括具有第一厚度的第一栅极绝缘体651、高浓度的第一源极区域621、漏极区域623、深度比第一源极掺杂区域621和漏极掺杂区域623更浅的一对LDD区域622、624以及第一栅电极653。
第二晶体管700包括具有比第一晶体管600的第一厚度更浅的第二厚度的第二栅极绝缘体751、高浓度的第二源极区域721和漏极区域723、分别包围第二源极区域721和漏极区域723的一对漂移区域722、724以及第二栅电极753。
第三晶体管800包括具有与第一晶体管600的第一厚度相同的厚度的第三栅极绝缘体851、高浓度的第三源极区域821和漏极区域822、分别包围第三源极区域821和漏极区域822的一对漂移区域823、824以及第三栅电极853。第一栅电极653和第二栅电极753的长度比第三栅电极853的长度更短。
第二晶体管700和第三晶体管800的第二源极区域721和漏极区域723形成在距在第二栅电极753的侧壁上形成的间隔物752的规则距离处。此外，第一栅电极653的厚度、第二栅电极753的厚度和第三栅电极853的厚度彼此相同。形成在第一晶体管600、第二晶体管700和第三晶体管800之间的多个分离结构具有沟槽结构，并且这些沟槽的深度全都相同。
被供给到第二晶体管700的栅极电压和漏极电压为被供给到第三晶体管800的栅极电压和漏极电压的一半。被供给到第一晶体管600的栅极电压与被供给到第三晶体管800的电压相同，并且被供给到第一晶体管600的漏极电压为被供给到第三晶体管的漏极电压的一半。
在图9的示例中，显示驱动器IC 50还包括位于基板上的EDMOS或LDMOS晶体管。EDMOS或LDMOS晶体管包括栅极绝缘体551、552、栅电极554、EDMOS高浓度源极区域和漏极区域532、533、包围EDMOS高浓度源极区域的具有第一导电类型的阱区521以及包围EDMOS高浓度漏极区域的具有第二导电类型的漂移区域522。在图9的示例中，在栅极绝缘体中，浅栅极绝缘体551和厚栅极绝缘体552被形成为具有阶梯形状。漂移区域522具有从漏极区域533延伸到浅栅极绝缘体551的结构。此外，具有第一导电类型(P型)的阱区521的深度比具有第二导电类型(N型)的漂移区域522的深度更深。
显示驱动器IC 50的结构包括电平位移器、数模转换器(DAC)、放大器(AMP)以及输出驱动器。EDMOS晶体管用作电平位移器，第一晶体管600用作数模转换器(DAC)，第二晶体管700用作放大器，并且第三晶体管800用作输出驱动器。
具有根据本公开的晶体管结构的驱动器IC结构还可与发射器件、LED显示驱动器IC结构结合使用，或者用于AMOLED显示所用的驱动电路IC，而不仅仅用于非发射器件。此外，用于操作OLED的DC-DC转换器还可被分别制造用于源极驱动器或栅极驱动器。
因此，通过使用诸如nEDMOS、适用于所施加的电压的晶体管的nEDMOS扩展漏极金属氧化物半导体(EDMOS)，示例减小了电路尺寸。
此外，示例通过保持与高压晶体管的厚度对应的栅极氧化物厚度且通过使用在晶体管的漏极和源极部分中具有结型结构的晶体管来减小电路尺寸。
另外，示例通过使用与传统的替选高压晶体管相比由于在示例中使用了三重栅极氧化工艺而相对较小的半HV晶体管作为部件来减小电路尺寸。
另外，示例通过使用具有改善的导通电阻的高效率高压晶体管来减小电路尺寸。
以这种方式，示例通过制造适用于每个功能电路的晶体管来减小整个芯片尺寸。
尽管本公开包括具体示例，但是在理解本申请的公开内容之后将显而易见的是，可在不背离权利要求及其等同方案的主旨和范围的情况下，可以在这些示例中对形式和细节进行各种改变。本文中所描述的示例仅以描述意义来考虑，而不出于限制的目的。对每个示例中的特征或方面的描述被认为适用于其他示例中的相似特征或方面。如果以不同的顺序执行所描述的技术，以及/或者如果在所描述的系统、构架、器件或电路中的部件以不同方式组合并且/或者用其他部件或其等同物来替代或补充，则可实现适合的结构。因此，本公开的范围并不由具体实施方式限定，而是由权利要求及其等同方案限定，并且落入权利要求及其等同方案的范围内的所有变型均被解释为包括在本公开中。

Claims (20)

1.一种半导体器件，包括：
第一晶体管、第二晶体管和第三晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管形成在半导体基板上，其中，
所述第一晶体管包括：
第一栅极绝缘体，其具有第一厚度；
第一源极区域和第一漏极区域；
一对轻掺杂漏极LDD区域，所述一对轻掺杂漏极区域中的每个轻掺杂漏极区域均比所述第一源极区域和所述第一漏极区域浅；以及
第一栅电极，
所述第二晶体管包括：
第二栅极绝缘体，其具有比第一厚度薄的第二厚度：
第二源极区域和第二漏极区域；
一对漂移区域，其分别包围所述第二源极区域和所述第二漏极区域；以及
第二栅电极，以及
所述第三晶体管包括：
第三栅极绝缘体，其具有第一厚度；
第三源极区域和第三漏极区域；以及
一对漂移区域，其分别包围所述第三源极区域和所述第三漏极区域；以及
第三栅电极，
其中，被施加到所述第一晶体管的漏极电压为被施加到所述第三晶体管的漏极电压的一半。
2.根据权利要求1所述的半导体器件，
其中，所述第一栅电极的长度和所述第二栅电极的长度均比所述第三栅电极的长度短。
3.根据权利要求1所述的半导体器件，还包括：
扩展漏极金属氧化物半导体EDMOS晶体管，其位于所述半导体基板上，其中，
所述EDMOS晶体管包括：
EDMOS栅极绝缘体和EDMOS栅电极；
EDMOS源极区域和EDMOS漏极区域；
第一导电类型的EDMOS阱区，其包围所述EDMOS源极区域；以及
第二导电类型的EDMOS漂移区域，其包围所述EDMOS漏极区域。
4.根据权利要求3所述的半导体器件，其中，
所述EDMOS栅极绝缘体形成具有阶梯形状的薄栅极绝缘体和厚栅极绝缘体，并且
所述EDMOS漂移区域从所述EDMOS漏极区域延伸到所述薄栅极绝缘体。
5.根据权利要求3所述的半导体器件，其中，
所述第一导电类型的EDMOS阱区的深度比所述第二导电类型的EDMOS漂移区域的深度更深。
6.根据权利要求1所述的半导体器件，其中，
所述第二晶体管的所述第二源极区域和所述第二漏极区域形成在距在所述第二栅电极的侧壁上形成的间隔物一定距离处。
7.根据权利要求1所述的半导体器件，其中，
所述第一栅电极和所述第三栅电极的第一厚度与所述第二栅电极的第二厚度彼此相同，形成在所述第一晶体管、所述第二晶体管和所述第三晶体管之间的隔离结构中的每一个均具有沟槽结构，并且所述沟槽结构的深度彼此相同。
8.根据权利要求1所述的半导体器件，其中，
被施加到所述第二晶体管的栅极电压和漏极电压为被施加到所述第三晶体管的栅极电压和漏极电压的一半。
9.根据权利要求1所述的半导体器件，其中，
被施加到所述第一晶体管的栅极电压与被施加到所述第三晶体管的栅极电压相同。
10.根据权利要求1所述的半导体器件，其中，
所述半导体器件包括数模转换器DAC、放大器AMP和输出驱动器，以及所述第一晶体管用于所述数模转换器，所述第二晶体管用于所述放大器，并且所述第三晶体管用于所述输出驱动器。
11.根据权利要求1所述的半导体器件，其中，所述第一源极区域、所述第一漏极区域、所述第二源极区域、所述第二漏极区域、所述第三源极区域和所述第三漏极区域为高浓度区域。
12.一种半导体器件，包括：
数模转换器DAC；
放大器AMP；以及
输出驱动器，
其中，所述数模转换器包括：
第一栅极绝缘体，其具有第一厚度；
第一源极区域和第一漏极区域；
一对轻掺杂漏极LDD区域，所述一对轻掺杂漏极区域中的每个轻掺杂漏极区域均比所述第一源极区域和所述第一漏极区域浅；以及
第一栅电极，
所述放大器包括：
第二栅极绝缘体，其具有第二厚度；
第二源极区域和第二漏极区域；
一对漂移区域，其分别包围所述第二源极区域和所述第二漏极区域；以及
第二栅电极，以及
所述输出驱动器包括：
第三栅极绝缘体，其具有第三厚度；
第三源极区域和第三漏极区域；
一对漂移区域，其分别包围所述第三源极区域和所述第三漏极区域；以及
第三栅电极，
其中，被施加到所述数模转换器DAC的漏极电压为被施加到所述输出驱动器的漏极电压的一半。
13.根据权利要求12所述的半导体器件，其中，
所述第一栅极绝缘体的第一厚度和所述第三栅极绝缘体的第三厚度彼此相同，并且所述第二栅极绝缘体的第二厚度比所述第一栅极绝缘体的第一厚度和所述第三栅极绝缘体的第三厚度更薄。
14.根据权利要求12所述的半导体器件，还包括：
电平位移器，其中
所述电平位移器包括：
电平位移器栅极绝缘体和电平位移器栅电极；
电平位移器源极区域和电平位移器漏极区域；
包围所述电平位移器源极区域的第一导电类型的电平位移器阱区；以及
包围所述电平位移器漏极区域的第二导电类型的电平位移器漂移区域。
15.根据权利要求14所述的半导体器件，其中，
所述电平位移器栅极绝缘体形成具有阶梯形状的薄栅极绝缘体和厚栅极绝缘体；
所述第二导电类型的电平位移器漂移区域从所述电平位移器漏极区域延伸到所述薄栅极绝缘体，并且
所述第一导电类型的电平位移器阱区的深度比所述第二导电类型的电平位移器漂移区域的深度更深。
16.根据权利要求14所述的半导体器件，其中，所述电平位移器为扩展漏极金属氧化物半导体EDMOS晶体管。
17.根据权利要求12所述的半导体器件，其中，
所述半导体器件为源极驱动器IC。
18.根据权利要求17所述的半导体器件，其中，
所述源极驱动器IC包括输出通道，并且所述输出通道包括彼此相对的两个通道。
19.根据权利要求12所述的半导体器件，其中，所述第一源极区域、所述第一漏极区域、所述第二源极区域、所述第二漏极区域、所述第三源极区域和所述第三漏极区域为高浓度区域。
20.根据权利要求12所述的半导体器件，其中，所述第一栅电极的长度和所述第二栅电极的长度均比所述第三栅电极的长度短。
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