CN1716634B - 半导体器件 - Google Patents

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Abstract

在TFT阵列基板中，在区域(R1)形成有包含栅电极(6a)、源区(45)、漏区(46)、GOLD区(41、42)以及沟道区(40)的薄膜晶体管(T1)。在区域(R2)形成有包含栅电极(6a)、源区(45)、漏区(46)、GOLD区(41、42)以及沟道区(40)的薄膜晶体管(T2)。薄膜晶体管(T2)的GOLD区(41、42)的GOLD长(G1、G2)(0.5μm)，被设定得比薄膜晶体管(T1)的GOLD区(41、42)的GOLD长(G3、G4)(1.5μm)要短。由此，获得实现半导体元件的占有面积减少的半导体器件。

Description

半导体器件
技术领域
本发明是关于半导体器件，特别是关于适用于液晶显示设备或有机EL(场致发光)显示设备等的显示设备的半导体器件。
背景技术
显示设备中使用有薄膜晶体管。下面作为这种薄膜晶体管的一个例子，对特开2000-252473号公报中所述的GOLD(栅交叠轻掺杂漏)结构的薄膜晶体管进行说明。GOLD结构的n型薄膜晶体管，具有源区、漏区、沟道区、GOLD区、栅绝缘膜以及栅电极等，并形成于玻璃基板上。
GOLD区，形成在沟道区和漏区之间的区域中，特别是位于栅电极正下方的区域，并与栅电极平面地相重叠。该GOLD区被设定为具有比沟道区的杂质浓度高、比漏区的杂质浓度低的杂质浓度
接着，对GOLD结构的n沟道型薄膜晶体管的动作进行说明。在栅极施加规定的正电压，则在沟道区上形成沟道，源区和漏区之间的电阻变小，变成源区和漏区之间能够流动电流的状态。
通过在漏极上施加比栅极高的电压，在漏极侧的PN结部分产生较大的电场。由该电场而被加速的电子，引起冲击离子化现象，生成电子和空穴对。这种现象反复出现，电子和空穴的对增大、漏极电流增加，而达到雪崩击穿。此时的漏极电压变为源-漏耐压。
另外，在本说明书中，以在栅极施加0V、源-漏间流动的漏极电流为每1μm的栅极宽度流动0.1μA时的漏极电压作为源-漏耐压。
GOLD区被设置用于提高该源-漏耐压，在沟道区和漏区之间的区域被形成为与栅极电极相重合。通常GOLD区的杂质浓度被设定为比漏区的杂质浓度低的浓度。通过这种结构，漏极附近的电场在沟道区和GOLD区的接合部分得到缓和，能够抑制冲击离子化现象，能够改善源-漏耐压。
通过把该GOLD区的沟道长方向的长度设定地更长，能够进一步改善源-漏耐压。
但是，在过去的半导体器件中存在如下的问题。在过去的半导体装置中，对于所有的n沟道型GOLD结构的薄膜晶体管，GOLD区的GOLD长被设定为相同长度。因此，作为GOLD长，有必要与形成有薄膜晶体管的TFT阵列基板中要求最高的源-漏耐压的n沟道型的薄膜晶体管相适应来设定长的GOLD长。即，有必要适应施加电压最高的n沟道型薄膜晶体管来设定GOLD长。
因此，对于施加电压比较低、不需要那么长的GOLD长的n沟道型薄膜晶体管，也设定了长的GOLD长。
如此，由于对本来不需要长的GOLD长的薄膜晶体管，也设定了长的GOLD长，所以存在薄膜晶体管的占有面积增大、由1张玻璃基板制造的TFT阵列基板的数量减少、制造成本上升的问题。
发明内容
本发明是为了解决上述问题而进行的，其目的在于提供一种可以减少半导体器件的占有面积的半导体器件。
关于本发明的半导体器件，包含各自具有半导体层、绝缘膜以及电极、形成于规定的基板上的多个半导体元件。多个半导体元件的每一个，包含第1杂质区域、第2杂质区域、沟道区、第3杂质区域和第4杂质区域。第1杂质区域形成在半导体层上、具有规定的杂质浓度。第2杂质区域，与第1杂质区域间隔距离而形成在半导体层上、具有规定的杂质浓度。沟道区，在位于第1杂质区域和第2杂质区域之间的半导体层的部分上、与第1杂质区域以及第2杂质区域分别间隔距离而形成、成为具有规定的沟道长的沟道。第3杂质区域，在位于第1杂质区域和沟道区之间的半导体层的部分上、与沟道区相接而形成、具有比第1杂质区域低的杂质浓度。第4杂质区域，在位于第2杂质区域和沟道区之间的半导体层的部分上、与沟道区相接而形成、具有比第2杂质区域低的杂质浓度。在多个半导体元件的每一个中，绝缘膜分别与半导体层和电极相接地形成在半导体层和电极之间。电极，具有相对的一个侧部以及另一个侧部，与沟道区、第3杂质区域的部分以及第4杂质区域的部分相对地重叠形成。从包含一个侧部的平面与半导体层相交的部分到沟道区为止的、电极和第3杂质区域相对并重叠的部分，以及从包含另一个侧部的平面与半导体层相交的部分到沟道区为止的、电极和第4杂质区域相对并重叠的部分，在沟道长方向上具有规定的重叠长。并且，多个半导体元件，包含：作为所述规定的重叠长而具有第1重叠长的第1元件，以及作为所述规定的重叠长而具有比所述第1重叠长短的第2重叠长的第2元件。
根据这种结构，通过与半导体器件所要求的特性相应地、采用具有第1重叠长的第1元件和具有第2重叠长的第2元件，使第2元件的占有面积减少，从而能够削减半导体元件的占有面积。
关于本发明的上述以及其他的目的、特征、局面以及优点，从与附图相联系进行理解的关于本发明的以下的详细说明可以清楚地了解。
附图说明
图1是表示关于本发明的实施方式1的液晶显示装置的TFT阵列基板的结构的块状图。
图2是表示在同一实施方式中，TFT阵列基板的剖面图。
图3是表示在同一实施方式中，图2所示的TFT阵列基板的制造方法的一个工序的剖面图。
图4是表示在同一实施方式中，图3所示的工序后进行的工序的剖面图。
图5是表示在同一实施方式中，图4所示的工序后进行的工序的剖面图。
图6是表示在同一实施方式中，图5所示的工序后进行的工序的剖面图。
图7是表示在同一实施方式中，图6所示的工序后进行的工序的剖面图。
图8是表示在同一实施方式中，图7所示的工序后进行的工序的剖面图。
图9是表示在同一实施方式中，图8所示的工序后进行的工序的剖面图。
图10是表示在同一实施方式中，GOLD长与源-漏耐压的关系的图表。
图11是表示在同一实施方式中，关于变形例的液晶显示装置的TFT阵列基板的剖面图.
图12是表示关于本发明的实施方式2的液晶显示装置的TFT阵列基板的剖面图。
图13是表示在同一实施方式中，图12所示的TFT阵列基板的制造方法的一个工序的剖面图。
图14是表示在同一实施方式中，图13所示的工序后进行的工序的剖面图。
图15是表示在同一实施方式中，图14所示的工序后进行的工序的剖面图。
图16是表示关于本发明的实施方式3的液晶显示装置的TFT阵列基板的剖面图。
具体实施方式
实施方式1
对于关于本发明的实施方式1的半导体器件进行说明。图1是表示液晶显示装置的TFT阵列基板的结构的块状图。首先，用于显示图像的像素部21，由像素薄膜晶体管22、液晶(像素电容)23、存储电容24、共同电极(共同线)25、数据线26、地址线27、CS(共周源极)线28以及像素电极29构成。
在该像素部21的周边，设有源驱动器30、栅驱动器31、对置电极驱动电路32、电源电路33、等级电压电路34以及信号控制电路35。该源驱动器30～信号控制电路35的各电路，由在玻璃基板上形成的薄膜晶体管构成。而且，作为用于驱动像素部21的驱动电路，包括源驱动器30、对置电极驱动电路32以及等级电压电路34。
其次，对TFT阵列基板的动作进行简单地说明。首先，从TFT阵列基板的外部(图中未示)对电源电路33供给规定的电源电压。从电源电路33，对于源驱动器30、栅驱动器31、对置电极驱动电路32、等级电压电路34、信号控制电路35分别供给必要的电压。
而且，从TFT阵列基板的外部，向信号控制电路35输入作为映像信号的数据信号、用于取得同步的同步信号、以及时钟信号。信号控制电路35，向源驱动器30供给数据信号、控制信号以及时钟信号的同时，向栅驱动器31供给控制信号和时钟信号。等级电压电路34，向源驱动器30供给被用于源驱动器30的输出电压的产生的10个等级电压。对置电极驱动电路32，向与像素电极29相对置的共同电极25供给共同电压。
在源驱动器30，从信号控制电路35输送的作为像素数据信号的RGB信号的例如各6位的像素数据，在同样是从信号控制电路35输送的时钟信号的定时，被顺序闩锁，取入源驱动器30中。接着，该像素数据通过源驱动器30内的6位的DA变换器变换为模拟信号，并被供给给像素部21的数据线26。
栅驱动器31由移位寄存器和输出电路构成，通过从信号控制电路35输送的时钟信号使寄存器进行移位动作，如果寄存器为H(高)电平，则将输出电路切换至像素薄膜晶体管22的导通电压。另一方面，如果为L(低)电平，则将输出电路切换至截止电压。如此，栅驱动器31，对于像素部21的地址线27(像素薄膜晶体管22的栅极)顺序施加导通/截止电压。
与通过栅驱动器31施加有导通电压的地址线27相连接的像素薄膜晶体管22变为导通的状态。在导通状态期间，与从源驱动器30输送到各个数据线26的各像素数据对应的电压信号(模拟信号)被输送到存储电容24。
在存储电容24，在像素部21全体进行一次显示的1帧的时间(一般地为16.7msec)内，保持与被输送的模拟信号相对应的电压.即，在1帧内，像素电极29的电压保持为与被输送的模拟信号相对应的电压.
根据从该像素电极29和对置电极驱动电路32输送的共同电极25的电压，决定像素电容23、即对液晶施加的电压。而且，根据该电压决定液晶(像素电容23)的排列状态，透过液晶的光强度也被确定。
如此，在向连接到一个地址线27上的所有像素电极29上分别施加与各自对应的模拟信号相对应的电压后，使地址线27成为截止电压，从而使像素薄膜晶体管22成为截止状态。其后，向下面的地址线27(位于下方的地址线)施加导通电压，与前面的地址线27时的动作同样地，向连接到该地址线27上的像素电极29上分别施加与各自对应的模拟信号相对应的电压。如此，通过对所有的地址线27进行上述动作，1帧的像素显示结束。另外，通常Cs线28被接地。
在此，对于各个电路的动作电压进行说明。从TFT阵列基板的外部给与的数据信号、同步信号、时钟信号以及电源的各自的电压为3.3V。当然，数据信号、同步信号、时钟信号在从0V到3.3V的范围内变化。另外，信号控制电路35以及栅驱动器31也以电源电压3.3V进行动作。
一方面，像素部21的像素薄膜晶体管22、源驱动器20、对置电极驱动电路32以及等级电压电路34的各自的电压为5V。这是由于驱动液晶(像素电容23)需要5V的电压。
因此，电源电路33，向信号控制电路35以及栅驱动器31供给3.3V的电压的同时，通过升压电路产生5V电压并供给像素薄膜晶体管22、源驱动器30、对置电极驱动电路32以及等级电压电路34。
下面，对形成在TFT阵列基板上的薄膜晶体管的结构进行说明。如图2所示，在无碱的玻璃基板1上形成膜厚约50nm的氮化硅膜2，在该氮化硅膜2上，形成有膜厚约100nm的氧化硅膜3。在该氧化硅膜3中的位于区域R1的氧化硅膜3的部分上形成岛状的多晶硅膜。
在该多晶硅膜上，形成有具有规定的杂质浓度的源区45、和与该源区45间隔距离并具有规定的杂质浓度的漏区46。在位于源区45和漏区46之间的区域，与源区45和漏区46分别间隔距离，形成具有规定的沟道长的沟道区40。
在位于源区45和沟道区40之间的区域，形成有GOLD区41。而且，在位于漏区46和沟道区40之间的区域，形成有GOLD区42。GOLD区41、42的各自的杂质浓度被设定为比沟道区40的杂质浓度高、而比源区45以及漏区46的杂质浓度低。
一方面，在氧化硅膜3中位于区域R2的氧化硅膜3的部分上，也形成有岛状的多晶硅膜。在该多晶硅膜，也与区域R1相同，分别形成具有规定的杂质浓度的沟道区40、源区45、漏区46以及GOLD区41、42。
如覆盖该岛状的多晶硅膜那样，形成由氧化硅膜构成的膜厚约100nm的栅绝缘膜5。该栅绝缘膜5中，在位于区域R1和区域R2的栅绝缘膜5的部分上分别形成有栅电极6a。如覆盖该栅电极6a那样，形成由氧化硅膜构成的膜厚约500nm的层间绝缘膜7。
在该层间绝缘膜7中位于区域R1的层间绝缘膜7的部分，分别形成露出源区45的表面的接触孔7a和露出漏区46的表面的接触孔7b。如填充接触孔7a、7b那样，在层间绝缘膜7上形成源电极8a和漏电极8b。
在位于区域R2的层间绝缘膜7的部分，也分别形成露出源区45的表面的接触孔7a和露出漏区46的表面的接触孔7b。然后，如填充接触孔7a、7b 那样，在层间绝缘膜7上形成源电极8a和漏电极8b。
如此，在区域R1，由栅电极6a、源区45、漏区46、GOLD区41、42以及沟道区40构成薄膜晶体管T1。另一方面，在区域R2，由栅电极6a、源区45、漏区46、GOLD区41、42以及沟道区40构成薄膜晶体管T2。
在薄膜晶体管T1、T2，各自的栅电极6a，被形成为覆盖沟道区40整体，同时与GOLD区41以及GOLD区42平面地相重叠。
即，在薄膜晶体管T1，一个GOLD区41与源区45的接合部分以及栅电极6a的一个侧部位于大致同一平面H1上，另一个GOLD区42与漏区46的接合部分以及栅电极6a的另一个侧部位于同一平面H2上。
另一方面，在薄膜晶体管T2，一个GOLD区41与源区45的接合部分以及栅电极6a的一个侧部位于大致同一平面H3上，另一个GOLD区42与漏区46的接合部分以及栅电极6a的另一个侧部位于同一平面H4上。
在薄膜晶体管T1、T2，源区45含有浓度5×1020atom/cm3的磷作为杂质，漏区46也含有浓度5×1020atom/cm3的磷作为杂质。GOLD区41、42含有浓度1×1018atom/cm3的磷作为杂质。另外，沟道区40不含有电活性的杂质。
而且，沟道区40的长度，即有效栅极长度为3μm。并且，薄膜晶体管T1的GOLD区41、42的沟道长方向的长度(GOLD长)G1、G2都为1.5μm。另一方面，薄膜晶体管T2的GOLD区41、42的GOLD长G3、G4都为0.5μm。
接着，对上述的液晶显示装置的TFT阵列基板的制造方法进行说明。如图3所示，首先，作为基板，在优宁古公司制造的1737玻璃基板1的主表面上，利用例如等离子CVD(化学气相淀积)法形成膜厚约50nm的氮化硅膜2。在该氮化硅膜2上，形成有膜厚约100nm的氧化硅膜3。接着，在该氧化硅膜3上形成膜厚约50nm的非晶硅膜。
另外，氮化硅膜2是为了阻止玻璃基板1中包含的杂质向上方扩散而形成的。作为阻止该杂质扩散的膜，除了氮化硅膜之外，也可以使用SiON、SiC、AlN、Al2O3等材料。而且，作为非晶硅膜的衬底膜，采用了氮化硅膜2和氧化硅膜3的2层结构，但并不限于2层结构，可以省略这些膜，或者叠层更多的膜。
接着，通过将非晶硅膜在规定的真空中进行热处理，除去非晶硅膜中存在的不必要的氢。接着，通过向非晶硅膜照射例如由XeCl激光器发射的激光，如图3所示，非晶硅膜被多晶化形成多晶硅膜4。多晶硅膜4的粒子直径为约0.5μm左右。
接着，在位于多晶硅膜4的区域R1的部分上，形成抗蚀图形61a，在位于区域R2的部分上，形成抗蚀图形61b。接着，通过以该抗蚀图形61a、61b为掩模、对多晶硅膜4进行各向异性刻蚀，如图4所示，在区域R1、R2分别形成岛状的多晶硅膜4a、4b。之后，进行灰化和药液处理，除去抗蚀图形61a、61b。
接着，如覆盖多晶硅膜4a、4b那样，形成由氧化硅膜构成的栅绝缘膜5。然后，为了控制薄膜晶体管的阈值，以例如剂量1×1012atom/cm2、加速能量60KeV向多晶硅膜注入硼，如图5所示，分别形成岛状的杂质区域4aa。
接着，如图6所示，通过进行规定的照相制版处理，在区域R1形成用于形成薄膜晶体管T1的抗蚀图形62a，同时在区域R2形成用于形成薄膜晶体管T2的抗蚀图形62b.然后，以抗蚀图形62a、62b为掩模，以例如剂量7×1012atom/cm2、加速能量80KeV向杂质区域4aa注入磷，在区域R1、R2分别形成杂质区域4ab、4ac。该注入量成为GOLD区的注入量(1×1018atom/cm3)。之后，通过进行灰化和药液处理，除去抗蚀图形62a、62b。
接着，如图7所示，利用溅射法在栅绝缘膜5的整个面上形成膜厚约300nm的铬膜6。接着，通过进行规定的照相制版处理，在区域R1、R2中分别形成用于对栅电极构图的抗蚀图形63a、63b。此时，抗蚀图形63a的栅极长方向的长度S1，设定得比抗蚀图形63b的栅极长方向的长度S2长。
接着，通过以该抗蚀图形63a、63b为掩模、对铬膜6进行干蚀刻，如图8所示，在区域R1、R2分别形成栅电极6a。此时，区域R1的栅电极6a的宽(栅极长方向的长度)为L1，区域R2的栅电极6a的宽(栅极长方向的长度)为L2。之后，通过进行灰化和药液处理，除去抗蚀图形63a、63b。
另外，此时，如利用湿蚀刻形成栅电极时，优选形成预先包含了由于湿蚀刻而使抗蚀图形的尺寸变短的部分的尺寸的抗蚀图形。
接着，以栅电极6a为掩模，通过以例如剂量3×1015atom/cm2、加速能量80KeV注入磷，在位于区域R1的杂质区域4ab、4ac，分别形成成为薄膜晶体管T1的源区的杂质区域4ad以及成为漏区的杂质区域4ae。杂质区域4ad、4ae的杂质浓度为5×1020atom/cm3。
另一方面，在位于区域R2的杂质区域4ab、4ac，分别形成成为薄膜晶体管T2的源区的杂质区域4ad以及成为漏区的杂质区域4ae。
接着，如图9所示，如覆盖栅电极6a那样，利用例如等离子CVD法形成由氧化硅膜构成的膜厚约500nm的层间绝缘膜7。接着，通过在该层间绝缘膜7上进行规定的照相制版处理，形成用于形成接触孔的抗蚀图形(图中未示)。通过以该抗蚀图形为掩模、对层间绝缘膜7以及栅绝缘膜5进行各向异性蚀刻，在区域R1、R2分别形成露出杂质区域4ad的表面的接触孔7a和露出杂质区域4ae的表面的接触孔7b。
接着，如填充接触孔7a、7b那样，在层间绝缘膜7上形成铬膜和铝膜的叠层膜(图中未示)。通过在该叠层膜上进行规定的照相制版处理，形成用于形成电极的抗蚀图形(图中未示)。接着，通过以该抗蚀图形为掩模进行湿蚀刻，形成源电极8a和漏电极8b。
经过如上的工序，形成图2所示的具有薄膜晶体管T1、T2的TFT阵列基板的主要部分。在薄膜晶体管T1、T2中，杂质区域4ad成为源区45，杂质区域4ae成为漏区46，杂质区域4ab、4ac成为GOLD区41、42，杂质区域4aa成为沟道区40。
在上述的TFT阵列基板，由于在1张玻璃基板1上形成GOLD长不同的薄膜晶体管，能够相应于电路所要求的特性，适用具有最佳GOLD长的薄膜晶体管。然后，通过形成GOLD长不同的薄膜晶体管，能够减少薄膜晶体管的占有面积。下面，对这一点进行详细说明。
液晶显示装置中所用的TFT阵列基板中，为了确保用于保证一定的对比度、驱动液晶的规定的电压，不能降低所有电路的驱动电压。
对此，如果减薄液晶的膜厚，能够降低驱动电压。但是，如果液晶的厚度变薄，就不能够充分地遮挡背灯的光。因此，就不能鲜明地显示黑色而对比度低下。所以，在液晶显示装置中，用于驱动液晶的电压不能设定得低于5V。
为了确保驱动液晶的电压为5V，像素部21的像素薄膜晶体管22、用于向该像素部薄膜晶体管22供给电源电压的电源电路33、对置电极驱动电路32、等级电压电路34、向像素部薄膜晶体管22输送像素数据的源驱动器30中所使用的薄膜晶体管的驱动电压分别为5V.其他电路的薄膜晶体管的驱动电压为3.3V.
由于作为驱动电压使用2个不同的电压，优选薄膜晶体管的源-漏耐压也具有与驱动电压相对应的耐压。
在此，薄膜晶体管的GOLD长和源-漏耐压的关系如图10所示。如图10所示，随着GOLD长变长，源-漏耐压增大；GOLD长超过2μm，则源-漏耐压几乎不再上升，有饱和的倾向。可知GOLD长为0.5μm时薄膜晶体管的源-漏耐压约为13V，GOLD长为1.5μm时薄膜晶体管的源-漏耐压约为18V。
关于本实施方式的液晶显示装置的TFT基板，作为信号控制电路35等在电压3.3V下使用的电路的薄膜晶体管，适用GOLD长为0.5μm的薄膜晶体管。另一方面，作为用于驱动液晶的电路等的在电压5V下使用的电路的薄膜晶体管，适用GOLD长为1.5μm的薄膜晶体管。另外，从可靠性的角度来看，优选源-漏耐压设定为使用电压的3倍以上。
如此，在上述TFT基板，电压高的电路中，作为薄膜晶体管，适用GOLD长相对较长的薄膜晶体管，而电压低的电路中，作为薄膜晶体管，适用GOLD长相对较短的薄膜晶体管。
在液晶显示装置中所使用的薄膜晶体管中，如上所述，为了不使驱动电压降低，与通常使用于LSI(大规模集成电路)的晶体管相比，有必要设定较长的GOLD长，例如1.5μm左右的GOLD长。通常的LSI中所用的薄膜晶体管的GOLD长为0.1μm左右。
随着薄膜晶体管的GOLD长的不同，薄膜晶体管的占有面积有较大的变动。例如，一个GOLD长0.5μm、栅极宽10μm、有效栅极长3μm的薄膜晶体管的占有面积，除去源电极以及漏电极，约为160μm2。与此相对，一个GOLD长1.5μm的薄膜晶体管的占有面积，约为180μm2。
由此，如果TFT阵列基板上的所有的薄膜晶体管的GOLD长都设定为1.5μm，TFT阵列基板上薄膜晶体管的占有面积就会非常大。
在上述的液晶显示装置的TFT阵列基板上，通过适用GOLD长0.5μm的薄膜晶体管和GOLD长1.5μm的薄膜晶体管，对于每个GOLD长0.5μm的薄膜晶体管，比1个GOLD长1.5μm的薄膜晶体管的占有面积约能够减少20μm2。这相当于1个GOLD长1.5μm的薄膜晶体管的占有面积的约11％。
这样，在TFT阵列基板上形成的全部薄膜晶体管中，如果GOLD长0.5μm的薄膜晶体管的数量为约10000，则能够减少约0.2mm2(20μm2×10000)左右的薄膜晶体管的占有面积。
另外，在上述的液晶显示装置的TFT阵列基板，通过对于电压低的电路适用GOLD长较短的薄膜晶体管，如下所述，还能够得到减少薄膜晶体管的寄生电容、加快动作速度的效果。
GOLD长0.5μm的薄膜晶体管的占有面积与GOLD长1.5μm的薄膜晶体管的占有面积的差20μm2，是GOLD区的面积。如图2所示，其GOLD区41、42形成在多晶硅膜上，GOLD区41、42与栅电极6a隔着薄的栅绝缘膜5而相对置。因此，GOLD区的面积越大，GOLD区和栅电极之间的寄生电容越大。所以，通过削减GOLD区的面积，能够减少GOLD区和栅电极之间的寄生电容、提高电路的动作速度。
另外，在上述的液晶显示装置，作为薄膜晶体管T1的GOLD区41、42的杂质浓度是以1×1018atom/cm3为例进行说明的，GOLD区41、42的杂质浓度并不限于此。如果比沟道区40的杂质浓度高、比源区45以及漏区46的杂质浓度低，则能够提高源-漏耐压。
而且，为了充分确保源-漏耐压，优选GOLD区41、42的杂质浓度为大于等于1×1017atom/cm3、小于等于1×1019atom/cm3。
另外，在上述液晶显示装置，作为使用的电压是以3.3V和5V的2个系统的情况为例进行说明的，但作为液晶显示装置，也可以认为是具有利用比3.3V还低的电压进行动作的电路的情况。在这种液晶显示装置的TFT阵列基板上，还可以形成不具备GOLD区的薄膜晶体管。
即，如图11所示，在区域R1及R2上形成各自具有GOLD区的薄膜晶体管T1、T2，同时在区域R3上形成不具有GOLD区的薄膜晶体管T3。利用比3.3V还低的电压进行动作的电路，适用薄膜晶体管T3。薄膜晶体管T3，由栅电极6a、源区45、漏区46以及沟道区40构成。
在该液晶显示装置，与对于利用比3.3V还低的电压进行动作的电路适用具有GOLD区的薄膜晶体管的情况相比，通过对于这种电路适用不具有GOLD区的薄膜晶体管T3，能够进一步减少薄膜晶体管的占有面积。另外，作为薄膜晶体管，在此是以n沟道型薄膜晶体管为例的，但也可以适用于p沟道型的薄膜晶体管。
实施方式2
在此，以具有除了GOLD区还包含LDD区域的薄膜晶体管的液晶显示装置的TFT阵列基板为例说明。
如图12所示，在位于区域R1的多晶硅膜上，形成有具有规定的杂质浓度的源区45、和与该源区45间隔距离并具有规定的杂质浓度的漏区46。在位于源区45和漏区46之间的区域，与源区45和漏区46分别间隔距离，形成具有规定的沟道长的沟道区40。
在位于源区45和沟道区40之间的区域，在源区45一侧形成LDD区域43，在沟道区40一侧形成GOLD区41。而且，在位于漏区46和沟道区40之间的区域，在漏区46一侧形成LDD区域44，在沟道区40一侧形成GOLD区42。
在区域R1，由这些沟道区40、源区45、漏区46、GOLD区41、42以及LDD区域43、44，栅电极6a构成薄膜晶体管T4。
一方面，在位于区域R2的多晶硅膜，也与区域R1相同，分别形成具有规定的杂质浓度的沟道区40、源区45、漏区46、GOLD区41、42以及LDD区域43、44。在区域R2，由这些沟道区40、源区45、漏区46、GOLD区41、42以及LDD区域43、44，栅电极6a构成薄膜晶体管T5。
另外，对于除此以外的结构，与图2所示的结构相同，所以在此对相同部件标以相同符号，并省略其说明。
在薄膜晶体管T4、T5，各自的栅电极6a，被形成为覆盖沟道区40整体，同时与GOLD区41以及GOLD区42平面地相重叠。
即，在薄膜晶体管T4，一个GOLD区41与LDD区域43的接合部分以及栅电极6a的一个侧部位于大致同一平面H5上，另一个GOLD区42与LDD区域44的接合部分以及栅电极6a的另一个侧部位于同一平面H6上。
另一方面，在薄膜晶体管T5，一个GOLD区41与LDD区域43的接合部分以及栅电极6a的一个侧部位于大致同一平面H7上，另一个GOLD区42与LDD区域44的接合部分以及栅电极6a的另一个侧部位于同一平面H8上。
在薄膜晶体管T4、T5，源区45含有浓度5×1020atom/cm3的磷作为杂质，漏区46也含有浓度5×1020atom/cm3的磷作为杂质。GOLD区41、42含有浓度1×1018atom/cm3的磷作为杂质。LDD区域43、44含有浓度5×1018atom/cm3的磷作为杂质。沟道区40不含有电活性的杂质。
薄膜晶体管T4的GOLD区41、42的GOLD长G1、G2都为2.0μm。另一方面，薄膜晶体管T5的GOLD区41、42的GOLD长G3、G4都为0.5μm。而且，薄膜晶体管T4的LDD区域43、44的沟道长方向的长度(LDD长)L1、L2，薄膜晶体管T5的LDD区域43、44的LDD长L3、L4都为0.5μm。
接着，对上述的液晶显示装置的TFT阵列基板的制造方法进行说明。首先，经过实施方式1所说明的如图1～图5所示的工序后，与如图6所示的工序相同，如图13所示，通过进行规定的照相制版处理，在区域R1形成用于形成薄膜晶体管T4的抗蚀图形62a，同时在区域R2形成用于形成薄膜晶体管T5的抗蚀图形62b。
以该抗蚀图形62a、62b为掩模，以例如剂量7×1012atom/cm2、加速能量80KeV向杂质区域4aa注入磷，在区域R1、R2分别形成杂质区域4ab、4ac。该注入量成为GOLD区的注入量(1×1018atom/cm3)。之后，通过进行灰化和药液处理，除去抗蚀图形62a、62b。
接着，经过与如图7所示的工序相同的工序，在区域R1、R2上分别形成用于图案形成栅电极的抗蚀图形63a、63b(参照图14)。通过以该抗蚀图形63a、63b为掩模、对铬膜进行湿蚀刻，如图14所示，在区域R1、R2分别形成栅电极6a。另外，在进行湿蚀刻之际，在露出的铬膜的侧面也进行了侧蚀刻，但其被蚀刻的量可以由实施过蚀刻的时间进行控制。
接着，以抗蚀图形63a、63b为掩模，通过以例如剂量8×1014atom/cm2、加速能量80KeV向杂质区域4ab、4ac注入磷，形成成为源区以及漏区的杂质区域4ad、4ae。杂质区域4ad、4ae的杂质浓度为5×1020atom/cm3。之后，通过进行灰化和药液处理，除去抗蚀图形63a、63b。
接着，如图15所示，以栅电极6a为掩模，通过以例如剂量3×1013atom/cm2、加速能量80KeV注入磷，在剩余的杂质区域4ab、4ac，分别形成成为LDD区域的杂质区域4af、4ag。成为LDD区域的杂质区域4af、4ag的杂质浓度(5×1018atom/cm3)，由该磷的注入量和用于形成GOLD区的磷的注入量而决定。
如此，形成成为LDD区域的杂质区域4af、4ag，所以成为LDD的杂质区域4af、4ag的杂质浓度比成为GOLD区的杂质区域4ab、4ac的杂质浓度还高。
之后，经过与如图9所示的工序相同的工序，形成具有如图12所示的薄膜晶体管T4、T5的TFT阵列基板的主要部分。
在上述的TFT阵列基板，由于在1张玻璃基板1上形成GOLD长不同的薄膜晶体管T4、T5，能够相应于电路所要求的特性，适用具有最合适的薄膜晶体管T4、T5，而且由于薄膜晶体管T4、T5具有LDD区域，能够进一步提高薄膜晶体管T4、T5的源-漏耐压。
通过进一步提高薄膜晶体管T4、T5的源-漏耐压，能够对应更高的电压(电路电压).即，能够将该TFT阵列基板适用于用于动画显示等加快动作速度的TFT阵列基板、或者用于增大析像度的大画面等TFT阵列基板.
特别是，析像度增加时，源驱动器30的动作频率(数据线26的频率)变高。例如，析像度VGA(视频图形阵列)的像素数为640×480、其驱动所需的数据线的动作频率为25MHz，而析像度XGA(扩展视频图形阵列)的像素数为1024×768、其驱动所需的数据线的动作频率高达65MHz。如此，若要使大画面的TFT基板动作，必须升高电源电压加快动作速度。
在关于本实施方式的液晶显示装置TFT阵列基板中，为了实现高速动作，源驱动器30(参照图1)的驱动电压被升压至7V。作为用于其源驱动器30的电路等在电压7V下使用的电路的薄膜晶体管，适用GOLD长为2.0μm的薄膜晶体管。另一方面，作为信号控制电路35等在电压3.3V下使用的电路的薄膜晶体管，适用GOLD长为0.5μm的薄膜晶体管。
在上述液晶显示装置的TFT阵列基板，由于薄膜晶体管除了GOLD区外还形成有LDD区域，所以能够进一步提高源-漏耐压。
而且，电压高的电路中，适用GOLD长相对较长的薄膜晶体管，而电压低的电路中，适用GOLD长相对较短的薄膜晶体管，所以如前所述，能够减少薄膜晶体管的占有面积。
实施方式3
在此，作为液晶显示装置TFT阵列基板的多种形式的一例，对于具有实施方式1中所说明的薄膜晶体管T1、T2和实施方式2中所说明的薄膜晶体管T4、T5的TFT阵列基板进行说明。
如图16所示，在TFT阵列基板，在区域R1以及区域R2分别形成具有GOLD区和LDD区域两者的薄膜晶体管T4、T5。另一方面，在区域R3以及区域R4，分别形成不具有LDD区域而只具有GOLD区的薄膜晶体管T1、T2。基本结构与图2及图12分别所示的结构相同，所以对相同部件标以相同符号，并省略其说明。
在薄膜晶体管T1，GOLD区41、42的GOLD长G1、G2都是1.5μm。在薄膜晶体管T2，GOLD区41、42的GOLD长G3、G4都是0.5μm。
在薄膜晶体管T4，GOLD区41、42的GOLD长G1、G2都为2.0μm，LDD区域43、44的沟道长方向的长度(LDD长)L1、L2都为0.5μm。在薄膜晶体管T5，GOLD区41、42的GOLD长G3、G4都为0.5μm，LDD区域43、44的LDD长L3、L4都为0.5μm。
因此，在TFT阵列基板，在玻璃基板1上形成有源-漏耐压各不相同的4种薄膜晶体管T1、T2、T4、T5，作为液晶显示装置，可以使用互相不同的4个系统的电压。
作为液晶显示装置，要加快液晶的应答速度，把液晶(像素电容23)的驱动电压从5V升压到例如6V时，作为电压，使用7V、6V、5V、3.3V的4种电压。
在关于本实施方式的液晶显示装置的TFT阵列基板，作为源驱动器30的电路等在电压7V下使用的电路的薄膜晶体管，适用薄膜晶体管T4。作为等级电压电路34以及对置电极驱动电路32等在电压6V下使用的电路的薄膜晶体管，适用薄膜晶体管T5。
作为栅驱动器31以及电源电路33等在电压5V下使用的电路的薄膜晶体管，适用薄膜晶体管T1。作为信号控制电路35等在电压3.3V下使用的电路的薄膜晶体管，适用薄膜晶体管T2。
在上述液晶显示装置TFT阵列基板上，与TFT阵列基板的所有的薄膜晶体管的GOLD长都设定成对应最高电压的GOLD长的情况相比，通过适用具有与电压相应的GOLD长的薄膜晶体管，能够减少薄膜晶体管的占有面积.
另外，由于具有除了GOLD区还形成有LDD区域的薄膜晶体管T4、T5，所以能够提高源-漏耐压、应对更高的电压，能够实现加快液晶显示装置的动作速度。
在同一基板上形成不具有LDD区域而只具有GOLD区的薄膜晶体管T1、T2、和具有GOLD区和LDD区域两者的薄膜晶体管T4、T5时，首先，在图13所示的工序，形成分别形成在区域R1、R2、R3、R4上的薄膜晶体管T1、T2、T4、T5的GOLD区。接着，在图14所示的工序，以抗蚀图形覆盖区域R3、R4，使得不形成薄膜晶体管T1、T2的栅电极。其后，使用别的掩膜(抗蚀图形)形成区域R3、R4的薄膜晶体管T1、T2即可。具体的制造方法，可以使用实施方式1、2中说明的方法。
另外，在上述各实施方式中的液晶显示装置的TFT阵列基板，作为具有GOLD区的薄膜晶体管而举例的是n沟道型的薄膜晶体管，其基于如下理由。n型晶体管的载流子是电子，p型晶体管的载流子是空穴。在半导体中，在载流子的有效质量上电子比空穴轻，n沟道型薄膜晶体管容易引起雪崩击穿，所以源-漏耐压变低。因此，优选n沟道型薄膜晶体管中具有GOLD区。
而且，电子的有效质量小、并且电子的对氧化硅膜的势垒高度(硅的导带与氧化硅膜的导带的能量差＝3.1eV)比空穴的对氧化硅膜的势垒高度(硅的价电子带与氧化硅膜的价电子带的能量差＝3.8eV)小，所以电子被注入栅绝缘膜(氧化硅膜)，栅绝缘膜容易受到破坏，与p沟道型的薄膜晶体管相比，n沟道型的薄膜晶体管的作为元件的特性容易劣化、可靠性容易受损。因此，从确保可靠性的角度，优选n沟道型的薄膜晶体管具有GOLD区。
另外，作为具有GOLD区的薄膜晶体管，并不限于n沟道型的薄膜晶体管，也可以是p沟道型的薄膜晶体管。
另外，在上述液晶显示装置的TFT阵列基板，作为具有GOLD区的薄膜晶体管的GOLD长，以3种(0.5μm、1.5μm、2.0μm)情况为例进行了说明，但作为GOLD长并不限于此，可以适用与所使用的电压相应的GOLD长。作为这种GOLD长，优选大于等于0.1μm、小于等于2.0μm。
在此，以2.0μm为上限值，是因为即便GOLD长超过2μm，源-漏耐压也几乎不再提高，而薄膜晶体管的占有面积增大。另一方面，以0.1μm为下限值，其理由如下。
在适用薄膜晶体管的图像显示装置，存在为了提高设计的自由度而使薄膜晶体管处理所有的信号的情况。由于如果所有的信号在TFT阵列基板进行，则TFT阵列基板中组合的电路会增大，所以为了把基板面积的增大抑制到最小限度，有必要实现薄膜晶体管的细微化。此时，如果以例如电源电压1.8V或者1.3V左右的较低电压使该细微化了的薄膜晶体管进行动作，则GOLD长如大于等于0.1μm就能够充分确保源-漏耐压。即，只要GOLD大于等于0.1μm，就既能够实现薄膜晶体管的细微化，又能够确保源-漏耐压。
另外，在上述的各实施方式中，作为薄膜晶体管，是以在形成有源区以及漏区等的多晶硅膜上、夹着栅绝缘膜而形成栅电极、即所谓的平板结构的薄膜晶体管为例进行说明的。
作为关于本发明的液晶显示装置的薄膜晶体管，不限于这种平板结构的薄膜晶体管，也可以采用在栅电极上夹着栅绝缘膜形成成为源区以及漏区等的半导体层、即所谓的逆交错结构的薄膜晶体管.
在这种情况，具有GOLD区和LDD区域的薄膜晶体管中，一个GOLD区和LDD区域的接合部分、及电极的一个侧部位于大致相同的平面上，另一个GOLD区和LDD区域的接合部分、及电极的另一个侧部位于同一平面上。
并且，不具有LDD区域只具有GOLD的薄膜晶体管中，一个GOLD区和源区的接合部分、及电极的一个侧部位于大致相同的平面上，另一个GOLD区和漏区的接合部分、及电极的另一个侧部位于同一平面上。
另外，在上述各实施方式，作为基板以无碱的玻璃基板为例进行了说明，但作为基板只要是透光的材料即可，也可以适用例如石英基板等。
虽然对本发明进行了详细地说明，但这些仅是为了例示，并不成为限定，应明确地理解发明的宗旨和范围仅由附件的权利要求书限定。

Claims (9)

1.一种半导体器件的制造方法，该半导体器件包含各自具有多晶硅膜、栅绝缘膜以及栅电极且形成于规定的基板上的多个薄膜晶体管元件，
形成多个薄膜晶体管元件的每一个的工序包括：
在由透光材料构成的规定的基板上形成非晶硅膜，并通过对所述非晶硅膜照射激光来形成多晶硅膜的工序；
以覆盖所述多晶硅膜的方式，在所述基板上形成栅绝缘膜的工序；
在所述栅绝缘膜上形成第1抗蚀图形的工序；
以所述第1抗蚀图形为掩模，利用电压将第1磷加速并注入所述多晶硅膜的工序；
利用溅射法，在所述栅绝缘膜上形成栅电极的工序；以及
以所述栅电极为掩模，利用电压将第2磷加速并注入所述多晶硅膜的工序；
利用所述注入第1磷的工序，在位于所述第1抗蚀图形的正下方的所述多晶硅膜的部分形成沟道区；利用所述注入第2磷的工序，在从位于所述栅电极的一个侧面的正下方的所述多晶硅膜的部分到所述多晶硅膜的一个端部形成作为源区的第1杂质区域，在从位于所述栅电极的另一个侧面的正下方的所述多晶硅膜的部分到所述多晶硅膜的另一个端部形成作为漏区的第2杂质区域，在从位于所述第1抗蚀图形的一个侧面的正下方的所述多晶硅膜的部分到位于所述栅电极的一个侧面的正下方的所述多晶硅膜的部分形成作为GOLD区的第3杂质区域，并且在从位于所述第1抗蚀图形的另一个侧面的正下方的所述多晶硅膜的部分到位于所述栅电极的另一个侧面的正下方的所述多晶硅膜的部分形成作为GOLD区的第4杂质区域，所述第1杂质区域与所述第3杂质区域的接合部分、所述第3杂质区域与所述沟道区的接合部分、所述沟道区与所述第4杂质区域的接合部分、所述第4杂质区域与所述第2杂质区域的接合部分位于所述多晶硅膜的厚度方向；
若以所述栅电极和所述第3杂质区域对置且重叠的部分以及所述栅电极和所述第4杂质区域对置且重叠的部分的沟道长方向的长度为重叠长，则
形成多个所述薄膜晶体管元件的工序包括：
形成具有第1重叠长的第1薄膜晶体管元件的工序；以及
形成具有比所述第1重叠长短的第2重叠长的第2薄膜晶体管元件的工序。
2.根据权利要求1所述的半导体器件的制造方法，其中
形成多个所述薄膜晶体管元件的工序包括：
在所述栅绝缘膜上形成第2抗蚀图形的工序；
以所述第2抗蚀图形为掩模，利用电压将第3磷加速并注入所述多晶硅膜的工序；
利用溅射法，在所述栅绝缘膜上形成另一栅电极的工序；
在所述另一栅电极上形成第3抗蚀图形的工序；
以所述第3抗蚀图形为掩模，利用电压将第4磷加速并注入所述多晶硅膜的工序；以及
以所述另一栅电极为掩模，利用电压将第5磷加速并注入所述多晶硅膜的工序；
利用所述注入第3磷的工序，在位于所述第2抗蚀图形的正下方的所述多晶硅膜的部分形成沟道区；
利用所述注入第4磷的工序和所述注入第5磷的工序，在从位于所述第3抗蚀图形的一个侧面的正下方的所述多晶硅膜的部分到所述多晶硅膜的一个端部形成作为源区的第5杂质区域，在从位于所述第3抗蚀图形的另一个侧面的正下方的所述多晶硅膜的部分到所述多晶硅膜的另一个端部形成作为漏区的第6杂质区域；在从位于所述另一栅电极的一个侧面的正下方的所述多晶硅膜的部分到位于所述第3抗蚀图形的一个侧面的正下方的所述多晶硅膜的部分形成作为LDD区的第7杂质区域，在从位于所述另一栅电极的另一个侧面的正下方的所述多晶硅膜的部分到位于所述第3抗蚀图形的另一个侧面的正下方的所述多晶硅膜的部分形成作为LDD区的第8杂质区域；在从位于所述第2抗蚀图形的一个侧面的正下方的所述多晶硅膜的部分到位于所述另一栅电极的一个侧面的正下方的所述多晶硅膜的部分形成作为GOLD区的第9杂质区域，并且在从位于所述第2抗蚀图形的另一个侧面的正下方的所述多晶硅膜的部分到位于所述另一栅电极的另一个侧面的正下方的所述多晶硅膜的部分形成作为GOLD区的第10杂质区域；所述第5杂质区域与所述第7杂质区域的接合部、所述第7杂质区域与所述第9杂质区域的接合部、所述第9杂质区域与所述沟道区的接合部、所述沟道区与所述第10杂质区域的接合部、所述第10杂质区域与所述第8杂质区域的接合部、以及所述第8杂质区域与所述第6杂质区域的接合部位于所述多晶硅膜的厚度方向；
若以所述另一栅电极和所述第9杂质区域对置且重叠的部分以及所述另一栅电极和所述第10杂质区域对置且重叠的部分的沟道长方向的长度为重叠长，则
形成多个所述薄膜晶体管元件的工序包括：
形成具有第3重叠长的第3薄膜晶体管元件的工序；以及
形成具有比所述第3重叠长短的第4重叠长的第4薄膜晶体管元件的工序。
3.根据权利要求2所述的半导体器件的制造方法，其中，
在所述形成第1薄膜晶体管元件的工序、所述形成第2薄膜晶体管元件的工序、所述形成第3薄膜晶体管元件的工序、以及所述形成第4薄膜晶体管元件的工序中，所述第1薄膜晶体管元件～所述第4薄膜晶体管元件形成在作为所述规定的基板的同一基板上。
4.根据权利要求2所述的半导体器件的制造方法，其中，
构成用于显示图像的像素部和驱动所述像素部的驱动电路部的元件，通过所述形成第1薄膜晶体管元件的工序以及所述形成第3薄膜晶体管元件的工序中的至少某一个工序形成。
5.根据权利要求2所述的半导体器件的制造方法，其中，
在所述形成第1薄膜晶体管元件的工序、所述形成第2薄膜晶体管元件的工序、所述形成第3薄膜晶体管元件的工序以及所述形成第4薄膜晶体管元件的工序中，形成n沟道型的薄膜晶体管元件作为所述第1薄膜晶体管元件～所述第4薄膜晶体管元件。
6.根据权利要求2所述的半导体器件的制造方法，其中，
在所述形成第9杂质区域的工序和所述形成第10杂质区域的工序中，所述第9杂质区域和所述第10杂质区域的杂质浓度形成得比所述第7杂质区域和所述第8杂质区域的杂质浓度低。
7.根据权利要求2所述的半导体器件的制造方法，其中，
所述第1重叠长～所述第4重叠长形成为大于等于0.1μm小于等于2μm。
8.根据权利要求1所述的半导体器件的制造方法，其中，
所述第3杂质区域、所述第4杂质区域、所述第9杂质区域以及所述第10杂质区域各自的杂质浓度形成为大于等于1×1017atom/cm3小于等于1×1019atom/cm3。
9.根据权利要求1所述的半导体器件的制造方法，其中，
作为规定的所述基板使用玻璃基板和石英基板中的任意一个基板。
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