JP2008010889A - 発光装置、電子機器 - Google Patents
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Abstract
【解決手段】画素部に発光素子と、発光素子への電流の供給を制御するTFTとを有する画素が設けられており、駆動回路が有するTFTと、発光素子への電流の供給を制御するTFTとは、ゲート電極とゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜を間に挟んでゲート電極と重なっている第1の半導体膜と、第1の半導体膜上に形成された一対の第2の半導体膜とを有し、一対の第2の半導体膜には一導電型を付与する不純物が添加されており、第1の半導体膜はセミアモルファス半導体で形成されていることを特徴とする発光装置。
【選択図】図1
Description
実装に用いる画素部周辺の領域(額縁領域)の基板に占める割合が増大し、小型化が妨げ
られる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたICをガラス
基板に実装する方式には限界があると考えられており、駆動回路を含む集積回路を画素部
と同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている
。
たTFTに比べて移動度が2桁以上高く、半導体表示装置の画素部とその周辺の駆動回路
を同一基板上に一体形成できるという利点を有している。しかし非晶質半導体膜を用いた
場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減
し、コストが高まるという難点がある。
晶性を高めるのに必要なエネルギー密度を確保する必要がある。そのため、レーザビーム
の長軸の長さに限界があり、結晶化の工程におけるスループットを低下させたり、レーザ
ビームのエッジ近傍において結晶性にばらつきが生じたりするため、基板の寸法に制限が
生じている。また、レーザ光のエネルギー自体がばらつくことで、半導体膜の結晶性にば
らつきが生じ、被処理物への処理を均一に行なうことが難しいという欠点を有している。
は大きくても0.4〜0.8cm2/V・sec程度しか得ることができない。それゆえ
、画素部にスイッチング素子として用いることはできるが、画素を選択するための走査線
駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路など、高速
動作が要求される駆動回路には不向きであると考えられている。
入力を制御するスイッチング素子として機能するトランジスタと、該発光素子への電流の
供給を制御するためのトランジスタとの、少なくとも2つのトランジスタが画素内に設け
られている。この発光素子への電流の供給を制御するためのトランジスタは、スイッチン
グ素子として用いるトランジスタに比べて、より高いオン電流が得られる方が望ましく、
よって発光装置の場合、画素部においてもよりTFTの移動度の向上が重要な課題となっ
ている。
ル化を実現し、なおかつコストを抑えることができる発光装置の提案を課題とする。
ス半導体膜を用い、薄膜トランジスタ(TFT)を作製し、該TFTを画素部または駆動
回路に用いて発光装置を作製する。セミアモルファス半導体膜を用いたTFTは、その移
動度が2〜10cm2/V・secと、非晶質半導体膜を用いたTFTの2〜20倍の移
動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成す
ることができる。
ミアモルファス半導体膜として直接基板上に成膜することができる。具体的には、SiH
4をH2で流量比2〜1000倍、好ましくは10〜100倍に希釈して、プラズマCVD
法を用いて成膜することができる。上記方法を用いて作製されたセミアモルファス半導体
膜は、0.5nm〜20nmの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでい
る。よって、多結晶半導体膜を用いる場合と異なり、半導体膜の成膜後に結晶化の工程を
設ける必要がない。そして、レーザ光を用いた結晶化のように、レーザビームの長軸の長
さに限界があるために、基板の寸法に制限が生じるようなことがない。また、TFTの作
製における工程数を削減することができ、その分、発光装置の歩留まりを高め、コストを
抑えることができる。
れば良い。またチャネル形成領域は、その膜厚方向において全てセミアモルファス半導体
である必要はなく、少なくとも一部にセミアモルファス半導体を含んでいれば良い。
の範疇に含んでおり、具体的にはOLED(Organic Light Emitti
ng Diode)や、FED(Field Emission Display)に用
いられているMIM型の電子源素子(電子放出素子)等が含まれる。
を含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を
作製する過程における、発光素子が完成する前の一形態に相当する素子基板に関し、該素
子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。素子基板は、
具体的には、発光素子の画素電極のみが形成された状態であっても良いし、画素電極とな
る導電膜を成膜した後であって、パターニングして画素電極を形成する前の状態であって
も良いし、あらゆる形態があてはまる。
iode)は、電場を加えることで発生するルミネッセンス(Electrolumin
escence)が得られる電界発光材料を含む層(以下、電界発光層と記す)と、陽極
層と、陰極層とを有している。電界発光層は陽極と陰極の間に設けられており、単層また
は複数の層で構成されている。具体的には、ホール注入層、ホール輸送層、発光層、電子
注入層、電子輸送層等が電界発光層に含まれる。電界発光層を構成する層の中に、無機化
合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態
から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リ
ン光)とが含まれる。
程を複雑化させることなく、発光装置のシステムオンパネル化を実現することができる。
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
路に用いられるTFTの断面図と、画素部に用いられるTFTの断面図を示す。101は
駆動回路に用いられるTFTの断面図に相当し、102は画素部に用いられるTFT断面
図に相当し、103は該TFT102によって電流が供給される発光素子の断面図に相当
する。TFT101、102は逆スタガ型(ボトムゲート型)である。なおセミアモルフ
ァスTFTはp型よりもn型の方が、移動度が高いので駆動回路に用いるのにより適して
いるが、本発明ではTFTはn型であってもp型であってもどちらでも良い。いずれの極
性のTFTを用いる場合でも、同一の基板上に形成するTFTを全て同じ極性にそろえて
おくことが、工程数を抑えるためにも望ましい。
極110を覆っているゲート絶縁膜111と、ゲート絶縁膜111を間に挟んでゲート電
極110と重なっている、セミアモルファス半導体膜で形成された第1の半導体膜112
とを有している。さらにTFT101は、ソース領域またはドレイン領域として機能する
一対の第2の半導体膜113と、第1の半導体膜112と第2の半導体膜113の間に設
けられた第3の半導体膜114とを有している。
に限定されない。ゲート絶縁膜111が単層または3層以上の絶縁膜で形成されていても
良い。
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
2の半導体膜113は、第1の半導体膜112のチャネルが形成される領域を間に挟んで
、向かい合っている。
されており、第2の半導体膜113と同じ導電型を有し、なおかつ第2の半導体膜113
よりも導電性が低くなるような特性を有している。第3の半導体膜114はLDD領域と
して機能するので、ドレイン領域として機能する第2の半導体膜113の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第3の半導体膜114は必ずし
も設ける必要はないが、設けることでTFTの耐圧性を高め、信頼性を向上させることが
できる。なお、TFT101がn型である場合、第3の半導体膜114を形成する際に特
にn型を付与する不純物を添加せずとも、n型の導電型が得られる。よって、TFT10
1がn型の場合、必ずしも第3の半導体膜114にn型の不純物を添加する必要はない。
ただし、チャネルが形成される第1の半導体膜には、p型の導電性を付与する不純物を添
加し、極力I型に近づくようにその導電型を制御しておく。
極120を覆っているゲート絶縁膜111と、ゲート絶縁膜111を間に挟んでゲート電
極120と重なっている、セミアモルファス半導体膜で形成された第1の半導体膜122
とを有している。さらにTFT102は、ソース領域またはドレイン領域として機能する
一対の第2の半導体膜123と、第1の半導体膜122と第2の半導体膜123の間に設
けられた第3の半導体膜124とを有している。
されており、該半導体膜に一導電型を付与する不純物が添加されている。そして一対の第
2の半導体膜123は、第1の半導体膜122のチャネルが形成される領域を間に挟んで
、向かい合っている。
されており、第2の半導体膜123と同じ導電型を有し、なおかつ第2の半導体膜123
よりも導電性が低くなるような特性を有している。第3の半導体膜124はLDD領域と
して機能するので、ドレイン領域として機能する第2の半導体膜123の端部に集中する
電界を緩和し、ホットキャリア効果を防ぐことができる。第3の半導体膜124は必ずし
も設ける必要はないが、設けることでTFTの耐圧性を高め、信頼性を向上させることが
できる。なお、TFT102がn型である場合、第3の半導体膜124を形成する際に特
にn型を付与する不純物を添加せずとも、n型の導電型が得られる。よって、TFT10
2がn型の場合、必ずしも第3の半導体膜124にn型の不純物を添加する必要はない。
ただし、チャネルが形成される第1の半導体膜には、p型の導電性を付与する不純物を添
加し、極力I型に近づくようにその導電型を制御しておく。
1のパッシベーション膜140、第2のパッシベーション膜141が形成されている。T
FT101、102を覆うパッシベーション膜は2層に限らず、単層であっても良いし、
3層以上であっても良い。例えば第1のパッシベーション膜140を窒化珪素、第2のパ
ッシベーション膜141を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、TFT101、102が水分や酸素などの影
響により、劣化するのを防ぐことができる。
た画素電極130上に接するように、電界発光層131が、該電界発光層131に接する
ように対向電極132が形成されている。なお発光素子103は陽極と陰極とを有してい
るが、いずれか一方を画素電極、他方を対向電極として用いる。
体で形成されているので、非晶質半導体膜を用いたTFTに比べて高い移動度のTFTを
得ることができ、よって駆動回路と画素部を同一の基板に形成することができる。
回路図の一形態を、図2(B)に図2(A)に対応する画素の断面構造の一形態を示す。
のスイッチング用TFTに相当し、202は発光素子203への電流の供給を制御するた
めの駆動用TFTに相当する。具体的には、スイッチング用TFT201を介して画素に
入力されたビデオ信号の電位に従って、駆動用TFT202のドレイン電流が制御され、
該ドレイン電流が発光素子203に供給される。なお204は、スイッチング用TFT2
01がオフのときに駆動用TFTのゲート/ソース間電圧(以下、ゲート電圧とする)を
保持するための容量素子に相当し、必ずしも設ける必要はない。
、ソース領域とドレイン領域が、一方は信号線Sに他方は駆動用TFT202のゲートに
接続されている。また駆動用TFT202のソース領域とドレイン領域は、一方が電源線
Vに、他方が発光素子203の画素電極205に接続されている。容量素子204が有す
る2つの電極は、一方が駆動用TFT202のゲート電極に、他方が電源線Vに接続され
ている。
なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような
構成を有する、マルチゲート構造となっている。マルチゲート構造とすることで、スイッ
チング用TFT201のオフ電流を低減させることができる。具体的に図2(A)、図2
(B)ではスイッチング用TFT201が2つのTFTが直列に接続されたような構成を
有しているが、3つ以上のTFTが直列に接続され、なおかつゲート電極が接続されたよ
うなマルチゲート構造であっても良い。また、スイッチング用TFTは必ずしもマルチゲ
ート構造である必要はなく、ゲート電極とチャネル形成領域が単数である通常のシングル
ゲート構造のTFTであっても良い。
る。図3に、駆動回路に用いられるTFTの断面図と、画素部に用いられるTFTの断面
図を示す。301は駆動回路に用いられるTFTの断面図に相当し、302は画素部に用
いられるTFTと、該TFT302によって電流が供給される発光素子303の断面図に
相当する。
電極310、320と、ゲート電極310、320を覆っているゲート絶縁膜311と、
ゲート絶縁膜311を間に挟んでゲート電極310、320と重なっている、セミアモル
ファス半導体膜で形成された第1の半導体膜312、322とをそれぞれ有している。そ
して、第1の半導体膜312、322のチャネル形成領域を覆うように、絶縁膜で形成さ
れたチャネル保護膜330、331が形成されている。チャネル保護膜330、331は
、TFT301、302の作製工程において、第1の半導体膜312、322のチャネル
形成領域がエッチングされてしまうのを防ぐために設ける。さらにTFT301、302
は、ソース領域またはドレイン領域として機能する一対の第2の半導体膜313、323
と、第1の半導体膜312、322と第2の半導体膜313、323の間に設けられた第
3の半導体膜314、324とをそれぞれ有している。
に限定されない。ゲート絶縁膜311が単層または3層以上の絶縁膜で形成されていても
良い。
膜で形成されており、該半導体膜に一導電型を付与する不純物が添加されている。そして
一対の第2の半導体膜313、323は、第1の半導体膜312のチャネルが形成される
領域を間に挟んで、向かい合っている。
膜で形成されており、第2の半導体膜313、323と同じ導電型を有し、なおかつ第2
の半導体膜313、323よりも導電性が低くなるような特性を有している。第3の半導
体膜314、324はLDD領域として機能するので、ドレイン領域として機能する第2
の半導体膜313、323の端部に集中する電界を緩和し、ホットキャリア効果を防ぐこ
とができる。第3の半導体膜314、324は必ずしも設ける必要はないが、設けること
でTFTの耐圧性を高め、信頼性を向上させることができる。なお、TFT301、30
2がn型である場合、第3の半導体膜314、324を形成する際に特にn型を付与する
不純物を添加せずとも、n型の導電型が得られる。よって、TFT301、302がn型
の場合、必ずしも第3の半導体膜314、324にn型の不純物を添加する必要はない。
ただし、チャネルが形成される第1の半導体膜には、p型の導電性を付与する不純物を添
加し、極力I型に近づくようにその導電型を制御しておく。
成されている。
1のパッシベーション膜340、第2のパッシベーション膜341が形成されている。T
FT301、302を覆うパッシベーション膜は2層に限らず、単層であっても良いし、
3層以上であっても良い。例えば第1のパッシベーション膜340を窒化珪素、第2のパ
ッシベーション膜341を酸化珪素で形成することができる。窒化珪素または窒化酸化珪
素でパッシベーション膜を形成することで、TFT301、302が水分や酸素などの影
響により、劣化するのを防ぐことができる。
た画素電極370上に接するように、電界発光層371が、該電界発光層371に接する
ように対向電極332が形成されている。なお発光素子303は陽極と陰極とを有してい
るが、いずれか一方を画素電極、他方を対向電極として用いる。
部6012と接続している素子基板の形態を示す。画素部6012及び走査線駆動回路6
014は、セミアモルファスTFTを用いて形成する。セミアモルファスTFTよりも高
い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よ
りも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお
、信号線駆動回路6013は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を
用いたTFT、またはSOIを用いたトランジスタであっても良い。画素部6012と、
信号線駆動回路6013と、走査線駆動回路6014とに、それぞれ電源の電位、各種信
号等が、FPC6015を介して供給される。
い。
形成された基板上に張り合わせる必要はなく、例えばFPC上に張り合わせるようにして
も良い。図5(A)に、信号線駆動回路6023のみを別途形成し、基板6021上に形
成された画素部6022及び走査線駆動回路6024と接続している素子基板の形態を示
す。画素部6022及び走査線駆動回路6024は、セミアモルファスTFTを用いて形
成する。信号線駆動回路6023は、FPC6025を介して画素部6022と接続され
ている。画素部6022と、信号線駆動回路6023と、走査線駆動回路6024とに、
それぞれ電源の電位、各種信号等が、FPC6025を介して供給される。
FTを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続す
るようにしても良い。図5(B)に、信号線駆動回路が有するアナログスイッチ6033
aを、画素部6032、走査線駆動回路6034と同じ基板6031上に形成し、信号線
駆動回路が有するシフトレジスタ6033bを別途異なる基板に形成して貼り合わせる素
子基板の形態を示す。画素部6032及び走査線駆動回路6034は、セミアモルファス
TFTを用いて形成する。信号線駆動回路が有するシフトレジスタ6033bは、FPC
6035を介して画素部6032と接続されている。画素部6032と、信号線駆動回路
と、走査線駆動回路6034とに、それぞれ電源の電位、各種信号等が、FPC6035
を介して供給される。
と同じ基板上に、セミアモルファスTFTを用いて形成することができる。
法やワイヤボンディング方法、或いはTAB方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図4、図5に示した位置に限定されない。
また、コントローラ、CPU、メモリ等を別途形成し、接続するようにしても良い。
る形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシ
フタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナロ
グスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路
のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりに
ラッチ等を用いても良い。
光素子を備えた画素を複数有する画素部701と、各画素を選択する走査線駆動回路70
2と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路703とを有する
。
チ705を有している。シフトレジスタ704には、クロック信号(CLK)、スタート
パルス信号(SP)が入力されている。クロック信号(CLK)とスタートパルス信号(
SP)が入力されると、シフトレジスタ704においてタイミング信号が生成され、アナ
ログスイッチ705に入力される。
れている。アナログスイッチ705は入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
トレジスタ706、バッファ707を有している。また場合によってはレベルシフタを有
していても良い。走査線駆動回路702において、シフトレジスタ706にクロック信号
(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成
される。生成された選択信号はバッファ707において緩衝増幅され、対応する走査線に
供給される。走査線には、1ライン分の画素のトランジスタのゲートが接続されている。
そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッ
ファ707は大きな電流を流すことが可能なものが用いられる。
にサンプリングして対応する信号線に供給している場合、シフトレジスタ704とアナロ
グスイッチ705とを接続するための端子数が、アナログスイッチ705と画素部701
の信号線を接続するための端子数の1/3程度に相当する。よって、アナログスイッチ7
05を画素部701と同じ基板上に形成することで、アナログスイッチ705を画素部7
01と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数
を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
B)において信号線駆動回路713は、シフトレジスタ714、ラッチA715、ラッチ
B716を有している。走査線駆動回路712は、図6(A)の場合と同じ構成を有して
いるものとする。
入力されている。クロック信号(CLK)とスタートパルス信号(SP)が入力されると
、シフトレジスタ714においてタイミング信号が生成され、一段目のラッチA715に
順に入力される。ラッチA715にタイミング信号が入力されると、該タイミング信号に
同期して、ビデオ信号が順にラッチA715に書き込まれ、保持される。なお、図6(B
)ではラッチA715に順にビデオ信号を書き込んでいると仮定するが、本発明はこの構
成に限定されない。複数のステージのラッチA715をいくつかのグループに分け、各グ
ループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこ
のときのグループの数を分割数と呼ぶ。例えば4つのステージごとにラッチをグループに
分けた場合、4分割で分割駆動すると言う。
るまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えら
れた期間をライン期間に含むことがある。
gnal)が供給され、該ラッチ信号に同期してラッチA715に保持されているビデオ
信号が、ラッチB716に一斉に書き込まれ、保持される。ビデオ信号をラッチB716
に送出し終えたラッチA715には、再びシフトレジスタ714からのタイミング信号に
同期して、次のビデオ信号の書き込みが順次行われる。この2順目の1ライン期間中には
、ラッチB716に書き込まれ、保持されているビデオ信号が信号線に入力される。
ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
ステンレスやアルミニウムなどの金属材料の上に絶縁膜を形成したものを用いても良い。
この基板10上にゲート電極及びゲート配線(走査線)を形成するための第1導電膜11
を形成する。第1導電膜11にはクロム、モリブデン、チタン、タンタル、タングステン
、アルミニウムなどの金属材料またはその合金材料を用いる。この第1導電膜11はスパ
ッタリング法や真空蒸着法で形成することができる。(図7(A))
には第1の半導体膜や配線層を形成するので、その端部がテーパー状になるように加工す
ることが望ましい。また第1導電膜11を、アルミニウムを主成分とする材料で形成する
場合には、エッチング加工後に陽極酸化処理などをして表面を絶縁化しておくと良い。ま
た、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
(図7(B))
ート絶縁膜として機能させることができる。この場合、第1絶縁膜14として酸化珪素膜
、第2絶縁膜15として窒化珪素膜を形成することが好ましい。これらの絶縁膜はグロー
放電分解法やスパッタリング法で形成することができる。特に、低い成膜温度でゲートリ
ーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに
含ませ、形成される絶縁膜中に混入させると良い。
導体膜16は、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体を含
む膜で形成する。この半導体は、自由エネルギー的に安定な第3の状態を有する半導体で
あって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を0.5〜2
0nmとして非単結晶半導体中に分散させて存在せしめることが可能である。また、未結
合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%ま
たはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導
体(SAS)と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元
素を含ませて格子歪みをさらに助長させることで安定性が増し良好なSASが得られる。
このようなSAS半導体に関する記述は、例えば、米国特許4,409,134号で開示
されている。(図7(C))
珪化物気体としては、SiH4であり、その他にもSi2H6、SiH2Cl2、SiHCl3
、SiCl4、SiF4などを用いることができる。この珪化物気体を水素、水素とヘリウ
ム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈し
て用いることでSASの形成を容易なものとすることができる。希釈率は10倍〜100
0倍の範囲で珪化物気体を希釈することが好ましい。勿論、グロー放電分解による被膜の
反応生成は減圧下で行うが、圧力は概略0.1Pa〜133Paの範囲で行えば良い。グ
ロー放電を形成するための電力は1MHz〜120MHz、好ましくは13MHz〜60
MHzの高周波電力を供給すれば良い。基板加熱温度は300度以下が好ましく、100
〜200度の基板加熱温度が推奨される。
ルマニウム化気体を混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0
.9〜1.1eVに調節しても良い。
n型の電気伝導性を示すので、TFTのチャネル形成領域を設ける第1の半導体膜に対し
ては、p型を付与する不純物元素を、この成膜と同時に、或いは成膜後に添加することで
、しきい値制御をすることが可能となる。p型を付与する不純物元素としては、代表的に
は硼素であり、B2H6、BF3などの不純物気体を1ppm〜1000ppmの割合で珪
化物気体に混入させると良い。そしてボロンの濃度を、例えば1×1014〜6×1016a
toms/cm3とすると良い。
、価電子制御を目的とした不純物元素を意図的に添加しないで形成したものであり、第1
の半導体膜16と同様にSASで形成することが好ましい。この第2の半導体膜17は、
ソース及びドレインを形成する一導電型を有する第3の半導体膜18と第1の半導体膜1
6との間に形成することで、バッファ層(緩衝層)的な働きを持っている。従って、弱n
型の電気伝導性を持って第1の半導体膜16に対して、同じ導電型で一導電型を有する第
3の半導体膜18を形成する場合には必ずしも必要ない。しきい値制御をする目的におい
て、p型を付与する不純物元素を添加する場合には、第2の半導体膜17は段階的に不純
物濃度を変化させる効果を持ち、接合形成を良好にする上で好ましい形態となる。すなわ
ち、形成されるTFTにおいては、チャネル形成領域とソースまたはドレイン領域の間に
形成される低濃度不純物領域(LDD領域)としての機能を持たせることが可能となる。
表的な不純物元素としてリンを添加すれば良く、珪化物気体にPH3などの不純物気体を
加えれば良い。一導電型を有する第3の半導体膜18は、SASのような半導体、非晶質
半導体、または微結晶半導体で形成することができる。
ることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する
汚染不純物元素に汚染されることなく各積層界面を形成することができるので、TFT特
性のばらつきを低減することができる。
体膜17、一導電型を有する第3の半導体膜18をエッチングして島状に分離形成する。
(図8(B))
る。第2導電膜20はアルミニウム、またはアルミニウムを主成分とする導電性材料で形
成するが、半導体膜と接する側の層をチタン、タンタル、モリブデン、タングステン、銅
またはこれらの元素の窒化物で形成した積層構造としても良い。例えば1層目がTaで2
層目がW、1層目がTaNで2層目がAl、1層目がTaNで2層目がCu、1層目がT
iで2層目がAlで3層目がTiといった組み合わせも考えられる。また1層目と2層目
のいずれか一方にAgPdCu合金を用いても良い。W、AlとSiの合金(Al−Si
)、TiNを順次積層した3層構造としてもよい。Wの代わりに窒化タングステンを用い
てもよいし、AlとSiの合金(Al−Si)に代えてAlとTiの合金膜(Al−Ti
)を用いてもよいし、TiNに代えてTiを用いてもよい。アルミニウムには耐熱性を向
上させるためにチタン、シリコン、スカンジウム、ネオジウム、銅などの元素を0.5〜
5原子%添加させても良い。(図8(C))
するためにパターン形成されたマスクであり、同時に第2の半導体膜17及び一導電型を
有する第3の半導体膜18を取り除きチャネル形成領域、ソース、ドレイン領域及びLD
D領域を形成するためのエッチングマスクとして併用されるものである。アルミニウムま
たはこれを主成分とする導電膜のエチングはBCl3、Cl2などの塩化物気体を用いて行
えば良い。このエッチング加工で配線23〜26を形成する。また、チャネル形成領域を
形成するためのエッチングにはSF6、NF3、CF4などのフッ化物気体を用いてエッチ
ングを行うが、この場合には下地となる第1の半導体膜16とのエッチング選択比をとれ
ないので、処理時間を適宜調整して行うこととなる。以上のようにして、チャネルエッチ
型のTFTの構造を形成することができる。(図9(A))
。この窒化珪素膜はスパッタリング法やグロー放電分解法で形成可能であるが、大気中に
浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密
な膜であることが要求される。第3絶縁膜27に窒化珪素膜を用いることで、第1の半導
体膜16中の酸素濃度を5×1019atoms/cm3以下、好ましくは1×1019at
oms/cm3以下とすることができる。この目的において、珪素をターゲットとして、
窒素とアルゴンなどの希ガス元素を混合させたスパッタガスで高周波スパッタリングされ
た窒化珪素膜で、膜中の希ガス元素を含ませることにより緻密化が促進されることとなる
。また、グロー放電分解法においても、珪化物気体をアルゴンなどの不活性ガスで100
倍〜500倍に希釈して形成された窒化珪素膜は、100度以下の低温においても緻密な
膜を形成可能であり好ましい。さらに必要があれば第4絶縁膜28を酸化珪素膜で積層形
成しても良い。第3絶縁膜27と第4絶縁膜28はパッシベーション膜に相当する。
9を形成する。平坦化膜は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、または
シロキサン系材料を出発材料として形成されたSi−O結合とSi−CHx結合手を含む
絶縁膜で形成することが好ましい。これらの材料は含水性があるので、水分の侵入及び放
出を防ぐバリア膜として第6絶縁膜30を併設することが好ましい。第6絶縁膜30とし
ては上述のような窒化珪素膜を適用すれば良い。(図9(B))
コンタクトホールを形成した後に形成する。(図9(C))
を構成することにより2〜10cm2/V・secの電界効果移動度を得ることができる
。従って、このTFTを画素のスイッチング用素子として、さらに走査線(ゲート線)側
の駆動回路を形成する素子として利用することができる。
、ゲート電極形成用マスク、半導体領域形成用マスク、配線形成用マスク、コンタクトホ
ール形成用マスク、画素電極形成用マスクの合計5枚のマスクで形成することができる。
が望ましいが、逆にp型の場合は陽極を用いるのが望ましい。具体的には、仕事関数が小
さい公知の材料、例えば、Ca、Al、CaF、MgAg、AlLi等を用いることがで
きる。
有機ポリシロキサンを用いて形成された隔壁33を形成する。隔壁33は開口部を有して
おり、該開口部において画素電極31が露出している。次に図10(B)に示すように、
隔壁33の開口部において画素電極31と接するように、電界発光層34を形成する。電
界発光層34は、単数の層で構成されていても、複数の層が積層されるように構成されて
いてもどちらでも良い。複数の層で構成されている場合、陰極を用いた画素電極31上に
、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。
35は、ITO、IZO、ITSOの他、酸化インジウムに2〜20%の酸化亜鉛(Zn
O)を混合した透明導電膜を用いることができる。対向電極35として上記透明導電膜の
他に、窒化チタン膜またはチタン膜を用いても良い。図10(B)では、対向電極35と
しITOを用いている。対向電極35は、その表面が平坦化されるように、CMP法、ポ
リビニルアルコール系の多孔質体で拭浄し、研磨しても良い。またCMP法を用いた研磨
後に、対向電極35の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。隔壁3
3の開口部において、画素電極31と電界発光層34と対向電極35が重なり合うことで
、発光素子36が形成されている。
高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)
やカバー材でパッケージング(封入)することが好ましい。
、図3に示した構成を有するTFTも同様に作製することができる。ただし、図3に示し
たTFTの場合は、ゲート電極310、320に重畳させて、SASで形成された第1の
半導体膜312、322上にチャネル保護膜330、331を形成する点で、図7〜図1
0と異なっている。
のパッシベーション膜)にコンタクトホールを形成した後、画素電極を形成し、隔壁を形
成したものである。隔壁は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、または
シロキサン系材料を出発材料として形成されたSi−O結合とSi−CHx結合手を含む
絶縁膜で形成すれば良く、特に感光性の材料を用い、画素電極上に開口部を形成し、その
開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ま
しい。
もどちらでも良い。ただしセミアモルファスTFTはp型よりもn型の方が、移動度が高
く、発光装置の画素に用いるのにより適している。本実施例では、駆動用TFTがn型の
場合を例に挙げて、画素の断面構造について説明する。
が陽極7005側に抜ける場合の、画素の断面図を示す。図11(A)では、発光素子7
002の陰極7003と駆動用TFT7001が電気的に接続されており、陰極7003
上に電界発光層7004、陽極7005が順に積層されている。陰極7003は仕事関数
が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例え
ば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして電界発光層7004
は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちら
でも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、
発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要
はない。陽極7005は光を透過する透明導電膜を用いて形成し、例えばITO、IZO
、ITSOの他、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電
膜を用いても良い。
子7002に相当する。図11(A)に示した画素の場合、発光素子7002から発せら
れる光は、白抜きの矢印で示すように陽極7005側に抜ける。
が陰極7013側に抜ける場合の、画素の断面図を示す。図11(B)では、駆動用TF
T7011と電気的に接続された透明導電膜7017上に、発光素子7012の陰極70
13が成膜されており、陰極7013上に電界発光層7014、陽極7015が順に積層
されている。そして陽極7015を覆うように、光を反射または遮蔽するための遮蔽膜7
016が成膜されている。陰極7013は、図11(A)の場合と同様に、仕事関数が小
さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する
程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜厚を有するAl
を、陰極7013として用いることができる。そして電界発光層7014は、図11(A
)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていて
もどちらでも良い。陽極7015は光を透過する必要はないが、図11(A)と同様に、
透明導電膜を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射す
る金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂
等を用いることもできる。
子7012に相当する。図11(B)に示した画素の場合、発光素子7012から発せら
れる光は、白抜きの矢印で示すように陰極7013側に抜ける。
せられる光が陽極7025側と陰極7023側の両方から抜ける場合の、画素の断面図を
示す。図11(C)では、駆動用TFT7021と電気的に接続された透明導電膜702
7上に、発光素子7022の陰極7023が成膜されており、陰極7023上に電界発光
層7024、陽極7025が順に積層されている。陰極7023は、図11(A)の場合
と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしそ
の膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極702
3として用いることができる。そして電界発光層7024は、図11(A)と同様に、単
数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良
い。陽極7025は、図11(A)と同様に、光を透過する透明導電膜を用いて形成する
ことができる。
子7022に相当する。図11(C)に示した画素の場合、発光素子7022から発せら
れる光は、白抜きの矢印で示すように陽極7025側と陰極7023側の両方に抜ける。
駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい
。
保護膜を成膜しても良い。保護膜は水分や酸素などの発光素子の劣化を促進させる原因と
なる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDL
C膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。ま
た上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの
物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
厚を薄くする方法の他に、Liを添加することで仕事関数が小さくなったITOを用いる
方法もある。
術的思想に基づく各種の変形が可能である。
リエーションについて説明する。
子901と、画素へのビデオ信号の入力を制御するためのスイッチング素子として用いる
スイッチング用TFT902と、発光素子901に流れる電流値を制御する駆動用TFT
903と、発光素子901への電流の供給の有無を選択するための電流制御用TFT90
4とを有している。さらに本実施例のように、ビデオ信号の電位を保持するための容量素
子905を画素に設けても良い。
であってもp型であってもどちらでも良いが、全て同じ極性を有する。そして駆動用TF
T903を飽和領域で、電流制御用TFT904を線形領域で動作させる。
か、それより短くてもよい。より望ましくは、駆動用TFT903のWに対するLの比が
5以上にするとよい。上記構成によって、駆動用TFT903の特性の違いに起因する、
画素間における発光素子901の輝度のばらつきをさらに抑えることができる。また、駆
動用TFTのチャネル長をL1、チャネル幅をW1、電流制御用TFTのチャネル長をL
2、チャネル幅をW2とすると、L1/W1:L2/W2=X:1のとき、Xは5以上6
000以下とするのが望ましい。例えばX=6000の場合、L1/W1=500μm/
3μm、L2/W2=3μm/100μmとするのが望ましい。
グ用TFT902のソースとドレインは、一方が信号線Sに、もう一方が電流制御用TF
T904のゲート電極に接続されている。駆動用TFT903のゲート電極は第2の電源
線Vbに接続されている。そして駆動用TFT903及び電流制御用TFT904は、第
1の電源線Vaから供給される電流が、駆動用TFT903及び電流制御用TFT904
のドレイン電流として発光素子901に供給されるように、第1の電源線Va、発光素子
901と接続されている。本実施例では、電流制御用TFT904のソースが第1の電源
線Vaに接続され、駆動用TFT903のドレインが発光素子901の画素電極に接続さ
れる。
4のドレインを発光素子901の画素電極に接続してもよい。
。図12(A)のように、陰極が駆動用TFT903と接続している場合、陰極が画素電
極、陽極が対向電極となる。発光素子901の対向電極と、第1の電源線Vaのそれぞれ
には、発光素子901に順バイアス方向の電流が供給されるように、電位差が設けられて
いる。発光素子901の対向電極は、補助電極Wと接続されている。
う一方は電流制御用TFT904のゲート電極に接続されている。容量素子905はスイ
ッチング用TFT902が非選択状態(オフ状態)にある時、容量素子905の電極間の
電位差を保持するために設けられている。なお図12(A)では容量素子905を設ける
構成を示したが、図12(A)に示す画素はこの構成に限定されず、容量素子905を設
けない構成にしても良い。
用TFT903のドレインと発光素子901の陰極とを接続した。逆に駆動用TFT90
3および電流制御用TFT904をp型とするならば、駆動用TFT903のソースと発
光素子901の陽極とを接続する。この場合、発光素子901の陽極が画素電極、陰極が
対向電極となる。
的にオフするためのTFT(消去用TFT)906を設けた画素の回路図を示す。なお図
12(B)では、図12(A)において既に説明した素子については、同じ符号を付して
示す。なお第1の走査線は第2の走査線と区別するために、Gaで示し、第2の走査線を
Gbとして示す。消去用TFT906は、ゲート電極が第2の走査線Gbに接続されてお
り、ソースとドレインは、一方が電流制御用TFT904のゲート電極に、他方が第1の
電源線Vaに接続されている。消去用TFT906はn型であってもp型であってもどち
らでも良いが、画素内の他のTFTと同じ極性を有する。
ート電極を、第2の走査線Gbに接続する画素の回路図を示す。なお図12(C)では、
図12(A)において既に説明した素子については、同じ符号を付して示す。図12(C
)に示すように、駆動用TFT903のゲート電極に与える電位を切り替えることで、ビ
デオ信号が有する情報に関わらず、発光素子901の発光を強制的に終了させることがで
きる。
を強制的にオフするためのTFT(消去用TFT)906を設けた画素の回路図を示す。
なお図12(D)では、図12(A)〜図12(D)及び図12(C)において既に説明
した素子については、同じ符号を付して示す。消去用TFT906は、ゲート電極が第2
の走査線Gbに接続されており、ソースとドレインは、一方が電流制御用TFT904の
ゲート電極に、他方が電源線Vに接続されている。消去用TFT906はn型であっても
p型であってもどちらでも良いが、画素内の他のTFTと同じ極性を有する。
において、911は発光素子、912はスイッチング用TFT、913は駆動用TFT、
915は容量素子、916は消去用TFT916に相当する。スイッチング用TFT91
2は、ゲート電極が第1の走査線Gaに接続されており、ソースとドレインが、一方は信
号線Sに、他方が駆動用TFT913のゲート電極に接続されている。駆動用TFT91
3は、ソースが電源線Vに、ドレインが発光素子911の画素電極に接続されている。発
光素子911の対向電極は補助電極Wに接続されている。消去用TFT916は、ゲート
電極が第2の走査線Gbに、ソースとドレインは、一方が駆動用TFT913のゲート電
極に、他方が電源線Vに接続されている。
。
説明する。
13(A)のA−A’における断面図を示す。1301は、その一部がゲート電極として
機能するゲート配線であり、ゲート絶縁膜を1302間に挟んで、セミアモルファス半導
体で形成された第1の半導体膜1303と重なっている。また、第1の半導体膜1303
と接するように、LDD領域として機能する第2の半導体膜1304a、1304bが形
成されており、第2の半導体膜1304a、1304bに接するように、一導電型を有す
る第3の半導体膜1305a、1305bが形成されている。また1306、1307は
、第3の半導体膜1305a、1305bとそれぞれ接する配線に相当する。
導体膜1305bの間隔を一定にすることで、チャネル長を一定に保つことができる。ま
た、第3の半導体膜1305bの端部を第3の半導体膜1305aで囲むようにレイアウ
トすることで、チャネル形成領域のドレイン領域側において、電界が集中するのを緩和す
ることができる。さらに、チャネル長に対するチャネル幅の比を高くすることができるの
で、オン電流を高めることができる。
一形態について説明する。図14(A)に、本実施例のシフトレジスタの構成を示す。図
14(A)に示すシフトレジスタは、第1のクロック信号CLK、第2のクロック信号C
LKb、スタートパルス信号SPを用いて動作する。1401はパルス出力回路であり、
その具体的な構成を、図14(B)に示す。
T801は、ゲートがノード2に、ソースがTFT805のゲートに接続されており、ド
レインに電位Vddが与えられている。TFT802は、ゲートがTFT806のゲート
に、ドレインがTFT805のゲートに接続されており、ソースに電位Vssが与えられ
ている。TFT803は、ゲートがノード3に、ソースがTFT806のゲートに接続さ
れており、ドレインに電位Vddが与えられている。TFT804は、ゲートがノード2
に、ドレインがTFT805のゲートに接続されており、ソースに電位Vssが与えられ
ている。TFT805は、ゲートが容量素子807の一方の電極に、ドレインがノード1
に、ソースが容量素子807の他方の電極及びノード4に接続されている。またTFT8
06は、ゲートが容量素子807の一方の電極に、ドレインがノード4に接続されており
、ソースに電位Vssが与えられている。
CLK、CLKb、SPは、HレベルのときVdd、LレベルのときVssとし、さらに
説明を簡単にするためVss=0と仮定する。
位が上昇していく。そして最終的には、TFT805のゲートの電位がVdd−Vth(
VthはTFT801〜806のしきい値とする)となったところで、TFT801がオ
フし、浮遊状態となる。一方、SPがHレベルになるとTFT804がオンになるため、
TFT802、806のゲートの電位は下降し、最終的にはVssとなり、TFT802
、806はオフになる。TFT803のゲートは、このときLレベルとなっており、オフ
している。
電位がVdd−Vthで保持される。ここで、TFT805のゲート/ソース間電圧がそ
のしきい値Vthを上回っていれば、TFT805がオンする。
05がオンしているので、ノード4、すなわちTFT805のソースの電位が上昇を始め
る。そしてTFT805のゲート/ソース間には容量素子807による容量結合が存在し
ているため、ノード4の電位上昇に伴い、浮遊状態となっているTFT805のゲートの
電位が再び上昇する。最終的には、TFT805のゲートの電位は、Vdd+Vthより
も高くなり、ノード4の電位はVddに等しくなる。そして、上述の動作を2段目以降の
パルス出力回路1401において同様行なわれ、順にパルスが出力される。
用いて説明する。図15は、第1の基板上に形成されたセミアモルファスTFT及び発光
素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図15
(B)は、図15(A)のA−A’における断面図に相当する。
むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動
回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走
査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板400
6とによって、充填材4007と共に密封されている。また第1の基板4001上のシー
ル材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に多結
晶半導体膜で形成された信号線駆動回路4003が実装されている。なお本実施例では、
多結晶半導体膜を用いたTFTを有する信号線駆動回路を、第1の基板4001に貼り合
わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形
成し、貼り合わせるようにしても良い。図15では、信号線駆動回路4003に含まれる
、多結晶半導体膜で形成されたTFT4009を例示する。
、TFTを複数有しており、図15(B)では、画素部4002に含まれるTFT401
0とを例示している。なお本実施例では、TFT4010が駆動用TFTであると仮定す
るが、TFT4010は電流制御用TFTであっても良いし、消去用TFTであっても良
い。TFT4010はセミアモルファス半導体を用いたTFTに相当する。
10のドレインと、配線4017を介して電気的に接続されている。そして本実施例では
、発光素子4011の対向電極と透明導電膜4012が電気的に接続されている。なお発
光素子4011の構成は、本実施の形態に示した構成に限定されない。発光素子4011
から取り出す光の方向や、TFT4010の極性などに合わせて、発光素子4011の構
成は適宜変えることができる。
部4002に与えられる各種信号及び電位は、図15(B)に示す断面図では図示されて
いないが、引き回し配線4014及び4015を介して、接続端子4016から供給され
ている。
から形成されている。また、引き回し配線4014は、配線4017と同じ導電膜から形
成されている。また引き回し配線4015は、TFT4010が有するゲート電極と、同
じ導電膜から形成されている。
電気的に接続されている。
ステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとして
は、FRP(Fiberglass−Reinforced Plastics)板、P
VF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフ
ィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィル
ムまたはアクリルフィルムのような透光性を有する材料を用いる。
樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル
、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEV
A(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素
を用いた。
ている例を示しているが、本実施例はこの構成に限定されない。走査線駆動回路を別途形
成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途
形成して実装しても良い。
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装
置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム
機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍
等)、記録媒体を備えた画像再生装置(具体的にはDVD:Digital Versa
tile Disc)等の記録媒体を再生し、その画像を表示しうるディスプレイを備え
た装置)などが挙げられる。特に携帯用電子機器の場合、斜め方向から画面を見る機会が
多く、視野角の広さが重要視されるため、発光装置を用いることが望ましい。また本発明
では、半導体膜の成膜後に結晶化の工程を設ける必要がないので、比較的パネルの大型化
が容易であるため、10〜50インチの大型のパネルを用いた電子機器に非常に有用であ
る。それら電子機器の具体例を図16に示す。
ピーカー部2004、ビデオ入力端子2005等を含む。本発明の発光装置を表示部20
03に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバッ
クライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発
光素子表示装置は、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全て
の情報表示用表示装置が含まれる。
、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウ
ス2206等を含む。本発明の発光装置を表示部2203に用いることで、本発明のノー
ト型パーソナルコンピュータが完成する。
であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体
(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。
表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の発光装置を表示部A2403、B2404に用いることで、本発明の画像再生装
置が完成する。
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
可能である。また、本実施例の電子機器は、実施例1〜4に示したいずれの構成の発光装
置を用いても良い。
101 TFT
102 TFT
103 発光素子
110 ゲート電極
111 ゲート絶縁膜
112 第1の半導体膜
113 第2の半導体膜
114 第3の半導体膜
115 配線
120 ゲート電極
122 第1の半導体膜
123 第2の半導体膜
124 第3の半導体膜
125 配線
130 画素電極
131 電界発光層
132 対向電極
140 パッシベーション膜
141 パッシベーション膜
201 スイッチング用TFT
202 駆動用TFT
203 発光素子
204 容量素子
205 画素電極
300 基板
301 TFT
302 TFT
303 発光素子
310 ゲート電極
311 ゲート絶縁膜
312 第1の半導体膜
313 第2の半導体膜
314 第3の半導体膜
315 配線
325 配線
332 対向電極
340 パッシベーション膜
341 パッシベーション膜
330 チャネル保護膜
370 画素電極
371 電界発光層
701 画素部
702 走査線駆動回路
703 信号線駆動回路
704 シフトレジスタ
705 アナログスイッチ
706 シフトレジスタ
707 バッファ
712 走査線駆動回路
713 信号線駆動回路
714 シフトレジスタ
715 ラッチA
716 ラッチB
801 TFT
802 TFT
803 TFT
804 TFT
805 TFT
806 TFT
807 容量素子
901 発光素子
902 スイッチング用TFT
903 駆動用TFT
904 電流制御用TFT
905 容量素子
906 消去用TFT
911 発光素子
912 スイッチング用TFT
913 駆動用TFT
916 消去用TFT
Claims (7)
- 第1の逆スタガ型TFTが配置された画素部と、第2の逆スタガ型TFTが配置された駆動回路部と、が同一の基板上に形成された発光装置の作製方法であって、
前記第1及び第2の逆スタガ型TFTは、ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1の半導体膜と、前記第1の半導体膜上に形成された第2の半導体膜と、前記第2の半導体膜上に形成された第3の半導体膜と、それぞれを有し、
前記第1の半導体膜は、セミアモルファス半導体構造を有し、
前記第2の半導体膜は、前記第3の半導体膜よりも導電性が低い特性を有し、
前記第3の半導体膜は、一導電型を付与する不純物が添加された一対の半導体膜であり、
前記一対の半導体膜の一方の端部が、前記一対の半導体膜の他方で囲まれるようにレイアウトされていることを特徴とする発光装置。 - 第1の逆スタガ型TFTが配置された画素部と、第2の逆スタガ型TFTが配置された駆動回路部と、が同一の基板上に形成された発光装置の作製方法であって、
前記第1及び第2の逆スタガ型TFTは、ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1の半導体膜と、前記第1の半導体膜上に形成された第2の半導体膜と、前記第2の半導体膜上に形成された第3の半導体膜と、それぞれを有し、
前記第1の半導体膜は、セミアモルファス半導体構造を有し、
前記第2の半導体膜は、前記第3の半導体膜よりも導電性が低い特性を有し、
前記第3の半導体膜は、一導電型を付与する不純物が添加された一対の半導体膜であり、
前記一対の半導体膜の一方の端部が、前記一対の半導体膜の他方で囲まれるようにレイアウトされており、
前記第1の半導体膜は、レーザー光を用いた結晶化がされていないことを特徴とする発光装置。 - 請求項1又は請求項2のいずれか一項において、
前記第2の半導体膜は、アモルファス半導体構造を有することを特徴とする発光装置。 - 請求項1乃至請求項3のいずれか一項において、
前記第1の半導体膜には、しきい値制御のための第1の不純物元素が添加されており、
前記第3の半導体膜には、前記第1の不純物元素と逆極性の第2の不純物元素が添加されており、
前記第2の半導体膜には、前記第1及び第2の不純物元素が意図的に添加されていないことを特徴とする発光装置。 - 請求項4において、
前記第1の半導体膜は、前記第1の不純物元素が添加されていることによって、I型に近づくように導電型が制御されていることを特徴とする発光装置。 - 請求項1乃至請求項5のいずれか一項に記載の発光装置を用いた電子機器。
- 請求項6において、前記電子機器は、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、パーソナルコンピュータ、ゲーム機器、携帯情報端末又は画像再生装置であることを特徴とする電子機器。
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