KR100871891B1 - 표시장치 및 그의 제조방법 - Google Patents

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히데오키 쿠와바라
사이시 후지카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

액정표시장치와 같은 표시장치에 있어서, 대화면화하여도 저소비전력을 실현한다. 액티브 매트릭스형 액정표시장치에 사용되는 화소부의 소스 배선의 표면을 도금 처리하여 이 소스 배선을 저저항화한다. 화소부의 소스 배선은 구동회로부의 소스 배선을 제조하는 공정과는 다른 공정에서 제조한다. 또한, 단자부의 전극도 마찬가지로 도금 처리하여 저저항화한다.
Figure R1020080009542
반도체장치, 액정표시장치, 액정 모듈, 도금 처리, 저저항화

Description

표시장치 및 그의 제조방법{Display device and method of manufacturing the same}
본 발명은 박막트랜지스터(이하, TFT라 함)로 구성된 회로를 포함하는 반도체장치 및 그의 제조방법에 관한 것이다. 특히, 본 발명은 액정표시장치(즉, 액정 모듈이 탑재된)로 대표되는 장치, 및 그러한 장치를 부품으로서 탑재한 전자기기, 및 그의 제조방법에 관한 것이다.
본 명세서에서, "반도체장치"란, 반도체 특성을 이용하여 기능할 수 있는 장치 모두를 가리키고, 전기광학장치, 반도체장치, 전자기기 모두가 반도체장치에 상당한다.
최근, 절연 표면을 가진 기판 상에 형성된 반도체 박막(두께: 수 nm 내지 수백 nm)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목 받고 있다. 박막트랜지스터는 IC 및 전기광학장치와 같은 각종 전자장치에 널리 응용되고 있고, 특히 화상표시장치의 스위칭 소자로서의 개발이 강하게 요구되고 있다.
종래부터, 화상표시장치로서 액정표시장치가 알려져 있다. 패시브형 액정표시장치에 비해 고정세한 화상이 얻어질 수 있기 때문에 액티브 매트릭스형 액정표 시장치가 많이 사용되고 있다. 액티브 매트릭스형 액정표시장치에서는, 매트릭스 형상으로 배치된 화소 전극이 구동되어, 화면 상에 표시 패턴이 형성된다. 상세하게는, 선택된 화소 전극과 이 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에 의해 인식된다.
이러한 액티브 매트릭스형 액정표시장치가 각종 분야에 광범위하게 사용되고 있지만, 화면 크기의 대면적화, 고정세화, 고개구율화, 및 고신뢰성의 요구가 높아지고 있다. 이와 동시에, 생산성의 향상 및 저비용화의 요구도 높아지고 있다.
본 발명에 따르면, 대화면화하여도 저소비전력을 실현할 수 있는 반도체장치, 및 그러한 반도체장치의 제조방법을 제공하는 것이 가능하게 된다.
본 발명의 일 양태에 따르면, 화소부의 소스 배선의 표면을 도금 처리하여 소스 배선의 저항값을 저하시키는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치와 같은 표시장치가 제공된다. 화소부의 소스 배선은 구동회로부의 소스 배선과는 다른 공정에서 제조될 수 있다. 또한, 이 표시장치의 단자부의 전극도 마찬가지로 도금 처리하여 그의 저항값을 감소시킬 수 있다.
본 발명의 일 양태에 따른 표시장치에서는, 도금하기 전의 배선을 게이트 전극과 동일한 재료로 형성하고, 이 배선의 표면을 도금 처리하여 소스 배선을 형성하는 것이 바람직하다. 또한, 도금 처리되는 재료막으로서는, 게이트 전극보다 저항값이 낮은 재료막을 사용하는 것이 바람직하다. 그 결과, 화소부의 소스 배선이 도금 처리에 의해 저항값이 낮은 배선으로 될 수 있다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값(또는 저항률)이 낮은 재료막으로 표면이 덮여 있는 소스 배선을 가진 제1 n채널 형 TFT를 구비한 화소부와,
제2 n채널형 TFT와 p채널형 TFT로 구성된 회로를 구비한 구동회로와,
게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값(또는 저항률)이 낮은 재료막으로 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다.
상기 반도체장치 구성에서, 낮은 저항값을 가진 상기 재료막은 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 적어도 하나의 재료를 함유한다.
또한, 본 발명의 다른 양태에 따르면, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
도금 처리된 소스 배선을 가진 제1 n채널형 TFT를 구비한 화소부와,
제2 n채널형 TFT와 p채널형 TFT로 구성되는 회로를 구비한 구동회로와,
도금 처리된 단자부를 포함하는 것을 특징으로 하는 반도체장치가 제공된다.
상기 반도체장치 구성에서, 단자부의 표면과 화소부의 소스 배선의 표면 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료로 된 박막으로 덮여 있다.
또한, 상기 반도체장치 구성에서, 단자부와 화소부의 소스 배선 모두가 별도로 또는 동시에 도금 처리된다. 도금 처리된 소스 배선은 게이트 전극과 동일한 재료로 된 도금 처리된 배선에 대응한다. 또한, 도금 처리된 소스 배선은 인쇄법에 의해 형성되고, 또한, 게이트 전극보다 저항값이 낮은 배선에 대응한다.
또한, 상기 반도체장치 구성에서, 제2 n채널형 TFT와 p채널형 TFT를 사용하여 CMOS 회로가 구성될 수도 있다.
또한, 상기 반도체장치 구성에서, 제1 n채널형 TFT는 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역을 가지고, 채널 형성 영역의 폭은 게이트 전극의 폭과 동일하다. 또는, 상기 반도체장치 구성에서, 제1 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 가진다. 이 경우, 제1 n채널형 TFT는 3개의 채널 형성 영역을 가진 3중 게이트 구조로 되는 것이 바람직하다.
또한, 상기 반도체장치 구성에서, 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 가진다.
또한, 상기 반도체장치 구성에서, n채널형 TFT의 불순물 영역에서의 불순물 농도는 적어도 1×1017∼1×1019 /cm3의 범위 내에서 정해지고, 농도 구배를 가진 영역이 포함된다. 채널 형성 영역으로부터의 거리가 증가할 수록 불순물 농도도 증가한다.
또한, 상기 반도체장치 구성을 얻기 위해, 본 발명의 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서,
절연 표면 상에 반도체층을 형성하는 공정,
반도체층 상에 제1 절연막을 형성하는 공정,
제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형성하는 공정,
제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정,
제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정,
제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정,
제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역을 형성하는 공정,
화소부의 소스 배선의 표면과 단자부의 표면 모두에 도금 처리를 행하는 공정,
화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및
제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다.
또한, 본 발명의 또 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서,
절연 표면 상에 반도체층을 형성하는 공정,
반도체층 상에 제1 절연막을 형성하는 공정,
제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형 성하는 공정,
제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정,
제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정,
제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정,
제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역을 형성하는 공정,
화소부의 소스 배선의 표면에 도금 처리를 행하는 공정,
단자부의 표면에 도금 처리를 행하는 공정,
화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및
제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다.
상기 구성에서, 화소부의 소스 배선과 단자부 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료막을 사용하여 제조된다.
또한, 상기 구성에서, 도금 처리를 행하는 공정에서, 화소부의 소스 배선들은 동일 전위가 되도록 배선을 사용하여 서로 접속된다. 동일 전위로 하기 위해 접속되는 배선은 도금 처리 후에 레이저광에 의해 절단되거나, 또는 도금 처리 후에 기판과 동시에 절단될 수 있다.
또한, 본 발명에 따르면, 구동회로는 n채널형 TFT만으로 구성된 NMOS 회로를 사용하여 형성될 수 있고, 화소부의 TFT도 n채널형 TFT를 사용하여 동일 기판 상에 형성될 수 있다.
n채널형 TFT들을 조합하여 NMOS 회로를 형성하는 경우로는, 도 23(A)에 도시된 바와 같이, 엔핸스먼트(enhancement)형 TFT들을 조합하여 형성하는 경우(이하, "EEMOS" 회로라 함)와, 도 23(B)에 도시된 바와 같이, 엔핸스먼트형 TFT와 디플리션(depletion)형 TFT를 조합하여 형성하는 경우(이하, "EDMOS"회로라 함)가 있다.
엔핸스먼트형 TFT와 디플리션형 TFT를 구분하여 제조하기 위해서는, 주기율표 15족에 속하는 원소(바람직하게는, 인)와 주기율표 13족에 속하는 원소(바람직하게는, 붕소) 중 어느 것을 채널 형성 영역을 구성하는 반도체에 적절히 첨가할 수 있다.
또한, 표시면적이 작은 표시장치에서, 구동회로가 n채널형 TFT로 된 NMOS 회로로 형성되는 경우, 그의 소비전력이 CMOS 회로보다 많게 된다. 그러나, 본 발명은 표시장치의 표시면적이 큰 경우에 특히 효과적일 수 있다. 따라서, 화면 크기가 큰 데스크탑형 모니터나 표시화면이 큰 텔레비젼 어느 것에서도 소비전력에 관하여 문제가 없다. 또한, 본 발명의 또 다른 양태에 따르면, 표시 기판 위에 게이트 구동회로와 소스 구동회로를 구성하는 모든 박막트랜지스터가 NMOS 회로(즉, n채널형 박막트랜지스터)로 될 수도 있고, 화소부의 모든 박막트랜지스터가 n채널형 박막트랜지스터로 될 수도 있다. 특히 소스 구동회로의 일부 또는 전체로서, 이들 NMOS 회로 외에도 외부 접속 IC 칩을 사용하는 것도 가능하다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 소스 배선을 가진 제1 n채널형 TFT를 구비한 화소부와,
제2 n채널형 TFT와 제3 n채널형 TFT로 구성된 회로를 구비한 구동회로와,
게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다.
상기 반도체장치 구성에서, 낮은 저항값(저항률)을 가진 상기 재료막은 Cu, Al, Au, Ag 또는 이들 원소의 합금을 함유한다.
또한, 본 발명의 다른 양태에 따르면, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
도금 처리된 소스 배선을 가진 제1 n채널형 TFT를 구비한 화소부와,
제2 n채널형 TFT와 제3 n채널형 TFT로 구성된 회로를 구비한 구동회로와,
도금 처리된 단자부를 포함하는 것을 특징으로 하는 반도체장치가 제공된다.
상기 반도체장치 구성에서, 단자부의 표면과 화소부의 소스 배선의 표면 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료로 된 박막으로 덮여 있다.
또한, 상기 반도체장치 구성에서, 단자부와 화소부의 소스 배선이 별도로 또는 동시에 도금 처리되어 있다.
도금 처리된 소스 배선은 게이트 전극과 동일한 공정에서 얻어지는 도금 처리된 배선에 대응한다.
또한, 상기 각 반도체장치 구성에서, 도금 처리된 소스 배선은 게이트 전극보다 저항값(저항률)이 낮은 재료로 된 도금 처리된 배선에 대응한다. 또한, 게이트 전극보다 저항값이 낮은 재료로 된 배선은, 스퍼터링법에 의해 성막된 막을 패터닝하여 형성될 수 있다. 또는, 이 배선은 인쇄법에 의해 형성될 수도 있다. 인쇄법에 의해 배선을 형성하는 경우에는, 마스크 수가 감소될 수 있다.
또한, 상기 각 반도체장치 구성에서, 제2 n채널형 TFT와 제3 n채널형 TFT를 사용하여 EEMOS 회로 또는 EDMOS 회로가 형성될 수 있다.
또한, 상기 각 반도체장치 구성에서, 제1 n채널형 TFT는 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역을 가지고, 채널 형성 영역의 폭은 게이트 전극의 폭과 동일하다.
또한, 상기 반도체장치 구성에서, 제1 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 가진다.
또한, 상기 각 반도체장치 구성에서, 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 포함한다. 또한, 이 제1 n채널형 TFT는 3 개의 채널 형성 영역을 가질 수도 있다.
또한, 상기 반도체장치 구성에서, n채널형 TFT의 불순물 영역에서의 불순물 농도는 적어도 1×1017∼1×1019 /cm3의 범위 내에서 정해지고, 농도 구배를 가진 영역이 포함된다. 채널 형성 영역으로부터의 거리가 증가할 수록 불순물 농도도 증가한다.
또한, 상기 각 반도체장치 구성에서, 제1 n채널형 TFT는 다수의 채널 형성 영역을 가지는 것이 바람직하다.
본 명세서에서 개시하는 발명의 다른 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
게이트 전극과 동일한 재료로 된 전극을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 적어도 일부 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다.
낮은 저항값을 가진 상기 재료막은 게이트 전극의 재료보다 저항값이 낮다.
본 명세서에서 개시하는 발명의 다른 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
게이트 전극과 동일한 재료로 된 전극을 둘러싸면서, 게이트 전극보다 저항값(저항률)이 낮은 재료막으로 적어도 일부 표면이 덮여 있는 단자부와,
게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 덮여 있는 배선을 포함하는 것을 특징으로 하는 반도체장치이다.
또한, 상기 반도체장치 구성에서, 상기 배선은 소스 배선에 대응한다.
또한, 상기 각 구성에 기재된 반도체장치는 투광형 액정 모듈 또는 반사형 액정 모듈일 수 있다.
또한, 상기 반도체장치 구성을 얻기 위해, 본 발명의 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서,
절연 표면 상에 반도체층을 형성하는 공정,
반도체층 상에 제1 절연막을 형성하는 공정,
제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형성하는 공정,
제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정,
제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정,
제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정,
화소부의 소스 배선의 표면과 단자부의 표면에 도금 처리를 행하는 공정,
화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및
제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다.
또한, 본 발명의 또 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서,
절연 표면 상에 반도체층을 형성하는 공정,
반도체층 상에 제1 절연막을 형성하는 공정,
제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형성하는 공정,
제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정,
제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정,
제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정,
화소부의 소스 배선의 표면에 도금 처리를 행하는 공정,
단자부의 표면에 도금 처리를 행하는 공정,
화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및
제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다.
상기 각 제조방법에서, 화소부의 소스 배선과 단자부 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료로 되어 있다.
또한, 상기 제조방법에서, 도금 처리를 행하는 공정에서, 화소부의 소스 배선들은 동일 전위가 되도록 배선을 사용하여 서로 접속된다. 동일 전위로 하기 위헤 접속된 배선은 도금 처리 후에 레이저광(CO2 레이저 등)에 의해 절단되거나, 도금 처리 후에 기판과 동시에 절단될 수 있다.
또한, 본 발명의 또 다른 양태에 따르면, 모든 회로가 n채널형 TFT 대신에 p채널형 TFT에 의해 동일 기판 상에 형성될 수도 있다. 상세하게는, 기판 위에 구동회로와 액티브 매트릭스 회로를 구성하는 모든 박막트랜지스터가 p채널형 TFT일 수 있다.
본 명세서에서 개시하는 발명의 또 다른 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 소스 배선을 가진 제1 p채널형 TFT를 구비한 화소부와,
제2 p채널형 TFT와 제3 p채널형 TFT로 구성된 회로를 구비한 구동회로와,
게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다.
또한, 본 발명의 또 다른 양태에 따르면, 절연 표면 상에 형성된 반도체층 과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서,
도금 처리된 소스 배선을 가진 제1 p채널형 TFT를 구비한 화소부와,
제2 p채널형 TFT와 제3 p채널형 TFT로 구성된 회로를 구비한 구동회로와,
도금 처리된 단자부를 포함하는 것을 특징으로 하는 반도체장치가 제공된다.
상기한 p채널형 TFT가 사용되는 경우, 제2 p채널형 TFT와 제3 p채널형 TFT를 사용하여 EEMOS 회로 또는 EDMOS 회로가 구성된다.
또한, 본 발명은 TFT의 구조에 특별히 한정되지 않고, 역 스태거형 TFT 구조도 사용될 수 있다. 또한, TFT의 활성층으로서, 결정 구조를 가진 반도체막 뿐만 아니라, 비정질 구조를 가진 반도체막도 사용될 수 있다.
본 발명은, 낮은 저항값을 가진 재료(대표적으로는, Cu, Ag, Au, Cr, Fe, Ni, Pt 또는 이들 원소의 합금으로 알려진)를 사용하여 도금 처리된 소스 배선과, 역 스태거형의 화소부 TFT와, 보유용량, 및 단자부를 포함하는 반도체장치를 제조하는 것을 특징으로 한다. 화면 크기가 대화면화할 때 화소부의 형상만이 커지기 때문에, 화소부 이외의 어느 부분에도 금속막을 도금할 필요가 없다. 즉, 화소부의 소스 배선에서만 금속막이 도금될 수 있다.
소스 배선에서만 금속막을 도금하는 방법에 대하여 도 33을 참조하여 설명한다. 도금 처리를 행하기 위한 전극에 대응하는 도금 처리용 전극(4805)을 설치한 배선 패턴을 기판 상에 형성한다. 이 배선 패턴 상에는, 게이트 배선측에 제공된 구동회로에 접속되는 단자부(4808)와, 소스 배선측에 제공된 구동회로에 접속되는 단자부(4809)가 형성되어 있다. 또한, 이 배선 패턴 상에는, 도 33에 도시된 있는 바와 같이, 소스 배선(4802)을 구성하는 패턴이 형성되어 있다. 금속막이 도금되는 부분은 화소부(4803)의 소스 배선(4802)뿐이기 때문에, 소스 배선을 구성하는 패턴은 소스 배선측에 제공된 구동회로에 접속되는 단자부에 접속되지 않는다. 부호 4801은 게이트 배선이고, 4804는 유리 기판이고, 4806, 4807은 기판 분단선이다.
이 배선 패턴을 사용하여 도금 처리를 행함으로써, 화소부의 소스 배선에만 금속막을 도금할 수 있다. 따라서, 화면 크기를 대화면화하여도 저소비전력을 실현할 수 있는 반도체장치를 제조할 수 있다.
또한, 본 발명의 또 다른 양태에 따르면, 구동회로를 구성하는 모든 TFT와 화소부에 제공되는 모든 TFT가 p채널형 TFT로 된다. 화소부의 소스 배선은 p채널형 TFT의 게이트 전극과 동일한 층으로 형성될 수도 있다. 이 경우, 화소부의 게이트선과 화소 전극이 TFT 위의 동일 층간절연막 상에 형성될 수도 있다.
또한, 본 발명의 또 다른 양태에 따르면, 구동회로를 구성하는 모든 TFT와 화소부에 제공되는 모든 TFT가 n채널형 TFT로 된다. 화소부의 소스 배선은 n채널형 TFT의 게이트 전극과 동일한 층으로 형성될 수도 있다. 이 경우, 화소부의 게이트선과 화소 전극이 TFT 위의 동일 층간절연막 상에 형성될 수도 있다.
상기한 바와 같이, 액티브 매트릭스형 액정표시장치로 대표되는 반도체장치에서, 화소부의 면적이 증대되어 대화면화하여도, 양호한 표시를 실현할 수 있다. 화소부의 소스 배선의 저항값이 크게 감소되기 때문에, 본 발명은, 예를 들어, 대각선 치수 40인치나 50인치의 대화면에도 적용할 수 있다.
바람직한 실시예로서 액정표시장치에 대하여 설명하였으나, 본 발명은 액정표시장치에 한정되지 않는다. 본 발명은, 예를 들어, 액티브 매트릭스형 유기 전계발광(EL) 표시장치(유기 발광 표시장치라고도 불림)에도 적용될 수 있다.
이하, 본 발명의 실시형태에 대하여 설명한다.
[실시형태 1]
먼저, 기판 상에 하지 절연막을 형성한 후, 제1 포토리소그래피 공정에 의해 소망의 형상의 반도체층을 형성한다.
그 다음, 반도체층을 덮는 절연막(게이트 절연막을 포함)을 형성하고, 이 절연막 상에 제1 도전층과 제2 도전층을 적층 형성한다. 이들 적층막을 제2 포토리소그래피 공정에 의해 제1 에칭 처리를 행하여, 제1 도전층과 제2 도전층으로 된 게이트 전극과, 화소부의 소스 배선과, 단자부의 전극을 형성한다. 본 발명에 의하면, 게이트 전극을 먼저 형성한 후, 층간절연막 상에 게이트 배선을 형성한다.
그 다음, 제2 포토리트그래피 공정에서 형성한 레지스트 마스크를 그대로 둔 채, 반도체에 n형을 부여하는 불순물 원소(인 등)을 첨가하여, n형 불순물 영역(고농도)을 자기정합적으로 형성한다.
그 다음, 제2 포토리트그래피 공정에서 형성된 레지스트 마스크를 그대로 둔 채, 에칭 조건을 변경하여 제2 에칭 처리를 행하여, 테이퍼부를 가진 제1 도전층 (제1 폭)과, 제2 도전층(제2 폭)을 형성한다. 제1 폭은 제2 폭보다 넓게 되고, 제1 도전층과 제2 도전층으로 구성된 전극이 n채널형 TFT의 게이트 전극(제1 게이트 전극)을 구성할 수 있다.
이어서, 레지스트 마스크를 제거한 후, 상기 제2 도전층을 마스크로 사용하여, 제1 도전층의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가한다. 이 경우, 제2 도전층 아래에는 채널 형성 영역이 형성되고, 제1 도전층 아래에는 채널 형성 영역으로부터 분리되어 있고 불순물 농도가 서서히 증가하는 불순물 영역(저농도)이 형성된다.
그후, 화소부에 형성된 TFT의 OFF 전류를 감소시키기 위해 테이퍼부를 선택적으로 제거한다. 도 16에 도시된 바와 같이, 마스크가 겹쳐 있는 상태에서 건식에칭 처리를 행하여 화소부의 게이트 전극의 테이퍼부만을 제거할 수도 있다. 특히, 테이퍼부를 선택적으로 제거하지 않을 수도 있다. 도 11(A) 및 도 11(B)에 도시된 바와 같이, 테이퍼부를 선택적으로 제거하지 않는 경우에는, 이 테이퍼부는 OFF 전류를 감소시킬 수 있도록 삼중 게이트 구조로 형성된다.
그 다음, 제3 포토리소그래피 공정에 의해 n채널형 TFT가 형성되는 영역을 덮도록 마스크를 형성하고, 제3 도핑 처리를 행한다. 이 제3 도핑 처리에서는, 반도체에 p형을 부여하는 불순물 원소(붕소)를 첨가하여 p형 불순물 영역(고농도)을 형성한다.
이어서, 각 반도체층에 첨가된 불순물 원소를 활성화시킨 후, 도금 처리(전해 도금법)을 행하여, 화소부의 소스 배선의 표면에 금속막을 형성하고 단자부의 전극의 표면에 금속막을 형성한다. 도금법은, 도금법에 의해 형성될 금속 이온을 함유하는 수용액을 통해 DC 전류를 공급하여 음극 표면에 금속막을 형성하는 방법이다. 도금될 금속으로서는, 상기한 게이트 전극의 저항값보다 낮은 저항값을 가지는 어떠한 재료라도 사용될 수 있고, 예를 들어, 구리, 은, 금, 크롬, 철, 니켈, 백금 또는 이들 금속재료의 합금이 사용될 수 있다. 구리는 전기저항값이 매우 낮기 때문에, 이 구리는 본 발명의 소스 배선의 표면을 덮기 위해 사용되는 금속막으로서 최적의 금속재료이다. 상기한 바와 같이, 화소부의 소스 배선이 저항값이 낮은 금속재료로 덮이기 때문에, 이 화소부의 면적이 증가하여도 화소부를 충분히 높은 속도로 구동시킬 수 있다.
또한, 도금법을 행하여 형성되는 금속막의 막 두께는 전류밀도와 시간을 제어함으로써 실시자에 의해 적절히 설정될 수 있다.
본 발명에서는, 표면에 형성되는 그러한 금속막도 포함하여 소스 배선이라고 부른다.
이어서, 층간절연막을 형성하고, 투명 도전막을 형성한다. 그 다음, 제4 포토리소그래피 공정에 의해 투명 도전막을 패터닝하여 화소 전극을 형성한다. 그 다음, 제5 포토리소그래피 공정에 의해 콘택트 홀을 형성한다. 이 경우, 불순물 영역에 도달하는 콘택트 홀과, 게이트 전극에 도달하는 콘택트 홀과, 소스 배선에 도달하는 콘택트 홀이 형성된다.
그 다음, 낮은 저항값을 가진 금속재료로 된 도전막을 형성한다. 또한, 제6 포토리소그래피 공정에 의해, 게이트 배선, 소스 배선, 및 불순물 영역을 서로 접 속하는 전극과, 화소 전극과 불순물 영역을 서로 접속하는 다른 전극을 형성한다. 본 발명에서는, 게이트 배선이 층간절연막에 형성된 콘택트 홀을 통해 제1 게이트 전극 또는 제2 게이트 전극에 전기적으로 접속된다. 또한, 소스 전극은 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(소스 영역)에 전기적으로 접속되고, 또한, 화소 전극에 접속되어 있는 전극이 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(드레인 영역)에 전기적으로 접속된다.
상기한 바와 같이, 화소부와 구동회로가 제공된 소자 기판은 포토리소그래피 공정을 총 6회 실시하여, 즉, 6장의 마스크를 사용하여 제조될 수 있다. 화소부는 화소 TFT(n채널형 TFT)를 포함하고, 구동회로는 CMOS 회로를 포함한다. 본 실시형태는 투과형 표시장치를 형성하는 예를 나타내지만, 반사성이 높은 재료를 화소 전극에 사용하여 반사형 표시장치를 제조할 수도 있다. 반사형 표시장치를 제조하는 경우에는, 반사 전극과 게이트 배선을 동시에 형성할 수 있기 때문에, 5장의 마스크를 사용하여 소자 기판을 형성할 수도 있다.
또한, 본 실시형태에서는, 게이트 전극을 형성할 때, 화소부의 소스 배선과 단자부의 전극을 동시에 형성한다. 또는, 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 각각 별도로 형성할 수도 있다. 예를 들어, 각 반도체층에 불순물 원소를 첨가한 후, 게이트 전극을 보호할 수 있는 절연막을 형성하고, 각 반도체층에 첨가된 불순물 원소를 활성화하고, 포토리소그래피 공정을 행하여 이 절연막 상에 화소부의 소스 배선과 단자부의 전극을 동시에 형성할 수 있다. 또한, 소스 배선과 단자부의 전극은 낮은 저항값을 가진 금속재료(대표적으로는 알루미늄, 은, 구 리 등의 금속재료를 주성분으로 하는 재료)로 되어 있다. 그 다음, 상기한 방식으로 형성된 화소부의 소스 배선과 단자부의 전극을 도금 처리한다. 또한, 마스크의 수를 감소시키기 위해, 화소부의 소스 배선을 인쇄법에 의해 형성할 수도 있다.
[실시형태 2]
먼저, 기판 상에 하지 절연막을 형성한 후, 제1 포토리소그래피 공정에 의해 소망의 형상의 반도체층을 형성한다.
그 다음, 반도체층을 덮는 절연막(게이트 절연막을 포함)을 형성하고, 이 절연막 상에 제1 도전층과 제2 도전층을 적층 형성한다. 이들 적층막을 제2 포토리소그래피 공정에 의해 제1 에칭 처리를 행하여, 제1 도전층과 제2 도전층으로 된 게이트 전극과, 화소부의 소스 배선, 및 단자부의 전극을 형성한다. 본 발명에 의하면, 게이트 전극을 먼저 형성한 후, 층간절연막 상에 게이트 배선을 형성한다.
그 다음, 제2 포토리트그래피 공정에서 형성된 레지스트 마스크를 그대로 둔 채 반도체에 n형을 부여하는 불순물 원소(인 등)를 첨가하여 n형 불순물 영역(고농도)을 자기정합적으로 형성한다.
그 다음, 제2 포토리트그래피 공정에서 형성된 레지스트 마스크를 그대로 둔 채, 에칭 조건을 변경하여 제2 에칭 처리를 행하여, 테이퍼부를 가진 제1 도전층(제1 폭)과 제2 도전층(제2 폭)을 형성한다. 제1 폭은 제2 폭보다 넓게 되고, 제1 도전층과 제2 도전층으로 구성된 전극이 n채널형 TFT의 게이트 전극(제1 게이트 전극)을 구성할 수 있다.
이어서, 레지스트 마스크를 제거한 후, 제2 도전층을 마스크로 사용하여, 제 1 도전층의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가한다. 이 경우, 제2 도전층 아래에는 채널 형성 영역이 형성되고, 제1 도전층 아래에는 채널 형성 영역으로부터 분리되어 있고 불순물 농도가 서서히 증가하는 불순물 영역(저농도)이 형성된다.
그후, 화소부의 TFT의 OFF 전류를 감소시키기 위해 테이퍼부를 선택적으로 제거한다. 도 16에 도시된 바와 같이, 마스크가 겹쳐 있는 상태에서 건식 에칭 처리를 행하여 화소부의 게이트 전극의 테이퍼부만을 제거할 수 있다. 특히, 테이퍼부를 선택적으로 제거하지 않을 수도 있다. 도 11(A) 및 도 11(B)에 도시된 바와 같이, 테이퍼부를 선택적으로 제거하지 않는 경우에는, OFF 전류를 감소시킬 수 있도록 테이퍼부를 삼중 게이트 구조로 형성하는 것이 바람직하다.
이어서, 각 반도체층에 첨가된 불순물 원소를 활성화시킨 후, 도금 처리(전해 도금법)를 행하여, 화소부의 소스 배선의 표면에 금속막을 형성하고 단자부의 전극의 표면에 금속막을 형성한다. 도금법은, 도금법에 의해 형성될 금속 이온을 함유하는 수용액을 통해 DC 전류를 공급하여 음극 표면에 금속막을 형성하는 방법이다. 도금되는 금속으로서는, 상기한 게이트 전극의 저항값보다 낮은 저항값을 가진 어떠한 재료라도 사용될 수 있고, 예를 들어, 구리, 은, 금, 크롬, 철, 니켈, 백금 또는 이들 금속재료의 합금이 사용될 수 있다. 구리는 전기저항값이 매우 낮기 때문에, 본 발명의 소스 배선의 표면을 덮기 위해 사용되는 금속막으로서 최적의 금속재료이다. 상기한 바와 같이, 화소부의 소스 배선이 저항값이 낮은 금속재료로 덮이기 때문에, 이 화소부의 면적이 대면적화하여도 화소부를 충분히 높은 속 도로 구동시킬 수 있다.
또한, 도금법에서 형성되는 금속막의 막 두께는 전류밀도와 시간을 제어함으로써 실시자에 의해 적절히 설정될 수 있다.
본 발명에서는, 표면에 형성된 그러한 금속막도 포함하여 소스 배선이라 부른다.
이어서, 층간절연막의 형성과 투명 도전막의 형성을 행한다. 그 다음, 제3 포토리소그래피 공정에 의해 투명 도전막을 패터닝하여 화소 전극을 형성한다. 그 다음, 제4 포토리소그래피 공정에 의해 콘택트 홀을 형성한다. 이 경우, 불순물 영역에 도달하는 콘택트 홀과, 게이트 전극에 도달하는 콘택트 홀과, 소스 배선에 도달하는 콘택트 홀이 형성된다.
그 다음, 낮은 저항값을 가진 금속재료로 된 도전막을 형성하고, 제5 포토리소그래피 공정에 의해, 게이트 배선, 소스 배선, 불순물 영역을 서로 접속하는 전극과, 화소 전극과 불순물 영역을 서로 접속하는 전극을 형성한다. 본 발명에서는, 게이트 배선이 층간절연막에 형성된 콘택트 홀을 통해 제1 게이트 전극 또는 제2 게이트 전극에 전기적으로 접속된다. 또한, 소스 전극은 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(소스 영역)에 전기적으로 접속되고, 화소 전극에 접속되어 있는 전극은 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(드레인 영역)에 전기적으로 접속된다.
상기한 바와 같이, 화소부와 구동회로가 제공된 소자 기판이 포토리소그래피 공정을 총 5회 실시하여, 즉, 5장의 마스크를 사용하여 제조될 수 있다. 화소부는 화소 TFT(n채널형 TFT)를 포함하고, 구동회로는 도 23(A)에 도시된 바와 같은 EEMOS 회로(n채널형 TFT)를 포함한다. 본 실시형태는 투과형 표시장치를 제조하는 예를 나타내지만, 화소 전극으로서 반사성이 높은 재료를 사용하여 반사형 표시장치를 제조할 수도 있다. 반사형 표시장치를 제조하는 경우에는, 반사 전극과 게이트 배선이 동시에 형성될 수 있기 때문에, 4장의 마스크를 사용하여 소자 기판을 제조할 수 있다.
또한, 엔핸스먼트형 MOS 회로와 디플리션형 MOS 회로를 조합시켜 도 23(B)에 도시된 바와 같은 EDMOS 회로를 형성하는 경우에는, 도전막을 형성하기 전에 미리 마스크를 형성하고, 채널 형성 영역을 구성하는 반도체에 주기율표 15족에 속하는 원소(바람직하게는 인이 선택됨) 또는 주기율표 13족에 속하는 원소(바람직하게는 붕소가 선택됨)를 선택적으로 첨가할 수 있다. 이 경우에는, 소자 기판이 6장의 마스크를 사용하여 형성될 수 있다.
또한, 본 실시형태에서는, 게이트 전극을 형성할 때, 화소부의 소스 배선과 단자부의 전극이 동시에 형성된다. 또는, 게이트 전극, 화소부의 소스 배선, 단자부의 전극이 각각 별도로 형성될 수도 있다. 예를 들어, 각 반도체층에 불순물 원소를 첨가한 후, 게이트 전극을 보호할 수 있는 절연막을 형성하고, 각 반도체층에 첨가된 불순물 원소를 활성화하고, 포토리소그래피 공정을 행하여 절연막 상에 화소부의 소스 배선과 단자부의 전극을 동시에 형성할 수 있다. 이때, 소스 배선과 단자부의 전극은 낮은 저항값을 가진 금속재료(대표적으로는 알루미늄, 은, 구리 등의 금속재료를 주성분으로 하는 재료)로 형성된다. 그 다음, 상기한 방식으로 형성된 화소부의 소스 배선과 단자부의 전극을 도금 처리한다. 또한, 마스크 수를 감소시키기 위해, 화소부의 소스 배선을 인쇄법에 의해 형성할 수도 있다.
또한, n채널형 TFT 대신에 p채널형 TFT를 사용하는 경우에는, 모든 구동회로를 p채널형 TFT로 된 PMOS 회로로 제조할 수 있고, 화소부의 TFT도 그러한 p채널형 TFT로 형성할 수도 있다.
[실시형태 3]
이하, 본 발명을 실시한 투과형 반도체장치에 대하여 설명한다.
먼저, 기판의 전면에 도전막을 형성하고, 이 도전막을 제1 포토리소그래피 공정에 의해 소망의 형상으로 패터닝한다.
그 다음, 도금 처리에 적합한 전류를 도금 처리용 전극(4805)으로부터 공급하여 소스 배선상에 금속막을 도금한다. 이 도금 처리용 전극(4805)은 소스 배선에 접속되어 있다. 이 경우, 도전막이 도 33에 도시된 바와 같은 형상을 가지도록 형성되어 있기 때문에, 기판 상에 그 전극을 설치하여 소스 배선에만 금속막을 도금할 수 있다.
본 명세서에서, "금속막"이란, Cu, Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 금속원소의 합금의 것을 가리킨다.
상기한 제조방법들 각각은, 화소부의 소스 배선이 상기한 도금 처리에서 동일 전위가 되도록 배선에 의해 서로 접속되는 것을 특징으로 한다. 또한, 동일 전위가 되도록 소스 배선을 접속하기 위해 사용된 배선은 도금 처리 후에 레이저 광(CO2 레이저 등)에 의해 절단되거나 또는 도금 처리 후에 기판과 동시에 절단될 수 있다. 또한, 이들 배선 패턴을 사용하여 단락(短絡) 링(ring)을 형성할 수도 있다.
그 다음, 전면에 절연막을 형성하고, 이 절연막 상에 제1 비정질 반도체막과 제2 비정질 반도체막을 적층 형성한다. 제2 비정질 반도체막은 일 도전형(n형 또는 p형)의 불순물 원소를 함유한다. 이들 적층막의 불필요한 부분을 제2 포토리소그래피 공정에 의해 에칭하여 제거한 다음, 소스 전극, 게이트 전극, 보유용량을 소망의 형상으로 형성한다.
그 다음, 제2 포토리소그래피 공정의 레지스트 마스크를 제거한 후, 제3 포토리소그래피 공정에 의해, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막의 일부를 제거한다. 그후, 게이트 전극의 소스 영역 및 드레인 영역을 형성한다.
이어서, 제3 포토리소그래피 공정의 레지스트 마스크를 제거한 후, 소스 배선, 화소부의 TFT, 보유용량, 및 단자부를 덮도록 제1 층간절연막을 형성한다.
그 다음, 제1 층간절연막 상에 제2 층간절연막을 형성한다. 제2 층간절연막은 아크릴 수지와 같은 유기 절연 재료로 되어 있다. 그후, 제4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 건식 에칭 처리에 의해 콘택트 홀을 형성한다. 이 경우, 게이트 전극의 일 도전형(n형 또는 p형)의 불순물 원소를 가진 제2 비정질 반도체막에 도달하는 콘택트 홀이 형성되고, 보유용량의 일 도전 형(n형 또는 p형)의 불순물 원소를 가진 제2 비정질 반도체막에 도달하는 콘택트 홀이 형성되고, 또한 소스 배선에 도달하는 콘택트 홀이 형성된다. 동시에, 단자부의 불필요한 제1 층간절연막과 불필요한 제2 층간절연막을 에칭하여, 단자부를 형성한다.
그 다음, 제5 포토리소그래피 공정에 의해, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(드레인 영역)과, 보유용량을 전기적으로 접속하기 위해 사용되는 투명 화소 전극을 형성한다.
이어서, 낮은 저항값을 가진 금속재료로 된 금속 배선을 형성한다. 또한, 제6 포토리소그래피 공정에 의해, 게이트 전극, 전극, 및 단자부에 전기적으로 접속되는 금속 배선을 형성한다. 상기 전극은 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막을 소스 배선에 접속하기 위해 사용된다. 본 발명에 따르면, 게이트 배선은 절연막에 형성된 콘택트 홀을 통해 제1 게이트 전극 또는 제2 게이트 전극에 전기적으로 접속된다. 또한, 소스 배선은 절연막에 형성된 콘택트 홀을 통해 소스 배선 및 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(소스 영역)에 전기적으로 접속된다. 또한, 화소 전극은 층간절연막에 형성된 콘택트 홀을 통해 화소 전극을 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(드레인 영역)에 전기적으로 접속된다.
상기한 바와 같이, 투과형 반도체 표시장치는 포토리소그래피 공정을 총 6회 실시하여 제조될 수 있다. 이 반도체 표시장치는 금속막으로 도금된 소스 배선, 역스태거형 화소부, 보유용량, 및 단자부로 구성된다.
[실시형태 4]
이하, 본 발명을 실시한 반사형 반도체장치에 대하여 설명한다.
반사형 반도체장치는 실시형태 3의 투과형 반도체장치의 제조에 사용된 제4 포토리소그래피 공정까지의 공정과 동일한 공정을 실시하여 제조될 수 있다. 제5 포토리소그래피 공정에 의해, 소스 배선. 게이트 배선, 제2 비정질 반도체막(소스 영역)에 접속하기 위해 사용하는 전극, 화소 전극, 및 금속 배선을 형성한다. 제2 비정질 반도체막은 일 도전형(n형 또는 p형)의 불순물 원소를 함유한다. 금속 배선은 단자부에 전기적으로 접속된다. 이 금속 배선의 재료로서는, 화소 전극을 구성하도록 높은 반사성을 가진 금속재료를 사용하는 것이 바람직하다. 즉, 대표적으로는 Al 또는 Ag를 주성분으로 하는 재료가 사용된다.
상기한 경우에는, 화소 전극이 금속 배선의 재료와 동일한 재료를 사용하여 형성되기 때문에, 제5 포토리소그래피 공정을 행할 때 화소 전극을 동시에 형성할 수도 있다.
상기한 바와 같이, 반사형 반도체 표시장치는 포토리소그래피 공정을 총 5회 실시하여 제조될 수 있다. 이 반도체 표시장치는 금속막이 도금된 소스 배선, 역 스태거형 화소부, 보유용량, 및 단자부로 구성된다.
다음에, 이상의 구성들로 된 반도체장치들을 실시예에 의거하여 상세히 설명한다.
[실시예 1]
본 실시예에서는, 동일 기판 상에 화소부(n채널형 TFT)와 그 화소부의 주변 에 제공되는 구동회로의 CMOS 회로를 구성하는 TFT(n채널형 TFT와 p채널형 TFT)를 동시에 제작하는 방법을 도 1∼도 10을 참조하여 설명한다.
본 실시예에서는, Corning Corp.의 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미노 붕규산 유리로 된 기판(100)을 사용한다. 기판(100)으로서는, 투광성을 가진 것이면 어느 기판이라도 사용될 수 있고, 석영 기판도 사용될 수 있다. 본 실시예의 처리온도에 견디는 내열성을 가지는 플라스틱 기판도 사용될 수 있다.
그 다음, 기판(100)상에 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막으로 된 하지막(101)을 형성한다. 본 실시예에서는, 하지막(101)으로서 2층 구조를 사용하지만, 상기 절연막의 단층막 또는 2층 이상 적층한 적층막를 사용할 수도 있다. 하지막(101)의 제1 층으로서, 플라즈마 CVD법에 의해 SiH4, NH3, N2O를 반응 가스로 사용하여 산화질화규소막(101a)을 10∼200 nm(바람직하게는 50∼100 nm)의 두께로 형성한다. 본 실시예에서는, 두께 50 nm의 산화질화규소막(101a)(조성비: Si = 32%, O = 27%, N = 24%, H = 17%)을 형성하였다. 그 다음, 하지막(101)의 제2 층으로서, 플라즈마 CVD법에 의해 SiH4와 N2O를 반응 가스로 사용하여 산화질화규소막(101b)을 50∼200 nm(바람직하게는 100∼150 nm)의 두께로 형성한다. 본 실시예에서는, 두께 100 nm의 산화질화규소막(101b)(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 형성하였다.
그 다음, 하지막(101)상에 반도체층(102∼105)을 형성한다. 이 반도체 층(102∼105)은, 공지의 방법(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 비정질 구조를 가진 반도체막을 형성하고, 공지의 결정화 처리(레이저 결정화법, 열 결정화법, 니켈 등의 촉매를 사용한 열 결정화법)를 행하여 얻어진 결정성 반도체막을 소망의 형상으로 패터닝하여 형성된다. 반도체층(102∼105)은 25∼80 nm(바람직하게는 30∼60 nm)의 두께로 형성된다. 결정성 반도체막의 재료에 대해서는 특별한 제한이 없으나, 규소 또는 규소 게르마늄 합금을 사용하는 것이 바람직하다. 본 실시예에서는, 플라즈마 CVD법에 의해 두께 55 nm의 비정질 규소막을 형성한 후, 그 비정질 규소막 상에 니켈 함유 용액을 보유시켰다. 이 비정질 규소막에 대하여 탈수소화(500℃에서 1시간)를 행한 다음, 열결정화(550℃에서 4시간)를 행한다. 또한, 결정성을 개선시킬 목적으로 레이저 어닐을 행하여 결정성 규소막을 형성한다. 그리고, 이 결정성 규소막을 포토리소그래피법에 의해 패터닝하여 반도체층(102∼105)을 형성한다.
또한, 결정성 반도체막을 레이저 결정화법에 의해 제조하는 경우에는, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저를 사용할 수 있다. 이들 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 광학계에 의해 선형으로 집광시켜 반도체막에 조사하는 것이 좋다. 결정화 조건은 실시자에 의해 적절히 선택되는 것이지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 30 Hz로 하고, 레이저 에너지 밀도를 100∼400 mJ/cm2(대표적으로는 200∼300 mJ/cm2)로 한다. 펄스 발진 YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼10 kHz로 하고, 레이저 에너지 밀도를 300∼600 mJ/cm2(대표적으로는 350∼500 mJ/cm2)으로 할 수 있다. 100∼1,000 ㎛(예를 들어, 400 ㎛)의 폭을 가진 선형으로 집광시킨 레이저광을 기판의 전면에 걸쳐 조사하고, 이 때의 선형 레이저광의 겹침비율(overlap raio)은 80∼98%가 되도록 설정할 수 있다.
그 다음, 반도체층(102∼105)을 덮도록 게이트 절연막(106)을 형성한다. 게이트 절연막(106)은 플라즈마 CVD법 또는 스퍼터링법에 의해 규소 함유 절연막으로 40∼150 nm의 두께로 형성된다. 본 실시예에서는, 플라즈마 CVD법에 의해 산화질화규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 115 nm의 두께로 형성하였다. 물론, 게이트 절연막은 산화질화규소막에 한정되지 않고, 규소를 함유하는 다른 절연막을 단층 또는 적층 구조로 하여 사용할 수도 있다.
그 다음, 도 1(A)에 도시된 바와 같이, 게이트 절연막(106)상에 제1 도전막(107a)(두께: 20∼100 nm)과 제2 도전막(107b)(두께: 100∼400 nm)을 적층 형성한다. 본 실시예에서는, 두께 30 nm의 TaN 막으로 된 제1 도전막(107a)과, 두께 370 nm의 W 막으로 된 제2 도전막(107b)을 적층 형성하였다. TaN 막은 질소 함유 분위기에서 Ta을 타겟으로 하여 스퍼터링법에 의해 형성되고, W 막은 W을 타겟으로 하여 스퍼터링법에 의해 형성된다. W 막은 6불화 텅스텐(WF6)을 사용하여 열 CVD법에 의해 형성될 수도 있다. 어느 경우라도, W 막을 게이트 전극으로서 사용하기 위해서는 저저항화할 필요가 있고, W 막의 저항률은 20 μΩcm 이하인 것이 바람직 하다. 결정립을 크게 함으로써 W 막의 저항률을 낮출 수 있으나, W 막에 산소와 같은 불순물 원소가 많이 함유되어 있는 경우에는, 결정화가 저해되고, W 막의 저항이 증가하게 된다. 따라서, 본 실시예에서는, 성막 중에 기상(氣相)으로부터의 불순물의 혼입이 없도록 충분히 배려하여 고순도 W(순도: 99.9999% 또는 99.99%)을 타겟을 사용하여 스퍼터링법에 의해 W 막을 형성함으로써, 9∼20 μΩcm의 저항률을 실현할 수 있었다.
본 실시예에서는, 제1 도전막(107a)이 TaN으로 되어 있고, 제2 도전막(107b)이 W으로 되어 있으나, 본 발명이 이것에 한정되지 않는다. 양 도전막이 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 원소 또는 그 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 형성될 수도 있다. 인과 같은 불순물 원소가 도핑되어 있는 다결정 규소막과 같은 반도체막도 사용될 수 있다. 또한, 제1 도전막이 탄탈(Ta)막으로 되고 제2 도전막이 W 막으로 된 조합, 제1 도전막이 질화티탄(TiN)막으로 되고 제2 도전막이 W 막으로 된 조합, 제1 도전막이 질화탄탈(TaN)막으로 되고 제2 도전막이 Al 막으로 된 조합, 제1 도전막이 질화탄탈(TaN)막으로 되고 제2 도전막이 Cu 막으로 된 조합이 사용될 수도 있다.
그 다음, 레지스트로 된 마스크(108a∼112a)를 포토리소그래피법에 의해 형성하고, 전극과 배선을 형성하기 위한 제1 에칭 처리를 행한다. 제1 에칭 처리는 제1 에칭 조건과 제2 에칭 조건으로 행해진다. 본 실시예에서는, 제1 에칭 조건으로서, 유도 결합형 플라즈마(ICP) 에칭법을 사용하고, 에칭 가스로서 CF4, Cl2, O2(유량비: 25/25/10 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. 에칭 가스로서, Cl2, BCl3, SiC4, CCl4 등의 염소계 가스 또는 CF4, SF6, NF3 등의 불소계 가스 또는 O2가 적절히 사용될 수 있다. 여기서는, Matsushita Electric Industrial Co. Ltd.의 ICP를 사용한 건식 에칭장치(모델 E645- ICP)를 사용하였다. 기판측(시료 스테이지)에도 150 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부(負)의 셀프바이어스 전압을 인가한다. 제1 에칭 조건에 의해, W 막이 에칭되고, 제1 도전층의 단부가 테이퍼 형상으로 된다. 제1 에칭 조건에서의 W에 대한 에칭속도는 200.39 nm/min이고, TaN에 대한 에칭속도는 80.32 nm/min이며, TaN에 대한 W의 선택비는 약 2.5이다. 또한, 제1 에칭 조건에 의해, W의 테이퍼각은 약 26°가 된다.
그후, 레지스트로 된 마스크(108a∼112a)를 제거하지 않고, 제2 에칭 조건으로 변경하고, 에칭 가스로서 CF4와 Cl2(유량비: 30/30 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 약 30초간 에칭을 행한다. 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 에칭 가스로서 CF4와 Cl2의 혼합 가스를 사용하는 제2 에칭 조건에서는, W 막과 TaN 막이 동일한 정도로 에칭된다. 제2 에칭 조건에서의 W에 대한 에칭속도는 58.97 nm/min이고, TaN에 대한 에칭속도는 66.43 nm/min이다. 게이트 절연막 상에 어떠한 잔사(殘渣)도 남기지 않고 에칭을 행하기 위해, 에칭시간을 약 10∼20%만큼 증가시킬 수도 있다.
제1 에칭 처리에서는, 레지스트 마스크의 형상을 적절한 것으로 함으로써 기판측에 인가되는 바이어스 전압의 효과에 의해 제1 도전층 및 제2 도전층의 단부가 테이퍼 형상으로 된다. 이 테이퍼부의 각도는 15°∼45°로 할 수 있다.
이와 같이 하여, 제1 에칭 처리에 의해, 제1 도전층과 제2 도전층으로 구성된 제1 형상의 도전층(113∼117)(제1 도전층(113a∼117a) 및 제2 도전층(113b∼117b))이 형성된다(도 1(B)). 제1 도전층의 채널 길이 방향으로의 폭은 상기한 실시형태들에서 나타낸 제1 폭에 대응한다. 도시되지 않았으나, 게이트 절연막이 되는 절연막(105) 중, 제1 형상의 도전층(113∼117)으로 덮이지 않은 영역이 약 10∼20 nm만큼 에칭되어 얇게 된다.
그 다음, 레지스트 마스크를 제거하지 않고, 제1 도핑 처리를 행하여, 반도체층에 n형을 부여하는 불순물 원소를 첨가한다(도 1(C)). 이 도핑 처리는 이온 도핑법 또는 이온 주입법에 의해 행해질 수 있다. 이온 도핑은, 도즈량을 1×1013∼5×1015 /cm2으로 하고 가속전압을 60∼100 keV로 한 조건으로 행해진다. 본 실시예에서는, 도즈량을 1.5×1015 /cm2으로 하고 가속전압을 80 keV로 하여 도핑을 행하였다. n형을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 여기서는 인(P)을 사용하였다. 이 경우, 도전층(113∼116)이 n형을 부여하는 불순물 원소에 대한 마스크로서 기능하여, 고농도 불순물 영역(118∼121)이 자기정합적으로 형성된다. 고농도 불순물 영역(118∼121)에는 n형을 부여하는 불순물 원소가 1×1020∼1×1021 /cm3의 농도로 첨가된다.
그 다음, 레지스트 마스크를 제거하지 않고, 제2 에칭 처리를 행한다. 여기서는, 에칭 가스로서 SF6, Cl2, O2(유량비: 24/12/14 (sccm))를 사용하고, 1.3 Pa의 압력에서 코일형 전극에 700 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 25초간 에칭을 행한다. 기판측(시료 스테이지)에도 10 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 제2 에칭 처리에서의 W에 대한 에칭속도가 227.3 nm/min이고, TaN에 대한 에칭속도가 32.1 nm/min이며, TaN에 대한 W의 선택비는 7.1이다. 절연막(106)인 SiON에 대한 에칭속도는 33.7 nm/min이다. 에칭 가스로서 SF6을 사용하는 경우, 절연막(106)에 대한 선택비가 높아, 막 두께의 감소가 억제될 수 있다.
제2 에칭 처리에 의해 제2 도전층(W)의 테이퍼각은 약 70°가 된다. 또한, 제2 에칭 처리에 의해, 제2 도전층(122b∼126b)이 형성된다. 한편, 제1 도전층은 거의 에칭되지 않아서, 제1 도전층(122a∼126a)을 형성한다. 또한, 제2 에칭 처리에 의해 레지스트 마스크(108a∼112a)의 형상이 레지스트 마스크(108b∼112b)로 변형된다(도 1(D)). 도시되지 않았으나, 실제로는, 제1 도전층의 폭이 제2 에칭 처리 전에 비하여 약 0.15 ㎛(즉, 전체 선폭에서는 약 0.3 ㎛)만큼 좁아진다. 또한, 제2 도전층의 채널 길이 방향으로의 폭은 상기 실시형태들에서 나타낸 제2 폭에 대응한다.
제1 도전층(122a)과 제2 도전층(122b)으로 형성된 전극은 후의 공정에서 형성되는 CMOS 회로의 n채널형 TFT의 게이트 전극이 되고, 제1 도전층(125a)과 제2 도전층(125b)으로 형성된 전극은 후의 공정에서 형성되는 보유용량의 전극이 된다.
또한, 제2 에칭 처리에서 에칭 가스로서 CF4, CL2, O2를 사용하는 것도 가능하다. 이 경우, 유량비를 25/25/10 (sccm)으로 하고 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행할 수 있다. 또한, 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. CF4, CL2, O2를 사용하는 경우, W에 대한 에칭속도는 124.62 nm/min이고, TaN에 대한 에칭속도는 20.67 nm/min이며, TaN에 대한 W의 선택비는 6.05이다. 그리하여, W 막이 선택적으로 에칭된다. 또한, 이 경우, 절연막(106) 중, 제1 형상의 도전층(122∼126)으로 덮이지 않은 영역이 50 nm만큼 에칭되어 얇게 된다.
그 다음, 레지스트 마스크를 제거한 후, 제2 도핑 처리를 행하여 도 2(A)에 나타낸 상태를 얻는다. 제2 도전층(122b∼125b)을 불순물 원소에 대한 마스크로 사용하고, 제1 도전층의 테이퍼부 아래의 반도체층에 불순물 원소를 첨가하도록 도핑을 행한다. 본 실시예에서는, 불순물 원소로서 인(P)을 사용하고, 도즈량을 1.5×1014 /cm2으로 하고, 가속전압을 90 keV로 하고, 이온 전류밀도를 0.5 ㎂/cm2으로 하고, 포스핀(PH3) 5% 수소 희석 가스를 30 sccm의 유량으로 하는 조건에서 플라즈마 도핑을 행하였다. 이와 같이 하여, 제1 도전층과 겹치는 저농도 불순물 영역(127∼136)이 자기정합적으로 형성된다. 이 저농도 불순물 영역(127∼136)에 첨가된 인(P)의 농도는 1×1017∼1×1019 /cm3이고, 저농도 불순물 영역(127∼136)은 제1 도전층의 테이퍼부의 막 두께에 따라 농도 구배를 가진다. 제1 도전층의 테이퍼부와 겹치는 반도체층에서, 제1 도전층의 테이퍼부의 단부로부터 내측으로 갈 수록 불순물 농도(P 농도)가 서서히 낮게 되어 있다. 즉, 제2 도핑 처리에 의해, 농도 분포가 형성된다. 또한, 고농도 불순물 영역(118∼121)에도 불순물 원소가 첨가되어, 고농도 불순물 영역(137∼145)을 형성한다.
본 실시예에서는, 테이퍼부의 폭(채널 길이 방향으로의 폭)은 적어도 0.5 ㎛ 이상인 것이 바람직하고, 1.5 ㎛∼2 ㎛의 범위가 한계이다. 따라서, 막 두께에 의해서도 영향을 받기는 하지만, 농도 구배를 가진 저농도 불순물 영역의 채널 길이 방향의 폭도 1.5 ㎛∼2 ㎛가 한계가 된다. 여기서는, 고농도 불순물 영역과 저농도 불순물 영역이 별개의 것으로 도시되어 있으나, 실제로는, 그들 사이에 명확한 경계가 없고, 농도 구배를 가진 영역이 형성되어 있다. 마찬가지로, 채널 형성 영역과 저농도 불순물 영역 사이에도 명확한 경계가 없다.
그 다음, 화소부(94) 이외의 영역을 마스크(146)로 덮고, 제3 에칭 처리를 행한다. 마스크(146)에는 금속판, 세라믹판, 세라믹 유리판이 사용될 수 있다. 도 16에는 마스크(146)의 상면도가 도시되어 있다. 제3 에칭 처리에서는, 마스 크(146)와 겹치지 않는 제1 도전층의 테이퍼부가 선택적으로 건식 에칭되어, 반도체층의 불순물 영역과 겹치는 영역을 제거한다. 이 제3 에칭 처리는 W에 대한 선택비가 높은 Cl3을 에칭 가스로 사용하여 ICP 에칭장치에 의해 행해진다. 본 실시예에서는, Cl3의 유량비를 80 sccm로 하고, 1.2 Pa의 압력에서 코일형 전극에 350 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. 기판측(시료 스테이지)에도 50 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 제3 에칭 처리에 의해, 제1 도전층(124c∼126c)이 형성된다.(도 2(B))
본 실시예에서는, 제3 에칭 처리를 행하는 예를 나타내었으니, 제3 에칭 처리를 행할 필요가 없는 경우에는 제3 에칭 처리를 행하지 않는다.
그 다음, n채널형 TFT의 활성층이 될 반도체층을 제3 포토그래피 공정에 의해 형성되는 레지스트 마스크(147)로 덮는다. 이 상태에서, 제3 도핑 처리를 행한다. 이 제3 도핑 처리에 의해, p채널형 TFT의 활성층이 될 반도체층에 상기한 도전형(n형)과 반대의 도전형(p형)을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역(148∼150)(고농도 불순물 영역과 저농도 불순물 영역)을 형성한다. 테이퍼부를 통과시켜 반도체층에 불순물 원소를 첨가하기 때문에, p형 저농도 불순물 영역은 n형의 저농도 불순물 영역과 유사한 농도 구배를 가진다(도 2(C)). 제1 도전층을 불순물 원소에 대한 마스크로 사용하여, p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역(148∼150)을 형성한다. 본 실시예에서는, p형 불순물 영 역(148∼150)을 디보란(B2H6)을 사용한 이온 도핑법에 의해 형성하였다. 제1 도핑 처리 및 제2 도핑 처리에 의해, 불순물 영역에는 인이 상이한 농도로 첨가되어 있으나, 어느 영역에서도 붕소의 농도가 2×1020∼2×1021 /cm3가 되도록 도핑 처리를 행함으로써, 상기 영역들이 p채널형 TFT의 소스 영역과 드레인 영역으로서 기능하므로, 아무런 문제가 없다.
또한, 제2 에칭 처리에서 막 두께의 감소를 방지하는 조건을 사용하는 경우(예를 들어, 에칭 가스로서 SF6을 사용하는 경우)에는, 붕소의 도핑을 용이하게 하기 위해, 절연막(106)의 두께를 얇게 하는 에칭(CHF3 가스를 사용한 반응성 이온 에칭(RIE))을 제3 도핑 처리 전에 행할 수도 있다.
그 다음, 도 2(D)에 도시된 바와 같이, 각 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 활성화 공정은 어닐 로를 사용한 열 어닐법에 의해 행한다. 열 어닐법은, 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼550℃로 행할 수도 있다. 본 실시예에서는, 550℃, 4시간의 열처리에 의해 활성화 처리를 행하였다. 열 어닐법 대신에, 레이저 어닐법 또는 급속 열 어닐법(RTA법)을 적용할 수도 있다.
도시되지 않았으나, 이 활성화 처리를 통해 불순물 원소가 확산되어, n형 불순물 영역(저농도)과 불순물 영역(고농도) 사이의 경계가 거의 없게 된다.
본 실시예에서는, 상기한 활성화 처리와 동시에, 결정화 시에 촉매로서 사용된 니켈을 인을 고농도로 함유하는 불순물 영역으로 게터링(gettering)하여, 주로 채널 형성 영역이 될 반도체층의 니켈 농도를 감소시켰다. 이와 같이 하여 형성된 채널 형성 영역을 가진 TFT에서는, 오프 전류값이 감소되고, 결정성이 만족스럽게 된다. 따라서, 높은 전계효과 이동도가 얻어지고, 만족스러운 특성이 달성될 수 있다.
그 다음, 수소 분위기에서 열처리를 행하여 반도체층을 수소화한다. 수소화의 다른 수단으로서 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)가 사용될 수도 있다.
활성화 처리로서 레이저 어닐법을 사용하는 경우에는, 상기 수소화 후에 엑시머 레이저 또는 YAG 레이저와 같은 레이저광을 조사하는 것이 바람직하다.
그 다음, 화소부(403)의 소스 배선(126)의 표면과 단자부의 전극 표면에 도금 처리를 행한다. 도 7(A)는 도금 처리 직후의 단자부의 상면도를 나타내고, 도 7(B)는 그의 단면도를 나타낸다. 도 7(A) 및 도 7(B)에서, 부호 400은 단자부를 나타내고, 부호 401은 외부 단자에 접속되는 전극을 나타낸다. 또한, 간략화를 위해, 도 7(A) 및 도 7(B)에는 구동회로부(402)에 제공된 TFT를 하나만 나타내고, 화소부(403)에는 소스 배선(126)만이 도시되어 있다. 본 실시예에서는, 구리 도금액(EEJA에서 제조한 "MICROFAB Cu2200")을 사용하여 도금 처리를 행하였다. 도 10에 일 예를 나타낸 바와 같이, 이 도금 처리가 행해질 때, 도금될 배선 또는 전극은 동일 전위가 되도록 더미(dummy) 패턴을 사용하여 서로 접속된다. 후의 공정에서 기판이 절단될 때, 인접한 전극들 사이가 절단되어 분리된다. 또는, 더미 패턴을 사용하여 단락 링을 형성할 수도 있다.
그 다음, 화소의 소스 배선을 덮을 수 있는 제1 층간절연막(155)을 형성한다. 이 제1 층간절연막(155)으로서는, 규소를 주성분으로 하는 무기 절연막을 사용할 수도 있다.
그 다음, 제1 층간절연막(155)상에 유기 절연재료로 된 제2 층간절연막(156)을 형성한다. 본 실시예에서는, 두께 1.6 ㎛의 아크릴 수지막을 형성하였다.
그 다음, 포토마스크를 사용하여 제2 층간절연막 상에 투명 도전막으로 된 화소 전극(170)을 패터닝한다. 화소 전극(170)을 구성하는 투명 도전막으로서는, 예를 들어, ITO(산화인듐과 산화주석으로 된 합금), 산화인듐과 산화아연으로 된 합금(In2O3-ZnO), 산화아연(ZnO) 등이 사용될 수 있다.
그 다음, 포토마스크를 사용하여 제2 절연막을 선택적으로 에칭하여, 각 불순물 영역(137, 138, 148, 149, 151, 153, 150)에 도달하는 콘택트 홀과, 화소부의 소스 배선(126)에 도달하는 콘택트 홀과, 게이트 전극(124)에 도달하는 콘택트 홀과, 전극(125b)에 도달하는 콘택트 홀을 형성한다.
그 다음, 각 불순물 영역(137, 138, 149, 148)에 전기적으로 접속되는 전극(157∼160), 구동회로의 소스 배선, 불순물 영역(150) 및 불순물 영역(153)에 전기적으로 접속되는 전극(169, 163), 소스 영역을 구성하는 불순물 영역(151)을 화소부의 소스 배선(126)에 전기적으로 접속하는 전극(접속 전극)(161), 게이트 전극(124)에 전기적으로 접속되는 게이트 배선(162), 전극(125b)에 전기적으로 접속되는 용량 배선을 형성한다.
또한, 화소 전극(170) 은 화소 전극(170)과 접하여 겹쳐 있는 전극(163)에 의해 화소 TFT(206)의 불순물 영역(153)에 전기적으로 접속된다. 또한, 화소 전극(170)은 화소 전극(170)과 접하여 겹쳐 있는 다른 전극(169)에 의해 보유용량(207)의 불순물 영역(150)에 전기적으로 접속된다.
또한, 본 실시예에서는, 화소 전극이 형성된 후에 전극(169, 163)을 형성하는 예를 나타내었으나, 콘택트 홀과 전극의 형성 후, 투명 도전막으로 된 화소 전극을 상기 전극과 겹치도록 형성할 수도 있다.
또한, 보유용량(207)의 한쪽 전극으로서 기능할 수 있는 각 불순물 영역(135, 136, 144, 145)에는 p형을 부여하는 불순물 원소가 첨가되어 있다. 보유용량(207)은 절연막(106)을 유전체로 하여, 용량 배선에 접속되는 전극(125a, 125b)과, 반도체층에 의해 형성되어 있다.
이상과 같이 하여, 구동회로(201)와 화소부(205)를 동일 기판 상에 형성할 수 있다. 구동회로(201)는 n채널형 TFT(203)와 p채널형 TFT(204)로 구성된 CMOS 회로(202)를 포함하고, 화소부(205)는 n채널형 TFT로 된 화소 TFT(206)와 보유용량(207)을 포함한다(도 3(B)). 본 명세서에서는, 편의상, 그러한 기판을 액티브 매트릭스 기판이라 부른다.
도 5는 본 실시예에서 제조한 액티브 매트릭스 기판의 화소부의 상면도를 나타낸다. 도 3(B)에 도시된 것과 동일한 부호를 사용하여 도 4 및 도 5의 동일 또는 유사한 구성요소들을 나타낸다. 도 3(B)에 도시된 점선 A-A'는 도 5의 점선 A-A'를 띠리 취한 단면도에 대응한다. 도 3(B)에 도시된 점선 B-B'는 도 5의 점선 B-B'를 띠리 취한 단면도에 대응한다. 또한, 도 4는 화소의 소스 배선(126)을 형성한 직후에 얻어진 액티브 매트릭스 기판의 상면도이다.
본 실시예의 화소 구조는, 블랙 매트릭스를 사용하지 않고 화소 전극들 사이의 간극을 차폐하기 위해 화소 전극(170)의 엣지부가 소스 배선(126)과 겹쳐 배치되도록 형성되어 있다.
또한, 본 실시예에서 나타낸 공정들에 따르면, 액티브 매트릭스 기판을 제조하는데 필요한 포토마스크의 수가 6개로 될 수 있다.
다음에, 이렇게 하여 제조된 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정표시장치를 제조하는 공정을 도 6을 사용하여 설명한다.
도 3(B)의 상태의 액티브 매트릭스 기판을 얻은 후, 도 3(B)의 액티브 매트릭스 기판 상에 배향막(301)을 형성한 다음, 이 액티브 매트릭스 기판에 러빙 처리를 행한다. 본 실시예에서는, 배향막(301)을 형성하기 전에, 기판의 간격을 유지하기 위해, 아크릴 수지막과 같은 유기 수지막을 패터닝하여 소망의 위치에 주상(柱狀) 스페이서를 형성하였다. 또는, 주상 스페이서 대신에, 구상(球狀) 스페이서를 기판의 전면에 산포시킬 수도 있다.
그 다음, 대향 기판(300)을 준비한다. 이 대향 기판(300)상에는 컬러 필터가 제공되어 있다. 이 컬러 필터에는, 각 화소에 대응하여 착색층(302)과 차광층(303)이 배치되어 있다. 그리고, 이 컬러 필터와 차광층을 덮을 수 있는 평탄화막(304)을 제공하였다. 그 다음, 투명 도전막으로 된 대향 전극(305)을 화소부에서 평탄화막(304) 위에 형성하고, 대향 기판의 전면에 다른 배향막(306)을 형성하 고, 러빙 처리를 행하였다.
그 다음, 화소부와 구동회로가 형성되어 있는 액티브 매트릭스 기판과 대향 기판(300)을 밀봉재(307)를 사용하여 서로 접착한다. 밀봉재(307)에는 충전재가 혼입되어 있어, 이 충전재와 주상 스페이서에 의해 균일한 간격을 유지하여 상기 2개의 기판을 서로 접착한다. 그후, 양 기판 사이의 공간에 액정재료(308)를 주입하고, 봉지재(도시되지 않음)에 의해 완전히 봉지(封止)한다. 액정재료(308)로서는, 공지의 액정재료가 사용될 수 있다. 그 다음, 액티브 매트릭스 기판 또는 대향 기판을 소망의 형상으로 절단한다. 이 경우, 도금 처리를 행하기 위해 제공된 더미 패턴이 절단된다.
도 8(A)는 절단 후의 액티브 매트릭스형 액정표시장치의 상면도이고, 도 8(B)는 점선 D-D'를 따라 취한 이 액정표시장치의 단면도이다. 도 8(A)∼도 8(C)에서, 부호 400은 단자부를 나타내고, 부호 401은 외부 단자에 접속되는 전극을 나타낸다. 또한, 간략화를 위해, 도 8(A)∼도 8(C)에는 구동회로부(402)의 TFT를 하나만 나타내고, 화소부(403)에는 소스 배선(126)만을 나타내었다. 또한, 전극(401)은 배선(157∼160)에 전기적으로 접속되어 있다. 단자부(400)에서는, 도금 처리된 단자(401)의 일부가 노출되고, 투명 도전막(404)이 형성되어 있는 상태로 되어 있다.
또한, 이 기술분야에서 알려진 기술을 사용하여 편광판(309) 등이 적절히 제공되었다. 그 다음, 공지의 기술을 이용하여 단자부의 노출된 부분에 FPC가 접착된다. 도 8(C)는 FPC(405)가 부착된 후의 액정표시장치의 단면도를 나타낸다.
이와 같이 하여 제조된 액정 모듈의 구성을 도 9의 상면도를 참조하여 설명한다. 도 6에서 나타낸 동일 부호를 도 9의 동일 구성요소들에도 사용한다.
도 9에 나타낸 액정 모듈의 상면도에서, 액티브 매트릭스 기판이 컬러 필터가 제공되어 있는 대향 기판(300)에 밀봉재(370)를 통해 접착되어 있다. 이 액티브 매트릭스 기판에는, 화소부, 구동회로, FPC(Flexible Printed Circuit)(321)를 부착하기 위해 사용되는 외부 입력단자(319), 이 외부 입력단자(319)를 각 회로의 입력부에 접속하기 위해 사용되는 배선(320)이 형성되어 있다.
대향 기판측에는, 게이트 배선측 구동회로(201a)와 겹치도록 차광층(303a)이 제공되어 있다. 또한, 대향 기판측에는, 소스 배선측 구동회로(201b)와 겹치도록 다른 차광층(303b)이 제공되어 있다. 또한, 화소부(205)상에서 대향 기판측에 제공되어 있는 컬러 필터(302)에는, 차광층과 적색(R), 녹색(G), 청색(B)의 각 색에 대한 착색층이 각 화소에 대응하여 제공되어 있다. 액정 모듈이 실제로 화상을 표시할 때는, 적색(R)의 착색층, 녹색(G)의 착색층, 청색(B)의 착색층으로 구성된 3가지 색에 의해 컬러 표시가 이루어진다. 각 색의 착색층은 임의로 배열될 수도 있다.
이 경우, 컬러화를 도모하기 위해 컬러 필터(302)가 대향 기판에 제공되지만, 본 발명은 이것에 한정되지 않는다. 액티브 매트릭스 기판이 제조될 때,이 액티브 매트릭스 기판에 컬러 필터가 형성될 수도 있다.
또한, 표시영역 이외한 부분을 차광하기 위해, 컬러 필터에서 인접한 화소들 사이에 차광층(303)이 제공되어 있다. 또는, 구동회로를 덮을 수 있는 영역에도 차광층을 제공할 수도 있다. 또는, 후의 단계에서 액정표시장치가 전자기기의 표시부로서 조립될 때, 구동회로를 덮을 수 있는 영역이 커버에 의해 덮이기 때문에, 차광층을 특별히 제공하지 않아도 된다. 또한, 액티브 매트릭스 기판을 제조할 때, 액티브 매트릭스 기판 상에 차광층을 형성할 수도 있다.
또한, 하지막과 배선으로 구성되는 FPC(321)가 이방성 도전성 수지를 사용하여 외부 입력단자에 접착된다. 또한, 기계적 강도를 증대시키기 위해 FPC(321)를 보강판으로 보강한다.
또한, 본 실시예에서는, 모든 구동회로를 기판상에 형성한 예를 나타내었으나, 구동회로의 일부에 몇개의 IC를 사용할 수도 있다.
이상과 같이 하여 제조된 액정 모듈은 각종 전자기기의 표시부로서 사용될 수 있다. 이 액정 모듈을 조립할 때, 백라이트(310)와 도광판(311)을 제공하고, 커버(312)로 덮어, 도 6에 도시된 바와 같은 액티브 매트릭스형 액정표시장치를 완성할 수 있다. 커버(312)는 접착제와 유기 수지에 의해 액정 모듈에 접착된다. 또한, 기판을 대향 기판에 접착할 때, 양 기판을 프레임으로 둘러싸고, 기판과 프레임 사이의 공간에 유기 수지를 충전하여, 기판을 프레임에 접착시킨다.
[실시예 2]
본 발명은 화소부의 소스 배선이 구동회로의 소스 배선과는 다른 공정에 의해 형성되는 것을 특징으로 한다. 본 실시예에서는, 종래기술과의 차이점을 도 10을 참조하여 설명한다. 도 10에서는, 간략화를 위해, 화소부의 소스 배선(91)을 3개만 나타내고 게이트 배선(92)을 3개만 나타내고 있다. 또한, 화소부의 소스 배 선(91)은 서로 평행하게 배치된 띠 형상으로 되어 있고, 이들 소스 배선(91) 사이의 간격은 화소 피치와 동일하다.
도 10은 디지털 구동을 실현하기 위해 사용되는 블록 구성이다. 본 실시예에서는, 이 블록 구성이 소스측 구동회로(93)와, 화소부(94)와, 게이트측 구동회로(95)를 포함하고 있다. "구동회로"란 게이트측 구동회로와 소스측 구동회로을 포함한 총칭이다.
소스측 구동회로(93)는 시프트 레지스터(93a), 래치(A)(93b), 래치(B)(93c), D/A 변환기(93d), 버퍼(93e)를 구비하고 있다. 또한, 게이트측 구동회로(95)는 시프트 레지스터(95a), 레벨 시프터(95b), 버퍼(95c)를 구비하고 있다. 또한, 필요에 따라, 래치(B)(93c)와 D/A 변환가(93d) 사이에 레벨 시프터 회로가 제공될 수도 있다.
또한, 본 실시예에서는, 도 10에 도시된 바와 같이, 소스측 구동회로(93)와 화소부(94) 사이에 콘택트부가 제공되어 있다. 이것은, 소스측 구동회로의 소스 배선과 화소부의 소스 배선(91)이 서로 다른 공정에서 형성되기 때문이다. 본 발명에서는, 화소부의 소스 배선은 게이트 전극과 동일한 재료를 사용하여 그 소스 배선에 대한 도금 처리를 행한 다음, 이 도금된 배선을 저항값이 낮은 재료로 덮기 위해 소스측 구동회로의 소스 배선에 대한 공정과는 다른 공정에서 형성된다.
또한, 도금 처리를 행하기 위해, 화소부의 모든 소스 배선이 동일한 전위가 되도록 배선 패턴을 사용하여 서로 접속되고, 도금 처리용 전극(96)이 제공되어 있다. 또한, 마찬가지로, 단자부가 배선 패턴을 사용하여 서로 접속되고, 도금 처리 용 전극이 제공되어 있다. 도 10에서는, 도금 처리를 행하기 위해 사용되는 전극들은 따로따로 제공되었으나, 소스 배선들이 배선 패턴에 의해 접속되고, 접속된 소스 배선들이 단일 전극을 사용하여 한번에 도금 처리될 수도 있다. 또한, 도 10에 도시된 점선은 기판 분단선(97)이 되고, 도금 처리 후에 절단되는 위치를 나타낸다.
또한, 화소부(94)는 다수의 화소를 포함하고, 이들 다수의 화소에는 TFT 소자가 제공되어 있다. 또한, 화소부(94)에는, 게이트측 구동회로에 접속되는 다수의 게이트 배선이 서로 평행하게 제공되어 있다. 또한, 게이트 전극과 동일한 재료를 사용하여 전극에 대해 도금 처리를 하는 동안, 단자부는 저항값이 낮은 재료로 덮여 있는 것이 바람직하다.
또는, 게이트측 구동회로(95)의 반대측에 화소부(94)를 사이에 두고 게이트측 구동회로가 제공될 수도 있다.
또한, 구동회로가 아날로그 방식으로 구동되는 경우에는, 래치 회로 대신에 샘플링 회로가 제공될 수도 있다.
본 실시예는 실시예 1과 조합될 수 있다.
[실시예 3]
실시예 1에서는 테이퍼부를 선택적으로 에칭하는 예를 나타내었으나, 본 실시예에서는, 에칭 처리를 행하지 않는다. 본 실시예에서는, 화소부만이 실시예 1과 다르므로, 도 11(A) 및 도 11(B)에서는 그러한 화소부만을 나타내었다.
본 실시예는 실시예 1의 도 2(B)의 제3 에칭 처리를 행하지 않는 예이다. 도 11(A)에서, 화소 TFT(709)의 화소 전극(700)이 투명 도전막으로 형성되어 있다.
도 11(A)에서, 게이트 전극의 구조는 실시예 1의 게이트 전극의 구조와 다르고, 제1 도전층(707, 708)은 테이퍼부를 가지고 있다. 따라서, 제1 도전층(707)은 절연막을 사이에 두고 불순물 영역과 겹쳐 있다.
테이퍼부를 가진 제1 도전층(707, 708)이 실시예 1의 제1 도전층(124a)에 대응한다. 부호 701은 소스 배선을 나타내고, 부호 720은 게이트 배선을 나타낸다.
또한, 도 11(B)는 액정 모듈이 삼중 게이트 구조로 된 예를 나타낸다. 도 11(B)에서, 제1 도전층(804)은 절연막을 사이에 두고 불순물 영역(803, 805)과 겹쳐 있고, 제1 도전층(807)은 절연막을 사이에 두고 불순물 영역(806, 808)과 겹쳐 있고, 제1 도전층(810)은 절연막을 사이에 두고 불순물 영역(809, 811)과 겹쳐 있다. 부호 801은 소스 배선(도금 처리에 의한)을 나타내고, 부호 820은 게이트 배선을 나타낸다.
본 실시예에서는, 3중 게이트 구조를 사용하기 때문에, OFF 전류가 감소될 수 있다. 또한, 게이트 전극의 폭이, 예를 들어, 1.5 ㎛로 좁기 때문에, OFF 전류가 더욱 감소될 수 있다.
본 실시예는 실시예 1 또는 실시예 2와 자유롭게 조합될 수 있다.
[실시예 4]
실시예 1에서는 투과형 액정표시장치에 사용되는 액티브 매트릭스 기판을 형성하는 예를 나타내었으나, 본 실시예는 반사형 액정표시장치의 예를 나타낸다. 본 실시예의 화소부만이 실시예 1과 다르므로, 도 12에는 그러한 화소부만을 나타 내었다.
기판으로서는, 유리 기판, 석영 기판, 또는 플라스틱 기판이 사용될 수 있다. 또한, 본 실시예는 반사형 액정표시장치에 관한 것이기 때문에, 기판에 특정한 제한은 없고, 예를 들어, 규소 기판, 금속 기판, 또는 표면에 절연막이 형성된 스테인리스 강 기판을 사용할 수도 있다.
도 12는, 실시예 1에 따라 도금 처리를 행하여 소스 배선(1401)을 얻고, 제2 층간절연막을 형성한 후, 포토마스크를 사용하여 패터닝하여 콘택트 홀을 형성하고, 이어서, 각각의 전극, 게이트 배선, 화소 전극(1406)을 형성하는 예이다. 화소 전극(1406)은 불순물 영역(1405)에 전기적으로 접속되어 있다. 이들 전극과 화소 전극(1406)의 재료로서는, 반사성이 우수한 재료가 사용될 수 있다. 예를 들어, Al(알루미늄) 또는 Ag(은)을 주성분으로 하는 막 또는 이들 재료의 적층막을 사용할 수도 있다. 도 12에서, 화소 TFT(1402)는 2중 게이트 구조이고, 2개의 채널 형성 영역을 가지고 있다. 이들 채널 형성 영역은 게이트 전극(1403, 1404)과 절연막을 사이에 두고 서로 겹쳐 있다. 부호 1420은 게이트 배선을 나타낸다.
도 12의 구조를 얻는 제조방법에 따르면, 화소 전극과 게이트 배선을 동시에 제조할 수 있기 때문에, 액티브 매트릭스 기판을 제조하는데 필요한 포토마스크의 총 수를 5개로 감소시킬 수 있다.
[실시예 5]
본 실시예에서는 실시예 1과는 다른 공정에 의해 소스 배선을 형성하는 예를 도 13(A)∼도 13(C)에 나타낸다.
도 13(A)는, 화소부(911)의 소스 배선(903)을 도금 처리한 후 층간절연막을 형성하고, 이 층간절연막에 콘택트 홀을 형성한 후, 단자부(900)를 도금 처리하는 예를 나타낸다.
먼저, 구동회로부(910)의 게이트 전극(902)과 동일한 공정에서 단자부(900)의 전극(901)을 형성한다. 이 전극과 동일한 공정에서 소스 전극(903)을 형성한다. 먼저, 화소부(911)의 소스 배선(903)만을 선택적으로 도금 처리한다. 이어서, 층간절연막을 형성하고, 콘택트 홀을 형성한다. 이 콘택트 홀을 형성할 때, 단자부(900)의 전극(901)의 일부가 노출되도록 한다. 그 다음, 단자부(900)의 전극(901)의 노출된 영역만을 도금 처리하여 도금막(904)을 형성한다. 그후, 인출 배선, 소스 배선, 및 드레인 배선을 형성한다. 이어서, 이후의 공정은 실시예 1에 따라 행하여 도 13(A)에 도시된 구조를 형성할 수 있다.
도금막(904)의 형성 전에, 반도체층에 함유된 불순물 원소의 활성화를 행하는 것이 바람직하다. 부호 920은 FPC를 나타낸다.
또한, 실시예 1과 마찬가지로, 도금 처리를 행할 때, 도금될 배선과 전극을 서로 동일 전위가 되도록 더미 패턴을 이용하여 서로 접속한다. 후의 공정에서 기판을 절단할 때, 전극들이 절단되어 서로 분리된다. 또는, 이들 더미 패턴을 사용하여 단락 링을 형성할 수도 있다.
도 13(B)는 도 13(A)와는 다른 공정에서 도금 처리를 행하는 예를 나타낸다. 본 실시예는, 게이트 전극(11002)의 형성과 동시에 소스 배선(11003)을 형성하지 않는 예이다.
게이트 전극(11002)을 보호할 수 있는 절연막을 형성한 후, 각 반도체층에 첨가된 불순물 원소의 활성화를 행하고, 포토리소그래피 공정에 의해 절연막상에 화소부(11011)의 소스 배선(11003)과 단자부(11000)의 전극(11001)을 동시에 형성한다. 이 배선과 전극은 저항값이 낮은 금속재료(대표적으로는, 알루미늄, 은, 또는 구리를 주성분으로 하는 금속재료)로 되어 있다. 앞에서 설명한 바와 같이, 화소부(11011)의 소스 배선(11003)은 저항값이 낮은 금속재료를 사용하여 형성되기 때문에, 화소부의 면적이 대면적화하여도 액정 모듈을 충분히 구동시킬 수 있다. 또한, 마스크의 총 수를 감소시키기 위해, 소스 배선을 인쇄법에 의해 형성할 수도 있다.
그 다음, 도금 처리(전해 도금법)를 행하여, 화소부(11011)의 소스 배선(11003)의 표면과 단자부(11000)의 전극(11001)의 표면에 금속막을 형성한다. 이어서, 이후의 공정은 실시예 1에 따라 행하여 도 13(B)에 도시된 구조를 형성할 수 있다.
도 13(C)는 도 13(A)에 도시된 공정과는 다른 공정에서 소스 배선을 형성하는 예를 나타낸다. 부호 11020은 FPC를 나타낸다.
본 실시예에서는, 인쇄법에 의해 소스 배선을 형성한다. 화소부(11032)의 소스 배선(11033)의 위치 정밀도를 향상시키기 위해 도전층을 형성하였다.
본 실시예에서는, 도전층을 게이트 전극과 동일한 공정에서 형성하였다. 그 다음, 게이트 전극을 절연막으로 덮지 않고, 불순물 원소의 활성화를 행하였다. 활성화로서는, 예를 들어, 불활성 분위기에서 감압 하에 열어닐을 행함으로써, 도 전층의 산화에 의해 게이트 전극이 높은 저항값을 가지게 되는 것을 억제할 수 있다. 이어서, 도전층들 사이의 공간을 메우기 위해 인쇄법을 이용하여 소스 배선을 형성하였다. 또한, 도전층이 소스 배선을 따라 형성되기 때문에, 인쇄법(스크린 인쇄법)에서 일어날 수 있는 단선을 피하는 것이 가능하다. 이어서, 후의 공정은 실시예 1에 따라 행하여 도 13(C)에 도시된 구조를 형성할 수 있다. 도 13(C)에서, 부호 11030은 단자부를 나타내고, 부호 11031은 구동회로부를 나타내고, 부호 11034는 FPC를 나타낸다.
스크린 인쇄법은 다음과 같이 실행된다. 예를 들어, 소망의 패턴의 개구부를 가진 판을 마스크로 사용하여, 금속 입자(Ag, Al 등)가 혼입된 페이스트(희석액) 또는 잉크를 상기 개구부로부터 인쇄할 부재에 대응하는 기판 상에 형성한다. 그후,열 소성을 행하여, 소망의 패턴을 가진 배선을 형성한다. 그러한 스크린 인쇄법은 비교적 저렴하고, 넓은 면적에 적용될 수 있기 때문에, 이 스크린 인쇄법이 본 발명에 적합할 수 있다.
또는, 스크린 인쇄법 대신에, 회전 드럼을 사용한 철판 인쇄법, 요판 인쇄법, 및 각종 오프셋 인쇄법이 본 발명에 적용될 수도 있다.
본 실시예는 실시예 1∼실시예 4 중의 어느 것과도 자유롭게 조합될 수 있다.
[실시예 6]
실시예 1에서는 탑 게이트 구조를 가진 TFT의 예를 나타내었지만, 본 발명은 이러한 TFT 구조에 한정되지 않는다. 본 실시예에서는, 보텀 게이트 구조를 가진 화소 TFT(1502)의 예를 도 14에 나타낸다.
먼저, 기판 상에 게이트 전극(1503)과 소스 배선을 형성한 후, 게이트 절연막을 형성한다. 그 다음, 게이트 절연막을 사이에 두고 게이트 전극(1503)과 겹치도록 반도체막을 형성한다. 그 다음, 채널 형성 영역을 구성하는 반도체막의 일부 위에 선택적으로 절연층을 형성한 다음, 도핑 처리를 행한다. 이어서, 활성화 처리를 행한 후, 반도체막과 게이트 절연막을 모두 선택적으로 제거한다. 이 때, 소스 배선을 덮은 절연막이 제거되어 이 소스 배선의 표면을 노출시킨다. 그 다음, 소스 배선의 표면을 도금 처리하여, 저항값이 낮은 소스 배선(1501)을 형성한다.
그 다음, 층간절연막을 형성하고, ITO로 된 화소 전극(1504)을 형성한 다음, 콘택트 홀을 형성한다. 그 다음, 화소 TFT(1502)의 소스 영역을 소스 배선(1501)에 접속하는 전극을 형성하고, 게이트 전극에 접속되는 게이트 배선(1520)을 형성하고, 화소 TFT(1502)의 드레인 영역을 화소 전극(1504)에 접속하는 전극을 형성한다.
본 실시예는 실시예 1∼실시예 5 중의 어느 것과도 자유롭게 조합될 수 있다.
[실시예 7]
본 실시예에서는 실시예 1에 나타낸 공정과는 다른 공정에서 소스 배선을 형성하는 예를 도 15에 나타낸다.
도 15는, 층간절연막을 형성한 후, 그 층간절연막 상에 ITO로 된 화소 전극(1600)을 형성한 다음, 소스 배선(1601)을 형성하는 예이다.
본 실시예에서는, 소스 배선(1601)을 스크린 인쇄법에 의해 형성하고, 이 소스 배선(1601)을 화소 TFT(1602)의 소스 영역에 접속하는 접속 전극(1621)이 제공된다.
스크린 인쇄법은 다음과 같이 실행된다. 예를 들어, 소망의 패턴의 개구부를 가진 판을 마스크로 사용하여, 금속 입자(Ag, Al, Cu 등)가 혼입된 페이스트(희석액) 또는 잉크를 상기 개구부로부터 인쇄할 부재에 대응하는 기판 상에 형성한다. 그후, 열 소성을 행하여, 소망의 패턴을 가진 배선을 형성한다. 그러한 스크린 인쇄법은 비교적 저렴하고, 넓은 면적에 적용될 수 있기 때문에, 이 스크린 인쇄법이 본 발명에 적합할 수 있다.
또는, 스크린 인쇄법 대신에, 회전 드럼을 사용한 철판 인쇄법, 요판 인쇄법, 및 각종 오프셋 인쇄법이 본 발명에 적용될 수도 있다.
본 실시예에서는, 소스 배선(1601)을 구리로 하고, 접속 전극(1621)과 게이트 배선(1621)을 Ti/Al/Ti의 3층 적층으로 형성하였다.
본 실시예는 실시예 1∼실시예 4 중의 어느 것과도 자유롭게 조합될 수 있다.
[실시예 8]
본 실시예에서는 액정 모듈을 3중 게이트 구조로 구성하는 경우의 화소의 상면도를 도 17에 나타낸다.
도 17에서, 부호 1201은 반도체층, 부호 1202는 게이트 전극, 부호 1203은 용량 전극, 부호 1204는 소스 배선, 부호 1205는 게이트 배선을 나타낸다. 또한, 부호 1206은 용량 배선, 부호 1207은 반도체층을 소스 배선에 접속하는 전극, 부호 1209는 화소 전극, 부호 1208은 반도체층을 화소 전극에 접속하는 전극을 나타낸다.
본 실시예에서는, 반도체층(1201)을 덮는 절연막 상에 동일 공정에서 게이트 전극(1202)과 용량 전극(1203)을 형성한다. 소스 배선(1204)은 이들 전극과 동일한 공정 또는 상이한 공정에서 형성된다. 본 실시예에서는, 반도체층에 불순물 원소를 첨가하고, 그 첨가된 불순물 원소를 활성화한 후, 다른 공정에서 게이트 절연막 상에 배선을 형성하고, 그 배선의 표면을 도금 처리하여 이 배선의 저항값을 낮춘다. 또한, 본 실시예에서는, 게이트 전극(1205), 용량 전극(1203), 게이트 전극(1202)을 덮는 층간절연막 상에 전극(1207, 1208), 소스 배선(1204), 및 용량 배선(1206)을 동일 공정에서 형성한다. 또한, 전극(1208)은 화소 전극(1209)의 일부와 접하고 이 부분과 겹치도록 제공된다. 화소 전극(1209)는 층간절연막상에 형성되는 투명 도전막으로 되어 있다. 또한, 도 17에 도시된 바와 같이, 상면에서 보아, 용량 배선(1206)은 전극(1208)과 전극(1207) 사이에 배치되어 있다.
게이트 전극(1202)은 게이트 절연막을 사이에 두고 3개의 위치에서 반도체층(1201)과 겹쳐 있어, 3중 게이트 구조를 구성한다. 게이트 전극 부근의 부분의 단면도가 도 11(B)의 것과 거의 동일하기 때문에, 이에 대한 설명은 생략한다.
도 11(B)는, 화소 TFT와 다른 반도체층에 화소부의 용량을 형성한 예이다. 도 17에서, 화소 TFT의 반도체층의 일부에 의해 용량이 형성되어 있다. 용량을 확보하기 위해, 절연막의 두께를 대략 80 nm로까지 얇게 할 수도 있다.
본 실시예에서는, 3중 게이트 구조로 함으로써 OFF 전류를 감소시킬 수 있다. 또한, 게이트 전극(1202)의 폭이, 예를 들어, 1.5 ㎛로 좁게 됨으로써, OFF 전류가 더욱 감소될 수 있다.
본 실시예는 실시예 1∼실시예 7 중의 어느 것과도 자유롭게 조합될 수 있다.
[실시예 9]
본 실시예에서는 실시예 1에서의 열처리로서 PPTA(Plural Pulse Termal Annealing: 다중 펄스 열 어닐)를 이용하는 예를 나타낸다.
"PPTA"란, 광원(할로겐 램프, 금속 할로겐화물 램프, 고압 수은 램프, 고압 나트륨 램프, 크세논 램프 등)에 의한 가열 사이클과, 처리실 내로의 냉매(질소, 헬륨, 아르곤, 크립톤, 크세논 등)의 순환에 의한 냉각 사이클을 다수 회 반복적으로 실행하는 열처리를 의미한다. 1회당 광원의 발광시간은 0.1∼60초, 바람직하게는 0.1∼20초이다. 광을 다수 회 조사한다. 광원은 반도체막의 보유시간이 0.5∼5초가 되도록 전원 및 제어회로에 의해 펄스 형상으로 점등된다.
PPTA에 의해 실제 가열시간이 단축되지만, 반도체막에 의해 선택적으로 흡수되는 광이 일면측 또는 양면측에 제공된 광원으로부터 조사되기 때문에, 기판 자체를 고온으로 가열함이 없이 반도체막만을 선택적으로 가열한다(승온속도: 100∼200℃/초). 또한, 기판의 온도상승을 억제하기 위해, 냉매를 사용하여 이 기판을 그의 주변부로부터 냉각시킨다(강온속도: 50∼150℃/초).
실시예 1에서의 가열처리들 중 하나의 가열처리를 활성화에 사용하는 예를 이하에 나타낸다.
도 2(D)에 도시된 활성화 처리에서는, PPTA에 의해 활성화 처리를 실행한다. 광원으로서 텅스텐 할로겐 램프를 사용하여, 기판의 일면측 또는 기판의 양면측으로부터 펄스 광을 조사한다. 이 때, 텅스텐 할로겐 램프의 온/오프와 동기하여 He의 유량을 증감시켜 반도체막을 선택적으로 가열한다.
PPTA에 의해 불순물 원소를 활성화할 수도 있고, 결정화에 사용되고 반도체층에 함유된 금속원소를 채널 형성 영역으로부터 불순물 영역으로 개터링할 수도 있다. 인 뿐만 아니라, p형을 부여하는 불순물 원소가 불순물 영역에 첨가되면, 보다 효과적이다. 그 결과, p형을 부여하는 붕소를 첨가하는 공정이 제1 도핑 공정 후에 추가될 수도 있다. 또는, PPTA 처리실을 13.3 Pa 이하의 감압 상태로 하여, 산화 및 오염의 발생을 방지할 수도 있다.
본 실시예는 실시예 1∼실시예 8 중의 어느 것과도 자유롭게 조합될 수 있다.
[실시예 10]
본 실시예에서는, 동일 기판 상에 화소부(n채널형 TFT)와 그 화소부의 주변에 제공되는 구동회로의 NMOS 회로를 제공하는 TFT(n채널형 TFT로 된 EEMOS 회로)를 동시에 형성하는 방법을 도 18∼도 22를 참조하여 설명한다.
본 실시예에서는, 먼저, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미노 붕규산 유리와 같은 유리로 된 기판(1000)을 사용한다. 기판(1000)으로서는, 투광성을 가지는 것이면 어느 기판이 라도 사용될 수 있다. 석영 기판도 사용될 수 있다. 본 실시예의 처리온도에 견디는 내열성을 가진 플라스틱 기판도 사용될 수 있다.
그 다음, 기판(1000)상에, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막으로 된 하지막(1001)을 형성한다. 본 실시예에서는, 하지막(1001)으로서 2층 구조를 사용하지만, 상기 절연막의 단층막 또는 2층 이상을 적층시킨 적층막을 사용할 수도 있다. 하지막(1001)의 제1 층으로서는, 플라즈마 CVD법에 의해 SiH4, NH3, N2O를 반응 가스로 사용하여 산화질화규소막(1001a)을 10∼200 nm(바람직하게는 50∼100 nm)의 두께로 형성한다. 본 실시예에서는, 두께 50 nm의 산화질화규소막(1001a)(조성비: Si = 32%, O = 27%, N = 24%, H = 17%)을 형성하였다. 그 다음, 하지막(1001)의 제2 층으로서, 플라즈마 CVD법에 의해 SiH4와 N2O를 반응 가스로 사용하여 산화질화규소막(1001b)을 50∼200 nm(바람직하게는 100∼150 nm)의 두께로 형성한다. 본 실시예에서는, 두께 100 nm의 산화질화규소막(1001b)(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 형성하였다.
그 다음, 하지막(1001)상에 반도체층(1002∼1005)을 형성한다. 이 반도체층(1002∼1005)은, 공지의 방법(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 비정질 구조를 가진 반도체막을 형성하고, 공지의 결정화 처리(레이저 결정화법, 열 결정화법, 또는 니켈 등의 촉매를 사용한 열 결정화법)를 행하여 얻어진 결정성 반도체막을 소망의 형상으로 패터닝하여 형성된다. 반도체층(1002∼1005)은 25∼80 nm(바람직하게는 30∼60 nm)의 두께로 형성된다. 결정성 반도체막의 재료에 특 별한 한정은 없으나, 규소 또는 규소 게르마늄 합금을 사용하는 것이 바람직하다. 본 실시예에서는, 플라즈마 CVD법에 의해 두께 55 nm의 비정질 규소막을 형성한 후, 그 비정질 규소막 상에 니켈 함유 용액을 보유시킨다. 이 비정질 규소막에 대해 탈수소화(500℃에서 1시간)를 행한 후, 열결정화(550℃에서 4시간)를 행한다. 또한, 결정성을 향상시킬 목적으로 레이저 어닐을 행하여 결정성 규소막을 형성한다. 이 결정성 규소막을 포토리소그래피법에 의해 패터닝하여 반도체층(1002∼1005)을 형성한다.
또한, 반도체층(1002∼1005)을 형성한 후, 엔핸스먼트형과 디플리션형을 따로따로 형성하기 위해 미량의 불순물 원소(붕소 또는 인)의 도핑을 적절히 행할 수도 있다.
또한, 레이저 결정화법에 의해 결정성 반도체막을 제조하는 경우에는, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저를 사용할 수 있다. 이들 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 광학계에 의해 선형으로 집광시켜 반도체막에 조사할 수도 있다. 결정화 조건은 실시자에 의해 적절히 선택되는 것이지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 30 Hz로 하고, 레이저 에너지 밀도를 100∼400 mJ/cm2(대표적으로는 200∼300 mJ/cm2)로 한다. 펄스 발진형 YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼10 kHz로 하고, 레이저 에너 지 밀도를 300∼600 mJ/cm2(대표적으로는 350∼500 mJ/cm2)로 할 수 있다. 100∼1,000 ㎛(예를 들어, 400 ㎛)의 폭을 가지는 선형으로 집광된 레이저광을 기판의 전면에 걸쳐 조사할 수 있고, 이 때의 선형 레이저광의 겹침비율을 80∼98%로 할 수 있다.
또한, 레이저 조사 모습을 도 25에 간단히 나타낸다. 레이저 광원(6101)으로부터 방사된 레이저광은 광학계(6102)와 거을(6103)에 의해 대형 기판(6105)에 조사된다. 대형 기판상의 화살표는 레이저광의 주사방향을 나타낸다. 도 25는 650×550 mm의 크기를 가진 대형 기판(6105)으로부터 12.1인치 크기의 기판을 6장 형성하기 위해 다면취(多面取)를 실시하는 예를 나타낸다.
그 다음, 반도체층(1002∼1005)을 덮도록 게이트 절연막(1006)을 형성한다. 이 게이트 절연막(1006)은 플라즈마 CVD법 또는 스퍼터링법에 의해 40∼150 nm의 두께를 가지도록 규소 함유 절연막으로 형성된다. 본 실시예에서는, 플라즈마 CVD법에 의해 산화질화규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 115 nm의 두께로 형성하였다. 물론, 게이트 절연막은 산화질화규소막에 한정되는 것은 아니고, 규소를 함유하는 다른 절연막의 단층 또는 적층 구조를 가질 수도 있다.
그 다음, 도 18(A)에 도시된 바와 같이, 게이트 절연막(1006)상에 제1 도전막(1007a)(두께 20∼100 nm)과 제2 도전막(1007b)(두께 100∼400 nm)을 적층 형성한다. 본 실시예에서는, 두께 30 nm의 TaN막으로 된 제1 도전막(1007a)과 두께 370 nm의 W막으로 된 제2 도전막(1007b)을 적층 형성하였다. TaN막은 질소 함유 분위기에서 Ta을 타겟으로 사용하여 스퍼터링법에 의해 형성되고, W막은 W을 타겟으로 사용하여 스퍼터링법에 의해 형성된다. W막은 6불화 텅스텐(WF6)을 사용하여 열 CVD법에 의해 형성될 수도 있다. 어느 방법을 사용하든, W막을 게이트 전극으로 사용하기 위해서는 저저항화하는 것이 필요하고, W막의 저항률은 20 μΩcm 이하인 것이 바람직하다. 결정립을 크게 하여 W막의 저항률을 낮게 할 수 있으나, W막에 산소와 같은 불순물 원소가 많이 함유되어 있는 경우에는, 결정화가 저해되어, W막의 저항이 증가하게 된다. 따라서, 본 실시예에서는, 성막 중에 기상으로부터 W막에 불순물이 혼입되지 않도록 충분한 배려를 하면서 고순도 W(순도: 99.9999% 또는 99.99%)을 타겟으로 한 스퍼터링법에 의해 W막을 형성함으로써, 9∼20 μΩcm의 저항률을 실현할 수 있었다.
본 실시예에서는 제1 도전막(1007a)을 TaN로 하고, 제2 도전막(1007b)을 W으로 하였으나, 본 발명이 이들에 한정되는 것은 아니다. 어느 막이나 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로 이루어진 군에서 선택된 원소 또는 그 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수도 있다. 인과 같은 불순물 원소가 도핑된 다결정 규소막과 같은 반도체막도 사용될 수 있다. 또한, 예를 들어, 탄탈(Ta)막으로 된 제1 도전막과 W막으로 된 제2 도전막의 조합, 질화티탄(TiN)막으로 된 제1 도전막과 W막으로 된 제2 도전막의 조합, 질화탄탈(TaN)막으로 된 제1 도전막과 Al막으로된 제2 도전막의 조합, 질화탄탈(TaN)막으로 된 제1 도전막과 Cu막으로 된 제2 도전막의 조합이 사용될 수도 있다.
그 다음, 레지스트로 된 마스크(1008a∼1012a)를 포토리소그래피법에 의해 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다. 제1 에칭 처리는 제1 에칭조건과 제2 에칭조건으로 행해진다. 본 실시예에서는, 제1 에칭조건으로서, 유도 결합형 플라즈마(ICP) 에칭법을 사용하고, 에칭 가스로서 CF4, Cl2, O2(유량비: 25/25/10 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. 에칭 가스로서, Cl2, BCl3, SiCl4, CCl4와 같은 염소계 가스 또는 CF4, SF6, NF3와 같은 불소계 가스 또는 O2가 적절히 사용될 수도 있다. 여기서는, Matsushita Electric Industrial Co. Ltd.에서 제조된 ICP를 사용한 건식 에칭장치(모델 E645- ICP)를 사용하였다. 기판측(시료 스테이지)에도 150 W의 RF(13.56 MHz) 전력을 인가하여 실질적으로 부의 셀프바이어스 전압을 인가한다. 제1 에칭조건에 의해 W막이 에칭되어, 제1 도전층의 단부가 테이퍼 형상으로 된다. 제1 에칭조건에서의 W에 대한 에칭속도는 200.39 nm/min이고, TaN에 대한 에칭속도는 80.32 nm/min이며, TaN에 대한 W의 선택비는 약 2.5이다. 또한, 제1 에칭조건에 의해, W의 테이퍼각은 약 26°가 된다.
그후, 레지스트로 된 마스크(1008a∼1012a)를 제거하지 않고, 제2 에칭조건으로 바꾸어, 에칭 가스로서 CF4와 Cl2(유량비: 30/30 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성 시켜 에칭을 약 30초간 행한다. 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 에칭 가스로서 CF4와 Cl2의 혼합 가스를 사용한 제2 에칭조건에서는 W막과 TaN막이 동일한 정도로 에칭된다. 제2 에칭조건에서의 W에 대한 에칭속도는 58.97 nm/min이고, TaN에 대한 에칭속도는 66.43 nm/min이다. 게이트 절연막상에 어떠한 잔사(殘渣)도 남기지 않고 에칭을 행하기 위해, 에칭시간을 약 10∼20%만큼 증가시킬 수도 있다.
제1 에칭 처리에서는, 레지스트 마스크의 형상을 적절한 것으로 함으로써, 기판측에 인가되는 바이어스 전압의 효과에 의해 제1 및 제2 도전층의 단부가 테이퍼 형상으로 된다. 이 테이퍼부의 각도는 15°∼45°일 수 있다.
이와 같이 하여, 제1 에칭 처리에 의해 제1 도전층과 제2 도전층으로 구성된 제1 형상의 도전층(1013∼1017)(제1 도전층(1013a∼1017a) 및 제2 도전층(1013b∼1017b))이 형성된다(도 18(B)). 제1 도전층의 채널 길이 방향으로의 폭은 상기한 실시형태들에서 나타낸 제1 폭에 대응한다. 도시되지 않았으나, 게이트 절연막이 될 절연막(1006) 중, 제1 형상의 도전층(1013∼1017)으로 덮이지 않은 영역이 약 10∼20 nm만큼 에칭되어 얇게 된다.
그 다음, 레지스트 마스크를 제거하지 않고, 제1 도핑 처리를 행하여, 반도체층에 n형을 부여하는 불순물 원소를 첨가한다(도 18(C)). 이 도핑 처리는 이온 도핑법 또는 이온 주입법에 의해 행해질 수 있다. 이온 도핑은 도즈량을 1×1013∼5×1015 /cm2으로 하고, 가속전압을 60∼100 keV로 한 조건에서 행해진다. 본 실시 예에서는, 도즈량을 1.5×1015 /cm2으로 하고, 가속전압을 80 keV로 하여 도핑을 행하였다. n형을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 여기서는 인(P)을 사용하였다. 이 경우, 도전층(1013∼1016)이 n형을 부여하는 불순물 원소에 대한 마스크로 작용하여, 고농도 불순물 영역(1118∼1121)이 자기정합적으로 형성된다. 고농도 불순물 영역(1118∼1121)에는 n형을 부여하는 불순물 원소가 1×1020∼1×1021 /cm3의 농도로 첨가된다.
그 다음, 레지스트 마스크를 제거하지 않고 제2 에칭 처리를 행한다. 여기서는, 에칭 가스로서 SF6, Cl2, O2(유량비: 24/12/14 (sccm))를 사용하고, 1.3 Pa의 압력에서 코일형 전극에 700 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 25초간 행한다. 기판측(시료 스테이지)에도 10 W의 RF(13.56 MHz)의 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 제2 에칭 처리에서의 W에 대한 에칭속도는 227.3 nm/min이고, TaN에 대한 에칭속도는 32.1 nm/min이며, TaN에 대한 W의 선택비는 7.1이다. 절연막(1006)인 SiON에 대한 에칭속도는 33.7 nm/min이다. 에칭 가스로서 SF6을 사용하는 경우, 절연막(1006)과의 선택비가 높아, 막 두께의 감소를 억제할 수 있다.
제2 에칭 처리에 의해 제2 도전층(W)의 테이퍼각은 70°가 된다. 또한, 제2 에칭 처리에 의해, 제2 도전층(1122b∼1126b)이 형성된다. 한편, 제1 도전층은 거 의 에칭되지 않아서, 제1 도전층(1122a∼1126a)을 형성한다. 또한, 제2 에칭 처리에 의해, 레지스트로 된 마스크(1008a∼1012a)의 형상이 레지스트로 된 마스크(1008b∼1012b)로 변형된다(도 18(D)). 도시되지 않았으나, 실제로는, 제1 도전층의 폭이 제2 에칭 처리 전의 상태와 비교하여 약 0.15 ㎛(즉, 전체 선폭에서 약 0.3 ㎛)만큼 좁아진다. 또한, 제2 도전층의 채널 길이 방향으로의 폭은 상기한 실시형태들에서 나타낸 제2 폭에 대응한다.
제1 도전층(1122a)과 제2 도전층(1122b)에 의해 형성되는 전극이 후의 공정에서 형성되는 CMOS 회로의 n채널형 TFT의 게이트 전극이 된다. 제1 도전층(1125a)과 제2 도전층(1125b)에 의해 형성되는 전극이 후의 공정에서 형성되는 보유용량의 전극이 된다.
또한, 제2 에칭 처리에서 에칭 가스로서 CF4, CL2, O2를 사용하는 것도 가능하다. 이 경우, 유량비를 25/25/10 (sccm)으로 하고 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행할 수 있다. 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. CF4, CL2, O2를 사용하는 경우, W에 대한 에칭속도는 124.62 nm/min이고, TaN에 대한 에칭속도는 20.67 nm/min이며, TaN에 대한 W의 선택비는 6.05이다. 이에 따라, W막이 선택적으로 에칭된다. 또한, 이 경우, 절연막(1006) 중, 제1 형상의 도전층(1122∼1126)으로 덮이지 않은 영역이 약 50 nm만큼 에칭되어 얇게 된다.
그 다음, 레지스트 마스크를 제거한 후, 제2 도핑 처리를 행하여 도 19(A)에 나타낸 상태를 얻는다. 제2 도전층(1122b∼1125b)을 불순물 원소에 대한 마스크로 사용하여 도핑을 행하여, 제1 도전층의 테이퍼부 아래의 반도체층에 불순물 원소를 첨가한다. 본 실시예에서는, 불순물 원소로서 인(P)을 사용하고, 도핑 조건으로서 도즈량 1.5×1014 /cm2, 가속전압 90 keV, 이온 전류밀도 0.5 ㎂/cm2, 포스핀(PH3) 5% 수소 희석 가스, 유량 30 sccm으로 하여 플라즈마 도핑을 행하였다. 이와 같이 하여, 제1 도전층과 겹치는 저농도 불순물 영역(1127∼1136)이 자기정합적으로 형성된다. 저농도 불순물 영역(1127∼1136)에 첨가된 인(P)의 농도는 1×1017∼1×1019 /cm3이고, 저농도 불순물 영역(1127∼1136)은 제1 도전층의 테이퍼부의 막 두께에 따라 농도 구배를 가진다. 제1 도전층의 테이퍼부와 겹치는 반도체층에서, 불순물 농도(P 농도)는 제1 도전층의 테이퍼부의 단부로부터 내측으로 갈 수록 서서히 감소한다. 즉, 이 제2 도핑 처리에 의해 농도 분포가 형성된다. 또한, 고농도 불순물 영역(1118∼1121)에도 불순물 원소가 첨가되어 고농도 불순물 영역(1137∼1145)을 형성한다.
본 실시예에서는, 테이퍼부의 폭(채널 길이 방향으로의)은 적어도 0.5 ㎛ 이상인 것이 바람직하고, 1.5 ㎛∼2 ㎛가 한계이다. 따라서, 농도 구배를 가진 저농도 불순물 영역의 채널 길이 방향으로의 폭도 두께에 의해서도 영향을 받지만 1.5 ㎛∼2 ㎛가 한계이다. 여기서는, 고농도 불순물 영역과 저농도 불순물 영역을 따 로따로 나타내었으나, 실제로는 이들 영역 사이에 명확한 경계가 없고, 농도 구배를 가진 영역이 형성되어 있다. 마찬가지로, 채널 형성 영역과 저농도 불순물 영역 사이에도 명확한 경계가 없다.
그 다음, 화소부 이외의 영역을 마스크(146)로 덮고, 제3 에칭 처리를 행한다. 마스크(146)로서는, 금속판, 유리판, 세라믹판, 세라믹 유리판이 사용될 수 있다. 마스크(146)의 상면도가 도 16에 도시되어 있다. 제3 에칭 처리에서는, 마스크(146)와 겹쳐 있지 않은 제1 도전층의 테이퍼부가 선택적으로 건식 에칭되어, 반도체층의 불순물 영역과 겹쳐 있는 영역을 제거한다. 제3 에칭 처리는 W과의 선택비가 높은 Cl3을 에칭 가스로 사용하고 ICP 에칭장치를 사용하여 행해진다. 본 실시예에서는, 80 (sccm)의 유량비의 Cl3을 사용하고, 1.2 Pa의 압력에서 코일형 전극에 350 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. 기판측(시료 스테이지)에도 50 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. 제3 에칭 처리에 의해, 제1 도전층(1124c, 1126c)이 형성된다.(도 19(B))
본 실시예에서는 제3 에칭 처리를 행하는 예를 나타내었으나, 제3 에칭 처리를 행할 필요가 없는 경우에는 이를 생략한다.
그 다음, 도 19(D)에 도시된 바와 같이, 각 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 활성화 공정은 어닐 로를 사용한 열 어닐법에 의해 행한다. 열 어닐법은 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼550℃로 행해질 수 있다. 본 실시예에서는, 550℃, 4시간의 열처리에 의해 활성화를 행하였다. 열 어닐법 대신에, 레이저 어닐법 또는 급속 열 어닐법(RTA법)이 적용될 수도 있다.
도시되지 않았으나, 활성화 처리를 통해 불순물 원소가 확산하여, n형 불순물 영역(저농도)과 불순물 영역(고농도) 사이의 경계를 거의 없앤다.
본 실시예에서는, 상기한 활성화 처리와 동시에, 결정화 시에 촉매로서 사용된 니켈을 고농도로 인을 함유하는 불순물 영역으로 게터링(gettering)하여, 주로 채널 형성 영역이 될 반도체층의 니켈 농도를 감소시킨다. 이와 같이 하여 형성된 채널 형성 영역을 가진 TFT에서는, 오프 전류값이 감소되고, 결정성이 좋기 때문에, 높은 전계효과 이동도가 얻어지고, 양호한 특성이 달성될 수 있다.
그 다음, 수소 분위기에서 열처리를 행하여 반도체층을 수소화한다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)를 사용할 수도 있다.
활성화 처리로서 레이저 어닐법을 사용하는 경우에는, 상기 수소화를 행한 후에 엑시머 레이저 또는 YAG 레이저와 같은 레이저광을 조사하는 것이 바람직하다.
그 다음, 화소부의 소스 배선(1126)의 표면과 단자부의 전극 표면에 도금 처리를 행한다. 도 7(A)는 도금 처리를 행한 직후의 액티브 매트릭스형 액정표시장치의 상면도를 나타내고, 도 7(B)는 그의 단면도를 나타낸다. 도 7(A) 및 도 7(B)에서, 부호 400는 단자부를 나타내고, 부호 401은 외부 단자에 접속되는 전극을 나 타낸다. 설명의 간략화를 위해, 도 7(A) 및 도 7(B)는 구동회로부(402)에 제공된 TFT를 하나만 나타내고, 화소부(403)에서는 소스 배선(1126)만을 나타낸다. 본 실시예에서는, 구리 도금액(EEJA에서 제조한 "MICROFAB Cu2200")을 사용하여 도금 처리를 행하였다. 도 10에 그의 일 예를 나타낸 바와 같이, 이 도금 처리를 행할 때, 도금될 배선 또는 전극이 동일한 전위가 되도록 더미 패턴을 사용하여 서로 접속된다. 후의 공정에서 기판이 절단될 때, 인접한 전극들이 절단되어 서로 분리된다. 또는, 더미 패턴을 사용하여 단락 링을 형성할 수도 있다.
그 다음, 화소의 소스 배선을 덮을 수 있는 제1 층간절연막(1155)을 형성한다. 이 제1 층간절연막(1155)으로서는, 규소를 주성분으로 하는 무기 절연막을 사용할 수도 있다.
그 다음, 제1 층간절연막(1155)상에 유기 절연 재료로 된 제2 층간절연막(1156)을 형성한다. 본 실시예에서는, 두께 1.6 ㎛의 아크릴 수지막을 형성하였다.
그 다음, 포토마스크를 사용하여 제2 층간절연막 상에 투명 도전막으로 된 화소 전극(1147)을 패터닝한다. 화소 전극(1147)을 구성하는 투명 도전막으로서는, 예를 들어, ITO(산화인듐과 산화주석으로 된 합금), 산화인듐과 산화아연으로 된 합금(In2O3-ZnO), 산화아연(ZnO) 등이 사용될 수 있다.
그 다음, 포토마스크를 사용하여 제2 절연막을 선택적으로 에칭하여, 각 불순물 영역(1137, 1138, 1139, 1140, 1151, 1153, 1144)에 도달하는 콘택트 홀, 화 소부의 소스 배선(1126)에 도달하는 콘택트 홀, 게이트 전극(1124)에 도달하는 콘택트 홀, 전극(1125b)에 도달하는 콘택트 홀을 형성한다.
그 다음, 각 불순물 영역(1137, 1138, 1139, 1140)에 전기적으로 접속되는 전극(1157∼1160)과 구동회로의 소스 배선을 형성하고, 불순물 영역(1144)과 불순물 영역(1153) 모두에 전기적으로 접속되는 전극(1150, 1163)을 형성하고, 소스 영역을 구성하는 불순물 영역(1151)을 화소부의 소스 배선(1126)에 전기적으로 접속하는 전극(접속 전극)(1161)을 형성하고, 게이트 전극(1124)에 전기적으로 접속되는 게이트 배선(1162)을 형성하고, 전극(1125b)에 전기적으로 접속되는 용량 배선(1169)을 형성한다.
또한, 화소 전극(1147)은 화소 전극(1147)과 접하고 겹치는 전극(1163)에 의해 화소 TFT(206)의 불순물 영역(1153)에 전기적으로 접속되어 있다. 또한, 이 화소 전극(1147)은 화소 전극(1147)과 접하고 겹치는 다른 전극(1150)에 의해 보유용량의 불순물 영역(1144)에 전기적으로 접속되어 있다.
또한, 본 실시예에서는, 화소 전극이 형성된 후에 전극(1150, 1163)을 형성하는 예를 나타내었지만, 콘택트 홀과 전극을 형성한 후 투명 도전막으로 된 화소 전극을 이 전극과 겹치도록 형성할 수도 있다.
또한, 보유용량의 한쪽 전극으로서 기능할 수 있는 각 불순물 영역(1135, 1136, 1144, 1145)에 n형을 부여하는 불순물 원소를 첨가한다. 이 보유용량은 절연막(1006)을 유전체로 하여, 용량 배선에 접속된 전극(1125a, 1125b)과 반도체층에 의해 형성된다.
이상과 같이 하여, 구동회로와 화소부(205)를 모두 동일 기판 상에 형성할 수 있다. 구동회로는 2개의 n채널형 TFT(1180, 1181)로 구성된 NMOS 회로(1182)를 포함하고, 화소부(205)는 n채널형 TFT로 된 화소 TFT(206)와, 보유용량(1183)을 포함한다(도 20(B)). 본 명세서에서는, 편의상, 그러한 기판을 액티브 매티릭스 기판이라 부른다.
또한, 본 실시예에서는, 2개의 n채널형 TFT를 사용하여 도 23(A)에 도시된 EEMOS 회로를 구성한다.
도 22는 본 실시예에서 제조한 액티브 매트릭스 기판의 화소부의 상면도를 나타낸다. 도 20(B)에 나타낸 것과 동일한 부호를 대응하는 부분에 사용한다. 도 20(B)에 도시된 점선 A-A'는 도 22의 점선 A-A'의 단면도에 대응한다. 도 20(B)에 도시된 점선 B-B'는 도 22의 점선 B-B'의 단면도에 대응한다. 또한, 도 21은 화소의 소스 배선(1126)이 형성된 직후의 액티브 매트릭스 기판의 상면도이다.
본 실시예의 화소 구조는, 블랙 매트릭스를 사용하지 않고 화소 전극들 사이의 간극을 차광하도록 화소 전극(1147)의 엣지부를 소스 배선(1126)과 겹치도록 배치하여 형성되어 있다.
또한, 본 실시예에서 나타낸 공정들에 의하면, 액티브 매트릭스 기판을 제조하는데 필요한 포토마스크의 총 수가 5개로 될 수 있다.
다음에, 이 액티브 매트릭스 기판으로부터 실시예 1에 따라 도 6에 도시된 액티브 매트릭스형 액정표시장치를 제조한다.
[실시예 11]
실시예 10에 도시된 n채널형 TFT의 경우에는, 주기율표 15족에 속하는 원소(바람직하게, 인) 또는 주기율표 13족에 속하는 원소(바람직하게, 붕소)를 채널 형성 영역의 반도체에 첨가하여 엔핸스먼트형과 디플리션형을 선택적으로 제조할 수 있다.
n채널형 TFT들을 조합하여 NMOS 회로를 구성하는 경우에는, 엔핸스먼트형 TFT들의 조합(이하, EEMOS 회로라 함) 또는 디플리션형 TFT와 엔핸스먼트형 TFT의 조합(이하, EDMOS 회로라 함)으로서 형성된다.
도 23(A)는 EEMOS 회로의 예를 나타내고, 도 23(B)는 EDMOS 회로의 예를 나타낸다. 도 23(A)에 도시된 각 구성요소(31, 32)는 엔핸스먼트형의 n채널형 TFT(이하, E형 NTFT라 함)이다. 도 23(B)에 도시된 구성요소(33)는 E형 NTFT이고, 구성요소(34)는 디플리션형의 n채널형 TFT(이하, D형 NTFT라 함)이다.
도 23(A) 및 도 23(B)에서, VDH는 정(正)의 전압이 인가되는 전원선(정 전원선)을 나타내고, VDL은 부(負)의 전압이 인가되는 전원선(부 전원선)을 나타낸다. 부 전원선은 접지 전위 전원선(접지 전원선)일 수도 있다.
도 24(A) 및 도 24(B)는 도 23(A)에 도시된 EEMOS 회로 또는 도 23(B)에 도시된 EDMOS 회로를 사용하여 형성된 시프트 레지스터의 예를 나타낸다. 도 24(A) 및 도 24(B)의 부분(40, 41)은 플립플롭 회로이다. 구성요고(42, 43)는 E형 NTFT이다. E형 NTFT(42)의 게이트에는 클록 신호(CL)가 입력되고, E형 NTFT(43)의 게이트에는 반대 극성의 클록 신호(CL-바)가 인가된다. 부호 44는 인버터 회로를 나 타낸다. 이 인버터 회로를 형성하기 위해서는, 도 24(B)에 도시된 바와 같이, 도 23(A)에 도시된 EEMOS 회로 또는 도 23(B)에 도시된 EDMOS 회로가 사용된다. 따라서, 표시장치의 구동회로들 모두가 n채널형 TFT로 구성될 수도 있다. 부호 45는 NAND 회로를 나타낸다. 또한, 본 실시예는 실시예2∼10의 어느 구성과도 자유롭게 조합될 수 있다.
[실시예 12]
본 발명에 따른 구동회로와 화소부는 각종 모듈(액티브 매트릭스형 액정 모듈 및 액티브 매트릭스형 EC 모듈)에 사용될 수 있다. 즉, 본 발명은 이들 모듈을 표시부로 하는 모든 전자기기에 적용될 수 있다.
이 전자기기의 예로서는, 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이(고글형 디스플레이), 자동차 내비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등)를 들 수 있다. 이들 전자기기의 예를 도 26∼도 27에 나타낸다.
도 26(A)는 퍼스널 컴퓨터를 나타내고, 이 퍼스널 컴퓨터는 본체(2001), 화상 입력부(2002), 표시부(2003), 및 키보드(2004)를 포함한다. 본 발명은 표시부(2003)에 적용가능하다.
도 26(B)는 모바일 컴퓨터를 나타내고, 이 모바일 컴퓨터는 본체(2201), 카메라부(2202), 수상(受像)부(2203), 조작 스위치(2204), 표시부(2205)를 포함한다. 본 발명은 표시부(2205)에 적용가능하다.
도 26(C)는 프로그램이 기록된 기록 매체(이하, 기록 매체라 함)를 사용하는 화상 재생 장치를 나타내고, 이 화상 재생 장치는 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404), 조작 스위치(2405)를 포함한다. 이 플레이어는 기록 매체로서 DVD(Digital Versatile Disc), CD 등을 사용하고, 음악 감상, 영화 감상, 게임, 인터넷에 사용될 수 있다. 본 발명은 표시부(2402)에 적용가능하다.
도 27(A)는 휴대형 책(전자 책)을 나타내고, 이 휴대형 책은 본체(3001), 표시부(3002, 3003), 기록 매체(3004), 조작 스위치(3005), 안테나(3006)를 포함한다. 본 발명은 표시부(3002, 3003)에 적용가능하다.
도 27(B)는 디스플레이를 나타내고, 이 디스플레이는 본체(3101), 지지대(3102), 표시부(3103)를 포함한다. 본 발명은 대각선 치수가 10∼50인치 이상인 표시부(3103)에 적용가능하다.
이와 같이, 본 발명의 적용범위는 매우 넓고, 본 발명은 모든 분야의 전자기기의 제조방법에 적용될 수 있다. 또한, 본 실시예의 전자기기는 실시예 1∼실시예 11의 어느 조합의 구성을 사용하여서도 실현될 수 있다.
[실시예 13]
본 실시예를 도 28∼도 30, 및 도 32를 참조하여 설명한다. 본 실시예에서는, 액정표시장치의 제조방법을 나타낸다. 기판상에 화소부의 TFT를 역 스태거형으로 형성하고 그 TFT에 접속되는 보유용량을 제조하는 방법을 공정에 따라 상세히 설명한다. 도 28∼도 30은 상기 기판의 엣지부 상에 제공된 다른 기판상에 제공된 회로의 배선에 전기적으로 접속되는 단자부의 제조공정도 동시에 나타낸다. 도 28∼도 30의 단면도는 도 32의 A-A'선을 따라 취한 단면도에 대응한다.
먼저, 투광성을 가진 기판(4100)을 사용하여 반도체 표시장치를 제조한다. 사용 가능한 기판으로서는, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미나 붕규산 유리로 된 기판이 사용될 수 있다. 다른 기판으로서, 석영 기판으로 알려진 투광성을 가진 기판 및 플라스틱 기판이 사용될 수 있다.
상기한 기판(4100)의 전면에 도전층을 형성한 후, 제1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여 배선 및 전극(즉, 소스 배선(4102), 게이트 전극(4103, 4104), 보유용량(4105), 및 단자부(4101))을 형성한다.(도 28(A))
상기 배선 및 전극은 Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 원소, 상기 원소들을 함유하는 합금, 또는 상기 원소들을 함유하는 질화물로 된 재료로 형성될 수 있다. 또한, 이들 배선 및 전극의 재료로서, Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 다수 종류의 원소, 상기 원소들을 함유하는 다수 종류의 합금, 또는 상기 원소들을 함유하는 다수 종류의 질화물을 적층 형성할 수도 있다.
그 다음, 도금법에 의해 소스 배선(4102)과 단자부(4101)상에 Cu 막(4106)과 Cu 막(4110)을 형성한다(도 28(B)). 소스선에 구리막(4106)을 피복함으로써, 배선 저항을 감소시킬 수 있고, 디스플레이의 소비전력을 감소시킬 수 있다. 이것은, 대형 디스플레이에서는 배선 저항으로 인한 소비전력이 중요하게 되기 때문에 화소부의 대각선 치수가 5인치를 초과하는 경우 유리하다. 특히, 이것은 배선이 Ti, Ta, W, Mo, Cr, Nd, 이들 원소의 합금, 또는 이들 원소의 질화물로 이루어지는 경 우에 유리하다. 본 실시예에서는, 금속막으로서 Cu를 사용한다. 또는, 이 금속막으로서, Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 원소의 합금을 사용할 수도 있다.
또한, 상기한 제조방법들 각각은, 도금 처리에서 화소부의 소스 배선이 서로 동일한 전위가 되도록 배선을 사용하여 서로 접속되는 것을 특징으로 한다. 또한, 동일 전위가 되도록 이들 소스 배선을 접속하는데 사용되는 배선은 도금 처리 후에 레이저광(CO2 레이저 등)에 의해 절단되거나, 또는 도금 처리 후에 기판을 절단할 때 동시에 절단될 수 있다. 또한, 이들 배선 패턴을 사용하여 단락 링을 형성할 수도 있다.
그 다음, 전면에 걸쳐 절연막(4107)을 형성한다. 이 절연막으로서는 질화규소막을 사용하고, 이 절연막의 두께는 50∼200 nm가 되도록 선택된다. 이 절연막의 두께는 150 nm로 하는 것이 바람직하다. 게이트 절연막은 질화규소막에 한정되지 않고, 산화규소막, 산화질화규소막, 산화탄탈막과 같은 절연막을 사용할 수도 있다.(도 28(C))
그 다음, 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 절연막(4107)의 전면에 제1 비정질 반도체막(4108)을 50∼200 nm, 바람직하게는 100∼150 nm의 두께로 형성한다. 대표적으로는 비정질 규소(a-Si)막을 100 nm의 두께로 형성한다.(도 28(C))
그 다음, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(4109)을 20∼80 nm의 두께로 형성한다. 일 도전형(n형 또는 p형)을 부여하 는 불순물 원소를 함유하는 제2 비정질 반도체막(4109)은 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 전면에 형성된다. 본 실시예에서는, 인이 첨가된 규소 타겟을 사용하여, n형 불순물 원소를 함유하는 제2 비정질 반도체막(4109)을 형성하였다.(도 28(C))
그 다음, 제2 포토리소그래피 공정에 의해 포토레지스트 마스크(4205, 4206)를 형성하고, 에칭 처리에 의해 그의 불필요한 부분을 제거하여 소스 배선(4311)을 형성한다. 이 경우의 에칭방법으로서는, 습식 에칭법 또는 건식 에칭법을 사용한다.(도 29(A))
이 에칭 공정에서, 레지스트 마스크(4205, 4206) 이외의 장소에서 제2 비정질 반도체막(4109)과 제1 비정질 반도체막(4108)이 순차적으로 에칭되어, 화소부의 TFT(4312)에 제2 비정질 반도체막(4203)과 제1 비정질 반도체막(4201)이 형성된다. 또한, 보유용량(4313)에는 제2 비정질 반도체막(4204)과 제1 비정질 반도체막(4202)이 형성된다.
그 다음, 레지스트 마스크(4205, 4206)를 제거한 후, 제3 포토리소그래피 공정을 행하여, 레지스트 마스크(4207)을 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여 제1 비정질 반도체막(4208)과 제2 비정질 반도체막(4209, 4210, 4211)을 형성한다.(도 29(B))
그 다음, 상기한 레지스트 마스크(4207)를 제거한 후, 플라즈마 CVD법에 의해 두께 150 nm의 산화질화규소막으로 된 제1 층간절연막(4213)을, 이 제1 층간절연막(4213)이 소스 배선(4311), 화소부의 TFT(4312), 화소부(4314)의 보유용 량(4313)을 덮도록 형성한다.(도 29(C))
그 다음, 산화질화규소막으로 된 제1 층간절연막(4213)상에, 아크릴 수지로 된 유기 절연 재료에 대응하는 제2 층간절연막(4302)을 1.6 ㎛의 두께로 형성한다. 본 실시예에서는, 제2 층간절연막으로서, 아크릴 수지로 된 유기 절연 재료를 선택하였으니, 유기 재료로서 폴리이미드 등이 사용될 수도 있고, 또한 무기 재료를 선택할 수도 있다. 그후, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크(4301)를 형성하고, 건식 에칭 공정을 행하여 콘택트 홀을 형성한다. 이 콘택트 홀은 소스 배선(4311)을 제2 비정질 반도체막(4209)에 전기적으로 접속하는데 사용된다. 이와 동시에, 보유용량(4313)을 제2 비정질 반도체막(4211)에 전기적으로 접속하는데 사용되는 다른 콘택트 홀을 형성한다. 또한, 단자부(4310)에 또 다른 콘택트 홀을 형성한다. 이 콘택트 홀은 게이트 배선을 단자부(4310)에 전기적으로 접속하는데 사용된다.(도 30(A))
이어서, ITO(인듐-주석-산화물)와 같은 투명 도전막을 110 nm의 두께로 형성한다. 그후, 제5 포토리소그래피 공정과 에칭 공정을 행하여, 투명 화소 전극(4309)을 형성한다.(도 30(B))
그 다음, 금속 배선을 형성하기 위해, 제6 포토리소그래피 공정과 에칭 공정을 행한다. 즉, 소스 배선(4311)을 제2 비정질 반도체막(4209)에 전기적으로 접속하도록 금속 배선(4303)을 형성한다. 또한, 제2 비정질 반도체막(4211)을 투명 화소 전극(4309)에 전기적으로 접속하도록 금속 배선(4305)을 형성한다. 또한, 투명 화소 전극(4309)을 보유용량(4313)에 전기적으로 접속하도록 금속 배선(4306)을 형 성한다. 또한, 게이트 전극을 단자부(4310)에 전기적으로 접속하도록 금속 배선(4308)을 형성한다. 금속 배선 재료로서는, 두께 50 nm의 Ti 막과 두께 500 nm의 Al-Ti 합금막으로 된 적층막이 사용될 수도 있다.(도 30(C))
본 실시예에서 나타낸 반도체 표시장치의 제조방법에서는, ITO와 같은 투명 화소 전극을 형성한 후에 금속 배선을 형성하지만, 금속 배선을 형성한 후, ITO와 같은 투명 화소 전극을 형성하는 반도체 표시장치를 제조하는 포토리소그래피 공정의 총 수는 본 실시예의 상기한 제조방법에서의 포토리소그래피 공정의 총 수와 동일하다. 따라서, 금속 배선과 ITO와 같은 투명 화소 전극 중 어느 것을 먼저 형성하여도 좋다.
상기한 포토리소그래피 공정을 6회 행하여, Cu가 도금된 소스 배선(4311), 역 스태거형 화소부의 TFT(4312), 그의 보유용량(4313), 및 단자부(4310)로 구성되는 투과형 반도체 표시장치를 제조할 수 있다.
본 실시예의 비정질 반도체막으로 활성층을 형성한 TFT는 낮은 전계효과 이동도를 가진다. 즉, 1 cm2/Vsec만의 이동도가 얻어질 수 있다. 그 때문에, 화상을 표시하기 위한 구동회로를 IC 칩으로 제조하고, 이 구동회로 IC 칩을 TAB(Tape Automated Bonding)방법 또는 COG(Chip On Glass)방법에 의해 실장한다.
또한, 본 실시예를 이용하여 각 실시예에서 제조한 모듈을 실시예 12에 나타낸 전자장치들의 표시부에 적용할 수도 있다.
[실시예 14]
실시예 13에서는 포토리소그래피 공정을 6회 행하여 투과형 반도체 표시장치를 제조할 수 있는 예를 나타내었지만, 본 실시예에서는, 포토리소그래피 공정을 5회 행하여 반사형 반도체 표시장치를 제조하는 방법을 도 31에 나타낸다.
본 실시예는 실시예 13의 도 30(A)의 상태까지는 동일한 공정이기 때문에, 상이한 공정만을 설명한다. 도 30(A)에 대응하는 부분들이 동일 부호로 표시되었다.
먼저, 실시예 13에 따라 도 30(A)의 상태를 얻은 후, 제5 포토리소그래피 공정과 에칭 공정을 행하여 금속 배선(4402)을 형성한다. 이 금속 배선(4402)은 소스 배선(4311)을 제2 비정질 반도체막(4209)에 전기적으로 접속하는데 사용된다. 이와 동시에, 화소 전극(4401)을 형성한다. 또한, 단자부에 전기적으로 접속되는 다른 금속 배선(4405)을 동시에 형성한다.(도 31(B))
상기한 포토리소그래피 공정을 5회 행하여, 금속막이 도금된 소스 배선(4311), 화소부(4314)의 역 스태거형 TFT(4312), 그의 보유용량(4313), 및 단자부(4310)로 구성되는 반사형 반도체 표시장치를 제조할 수 있다.
또한, 본 실시예를 이용하여 각 실시예에서 제조한 모듈을 실시예 12에 나타낸 전자장치들의 표시부에 적용할 수도 있다.
[실시예 15]
실시예 13 및 실시예 14에서는, 제1 포토리소그래피 공정을 행한 후에 도금 처리를 행하였으나, 본 실시예에서는, 제4 포토리소그래피 공정을 행한 후에 도금 처리를 행한다. 이것을 도 34∼도 36을 참조하여 설명한다.
먼저, 투광성을 가진 기판(4900)을 사용하여 반도체 표시장치를 제조한다. 사용 가능한 기판으로서는, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미나 붕규산 유리와 같은 유리 기판을 사용할 수 있다. 다른 기판으로서, 석영 기판으로 알려진 투광성을 가진 기판 및 플라스틱 기판이 사용될 수도 있다.
상기한 기판(4900)의 전면에 걸쳐 도전층을 형성한 후, 제1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여, 배선 및 전극(즉, 소스 배선(4902), 게이트 전극(4903, 4904), 보유용량(4905), 및 단자부(4901))을 형성한다.(도 34(A))
상기한 배선 및 전극은 Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 원소, 상기 원소들을 함유하는 합금, 또는 상기 원소들을 함유하는 질화물로 된 재료를 사용하여 형성될 수 있다. 또한, 이들 배선 및 전극의 재료로서, Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 다수 종류의 원소, 상기 원소들을 함유하는 다수 종류의 합금, 또는 상기 원소들을 함유하는 다수 종류의 질화물을 적층 사용할 수도 있다.
그 다음, 전면에 절연막(4906)을 형성한다. 이 절연막으로서는, 질화규소막을 사용하고, 이 절연막의 두께는 50∼200 nm로 선택된다. 이 절연막의 두께는 150 nm로 하는 것이 바람직하다. 게이트 절연막이 질화규소막에 한정되지 않고, 산화규소막, 산화질화규소막, 산화탄탈막과 같은 절연막을 사용하여 제조될 수도 있다.(도 34(B))
그 다음, 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 절 연막(4906)의 전면에 제1 비정질 반도체막(4907)을 50∼200 nm, 바람직하게는 100∼150 nm의 두께로 형성한다. 대표적으로는, 비정질 규소(a-Si)막을 100 nm의 두께로 형성한다.(도 34(B))
그 다음, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(4908)을 20∼80 nm의 두께로 형성한다. 일 도전형(n형 또는 p형)을 부여하는 불순물 원소를 함유하는 제2 비정질 반도체막(4908)은 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 전면에 형성된다. 본 실시예에서는, 인이 첨가된 규소 타겟을 사용하여 n형 불순물 원소를 함유하는 제2 비정질 반도체막(4908)을 형성하였다.(도 34(B))
그 다음, 제2 포토리소그래피 공정에 의해 포토레지스트 마스크(4909, 4910)를 형성하고, 에칭 처리에 의해 그의 불필요한 부분을 제거하여 소스 배선(5111)을 형성한다. 이 경우의 에칭방법으로서는, 습식 에칭법 또는 건식 에칭법이 사용된다.(도 34(C))
이 에칭 공정에서, 레지스트 마스크(4909, 4910) 이외의 장소에서 제2 비정질 반도체막(4908)과 제1 비정질 반도체막(4907)이 순차적으로 에칭되어, 화소부(5114)의 TFT(5112)에 제2 비정질 반도체막(4913)과 제1 비정질 반도체막(4911)이 형성된다. 또한, 보유용량(5113)에는 제2 비정질 반도체막(4914)과 제1 비정질 반도체막(4912)이 형성된다.
그 다음, 레지스트 마스크(4909, 4910)를 제거한 후, 제3 포토리소그래피 공정을 행하여, 레지스트 마스크(5001)를 형성하고, 에칭 처리에 의해 불필요한 부분 을 제거하여 제1 비정질 반도체막(5002)과 제2 비정질 반도체막(5003, 5004, 5005)을 형성한다.(도 35(A))
그 다음, 레지스트 마스크(5001)를 제거한 후, 플라즈마 CVD법에 의해 두께 150 nm의 산화질화규소막으로 된 제1 층간절연막(5006)을, 이 제1 층간절연막(5006)이 소스 배선(5111), 화소부(5114)의 TFT(5112), 및 보유용량(5113)을 덮도록 형성한다.(도 35(B))
그 다음, 산화질화규소막으로 된 제1 층간절연막(5006)상에, 아크릴 수지로 된 유기 절연 재료에 대응하는 제2 층간절연막(5008)을 1.6 ㎛의 두께로 형성한다. 본 실시예에서는, 제2 층간절연막(5008)으로서 아크릴 수지로 된 유기 절연 재료를 선택하였으나, 유기 재료로서 폴리이미드 등이 사용될 수도 있고, 또한 무기 재료가 선택될 수도 있다. 그후, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크(5007)를 형성하고, 이어서, 소스 배선(5111)과 단자부(5110)상에 형성된 제1 층간절연막과 제2 층간절연막을 제거한다. 또한, 보유용량(5113)을 제2 비정질 반도체막(5005)에 전기적으로 접속하는데 사용되는 콘택트 홀을 형성한다.(도 35(C))
그 다음, 도금 처리를 행하여 소스 배선(5110)과 단자부(5111)상에 Cu막(5101, 5102)을 형성한다(도 36(A)). 본 실시예에서는, 실시예 13과 마찬가지로, 금속막으로서 Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 원소의 합금을 사용할 수도 있다.
또한, 실시예 13과 마찬가지로, 상기한 제조방법들 각각은, 도금 공정에서 화소부의 소스 배선들을 서로 동일한 전위가 되도록 배선을 사용하여 서로 접속하 는 것을 특징으로 한다. 또한, 동일 전위가 되도록 소스 배선들을 서로 접속하는데 사용되는 배선들은 도금 처리 후에 레이저광(CO2 레이저 등)에 의해 절단되거나, 또는 도금 처리 후에 기판을 절단할 때 동시에 절단될 수도 있다. 또한, 이들 배선 패턴을 사용하여 단락 링을 형성할 수도 있다.
이어서, ITO(인듐-주석-산화물)와 같은 투명 도전막을 110 nm의 두께로 형성한다. 그후, 제5 포토리소그래피 공정과 에칭 공정을 행하여 투명 화소 전극(5103)을 형성한다.(도 36(B))
그 다음, 금속 배선을 형성하기 위해, 제6 포토리소그래피 공정과 에칭 공정을 행한다. 즉, 소스 배선(5111)을 제2 비정질 반도체막(5003)에 전기적으로 접속하도록 금속 배선(5105)을 형성하고, 제2 비정질 반도체막(5005)을 투명 화소 전극(5103)에 전기적으로 접속하도록 금속 배선(5107)을 형성하고, 투명 화소 전극(5103)을 보유용량(5113)에 전기적으로 접속하도록 금속 배선(5108)을 형성하고, 게이트 전극을 단자부(5110)에 전기적으로 접속하도록 금속 배선(5104)을 형성한다. 금속 배선 재료로서, 두께 50 nm의 Ti막과 두께 500 nm의 Al-Ti 합금막으로 된 적층막을 사용할 수도 있다.(도 36(C))
본 실시예에서 나타낸 반도체 표시장치의 제조방법에서는, ITO와 같은 투명 화소 전극을 형성한 후에 금속 배선을 형성하였으나, 금속 배선을 형성한 후에 ITO와 같은 투명 화소 전극을 형성한 반도체 표시장치를 제조하는 포토리소그래피 공정의 총 수는 본 실시예의 상기한 제조방법에서의 포토리소그래피 공정의 총 수와 동일하다. 따라서, 금속 배선과 ITO와 같은 투명 화소 전극 중 어느 것을 먼저 형성하여도 좋다.
상기한 포토리소그래피 공정을 6회 행하여, Cu가 도금된 소스 배선(5111), 화소부(5114)의 역 스태거형 TFT(5112), 그의 보유용량(5113), 및 단자부(5110)로 구성되는 투과형 반도체 표시장치를 제조할 수 있다.
금속 배선과 동일한 금속을 화소 전극에 사용하면, 포토리소그래피 공정을 5회 행하여 반사형 반도체장치를 형성할 수 있다.
실시예 13과 마찬가지로, 본 실시예에서도 IC 칩으로 구성되는 구동회로를 실장한다.
또한, 본 실시예를 이용하여 각 실시예에서 제조한 모듈을 실시예 12에서 나타낸 전자장치들의 표시부에 적용할 수도 있다.
[실시예 16]
실시예 13∼실시예 15에서는, 반도체장치가 화소부의 TFT를 채널 에칭형으로 한 반도체장치이지만, 본 실시예에서는 화소부의 TFT를 채널 스톱형으로 한 반도체장치의 예를 도 37∼도 39를 참조하여 설명한다.
먼저, 투광성을 가진 기판(5200)을 사용하여 반도체 표시장치를 제조한다. 사용 가능한 기판으로서는, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미나 붕규산 유리와 같은 유리 기판을 사용할 수 있다. 다른 기판으로서, 석영 기판으로 알려진 투광성 기판 및 플라스틱 기판이 사용될 수도 있다.
상기한 기판(5200)의 전면에 걸쳐 도전층을 형성한 후, 제1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여, 배선 및 전극(즉, 소스 배선(5202), 게이트 전극(5203, 5204), 보유용량(5205), 및 단자부(5201))을 형성한다.(도 37(A))
상기한 배선 및 전극은 Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 원소, 상기한 원소들을 함유하는 합금, 또는 상기한 원소들을 함유하는 질화물로 된 재료로 형성될 수 있다. 또한, 이들 배선 및 전극의 재료로서, Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 다수 종류의 원소, 상기 원소들을 함유하는 다수 종류의 합금, 또는 상기 원소들을 함유하는 다수 종류의 질화물을 적층 사용할 수도 있다.
그 다음, 도금법에 의해 소스 배선(5202)과 단자부(5201)상에 Cu막(5206)과 다른 Cu막(5209)을 형성한다(도 37(B)). 소스선에 구리막(5206)을 피복함으로써, 배선 저항을 감소시킬 수 있고, 디스플레이의 소비전력을 감소시킬 수 있다. 이것은, 대형 디스플레이에서 배선 저항으로 인한 소비전력이 중요하게 되기 때문에 화소부의 대각선 치수가 5인치를 초과하는 경우에 유리하다. 특히, 이것은 배선이 Ti, Ta, W, Mo, Cr, Nd, 이들 원소의 합금, 또는 이들 원소의 질화물로 이루어지는 경우에 유리하다. 본 실시예에서는, 금속막으로서 Cu를 사용하였지만, 이 금속막으로서, Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 원소의 합금을 사용할 수도 있다.
또한, 실시예 13과 마찬가지로, 상기한 제조방법들 각각은, 도금 공정에서 화소부의 소스 배선들이 서로 동일한 전위가 되도록 배선들을 사용하여 서로 접속되는 것을 특징으로 한다. 또한, 동일 전위가 되도록 이들 소스 배선을 접속하는 데 사용되는 배선들은 도금 처리 후에 레이저광(CO2 레이저 등)에 의해 절단되거나, 또는 도금 처리 후에 기판을 절단할 때 동시에 절단될 수도 있다. 또한, 이들 배선 패턴을 시용하여 단락 링을 형성할 수도 있다.
그 다음, 전면에 절연막(5207)을 형성한다. 이 절연막으로서는, 질화규소막을 사용하고, 이 절연막의 두께는 50∼200 nm로 선택된다. 이 절연막의 두께는 150 nm로 하는 것이 바람직하다. 게이트 절연막이 질화규소막에 한정되지 않고, 산화규소막, 산화질화규소막, 산화탄탈막과 같은 절연막을 사용하여 제조될 수도 있다.(도 37(C))
그 다음, 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 절연막(5207)의 전면에 제1 비정질 반도체막(5208)을 50∼200 nm, 바람직하게는 100∼150 nm의 두께로 형성한다. 대표적으로는, 비정질 규소(a-Si)막을 100 nm의 두께로 형성한다.(도 37(C))
그 다음, 제2 포토리소그래피 공정에 의해 포토레지스트 마스크(5301, 5302)를 형성하고, 에칭 처리에 의해 그의 불필요한 부분을 제거하여 소스 배선(5411)을 형성한다. 이 경우의 에칭법으로서는, 습식 에칭법 또는 건식 에칭법을 사용한다.(도 38(A))
이 에칭 공정에서, 레지스트 마스크(5301, 5302) 이외의 장소에서 비정질 반도체막(5208)이 에칭되어, 화소부의 TFT(5412)에 비정질 반도체막(5303)이 형성된다. 또한, 보유용량(5413)에는 비정질 반도체막(5304)이 형성된다.
그 다음, 비정질 반도체막(5303)상에 절연막을 100∼200 nm의 두께로 형성한다. 이 절연막은 산화규소 또는 질화규소로 형성된다. 도 38(A)에서는, 게이트 전극을 마스크로 하여 배면으로부터 노광을 행하는 노광 처리에 의해, 자기정합적으로 채널 보호막을 구성하는 제2 절연층(5305, 5306)을 형성한다.
그 다음에, n채널형 TFT의 LDD(Lightly Doped Drain) 영역을 형성하도록 도핑 처리를 행한다. 도핑법으로서는, 이온 도핑법 또는 이온 주입법을 행한다. n형 불순물로서는 인을 첨가하고, 제2 절연층(5305, 5306)을 마스크로 하여 불순물 영역(5307∼5309)을 형성한다. 이 영역의 불순물 농도는 1×1016∼1×1017 /cm3이 되도록 선택된다.(도 38(B))
그 다음, 플라즈마 CVD법에 의해 두께 150 nm의 산화질화규소막으로 된 제1 층간절연막(5311)을, 이 제1 층간절연막(5311)이 소스 배선(5411), 화소부(5414)의 TFT(5412), 및 보유용량(5413)을 덮을 수 있도록 형성한다.(도 38(C))
그 다음, 산화질화규소막으로 된 제1 층간절연막(5311)상에 아크릴 수지로 된 유기 절연 재료에 대응하는 제2 층간절연막(5402)을 1.6 ㎛의 두께로 형성한다. 본 실시예에서는, 제2 층간절연막으로서, 아크릴 수지로 된 유기 절연 재료를 선택하였으나, 유기 재료로서 폴리이미드 등을 사용할 수도 있고, 또한 무기 재료가 선택될 수도 있다. 그후, 제4 포토리소그래피 공정을 행하여 레지스트 마스크(5401)를 형성하고, 이어서, 건식 에칭 공정을 행하여 콘택트 홀을 형성한다. 이 콘택트 홀은 소스 배선(5411)을 비정질 반도체막(5307)에 전기적으로 접속하는데 사용된 다. 이와 동시에, 보유용량(5413)을 비정질 반도체막(5309)에 전기적으로 접속하는데 사용되는 콘택트 홀을 형성한다. 또한, 단자부(5410)에 또 다른 콘택트 홀을 형성하고, 이 콘택트 홀은 게이트 배선을 단자부(5410)에 전기적으로 접속하는데 사용된다,(도 39(A))
이어서, ITO(인듐-주석-산화물)와 같은 투명 전극막을 110 nm의 두께로 형성한다. 그후, 제5 포토리소그래피 공정과 에칭 공정을 행하여 투명 화소 전극(5403)을 형성한다.(도 39(B))
그 다음, 금속 배선을 형성하기 위해 제6 포토리소그래피 공정과 에칭 공정을 행한다. 즉, 소스 배선(5411)을 비정질 반도체막(5407)에 전기적으로 접속하도록 금속 배선(5405)을 형성하고, 비정질 반도체막(5309)을 투명 화소 전극(5403)에 전기적으로 접속하도록 금속 배선(5407)을 형성하고, 투명 화소 전극(5403)을 보유용량(5413)에 전기적으로 접속하도록 금속 배선(5408)을 형성하고, 게이트 전극을 단자부(5410)에 전기적으로 접속하도록 금속 배선(5404)을 형성한다. 금속 배선 재료로서, 두께 50 nm의 Ti막과 두께 500 nm의 Al-Ti 합금막으로 된 적층막을 사용할 수도 있다.(도 39(C))
본 실시예에서 나타낸 반도체 표시장치의 제조방법에서는, ITO와 같은 투명 화소 전극을 형성한 후에 금속 배선을 형성하였으나, 금속 배선을 형성한 후에 ITO와 같은 투명 화소 전극을 형성하는 반도체 표시장치를 제조하는 포토리소그래피 공정의 총 수는 본 실시예의 상기한 제조방법에서의 포토리소그래피 공정의 총 수와 동일하다. 따라서, 금속 배선과 ITO와 같은 투명 화소 전극 중 어느 것을 먼저 형성하여도 좋다.
상기한 포토리소그래피 공정을 6회 행하여, Cu가 도금된 소스 배선(5411), 화소부(5414)의 역 스태거형 TFT(5412), 그의 보유용량(5413), 및 단자부(5410)로 구성되는 투과형 반도체 표시장치를 제조할 수 있다.
금속 배선과 동일한 금속을 화소 전극에 사용하면, 포토리소그래피 공정을 5회 실시함으로써 반사형 반도체장치를 형성할 수도 있다.
실시예 13과 마찬가지로, 본 실시예에서도 IC 칩으로 구성된 구동회로를 실장한다.
또한, 각 실시예에 따라 본 실시예에서 나타낸 기술을 이용하여 액정 모듈을 제조한 다음, 이 액정 모듈을 실시예 12에서 나타낸 전자장치의 표시부에 적용할 수도 있다.
도 1(A)∼도 1(D)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면,
도 2(A)∼도 2(D)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면,
도 3(A) 및 도 3(B)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면,
도 4는 AM-LCD의 화소의 상면도,
도 5는 AM-LCD의 화소의 상면도,
도 6은 본 발명에 따른 액티브 매트릭스형 액정표시장치의 단면 구조를 나타내는 도면,
도 7(A) 및 도 7(B)는 액티브 매트릭스형 액정표시장치의 단자부를 나타내는 도면,
도 8(A)∼도 8(C)는 액티브 매트릭스형 액정표시장치의 단자부를 나타내는 도면,
도 9는 본 발명에 따른 액정 모듈의 외관을 나타내는 도면,
도 10은 액정 모듈의 상면도,
도 11(A) 및 도 11(B)는 액정 모듈의 화소부의 단면도,
도 12는 액정 모듈의 화소부의 단면도,
도 13(A)∼도 13(C)는 액정 모듈의 단자부를 나타내는 도면,
도 14는 보텀 게이트형 TFT의 일 예를 나타내는 도면,
도 15는 본 발명에 따른 화소부의 단면도,
도 16은 보텀 게이트형 TFT의 마스크(146)를 나타내는 도면,
도 17은 보텀 게이트형 TFT의 화소의 상면도,
도 18(A)∼도 18(D)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면,
도 19(A)∼도 19(C)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면,
도 20(A) 및 도 20(B)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면,
도 21는 AM-LCD의 화소의 상면도,
도 22는 AM-LCD의 화소의 상면도,
도 23(A) 및 도 23(B)는 본 발명에 따른 NMOS 회로의 구성을 나타내는 도면,
도 24(A) 및 도 24(B)는 본 발명에 따른 시프트 레지스터의 구성을 나타내는 도면,
도 25는 레이저 조사 상태를 나타내는 개략도,
도 26(A)∼도 26(C)는 본 발명에 따른 전자기기의 예를 나타내는 도면,
도 27(A) 및 도 27(B)는 본 발명에 따른 전자기기의 예를 나타내는 도면,
도 28(A)∼도 28(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면,
도 29(A)∼도 29(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면,
도 30(A)∼도 30(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면,
도 31(A) 및 도 31(B)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 반사형 반도체장치의 제작공정을 나타내는 도면,
도 32는 투과형 반도체장치의 화소의 상면도,
도 33은 투과형 반도체장치의 소스 배선을 포함하는 배선 패턴을 나타내는 도면,
도 34(A)∼도 34(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면,
도 35(A)∼도 35(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면,
도 36(A)∼도 36(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면,
도 37(A)∼도 37(C)는 본 발명에 따른 채널 스톱형의 투과형 반도체장치의 제작공정을 나타내는 도면,
도 38(A)∼도 38(C)는 본 발명에 따른 채널 스톱형의 투과형 반도체장치의 제작공정을 나타내는 도면,
도 39(A)∼도 39(C)는 본 발명에 따른 채널 스톱형의 투과형 반도체장치의 제작공정을 나타내는 도면,
* 도면의 주요 부분에 대한 부호의 설명
100: 기판 101: 하지막
101a: 산화질화규소막 101b: 규소막
102, 103, 104, 105: 반도체층 106: 게이트 절연막
107a: 제1 도전막 107b: 제2 도전막
108a∼112a: 마스크 113a∼117a: 제1 도전층
113b∼117b: 제2 도전층 118∼121: 고농도 불순물 영역
127∼136: 저농도 불순물 영역 4801: 게이트 배선
4802: 소스 배선 4803: 화소부
4804: 유리 기판 4805: 도금 처리용 전극
4806, 4807: 기판 분단선
4808, 4809: 단자부

Claims (17)

  1. 기판;
    기판 위에 형성된 소스 배선 및 게이트 전극;
    상기 소스 배선 및 게이트 전극 위에 형성되고 제1 콘택트 홀을 가지는 제1 절연막;
    상기 제1 절연막 위에 형성되고 채널 형성 영역을 포함하는 제1 비정질 반도체막:
    상기 제1 비정질 반도체막 위에 형성되고 불순물 원소를 함유하는 제2 및 제3 비정질 반도체막;
    상기 제2 비정질 반도체막 위에 형성되고, 상기 제1 절연막의 제1 콘택트 홀을 통해 상기 제2 비정질 반도체막을 상기 소스 배선에 전기적으로 접속하는 금속 배선;
    상기 소스 배선과 상기 제2 및 제3 비정질 반도체막 위에 형성되고 제2 콘택트 홀을 가지는 제2 절연막; 및
    상기 제2 절연막 위에 형성되고, 상기 제2 절연막의 제2 콘택트 홀을 통해 상기 제3 비정질 반도체막에 전기적으로 접속된 화소 전극을 포함하는 표시장치.
  2. 제 1 항에 있어서, 상기 소스 배선이 금속막을 포함하는 표시장치.
  3. 제 1 항에 있어서, 상기 소스 배선이 상기 게이트 전극과 동일한 재료를 포함하는 표시장치.
  4. 제 1 항에 있어서, 상기 제2 절연막과 상기 화소 전극 사이에 형성된, 유기 절연 재료를 포함하는 제3 절연막을 더 포함하는 표시장치.
  5. 제 1 항에 있어서, 상기 표시장치가 액정 표시장치인 표시장치.
  6. 제 1 항에 있어서, 상기 제1 절연막이 게이트 절연막인 표시장치.
  7. 제 1 항에 있어서, 상기 제1 절연막이 질화규소막인 표시장치.
  8. 제 1 항에 있어서, 상기 제2 절연막이 산화질화규소막인 표시장치.
  9. 제 1 항에 있어서, 상기 금속 배선이 Ti 막과 Al-Ti 합금막을 포함하는 적층막인 표시장치.
  10. 표시장치를 제조하는 방법으로서,
    절연 표면 위에 소스 배선 및 게이트 전극을 형성하는 공정;
    상기 소스 배선 및 게이트 전극 위에 절연막을 형성하는 공정;
    상기 절연막 위에 제1 비정질 반도체막을 형성하는 공정:
    상기 제1 비정질 반도체막 위에, 불순물 원소를 함유하는 제2 비정질 반도체막을 형성하는 공정;
    상기 제2 비정질 반도체막을 에칭하여 소스 영역 및 드레인 영역을 형성하는 공정;
    상기 절연막을 에칭하여 콘택트 홀을 형성하는 공정;
    상기 소스 영역 및 드레인 영역 위에, 상기 소스 영역 및 드레인 영역 중 한쪽 영역에 전기적으로 접속되고 투명 전극으로 된 화소 전극을 형성하는 공정; 및
    상기 절연막의 상기 콘택트 홀을 통해 상기 소스 영역 및 드레인 영역 중 다른 한쪽 영역과 상기 소스 배선을 전기적으로 접속하는 금속 배선을 형성하는 공정을 포함하는 표시장치 제조방법.
  11. 제 10 항에 있어서, 상기 소스 배선이 금속막을 포함하는 표시장치 제조방법.
  12. 제 10 항에 있어서, 상기 소스 배선이 상기 게이트 전극과 동일한 재료를 포함하는 표시장치 제조방법.
  13. 제 10 항에 있어서, 상기 화소 전극을 형성하기 전에 상기 소스 영역 및 드레인 영역 위에 제2 절연막을 형성하는 공정을 더 포함하는 표시장치 제조방법.
  14. 제 10 항에 있어서, 상기 표시장치가 액정 표시장치인 표시장치 제조방법.
  15. 제 10 항에 있어서, 상기 절연막이 게이트 절연막인 표시장치 제조방법.
  16. 제 13 항에 있어서, 상기 제2 절연막이 산화질화규소막인 표시장치 제조방법.
  17. 제 10 항에 있어서, 상기 금속 배선이 Ti 막과 Al-Ti 합금막을 포함하는 적층막인 표시장치 제조방법.
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