JP4578611B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成され結晶質半導体膜を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装置及びその作製方法に関するものである。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路（マイクロプロセッサ、信号処理回路または高周波回路等）を有する液晶表示装置、ＥＬ表示装置、ＥＣ表示装置又はイメージセンサ等をも含むものである。加えて、本発明の半導体装置は、これらの表示装置を搭載したビデオカメラ、デジタルカメラ、プロジェクター、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ又は携帯情報端末等の電子機器をも含むものである。
【０００２】
【従来の技術】
現在、半導体膜を用いた半導体素子として薄膜トランジスタ（ＴＦＴ）が各種集積回路に用いられており、特にアクティブマトリクス型液晶表示装置の画素部のスイッチング素子として用いられている。更に、ＴＦＴの高移動度化に伴って、画素部を駆動するドライバ回路の素子としても用いられている。ドライバ回路に用いられる半導体膜としては、非晶質半導体膜よりも移動度の高い、結晶質半導体膜を用いることが必要である。この結晶質半導体膜（結晶性半導体膜ともいう）は多結晶半導体膜、ポリシリコン膜、微結晶半導体膜等と呼ばれている。
【０００３】
ＴＦＴを評価する際、最も重要視されるのは信頼性である。信頼性の問題の中で最大のものは可動イオンであるアルカリ金属（１属元素）、おもにナトリウム（Ｎａ）の混入であった。Ｎａが正に帯電し、被膜中をイオンとして動きまわることによりＶthが変動する現象として見出され、ＴＦＴの実用化を阻止していた。このような不純物（以下、ＮａのようなＴＦＴの信頼性を低下させる不純物を本明細書では汚染不純物という）としては、アルカリ金属（１属元素）やアルカリ土類金属（２属元素）、例えばナトリウ（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、バリウム（Ｂａ）が挙げられる。これら汚染不純物の低減が信頼性のあるＴＦＴ作製に必要不可欠であった。ところが汚染不純物は、大気やボンベなどの気相、ガラス基板、スパッタリング装置などの製造装置等、様々な汚染源からＴＦＴに混入する。特に、ガラス基板からの汚染は深刻な問題であり、Ｎａの組成を０．１％以下に低減したガラス基板を用いてもこの信頼性の問題は解決されなかった。そのため、基板上に窒化珪素膜等のブロッキング膜を形成して、ガラス基板に含有されている汚染不純物の拡散を防止し、信頼性の低下を防止していた。
【０００４】
【発明が解決しようとする課題】
ところがＴＦＴ中の汚染不純物の濃度を分析した結果、ＴＦＴを構成する被膜界面の汚染不純物濃度が５×１０16atoms/cm3 〜５×１０19atoms/cm3 と被膜中の汚染不純物濃度（一般に１×１０16atoms/cm3 以下）に比べて高く、ＴＦＴの信頼性を低下させていることが判明した。特に半導体膜とそれに接する絶縁膜（ゲート絶縁膜として機能する絶縁膜（以下ゲート絶縁膜という）、ブロッキング膜として機能する絶縁膜、又は層間絶縁膜）との界面、又はゲート絶縁膜とそれに接する被膜（半導体膜、ゲート配線（本明細書ではゲート電極を含むものとする）、層間絶縁膜など）との界面に汚染不純物が存在することは、ＴＦＴの信頼性を損ねる大きな要因となった。
【０００５】
なお、本明細書における不純物濃度は質量２次イオン分析（以下ＳＩＭＳ分析という）により深さ方向の分析を行って測定された濃度とする。ＳＩＭＳ分析は、１次イオンを試料に照射してその表面及び数Åの深さから放出される２次イオンの質量分析を行う方法であり、検出感度が高く、微小領域の分析が可能であるという特徴を有する。ただし、ＳＩＭＳ分析は１次イオンの電流密度を上げて表面をスパッタしながら分析を行うため、深さ方向に対する分解能には限界がある。従って被膜界面の元素濃度の測定を正確に行うことは困難であり、実際には第１の被膜とそれに接する第２の被膜を連続的にＳＩＭＳ分析し、第１の被膜と第２の被膜の界面及びその近傍（数Å）に相当する元素濃度が測定される。本明細書においては、第１の被膜と第２の被膜の界面及びその近傍（数Å）に相当する元素濃度を、第１の被膜と第２の被膜界面の元素濃度としている。
【０００６】
例えば、ゲート配線とゲート絶縁膜の界面にナトリウム（Ｎａ）が存在する例を図４〜図６に示す。図４、図５はＴＦＴのＳＩＭＳ分析結果を示したもので、ＢＴ（Bias Temperature ：電圧を加えながら加熱する）処理前のＳＩＭＳ分析結果を図４に、ＢＴ処理後のＳＩＭＳ分析結果を図５に示す。なお、図４、図５におけるＮａの検出下限あるいはバックグラウンドレベルは約１×１０15 atoms/cm3 である。
【０００７】
図４（ＢＴ処理前）ではＮａの存在を示すピークは１つだけ観測された。それはゲート配線とゲート絶縁膜の界面及びその近傍に相当する位置に見られるピークＡである。ところがＢＴ処理後は図５に示すようにＮａの存在を示すピークが２つ観測された。１つのピークは図４（ＢＴ処理前）にも示されていたゲート配線とゲート絶縁膜の界面及びその近傍に相当する位置に見られるピークＡであるが、もう１つのピークは図４（ＢＴ処理前）では観測されていなかったゲート絶縁膜と半導体膜の界面及びその近傍に相当する位置に見られるピークＢである。このように図４、図５から、ＢＴ処理によりＮａがゲート絶縁膜中を移動していることがわかった。その結果、ｎチャネル型ＴＦＴ（図６（Ａ）に示す）、Ｐチャネル型ＴＦＴ（図６（Ｂ）に示す）共にＢＴ処理前（実線）とＢＴ処理後（破線）でＩＤ−ＶＧ特性に変化が見られた。これはＴＦＴの特性を評価するパラメーターの１つであるしきい値電圧（Ｖth）の変動を示し、ＴＦＴの信頼性が損なわれている結果を示すものである。
【０００８】
そこで、本発明は、ＴＦＴを構成する被膜中だけでなく、その被膜界面の汚染不純物濃度をＴＦＴの信頼性に影響を及ぼさない程度にまで低減することを課題とする。そしてＴＦＴの信頼性の向上を図り、安価、大画面、高性能な半導体装置を形成することを課題とする。
【０００９】
なお本発明の上記課題は、連続成膜されてない被膜界面に関する課題であって、連続成膜された被膜界面に関する課題ではない。なぜならば、連続成膜された被膜と被膜の界面には基本的に汚染不純物が混入せず、被膜界面の汚染不純物濃度を被膜中の汚染不純物濃度と同程度に低濃度とすることができるからである。しかしながら連続成膜は連続成膜装置を用いて行わなければならず、容易にできることではない。本発明は連続成膜装置を用いず容易に被膜界面の汚染不純物濃度を低減することを課題とする。更に、本発明は連続成膜することができない被膜界面の汚染不純物濃度を低減することを課題とする。実際、非晶質半導体膜上に絶縁膜が存在するとアニールによる非晶質半導体膜の結晶化が困難なため、半導体膜上に絶縁膜がない状態で結晶化が行われている。従って、半導体膜とそれに接して形成される絶縁膜界面の汚染不純物低減を目的として本発明を適用することができる。更に、ゲート絶縁膜とゲート配線は一般に連続成膜されておらず、絶縁膜とゲート配線界面の汚染不純物低減を目的として本発明を適用することができる。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１の被膜形成後、第１の被膜上に第２の被膜を形成する前に、第１の被膜表面の汚染不純物を除去し、その後表面の汚染不純物が除去された第１の被膜上に迅速に第２の被膜を形成することを特徴とする。換言すると、第１の被膜を形成する工程と、前記第１の被膜表面の汚染不純物を除去する工程と、汚染不純物が除去された第１の被膜に接して第２の被膜を形成する工程と、を有することを特徴とする。
【００１１】
上記構成において、第１の被膜表面の汚染不純物の除去はエッチング溶液としてフッ素を含有する酸性溶液を用い、第１の被膜表面を極薄く（５nm以下）エッチングすることにより行う。極薄くエッチングする手段としては、スピン装置（スピンエッチャー）を用いて基板をスピンさせ、被膜表面に接触させたエッチング溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いることが有効である。
【００１２】
フッ素を含有する酸性溶液としては、Ｎａの組成が規格で０．５ppb 以下、実際の分析では０．０５ppb 以下のフッ酸、希フッ酸、フッ化アンモニウム、バッファードフッ酸（フッ酸とフッ化アンモニウムの混合溶液、以下ＢＨＦという）、フッ酸と過酸化水素水の混合溶液（ＦＰＭ）、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）等を用いることができる。このようにフッ素を含有する酸性溶液を用いて被膜表面の汚染不純物を除去した場合、その被膜表面に微量のフッ素元素が存在していると考えられるが、フッ素元素はアルカリ（土類）金属と異なり可動性元素ではないので、特にＴＦＴ特性に与える影響は見られない。
【００１３】
上記構成により作製された半導体装置の被膜界面における汚染不純物濃度は前記被膜中の汚染不純物濃度のノイズレベル内にあり、前記被膜中の汚染不純物濃度とほぼ同じ濃度とみなすことができる。被膜中のナトリウム濃度はブロッキング膜により低く抑えられ、ＳＩＭＳ分析において２×１０16atoms/c m3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms/cm3 以下とすることができる。そして本発明により半導体装置の被膜界面における汚染不純物濃度を被膜中の汚染不純物濃度とほぼ同じ２×１０16atoms/cm3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms/cm3 以下とすることができる。なお、上記構成においてはフッ素を含有する酸性溶液により被膜表面の汚染不純物を除去した場合を示したが、被膜表面の汚染不純物を除去できる他の酸性溶液や有機溶剤を用いることもできる。
【００１４】
従って、本発明の半導体装置は、第１の被膜と、前記第１の被膜に接して設けられた第２の被膜とを有し、前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は２×１０16atoms/cm3 以下であることを特徴とする。
【００１５】
また、本発明の半導体装置は、第１の被膜と、前記第１の被膜に接して設けられた第２の被膜とを有し、前記第１の被膜中の汚染不純物濃度と前記第２の被膜中の汚染不純物濃度と前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は２×１０16atoms/cm3 以下であることを特徴とする。
【００１６】
上記構成において、前記第１の被膜と第２の被膜は、結晶質半導体膜と前記結晶質半導体膜に接する絶縁膜であることを特徴とする。
【００１７】
また、上記構成において、前記第１の被膜と第２の被膜は、ゲート絶縁膜として機能する絶縁膜と前記絶縁膜に接するゲート配線であることを特徴とする。
【００１８】
ゲート絶縁膜とゲート配線界面の汚染不純物除去を行ったＳＩＭＳ分析結果の例を図７に示す。図７のゲート絶縁膜とゲート配線界面には、Ｎａの存在を示すピークＡが確認されるが、その濃度は１×１０16atoms/cm3 〜２×１０16atoms/cm3 とかなり低減されていることがわかる。なお、図７におけるＮａの検出下限あるいはバックグラウンドレベルは約２×１０14atoms/cm3 である。
【００１９】
本発明の構成とすると、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析における汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下とでき、条件によってはノイズを考慮した現時点での検出下限以下である１×１０1 6atoms ／ｃｍ3 以下とすることができる。従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【００２０】
本構成において汚染不純物とは、１族元素又は２族元素から選択された１元素又は複数元素からなるものを言う。特にNa、K 、Mg、Ca、Baから選択された１元素又は複数元素からなるものを言う。特にNaを言う。
【００２１】
また、本構成における被膜とは、プラズマＣＶＤ法、熱ＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタリング法、熱酸化法、陽極酸化法等、あらゆる形成手段を用いて形成された被膜をいう。
【００２２】
なお、基板としてガラス基板を用い、フッ素を含有する酸性溶液（フッ酸、希フッ酸など）の中に基板を浸して被膜表面をエッチング処理する場合には、わずかではあるがガラス基板が腐食されてガラス基板中の汚染不純物が酸性溶液中に混入し酸性溶液が汚染される。この汚染された酸性溶液にＴＦＴを構成する被膜表面が接触すると、汚染の原因となり問題であった。そこで本発明はガラス基板を用いる場合、エッチングを酸性溶液の中に浸して行うのではなく、スピン装置（スピンエッチャー）を用いて基板をスピンさせ、被膜表面に接触させた酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いることによって被膜表面の汚染不純物除去を行った。スピンエッチングを用いると汚染された酸性溶液をＴＦＴを構成する被膜表面に接触させることなくエッチングできる。なおスピンエッチングを必ずしも用いなければならないわけではない。例えばエッチング溶液が一定方向に流れるような手段を用いることによって、被膜表面を汚染することなく被膜表面の汚染不純物を除去することも可能である。また、ガラス基板の表面、裏面、側面の全てを耐酸性を有する被膜で覆ってしまうことで、酸性溶液による基板の腐食を防止し、基板中の汚染不純物により酸性溶液が汚染されることを防止することも可能である。
【００２３】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特にこれらに限定されないことは勿論である。
【００２４】
［実施の形態１］
本発明の実施の形態を図１〜図３により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施の形態について説明する。
【００２５】
基板１０１はガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板を用いることも可能である。
【００２６】
そして、基板１０１の少なくともＴＦＴが形成される表面には、窒化珪素膜から成る下地膜１０２と、酸化珪素膜から成る下地膜１０３が形成される。これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成されるものであり、基板１０１からＴＦＴに有害な汚染不純物が半導体膜へ拡散することを防ぐためにブロッキング膜として設けてある。そのため、窒化珪素膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化珪素膜からなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成している。
【００２７】
勿論、下地膜を窒化珪素膜からなる下地膜１０２または、酸化珪素膜からなる下地膜１０３のどちらか一方のみで形成したり、窒化酸化珪素膜などの他の絶縁膜を形成しても良いが、本実施の形態ではＴＦＴの信頼性を考慮して２層構造とした。
【００２８】
下地膜１０３に接して形成される半導体膜は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体膜を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体膜を用いることが望ましい。また、前記成膜法で形成される微結晶半導体膜を適用することも可能である。ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００２９】
非晶質半導体膜１５０は１０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成される。非晶質半導体膜１５０としては、非晶質半導体膜、微結晶を有する非晶質半導体膜、微結晶半導体膜を用いることができる。プラズマＣＶＤ法で形成される非晶質半導体膜には１０〜４０atom％の割合で膜中に水素が含まれているので、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atom％以下としておくことが望ましい。また、非晶質半導体膜をスパッタリング法や蒸着法などの他の方法で形成しても良いが、膜中にナトリウム等のアルカリ金属が混入しないように十分注意しなければならない。（図１（Ａ））
【００３０】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜１０２と下地膜１０３と、さらに非晶質半導体膜１５０を連続形成することは好ましい。それぞれの膜を形成した後、その膜表面を大気雰囲気に触れさせずに次の膜を形成することにより、膜界面の不純物汚染を防ぐことができる。その結果、ＴＦＴの特性バラツキを発生させる要因の一つをなくすことができる。なお、下地膜と半導体膜を連続成膜しない場合は、下地膜表面の汚染不純物を除去してから半導体膜を形成するとよい。
【００３１】
非晶質半導体膜１５０を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を得ることもできる。さらに、触媒元素を用いた熱結晶化の技術により形成された結晶質半導体膜１５１に対してゲッタリングの工程を加えて、前記触媒元素を除去すると優れたＴＦＴ特性を得ることができる。（図１（Ｂ））
【００３２】
レーザー結晶化技術を用いる場合は、パルス発振型または連続発光型のエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーを用いる。これら固体レーザーはレーザーダイオード励起の方式を使用すると高出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いることができる。大別すると、波長４００nm以上のレーザー光を照射した場合には光の侵入長との兼ね合いで半導体膜の内部から加熱して結晶化することができる。一方、波長４００nm以下では半導体膜の表面から加熱して結晶化させることができる。いずれにしても、照射パルス数や照射エネルギー密度を適したものとして行う。
【００３３】
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いるとよい。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００３４】
結晶化工程により形成された結晶質半導体膜１５１を、第１のフォトマスクを使用して、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により第１の島状半導体膜１０５と、第２の島状半導体膜１０４を形成した。（図１（Ｃ））
【００３５】
次に、第１の島状半導体膜１０５表面及び第２の島状半導体膜１０４表面に存在する汚染不純物１５５の除去を行った。汚染不純物１５５の除去は、スピン装置（スピンエッチャー）を用いて基板を６００rpm 、１０秒スピンさせ、被膜表面に滴下して接触させたフッ素を含有する酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いて行った。ここではフッ素を含有する酸性溶液としてフッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸（ＢＨＦ）を用いた。スピンエッチングを用いることによって、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止することができる。なお、スピン装置の回転数や時間等の条件は、基板面積、エッチング溶液濃度、被膜材料などによって適宜最適な条件を見つければよい。また、エッチング溶液として１：５０ＢＨＦを用いたが、混合比の違うＢＨＦやＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図１（Ｄ））
【００３６】
そして、汚染不純物１５５が除去された第１の島状半導体膜１０５表面と第２の島状半導体膜１０４表面に、酸化珪素または窒化珪素を主成分とするゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成する。なお、汚染不純物１５５の除去後速やかにゲート絶縁膜を形成することにより、半導体膜１０４、１０５とゲート絶縁膜１０６界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。（図１（Ｅ））
【００３７】
次に、第２のフォトマスクにより、第２の島状半導体膜１０４と、第１の島状半導体膜１０５のチャネル形成領域を覆うレジストマスク１０７、１０８を形成した。このとき、配線を形成する領域にもレジストマスク１０９を形成しておいても良い。
【００３８】
そして、ｎ型を付与する不純物元素を添加することにより第２の価電子制御用不純物領域を形成した。なお、本明細書では汚染不純物と区別するため、価電子制御を目的としたｎ型又はｐ型の導電型を付与する不純物を「価電子制御用不純物」という。また、ｎ型又はｐ型の導電型を付与する不純物は意図的に添加されたものなので、「添加不純物」といってもよい。
結晶質半導体材料に対してｎ型を付与する価電子制御用不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここではリンを価電子制御用不純物元素として、フォスフィン（ＰＨ3 ）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０６を通してその下の半導体膜にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体膜に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3 の範囲にするのが好ましく、ここでは１×１０18atoms/cm3 とした。そして、半導体膜にリンが添加された領域１１０、１１１が形成された。ここで形成された第２の価電子制御用不純物領域の一部は、ＬＤＤ領域として機能するものである。( 図１（Ｆ）)
【００３９】
次に、レジストマスクの除去を行った。レジストマスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的であった。（図２（Ａ））
【００４０】
次に、ゲート絶縁膜１０６表面の汚染不純物１５６の除去を行った。汚染不純物の除去は、第１の島状半導体膜１０５表面及び第２の島状半導体膜１０４表面の汚染不純物除去と同様に、フッ素を含有する酸性溶液としてＢＨＦを用いてスピンエッチングにより行い、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止した。ここでも、エッチング溶液としてＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図２（Ｂ））
【００４１】
そして、ゲート絶縁膜１０６表面の汚染不純物１５６が除去されたゲート絶縁膜１０６に接して第１の導電膜１１２を形成した。第１の導電膜１１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて形成する。第１の導電膜１１２の厚さは１０〜１００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。なお、汚染不純物１５６の除去後速やかに第１の導電膜１１２を形成することにより、ゲート絶縁膜１０６と第１の導電膜１１２界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。（図２（Ｃ））
【００４２】
その他、第１の導電膜としてＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx （x=2.4<X<2.7 ）などの化合物材料を用いて形成することができる。
【００４３】
Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの導電性材料は、ＡｌやＣｕに比べ抵抗率が高いが、作製する回路の面積との関係で、１００ｃｍ2 程度までならば問題なく使用できる。
【００４４】
次に、第３のフォトマスクによりレジストマスク１１３、１１４、１１５、１１６を形成した。レジストマスク１１３は、ｐチャネル型ＴＦＴのゲート電極を形成するためのものであり、レジストマスク１１５、１１６は、ゲート配線およびゲートバスラインを形成するためのものであった。また、レジストマスク１１４は第１の島状半導体層の全面を覆って形成され、次の工程において、価電子制御用不純物が添加されるのを阻止するマスクとするために設けられた。
【００４５】
第１の導電膜はドライエッチング法により不要な部分が除去され、第２のゲート電極１１７と、ゲート配線１１９と、ゲートバスライン１２０が形成された。ここで、エッチング後残渣が残っている場合にはアッシング処理すればよい。
【００４６】
そして、レジストマスク１１３、１１４、１１５、１１６をそのまま残して、ｐチャネル型ＴＦＴが形成される第２の島状半導体膜１０４の一部に、ｐ型を付与する価電子制御用不純物元素を添加して第３の価電子制御用不純物領域を形成する工程を行った。ｐ型を付与する価電子制御用不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその価電子制御用不純物元素として、ジボラン（Ｂ2 Ｈ6 ）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3 の濃度にボロンを添加した。そして、図２（Ｄ）に示すようにボロンが高濃度に添加された第３の価電子制御用不純物領域１２１、１２２が形成された。
【００４７】
図２（Ｄ）で設けられたレジストマスクを除去した後、第４のフォトマスクを用いてレジストマスク１２３、１２４、１２５を形成した。第４のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法により第１のゲート電極１２６が形成された。このとき第１のゲート電極１２６は、上面から見て第２の価電子制御用不純物領域１１０、１１１の一部とゲート絶縁膜を介して重なるように形成された。（図２（Ｅ））
【００４８】
そして、レジストマスク１２３、１２４、１２５を完全に除去した後、第５のフォトマスクによりレジストマスク１２９、１３０、１３１を形成した。レジストマスク１３０は第１のゲート電極１２６を覆って、さらに上面から見て第２の価電子制御用不純物領域１１０、１１１の一部と重なる形で形成されたものであった。レジストマスク１３０は、ＬＤＤ領域のオフセット量を決めるものであった。
【００４９】
また、ここでレジストマスク１３０を使用してゲート絶縁膜の一部を除去して、第１の価電子制御用不純物領域が形成される半導体膜の表面を露出させておいても良い。このようにすると、次の工程で実施されるｎ型を付与する価電子制御用不純物元素を添加する工程を効率的に実施することができる。
【００５０】
そして、ｎ型を付与する価電子制御用不純物元素を添加して第１の価電子制御用不純物領域を形成する工程を行った。そして、ソース領域、ドレイン領域となる第１の価電子制御用不純物領域１３２、１３３が形成された。ここでは、フォスフィン（ＰＨ3 ）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与する第１の価電子制御用不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21at oms/cm3 とするのが好ましく、ここでは１×１０20atoms/cm3 とした。（図３（Ａ））
【００５１】
そして、ゲート絶縁膜１０６、第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面に第１の層間絶縁膜１３４、１３５を形成した。第１の層間絶縁膜１３４は窒化珪素膜であり、５０ｎｍの厚さで形成した。また第１の層間絶縁膜１３５は酸化珪素膜であり、９５０ｎｍの厚さに形成された。なお、第１の層間絶縁膜形成前に表面の汚染不純物除去を行うことが望ましい。
【００５２】
ここで形成された窒化珪素膜から成る第１の層間絶縁膜１３４は次の熱処理の工程を行うために必要なものであった。これは第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面が酸化することを防ぐために効果的であった。
【００５３】
熱処理工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する価電子制御用不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。レーザーアニール法は低い基板加熱温度で活性化することができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法を用いて活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００５４】
レーザーアニール法で行う場合には、パルス発振型または連続発光型のエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーを適用することができる。これら固体レーザーはレーザーダイオード励起の方式を使用すると高出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いることができる。大別すると、波長４００nm以上のレーザー光を照射した場合には光の侵入長との兼ね合いで半導体膜の内部から加熱してアニールすることができる。一方、波長４００nm以下では半導体膜の表面から加熱してアニールすることができる。いずれにしても、照射パルス数や照射エネルギー密度を適したものとして行う。
【００５５】
この熱処理工程において、窒素雰囲気中に３〜９０％の水素を添加しておいても良い。また、熱処理の工程の後に、さらに３〜１００％の水素雰囲気中で１５０〜５００℃、好ましくは３００〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、１５０〜５００℃、好ましくは２００〜４５０℃の基板温度で水素プラズマ処理をしても良い。いずれにしても、水素が半導体膜中やその界面に残留する欠陥を補償することにより、ＴＦＴの特性を向上させることができた。
【００５６】
第１の層間絶縁膜１３４、１３５はその後、第６のフォトマスクを用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第２の導電膜を形成し、第７のフォトマスクを用いたパターニングの工程によりソース電極、ドレイン電極１３６、１３７、１３８を形成した。図示していないが、本実施の形態ではこの第２の導電膜を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造として用いた。
【００５７】
以上の工程で、ｐチャネル型ＴＦＴはゲート電極に自己整合的（セルフアライン）に形成され、ｎチャネル型ＴＦＴはゲート電極に非自己整合的（ノンセルフアライン）に形成された。
【００５８】
ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１４２、第１の価電子制御用不純物領域１４５、１４６、第２の価電子制御用不純物領域１４３、１４４が形成された。ここで、第２の価電子制御用不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）１４３ａ、１４４ａと、ゲート電極と重ならない領域（ＬＤＤ領域）１４３ｂ、１４４ｂがそれぞれ形成された。第１の価電子制御用不純物領域１４５、１４６はソース領域、ドレイン領域となった。
【００５９】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１３９、第３の価電子制御用不純物領域１４０、１４１が形成された。そして、第３の価電子制御用不純物領域１４０、１４１はソース領域、ドレイン領域となった。（図３（Ｂ））
【００６０】
また、図３（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ' 断面構造、ゲート配線部分のＢ−Ｂ' 断面構造，ゲートバスライン部分のＣ−Ｃ' 断面構造は、図３（Ｂ）と対応している。本発明において、ゲート電極とゲート配線とゲートバスラインとは、第１の導電層から形成されている。なお、本実施の形態においてゲート電極とゲート配線とゲートバスラインを区別したが、それらをまとめてゲート配線ということもある。
【００６１】
図１〜図３では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００６２】
本実施の形態では、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析における有害な汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下とすることができる。従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【００６３】
また、上記本実施の形態において結晶化工程の前に非晶質半導体膜へ価電子制御用不純物の添加を行ない、ＴＦＴのしきい値制御を行う工程を加えてもよい。しきい値制御を行う工程としては、例えば、非晶質半導体膜上に制御絶縁膜（膜厚１００〜２００ｎｍ）を設けて、ボロンをしきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０16〜１×１０17atoms ／ｃｍ3 ）で添加し、その後、制御絶縁膜を除去する工程を採用できる。
【００６４】
また、本実施の形態においては、結晶質半導体膜のパターニングを結晶化工程の後に行う例を示したが、特にこれに限定されず、例えば結晶化工程前、またはドーピング工程前に行ってもよい。
【００６５】
また、本実施の形態において、トップゲート型の例を示したが、ボトムゲート型に適用することもできる。
【００６６】
また、本実施の形態において、汚染不純物の除去は島状半導体膜表面及びゲート絶縁膜表面に対して行ったが、それ以外の例えば下地膜表面や層間絶縁膜表面に対して適用してもよい。
【００６７】
［実施の形態２］
本発明の実施の形態を図８、図９により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有するボトムゲート型のＴＦＴを形成する実施の形態について説明する。
【００６８】
まず、基板８０１としてガラス基板（コーニング１７３７；歪点６６７℃）を用意した。次いで、基板からの汚染不純物拡散を防止してＴＦＴの電気特性を向上させるため下地膜として窒化酸化珪素膜８５０を１００ｎｍ〜３００ｎｍの膜厚に形成した。
【００６９】
ここでは基板の片面だけに窒化酸化珪素膜を設けた例を示したが、基板の片面だけでなく両面に設けることは有効である。基板の両面に下地膜を設けることによって、半導体装置作製時に基板から拡散するナトリウム等汚染不純物を完全にブロックすることができる。そして更に、下地膜で基板全面を覆うことは有効である。
【００７０】
次いで、下地膜８５０上に積層構造（簡略化のため図示しない）のゲート配線（ゲート電極を含む）８０２を形成した。本実施の形態では、スパッタリング法を用いて窒化タンタル膜（膜厚５０ｎｍ）とタンタル膜（膜厚２５０ｎｍ）を積層形成し、公知のパターニング技術であるフォトリソグラフィー法を用いて積層構造を有するゲート配線（ゲート電極を含む）８０２を形成した。（図８（Ａ））
【００７１】
次に、下地膜８５０表面及びゲート配線８０２表面の汚染不純物８６０の除去を行う。汚染不純物８６０の除去は、スピン装置（スピンエッチャー）を用いて基板を６００rpm 、１０秒スピンさせ、被膜表面に滴下して接触させたフッ素を含有する酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いて行った。ここではフッ素を含有する酸性溶液としてフッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸（ＢＨＦ）を用いた。スピンエッチングを用いることによって、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止することができる。なお、スピン装置の回転数や時間等の条件は、基板面積、エッチング溶液濃度、被膜材料などによって適宜最適な条件を見つければよい。また、エッチング溶液として１：５０ＢＨＦを用いたが、混合比の違うＢＨＦやＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図８（Ｂ））
【００７２】
下地膜８５０表面及びゲート配線８０２表面の汚染不純物を除去した後、ゲート絶縁膜８０３、非晶質半導体膜８０４を順次大気開放しないで積層形成した。なお、汚染不純物８６０の除去後速やかにゲート絶縁膜８０３、非晶質半導体膜８０４を形成することにより、ゲート配線８０２とゲート絶縁膜８０３界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。
【００７３】
ゲート絶縁膜８０３は、本実施の形態では信頼性を考慮して窒化珪素膜８０３ａ（膜厚５０ｎｍ）と酸化珪素膜８０３ｂ（膜厚１２５ｎｍ）をプラズマＣＶＤ法により積層形成し、積層構造のゲート絶縁膜とした。本実施の形態では二層の絶縁膜をゲート絶縁膜として採用しているが、単層または三層以上の積層構造としてもよい。また、本実施の形態ではゲート絶縁膜上に非晶質半導体膜８０４として、膜厚５４ｎｍの非晶質珪素膜（アモルファスシリコン膜）をプラズマＣＶＤ法により形成した。なお、いずれの層の界面にも大気からの汚染物質が付着しないようにするため順次大気開放せずに積層形成した。その後、半導体膜の結晶化を妨げる非晶質珪素膜中の水素濃度を低減するための加熱処理（５００℃、１時間）を行った。（図８（Ｃ））
【００７４】
こうして図８（Ｃ）の状態が得られたら、非晶質半導体膜８０４に対して赤外光または紫外光の照射（レーザーアニール）による結晶化（レーザー結晶化）を行い結晶質半導体膜（結晶を含む半導体膜）８０５を形成した。結晶化技術として紫外光を用いる場合はエキシマレーザー光または紫外光ランプから発生する強光を用いればよく、赤外光を用いる場合は赤外線レーザー光または赤外線ランプから発生する強光を用いればよい。本実施の形態ではＫｒＦエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件としては、パルス周波数が３０Ｈｚ、オーバーラップ率は９６％、レーザーエネルギー密度は１００〜５００m J/cm2 (代表的には２００〜３００mJ/cm2) であり本実施の形態では３６０mJ/cm2とした。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、非晶質半導体膜８０４の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。なお、レーザー結晶化の条件によっては、半導体膜が溶融状態を経過して結晶化する場合や、半導体膜が溶融せずに固相状態、もしくは固相と液相の中間状態で結晶化する場合がある。この工程により非晶質半導体膜８０４は結晶化され、結晶質半導体膜８０５に変化する。本実施の形態において結晶質半導体膜とは多結晶珪素膜（ポリシリコン膜）である。なお本実施の形態ではレーザ結晶化の技術を用いたが、触媒元素を用いた熱結晶化の技術を用いて結晶化を行っても良い。
【００７５】
また、レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーを用いることができる。これら固体レーザーはレーザーダイオード励起の方式を使用すると高出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いることができる。大別すると、波長４００nm以上のレーザー光を照射した場合には光の侵入長との兼ね合いで半導体膜の内部から加熱して結晶化することができる。一方、波長４００nm以下では半導体膜の表面から加熱して結晶化させることができる。いずれにしても、照射パルス数や照射エネルギー密度を適したものとして行う。
【００７６】
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００７７】
次に、こうして形成された結晶質半導体膜８０５に価電子制御用不純物元素を添加する工程を行い、価電子制御用不純物の活性化処理を行なった後、水素雰囲気中で熱処理（３５０℃、１時間）を行い全体を水素化した。なお、本実施の形態では水素化は熱処理を用いて行ったがプラズマ水素処理を用いて行ってもよい。その後、公知のパターニング技術により所望の形状を有する活性層として島状半導体膜を形成した。
【００７８】
以上の工程を経て、Ｎチャネル型ＴＦＴは、ソース領域８１５、ドレイン領域８１６、価電子制御用不純物が１×１０16〜１×１０19atoms/cm3 で添加された低濃度価電子制御用不純物領域（低濃度不純物領域ともいう）８１７、８１８、チャネル形成領域８１９が形成され、Ｐチャネル型ＴＦＴは、ソース領域８２１、ドレイン領域８２２、チャネル形成領域８２０が形成された。ここで、Ｎチャネル型ＴＦＴの低濃度価電子制御用不純物領域８１７、８１８は、上面から見てゲート電極と重なる領域（ＧＯＬＤ領域）とゲート領域と重ならない領域（ＬＤＤ領域）がそれぞれ形成された。（図９（Ａ））
【００７９】
次に、島状半導体膜表面の汚染不純物８６１の除去を行った。汚染不純物８６１の除去は、下地膜８５０表面及びゲート配線８０２表面の汚染不純物除去と同様、フッ素を含有する酸性溶液としてＢＨＦを用いてスピンエッチングにより行い、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止した。ここでも、エッチング溶液としてＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図９（Ｂ））
【００８０】
次いで、汚染不純物が除去された島状半導体膜を覆って、プラズマＣＶＤ法により膜厚１００ｎｍの酸化珪素膜と、ＴＥＯＳと酸素（Ｏ2 ）を原料ガスに用いた膜厚９４０ｎｍの酸化珪素膜との積層構造の層間絶縁膜８２３を形成した。なお、汚染不純物８６１の除去後速やかに層間絶縁膜８２３を形成することにより、島状半導体膜と層間絶縁膜８２３界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。（図９（Ｃ））
【００８１】
そして、コンタクトホールを形成してソース配線８２４、８２６、ドレイン配線８２５、８２７を形成して図９（Ｄ）に示す状態を得た。最後に水素雰囲気中で熱処理を行い、全体を水素化してＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを完成させた。この水素化はプラズマ水素処理を用いて行ってもよい。
【００８２】
なお、本実施の形態においては、工程順序を変更し非晶質半導体膜のパターニング後に結晶化処理を行ってもよい。
【００８３】
また、結晶化工程の前に非晶質半導体膜へ価電子制御用不純物の添加を行ない、ＴＦＴのしきい値制御を行ってもよい。
【００８４】
本実施の形態では、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析における有害な汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下とすることができる。従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【００８５】
［実施の形態３］ 本実施の形態では、上記実施の形態１によって作製されたＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを備えた液晶表示装置の例を図１０と図１１に示す。本実施の形態の半導体装置は、同一基板上にＣＭＯＳ回路と画素部にマトリクス状に配置された回路を備えている。
【００８６】
図１０には本実施の形態の半導体装置の断面図を示す。本実施の形態においても信頼性を考慮して基板１１０１上に設けられた下地膜１１０２上にＴＦＴが設けられている。
【００８７】
図１０の左側に示すＣＭＯＳ回路はインバータ回路とも呼ばれ、半導体回路を構成する基本回路である。このようなインバータ回路を組みあわせることで更に複雑なロジック回路を構成することができる。
【００８８】
ＣＭＯＳ回路のＰチャネル型ＴＦＴは、チャネル形成領域１１５４、第３の価電子制御用不純物領域１１５５、１１５６が形成されている。第３の価電子制御用不純物領域１１５５、１１５６には２×１０20atoms/cm3 の濃度でボロンが添加されている。
【００８９】
一方、ＣＭＯＳ回路のＮチャネル型ＴＦＴはチャネル形成領域１１５７、リンが１×１０19〜１×１０21atoms/cm3 の濃度で添加された第１の価電子制御用不純物領域１１６０、１１６１、リンが１×１０16〜１×１０19atoms/cm3 で添加された第２の価電子制御用不純物領域１１５８、１１５９が形成されている。ここで、第２の価電子制御用不純物領域は、ゲート電極１１３１と重なる領域（ＧＯＬＤ領域）１１５８ａ、１１５９ａ、ゲート電極１１３１と重ならない領域（ＬＤＤ領域）１１５８ｂ、１１５９ｂがそれぞれ形成されている。
【００９０】
画素部に設けられたＮチャネル型ＴＦＴは、チャネル形成領域１１６２、１１６３と第１の価電子制御用不純物領域１１６８、１１６９、１１４５と第２の価電子制御用不純物領域１１６４、１１６５、１１６６、１１６７とオフセット領域１１８０、１１８１、１１８２、１１８３が形成されている。第１の価電子制御用不純物領域はリンが１×１０19〜１×１０21atoms/cm3 の濃度で添加された領域であり、第２の価電子制御用不純物領域は第１の価電子制御用不純物領域よりも価電子制御用不純物が低濃度な低濃度領域でありリンが１×１０16〜１×１０19atoms/cm3 の濃度で添加された領域である。画素部ではオフ電流のバラツキを低減させるためマルチゲート構造を採用しており、また漏れ電流を低減させるためオフセット構造を採用している。そのため第２の価電子制御用不純物領域はゲート電極と重ならない構造となっている。ドレイン側には、第２の価電子制御用不純物領域と同じ濃度でＮ型を付与する価電子制御用不純物元素が添加された、低濃度価電子制御用不純物領域１１７０、ゲート絶縁膜１１０６、保持容量電極１１７１とが形成され、画素部に設けられる保持容量が形成されている。
【００９１】
そして、第１の層間絶縁膜１１４７（５０ｎｍの窒化珪素膜）、１１４８（９５０ｎｍの酸化珪素膜）、ソース電極１１４９、１１５０、１１５１とドレイン電極１１５２、１１５３、パッシベーション膜１４０１（５０ｎｍの窒化珪素膜）、第２の層間絶縁膜１４０２（１０００ｎｍの有機樹脂膜）、第３の層間絶縁膜１４０４、画素電極１４０５（１００ｎｍの酸化インジウム・スズ（ＩＴＯ）膜）が形成されている。
【００９２】
第２の層間絶縁膜１４０２として用いる有機樹脂膜は、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用いた。
【００９３】
図１１は画素部の上面図であり、ほぼ１画素の上面図である。 画素部にはＮチャネル型ＴＦＴが設けられている。ゲート配線１７０３に連続して形成されるゲート電極１７０２は、図示されていないゲート絶縁膜を介してその下の半導体層１７０１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の価電子制御用不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量１７０７が形成されている。また、図１１で示すＡ―Ａ' 、およびＢ−Ｂ' に沿った断面構造は、図１０に示す画素部の断面図に対応している。
【００９４】
本実施の形態では、画素ＴＦＴをダブルゲートの構造としているが、開口率を向上させるためシングルゲートの構造でも良いし、オフ電流のバラツキを低減するためトリプルゲートとしたマルチゲート構造にしても構わない。本実施の形態のアクティブマトリクス基板の構造は、本実施の形態の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の価電子制御用不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【００９５】
また本実施の形態では一例として透過型のＬＣＤを作製したが特にこれに限定されることはない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００９６】
なお、本実施の形態では実施の形態１の作製方法を採用しているため、半導体膜とゲート絶縁膜１１０６の界面、及びゲート絶縁膜１１０６とゲート電極、ゲート配線、ゲートバスライン、保持容量電極の界面の汚染不純物濃度（Ｎａ濃度）が低減されている。それぞれの被膜界面のＳＩＭＳ分析における汚染不純物の濃度は２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下となっている。なお、実施の形態２の作製方法と組み合わせたり、汚染不純物濃度の低減が必要とされる他の被膜界面に汚染不純物除去工程を適用することもできる。本実施の形態により、特性のばらつきが小さく信頼性のあるＴＦＴを得ることができる。
【００９７】
〔実施の形態４〕 本実施の形態では、本願発明によって作製された液晶表示装置の例を図１２に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【００９８】
図１２は、本実施の形態のアクティブマトリクス型液晶パネルの概略図である。図１２に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板はガラス基板１０００上に形成された画素部１００１、走査線駆動回路１００２、信号線駆動回路１００３を有する。
【００９９】
走査線駆動回路１００２、信号線駆動回路１００３はそれぞれ走査線１０３０、信号線１０４０によって画素部１００１に接続されている。これら駆動回路１００２、１００３はＣＭＯＳ回路で主に構成されている。
【０１００】
画素部１００１の行ごとに走査線１０３０が形成され、列ごとに信号線１０４０が形成されている。走査線１０３０、信号線１０４０の交差部近傍には、画素ＴＦＴ８１０が形成されている。画素ＴＦＴ１０１０のゲート電極は走査線１０３０に接続され、ソースは信号線１０４０に接続されている。更に、ドレインには画素電極１０６０、保持容量１０７０が接続されている。
【０１０１】
対向基板１０８０はガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部１００１の画素電極１０６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板１０８０には必要であれば配向膜や、ブラックマトリクスや、カラーフィルタが形成されている。
【０１０２】
アクティブマトリクス基板側のガラス基板にはＦＰＣ１０３１を取り付ける面を利用してＩＣチップ１０３２、１０３３が取り付けられている。これらのＩＣチップ１０３２、１０３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【０１０３】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１０４】
なお、本実施の形態に示した半導体装置を作製するにあたって、実施の形態１〜実施の形態３のどの構成を採用しても良いし、各実施の形態を自由に組み合わせて用いることが可能である。
【０１０５】
〔実施の形態５〕
本願発明はアクティブマトリクス型ＥＬ表示装置に適用することも可能である。
その例を図１３に示す。
【０１０６】
図１３はアクティブマトリクス型ＥＬ表示装置の回路図である。８１は表示領域を表わしており、その周辺にはＸ方向周辺駆動回路８２、Ｙ方向周辺駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a （または８８b ）、Ｙ方向信号線８０a （または８０b 、８０c ）が接続される。また、電流制御用ＴＦＴ８６には、電源線８９a 、８９b が接続される。
【０１０７】
なお、本実施の形態のアクティブマトリクス型ＥＬ表示装置に対して実施の形態１〜３のいずれの構成を組み合わせても良い。
【０１０８】
〔実施の形態６〕 本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１０９】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１１０】
〔実施の形態７〕
効果 本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１１１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
【０１１２】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１１３】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１１４】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１１５】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１１６】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１１７】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１１８】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１１９】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１２０】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施の形態は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２１】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施の形態では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２２】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１２３】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０１２４】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１２５】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２６】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施の形態の電子機器は実施の形態１〜６のどのような組み合わせからなる構成を用いても実現することができる。効果
【０１２７】
〔実施の形態８〕
本実施の形態では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１７（Ａ）は本願発明のＥＬ表示装置の上面図であり、図１７（Ｂ）はその断面図である。
【０１２８】
図１７（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０１２９】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０１３０】
また、図１７（Ｂ）は図１７（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）４２０２が形成されている。
【０１３１】
本実施の形態では、駆動ＴＦＴ４２０１には図１０のＣＭＯＳ回路と同じ構造のＴＦＴが用いられる。また、画素ＴＦＴ４２０２には図１０の画素部と同じ構造のＴＦＴが用いられる。
【０１３２】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陰極）４３０２が形成される。画素電極４３０２としては遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）を用いることができる。本実施の形態ではアルミニウム合金を画素電極として用いる。
【０１３３】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１３４】
ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１３５】
ＥＬ層４３０４の上には透明導電膜からなる陽極４３０５が形成される。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。また、陽極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陽極４３０５を形成するといった工夫が必要である。本実施の形態ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３６】
そして陽極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陽極４３０５に所定の電圧を与えるための配線であり、導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。
【０１３７】
以上のようにして、画素電極（陰極）４３０２、ＥＬ層４３０４及び陽極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０１３８】
カバー材４１０２としては、ガラス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。本実施の形態の場合、ＥＬ素子からの光の放射方向がカバー材４１０２の方へ向かうため透光性材料を用いる。
【０１３９】
但し、ＥＬ素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料を用いる必要はなく、金属板（代表的にはステンレス板）、セラミックス板、またはアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることができる。
【０１４０】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。なお、本実施の形態ではＥＬ素子からの光が充填材４１０３を通過できるように、透明な材料を用いる。
【０１４１】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極４３０５上に樹脂膜を設けることも有効である。
【０１４２】
また、配線４００５は導電性材料４３０５を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０１４３】
また、本実施の形態では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１７（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施の形態のＥＬ表示装置は実施の形態１乃至７のいずれの構成を組み合わせて作製しても構わない。
【０１４４】
〔実施の形態９〕
本実施の形態では、実施の形態８に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図１８（Ａ）〜（Ｃ）に示す。なお、本実施の形態において、４４０１はスイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０８は電流供給線、４４０７はＥＬ素子とする。
【０１４５】
図１８（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１４６】
また、図１８（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合の例である。なお、図１８（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４４０８とゲート配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１４７】
また、図１８（Ｃ）は、図１８（Ｂ）の構造と同様に電流供給線４４０８をゲート配線４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１４８】
【発明の効果】
本発明の構成とすると、ＴＦＴを構成する被膜中の汚染不純物濃度だけでなく被膜界面の汚染不純物濃度を低減できるので、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１のＴＦＴの作製工程を示す図
【図２】実施の形態１のＴＦＴの作製工程を示す図
【図３】実施の形態１のＴＦＴの作製工程を示す図
【図４】従来のＳＩＭＳ分析データの一例を示す図
【図５】従来のＳＩＭＳ分析データの一例を示す図
【図６】従来のＩＤ−ＶＧデータの一例を示す図
【図７】ＳＩＭＳ分析データの一例を示す図
【図８】実施の形態２のＴＦＴの作製工程を示す図
【図９】実施の形態２のＴＦＴの作製工程を示す図
【図１０】実施の形態３のＣＭＯＳ回路と画素部の断面図
【図１１】実施の形態３の画素部の上面図
【図１２】実施の形態４のアクティブマトリクス基板の斜視図
【図１３】実施の形態５のＥＬパネル回路図
【図１４】実施の形態７のいろいろな半導体装置を示す図
【図１５】実施の形態７のいろいろな半導体装置を示す図
【図１６】実施の形態７のいろいろな半導体装置を示す図
【図１７】実施の形態８のＥＬ表示装置の上面図及び断面図
【図１８】実施の形態８のＥＬ表示装置の画素部の構造を示す図
【符号の説明】
１０１ 基板
１０２ 下地膜
１０３ 下地膜
１０４ 島状半導体膜
１０５ 島状半導体膜
１５５ ＴＦＴに有害な汚染不純物
【発明の属する技術分野】
本発明は、基板上に形成され結晶質半導体膜を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装置及びその作製方法に関するものである。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路（マイクロプロセッサ、信号処理回路または高周波回路等）を有する液晶表示装置、ＥＬ表示装置、ＥＣ表示装置又はイメージセンサ等をも含むものである。加えて、本発明の半導体装置は、これらの表示装置を搭載したビデオカメラ、デジタルカメラ、プロジェクター、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ又は携帯情報端末等の電子機器をも含むものである。
【０００２】
【従来の技術】
現在、半導体膜を用いた半導体素子として薄膜トランジスタ（ＴＦＴ）が各種集積回路に用いられており、特にアクティブマトリクス型液晶表示装置の画素部のスイッチング素子として用いられている。更に、ＴＦＴの高移動度化に伴って、画素部を駆動するドライバ回路の素子としても用いられている。ドライバ回路に用いられる半導体膜としては、非晶質半導体膜よりも移動度の高い、結晶質半導体膜を用いることが必要である。この結晶質半導体膜（結晶性半導体膜ともいう）は多結晶半導体膜、ポリシリコン膜、微結晶半導体膜等と呼ばれている。
【０００３】
ＴＦＴを評価する際、最も重要視されるのは信頼性である。信頼性の問題の中で最大のものは可動イオンであるアルカリ金属（１属元素）、おもにナトリウム（Ｎａ）の混入であった。Ｎａが正に帯電し、被膜中をイオンとして動きまわることによりＶthが変動する現象として見出され、ＴＦＴの実用化を阻止していた。このような不純物（以下、ＮａのようなＴＦＴの信頼性を低下させる不純物を本明細書では汚染不純物という）としては、アルカリ金属（１属元素）やアルカリ土類金属（２属元素）、例えばナトリウ（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、バリウム（Ｂａ）が挙げられる。これら汚染不純物の低減が信頼性のあるＴＦＴ作製に必要不可欠であった。ところが汚染不純物は、大気やボンベなどの気相、ガラス基板、スパッタリング装置などの製造装置等、様々な汚染源からＴＦＴに混入する。特に、ガラス基板からの汚染は深刻な問題であり、Ｎａの組成を０．１％以下に低減したガラス基板を用いてもこの信頼性の問題は解決されなかった。そのため、基板上に窒化珪素膜等のブロッキング膜を形成して、ガラス基板に含有されている汚染不純物の拡散を防止し、信頼性の低下を防止していた。
【０００４】
【発明が解決しようとする課題】
ところがＴＦＴ中の汚染不純物の濃度を分析した結果、ＴＦＴを構成する被膜界面の汚染不純物濃度が５×１０16atoms/cm3 〜５×１０19atoms/cm3 と被膜中の汚染不純物濃度（一般に１×１０16atoms/cm3 以下）に比べて高く、ＴＦＴの信頼性を低下させていることが判明した。特に半導体膜とそれに接する絶縁膜（ゲート絶縁膜として機能する絶縁膜（以下ゲート絶縁膜という）、ブロッキング膜として機能する絶縁膜、又は層間絶縁膜）との界面、又はゲート絶縁膜とそれに接する被膜（半導体膜、ゲート配線（本明細書ではゲート電極を含むものとする）、層間絶縁膜など）との界面に汚染不純物が存在することは、ＴＦＴの信頼性を損ねる大きな要因となった。
【０００５】
なお、本明細書における不純物濃度は質量２次イオン分析（以下ＳＩＭＳ分析という）により深さ方向の分析を行って測定された濃度とする。ＳＩＭＳ分析は、１次イオンを試料に照射してその表面及び数Åの深さから放出される２次イオンの質量分析を行う方法であり、検出感度が高く、微小領域の分析が可能であるという特徴を有する。ただし、ＳＩＭＳ分析は１次イオンの電流密度を上げて表面をスパッタしながら分析を行うため、深さ方向に対する分解能には限界がある。従って被膜界面の元素濃度の測定を正確に行うことは困難であり、実際には第１の被膜とそれに接する第２の被膜を連続的にＳＩＭＳ分析し、第１の被膜と第２の被膜の界面及びその近傍（数Å）に相当する元素濃度が測定される。本明細書においては、第１の被膜と第２の被膜の界面及びその近傍（数Å）に相当する元素濃度を、第１の被膜と第２の被膜界面の元素濃度としている。
【０００６】
例えば、ゲート配線とゲート絶縁膜の界面にナトリウム（Ｎａ）が存在する例を図４〜図６に示す。図４、図５はＴＦＴのＳＩＭＳ分析結果を示したもので、ＢＴ（Bias Temperature ：電圧を加えながら加熱する）処理前のＳＩＭＳ分析結果を図４に、ＢＴ処理後のＳＩＭＳ分析結果を図５に示す。なお、図４、図５におけるＮａの検出下限あるいはバックグラウンドレベルは約１×１０15 atoms/cm3 である。
【０００７】
図４（ＢＴ処理前）ではＮａの存在を示すピークは１つだけ観測された。それはゲート配線とゲート絶縁膜の界面及びその近傍に相当する位置に見られるピークＡである。ところがＢＴ処理後は図５に示すようにＮａの存在を示すピークが２つ観測された。１つのピークは図４（ＢＴ処理前）にも示されていたゲート配線とゲート絶縁膜の界面及びその近傍に相当する位置に見られるピークＡであるが、もう１つのピークは図４（ＢＴ処理前）では観測されていなかったゲート絶縁膜と半導体膜の界面及びその近傍に相当する位置に見られるピークＢである。このように図４、図５から、ＢＴ処理によりＮａがゲート絶縁膜中を移動していることがわかった。その結果、ｎチャネル型ＴＦＴ（図６（Ａ）に示す）、Ｐチャネル型ＴＦＴ（図６（Ｂ）に示す）共にＢＴ処理前（実線）とＢＴ処理後（破線）でＩＤ−ＶＧ特性に変化が見られた。これはＴＦＴの特性を評価するパラメーターの１つであるしきい値電圧（Ｖth）の変動を示し、ＴＦＴの信頼性が損なわれている結果を示すものである。
【０００８】
そこで、本発明は、ＴＦＴを構成する被膜中だけでなく、その被膜界面の汚染不純物濃度をＴＦＴの信頼性に影響を及ぼさない程度にまで低減することを課題とする。そしてＴＦＴの信頼性の向上を図り、安価、大画面、高性能な半導体装置を形成することを課題とする。
【０００９】
なお本発明の上記課題は、連続成膜されてない被膜界面に関する課題であって、連続成膜された被膜界面に関する課題ではない。なぜならば、連続成膜された被膜と被膜の界面には基本的に汚染不純物が混入せず、被膜界面の汚染不純物濃度を被膜中の汚染不純物濃度と同程度に低濃度とすることができるからである。しかしながら連続成膜は連続成膜装置を用いて行わなければならず、容易にできることではない。本発明は連続成膜装置を用いず容易に被膜界面の汚染不純物濃度を低減することを課題とする。更に、本発明は連続成膜することができない被膜界面の汚染不純物濃度を低減することを課題とする。実際、非晶質半導体膜上に絶縁膜が存在するとアニールによる非晶質半導体膜の結晶化が困難なため、半導体膜上に絶縁膜がない状態で結晶化が行われている。従って、半導体膜とそれに接して形成される絶縁膜界面の汚染不純物低減を目的として本発明を適用することができる。更に、ゲート絶縁膜とゲート配線は一般に連続成膜されておらず、絶縁膜とゲート配線界面の汚染不純物低減を目的として本発明を適用することができる。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１の被膜形成後、第１の被膜上に第２の被膜を形成する前に、第１の被膜表面の汚染不純物を除去し、その後表面の汚染不純物が除去された第１の被膜上に迅速に第２の被膜を形成することを特徴とする。換言すると、第１の被膜を形成する工程と、前記第１の被膜表面の汚染不純物を除去する工程と、汚染不純物が除去された第１の被膜に接して第２の被膜を形成する工程と、を有することを特徴とする。
【００１１】
上記構成において、第１の被膜表面の汚染不純物の除去はエッチング溶液としてフッ素を含有する酸性溶液を用い、第１の被膜表面を極薄く（５nm以下）エッチングすることにより行う。極薄くエッチングする手段としては、スピン装置（スピンエッチャー）を用いて基板をスピンさせ、被膜表面に接触させたエッチング溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いることが有効である。
【００１２】
フッ素を含有する酸性溶液としては、Ｎａの組成が規格で０．５ppb 以下、実際の分析では０．０５ppb 以下のフッ酸、希フッ酸、フッ化アンモニウム、バッファードフッ酸（フッ酸とフッ化アンモニウムの混合溶液、以下ＢＨＦという）、フッ酸と過酸化水素水の混合溶液（ＦＰＭ）、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）等を用いることができる。このようにフッ素を含有する酸性溶液を用いて被膜表面の汚染不純物を除去した場合、その被膜表面に微量のフッ素元素が存在していると考えられるが、フッ素元素はアルカリ（土類）金属と異なり可動性元素ではないので、特にＴＦＴ特性に与える影響は見られない。
【００１３】
上記構成により作製された半導体装置の被膜界面における汚染不純物濃度は前記被膜中の汚染不純物濃度のノイズレベル内にあり、前記被膜中の汚染不純物濃度とほぼ同じ濃度とみなすことができる。被膜中のナトリウム濃度はブロッキング膜により低く抑えられ、ＳＩＭＳ分析において２×１０16atoms/c m3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms/cm3 以下とすることができる。そして本発明により半導体装置の被膜界面における汚染不純物濃度を被膜中の汚染不純物濃度とほぼ同じ２×１０16atoms/cm3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms/cm3 以下とすることができる。なお、上記構成においてはフッ素を含有する酸性溶液により被膜表面の汚染不純物を除去した場合を示したが、被膜表面の汚染不純物を除去できる他の酸性溶液や有機溶剤を用いることもできる。
【００１４】
従って、本発明の半導体装置は、第１の被膜と、前記第１の被膜に接して設けられた第２の被膜とを有し、前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は２×１０16atoms/cm3 以下であることを特徴とする。
【００１５】
また、本発明の半導体装置は、第１の被膜と、前記第１の被膜に接して設けられた第２の被膜とを有し、前記第１の被膜中の汚染不純物濃度と前記第２の被膜中の汚染不純物濃度と前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は２×１０16atoms/cm3 以下であることを特徴とする。
【００１６】
上記構成において、前記第１の被膜と第２の被膜は、結晶質半導体膜と前記結晶質半導体膜に接する絶縁膜であることを特徴とする。
【００１７】
また、上記構成において、前記第１の被膜と第２の被膜は、ゲート絶縁膜として機能する絶縁膜と前記絶縁膜に接するゲート配線であることを特徴とする。
【００１８】
ゲート絶縁膜とゲート配線界面の汚染不純物除去を行ったＳＩＭＳ分析結果の例を図７に示す。図７のゲート絶縁膜とゲート配線界面には、Ｎａの存在を示すピークＡが確認されるが、その濃度は１×１０16atoms/cm3 〜２×１０16atoms/cm3 とかなり低減されていることがわかる。なお、図７におけるＮａの検出下限あるいはバックグラウンドレベルは約２×１０14atoms/cm3 である。
【００１９】
本発明の構成とすると、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析における汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下とでき、条件によってはノイズを考慮した現時点での検出下限以下である１×１０1 6atoms ／ｃｍ3 以下とすることができる。従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【００２０】
本構成において汚染不純物とは、１族元素又は２族元素から選択された１元素又は複数元素からなるものを言う。特にNa、K 、Mg、Ca、Baから選択された１元素又は複数元素からなるものを言う。特にNaを言う。
【００２１】
また、本構成における被膜とは、プラズマＣＶＤ法、熱ＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタリング法、熱酸化法、陽極酸化法等、あらゆる形成手段を用いて形成された被膜をいう。
【００２２】
なお、基板としてガラス基板を用い、フッ素を含有する酸性溶液（フッ酸、希フッ酸など）の中に基板を浸して被膜表面をエッチング処理する場合には、わずかではあるがガラス基板が腐食されてガラス基板中の汚染不純物が酸性溶液中に混入し酸性溶液が汚染される。この汚染された酸性溶液にＴＦＴを構成する被膜表面が接触すると、汚染の原因となり問題であった。そこで本発明はガラス基板を用いる場合、エッチングを酸性溶液の中に浸して行うのではなく、スピン装置（スピンエッチャー）を用いて基板をスピンさせ、被膜表面に接触させた酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いることによって被膜表面の汚染不純物除去を行った。スピンエッチングを用いると汚染された酸性溶液をＴＦＴを構成する被膜表面に接触させることなくエッチングできる。なおスピンエッチングを必ずしも用いなければならないわけではない。例えばエッチング溶液が一定方向に流れるような手段を用いることによって、被膜表面を汚染することなく被膜表面の汚染不純物を除去することも可能である。また、ガラス基板の表面、裏面、側面の全てを耐酸性を有する被膜で覆ってしまうことで、酸性溶液による基板の腐食を防止し、基板中の汚染不純物により酸性溶液が汚染されることを防止することも可能である。
【００２３】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特にこれらに限定されないことは勿論である。
【００２４】
［実施の形態１］
本発明の実施の形態を図１〜図３により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施の形態について説明する。
【００２５】
基板１０１はガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板を用いることも可能である。
【００２６】
そして、基板１０１の少なくともＴＦＴが形成される表面には、窒化珪素膜から成る下地膜１０２と、酸化珪素膜から成る下地膜１０３が形成される。これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成されるものであり、基板１０１からＴＦＴに有害な汚染不純物が半導体膜へ拡散することを防ぐためにブロッキング膜として設けてある。そのため、窒化珪素膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化珪素膜からなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成している。
【００２７】
勿論、下地膜を窒化珪素膜からなる下地膜１０２または、酸化珪素膜からなる下地膜１０３のどちらか一方のみで形成したり、窒化酸化珪素膜などの他の絶縁膜を形成しても良いが、本実施の形態ではＴＦＴの信頼性を考慮して２層構造とした。
【００２８】
下地膜１０３に接して形成される半導体膜は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体膜を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体膜を用いることが望ましい。また、前記成膜法で形成される微結晶半導体膜を適用することも可能である。ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００２９】
非晶質半導体膜１５０は１０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成される。非晶質半導体膜１５０としては、非晶質半導体膜、微結晶を有する非晶質半導体膜、微結晶半導体膜を用いることができる。プラズマＣＶＤ法で形成される非晶質半導体膜には１０〜４０atom％の割合で膜中に水素が含まれているので、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atom％以下としておくことが望ましい。また、非晶質半導体膜をスパッタリング法や蒸着法などの他の方法で形成しても良いが、膜中にナトリウム等のアルカリ金属が混入しないように十分注意しなければならない。（図１（Ａ））
【００３０】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜１０２と下地膜１０３と、さらに非晶質半導体膜１５０を連続形成することは好ましい。それぞれの膜を形成した後、その膜表面を大気雰囲気に触れさせずに次の膜を形成することにより、膜界面の不純物汚染を防ぐことができる。その結果、ＴＦＴの特性バラツキを発生させる要因の一つをなくすことができる。なお、下地膜と半導体膜を連続成膜しない場合は、下地膜表面の汚染不純物を除去してから半導体膜を形成するとよい。
【００３１】
非晶質半導体膜１５０を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を得ることもできる。さらに、触媒元素を用いた熱結晶化の技術により形成された結晶質半導体膜１５１に対してゲッタリングの工程を加えて、前記触媒元素を除去すると優れたＴＦＴ特性を得ることができる。（図１（Ｂ））
【００３２】
レーザー結晶化技術を用いる場合は、パルス発振型または連続発光型のエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーを用いる。これら固体レーザーはレーザーダイオード励起の方式を使用すると高出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いることができる。大別すると、波長４００nm以上のレーザー光を照射した場合には光の侵入長との兼ね合いで半導体膜の内部から加熱して結晶化することができる。一方、波長４００nm以下では半導体膜の表面から加熱して結晶化させることができる。いずれにしても、照射パルス数や照射エネルギー密度を適したものとして行う。
【００３３】
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いるとよい。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００３４】
結晶化工程により形成された結晶質半導体膜１５１を、第１のフォトマスクを使用して、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により第１の島状半導体膜１０５と、第２の島状半導体膜１０４を形成した。（図１（Ｃ））
【００３５】
次に、第１の島状半導体膜１０５表面及び第２の島状半導体膜１０４表面に存在する汚染不純物１５５の除去を行った。汚染不純物１５５の除去は、スピン装置（スピンエッチャー）を用いて基板を６００rpm 、１０秒スピンさせ、被膜表面に滴下して接触させたフッ素を含有する酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いて行った。ここではフッ素を含有する酸性溶液としてフッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸（ＢＨＦ）を用いた。スピンエッチングを用いることによって、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止することができる。なお、スピン装置の回転数や時間等の条件は、基板面積、エッチング溶液濃度、被膜材料などによって適宜最適な条件を見つければよい。また、エッチング溶液として１：５０ＢＨＦを用いたが、混合比の違うＢＨＦやＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図１（Ｄ））
【００３６】
そして、汚染不純物１５５が除去された第１の島状半導体膜１０５表面と第２の島状半導体膜１０４表面に、酸化珪素または窒化珪素を主成分とするゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成する。なお、汚染不純物１５５の除去後速やかにゲート絶縁膜を形成することにより、半導体膜１０４、１０５とゲート絶縁膜１０６界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。（図１（Ｅ））
【００３７】
次に、第２のフォトマスクにより、第２の島状半導体膜１０４と、第１の島状半導体膜１０５のチャネル形成領域を覆うレジストマスク１０７、１０８を形成した。このとき、配線を形成する領域にもレジストマスク１０９を形成しておいても良い。
【００３８】
そして、ｎ型を付与する不純物元素を添加することにより第２の価電子制御用不純物領域を形成した。なお、本明細書では汚染不純物と区別するため、価電子制御を目的としたｎ型又はｐ型の導電型を付与する不純物を「価電子制御用不純物」という。また、ｎ型又はｐ型の導電型を付与する不純物は意図的に添加されたものなので、「添加不純物」といってもよい。
結晶質半導体材料に対してｎ型を付与する価電子制御用不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここではリンを価電子制御用不純物元素として、フォスフィン（ＰＨ3 ）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０６を通してその下の半導体膜にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体膜に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3 の範囲にするのが好ましく、ここでは１×１０18atoms/cm3 とした。そして、半導体膜にリンが添加された領域１１０、１１１が形成された。ここで形成された第２の価電子制御用不純物領域の一部は、ＬＤＤ領域として機能するものである。( 図１（Ｆ）)
【００３９】
次に、レジストマスクの除去を行った。レジストマスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的であった。（図２（Ａ））
【００４０】
次に、ゲート絶縁膜１０６表面の汚染不純物１５６の除去を行った。汚染不純物の除去は、第１の島状半導体膜１０５表面及び第２の島状半導体膜１０４表面の汚染不純物除去と同様に、フッ素を含有する酸性溶液としてＢＨＦを用いてスピンエッチングにより行い、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止した。ここでも、エッチング溶液としてＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図２（Ｂ））
【００４１】
そして、ゲート絶縁膜１０６表面の汚染不純物１５６が除去されたゲート絶縁膜１０６に接して第１の導電膜１１２を形成した。第１の導電膜１１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料を用いて形成する。第１の導電膜１１２の厚さは１０〜１００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。なお、汚染不純物１５６の除去後速やかに第１の導電膜１１２を形成することにより、ゲート絶縁膜１０６と第１の導電膜１１２界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。（図２（Ｃ））
【００４２】
その他、第１の導電膜としてＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx （x=2.4<X<2.7 ）などの化合物材料を用いて形成することができる。
【００４３】
Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの導電性材料は、ＡｌやＣｕに比べ抵抗率が高いが、作製する回路の面積との関係で、１００ｃｍ2 程度までならば問題なく使用できる。
【００４４】
次に、第３のフォトマスクによりレジストマスク１１３、１１４、１１５、１１６を形成した。レジストマスク１１３は、ｐチャネル型ＴＦＴのゲート電極を形成するためのものであり、レジストマスク１１５、１１６は、ゲート配線およびゲートバスラインを形成するためのものであった。また、レジストマスク１１４は第１の島状半導体層の全面を覆って形成され、次の工程において、価電子制御用不純物が添加されるのを阻止するマスクとするために設けられた。
【００４５】
第１の導電膜はドライエッチング法により不要な部分が除去され、第２のゲート電極１１７と、ゲート配線１１９と、ゲートバスライン１２０が形成された。ここで、エッチング後残渣が残っている場合にはアッシング処理すればよい。
【００４６】
そして、レジストマスク１１３、１１４、１１５、１１６をそのまま残して、ｐチャネル型ＴＦＴが形成される第２の島状半導体膜１０４の一部に、ｐ型を付与する価電子制御用不純物元素を添加して第３の価電子制御用不純物領域を形成する工程を行った。ｐ型を付与する価電子制御用不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその価電子制御用不純物元素として、ジボラン（Ｂ2 Ｈ6 ）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3 の濃度にボロンを添加した。そして、図２（Ｄ）に示すようにボロンが高濃度に添加された第３の価電子制御用不純物領域１２１、１２２が形成された。
【００４７】
図２（Ｄ）で設けられたレジストマスクを除去した後、第４のフォトマスクを用いてレジストマスク１２３、１２４、１２５を形成した。第４のフォトマスクはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法により第１のゲート電極１２６が形成された。このとき第１のゲート電極１２６は、上面から見て第２の価電子制御用不純物領域１１０、１１１の一部とゲート絶縁膜を介して重なるように形成された。（図２（Ｅ））
【００４８】
そして、レジストマスク１２３、１２４、１２５を完全に除去した後、第５のフォトマスクによりレジストマスク１２９、１３０、１３１を形成した。レジストマスク１３０は第１のゲート電極１２６を覆って、さらに上面から見て第２の価電子制御用不純物領域１１０、１１１の一部と重なる形で形成されたものであった。レジストマスク１３０は、ＬＤＤ領域のオフセット量を決めるものであった。
【００４９】
また、ここでレジストマスク１３０を使用してゲート絶縁膜の一部を除去して、第１の価電子制御用不純物領域が形成される半導体膜の表面を露出させておいても良い。このようにすると、次の工程で実施されるｎ型を付与する価電子制御用不純物元素を添加する工程を効率的に実施することができる。
【００５０】
そして、ｎ型を付与する価電子制御用不純物元素を添加して第１の価電子制御用不純物領域を形成する工程を行った。そして、ソース領域、ドレイン領域となる第１の価電子制御用不純物領域１３２、１３３が形成された。ここでは、フォスフィン（ＰＨ3 ）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与する第１の価電子制御用不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21at oms/cm3 とするのが好ましく、ここでは１×１０20atoms/cm3 とした。（図３（Ａ））
【００５１】
そして、ゲート絶縁膜１０６、第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面に第１の層間絶縁膜１３４、１３５を形成した。第１の層間絶縁膜１３４は窒化珪素膜であり、５０ｎｍの厚さで形成した。また第１の層間絶縁膜１３５は酸化珪素膜であり、９５０ｎｍの厚さに形成された。なお、第１の層間絶縁膜形成前に表面の汚染不純物除去を行うことが望ましい。
【００５２】
ここで形成された窒化珪素膜から成る第１の層間絶縁膜１３４は次の熱処理の工程を行うために必要なものであった。これは第１および第２のゲート電極１２６、１１７、ゲート配線１２７、ゲートバスライン１２８の表面が酸化することを防ぐために効果的であった。
【００５３】
熱処理工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する価電子制御用不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。レーザーアニール法は低い基板加熱温度で活性化することができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法を用いて活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００５４】
レーザーアニール法で行う場合には、パルス発振型または連続発光型のエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーを適用することができる。これら固体レーザーはレーザーダイオード励起の方式を使用すると高出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いることができる。大別すると、波長４００nm以上のレーザー光を照射した場合には光の侵入長との兼ね合いで半導体膜の内部から加熱してアニールすることができる。一方、波長４００nm以下では半導体膜の表面から加熱してアニールすることができる。いずれにしても、照射パルス数や照射エネルギー密度を適したものとして行う。
【００５５】
この熱処理工程において、窒素雰囲気中に３〜９０％の水素を添加しておいても良い。また、熱処理の工程の後に、さらに３〜１００％の水素雰囲気中で１５０〜５００℃、好ましくは３００〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、１５０〜５００℃、好ましくは２００〜４５０℃の基板温度で水素プラズマ処理をしても良い。いずれにしても、水素が半導体膜中やその界面に残留する欠陥を補償することにより、ＴＦＴの特性を向上させることができた。
【００５６】
第１の層間絶縁膜１３４、１３５はその後、第６のフォトマスクを用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第２の導電膜を形成し、第７のフォトマスクを用いたパターニングの工程によりソース電極、ドレイン電極１３６、１３７、１３８を形成した。図示していないが、本実施の形態ではこの第２の導電膜を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造として用いた。
【００５７】
以上の工程で、ｐチャネル型ＴＦＴはゲート電極に自己整合的（セルフアライン）に形成され、ｎチャネル型ＴＦＴはゲート電極に非自己整合的（ノンセルフアライン）に形成された。
【００５８】
ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１４２、第１の価電子制御用不純物領域１４５、１４６、第２の価電子制御用不純物領域１４３、１４４が形成された。ここで、第２の価電子制御用不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）１４３ａ、１４４ａと、ゲート電極と重ならない領域（ＬＤＤ領域）１４３ｂ、１４４ｂがそれぞれ形成された。第１の価電子制御用不純物領域１４５、１４６はソース領域、ドレイン領域となった。
【００５９】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１３９、第３の価電子制御用不純物領域１４０、１４１が形成された。そして、第３の価電子制御用不純物領域１４０、１４１はソース領域、ドレイン領域となった。（図３（Ｂ））
【００６０】
また、図３（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ' 断面構造、ゲート配線部分のＢ−Ｂ' 断面構造，ゲートバスライン部分のＣ−Ｃ' 断面構造は、図３（Ｂ）と対応している。本発明において、ゲート電極とゲート配線とゲートバスラインとは、第１の導電層から形成されている。なお、本実施の形態においてゲート電極とゲート配線とゲートバスラインを区別したが、それらをまとめてゲート配線ということもある。
【００６１】
図１〜図３では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００６２】
本実施の形態では、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析における有害な汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下とすることができる。従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【００６３】
また、上記本実施の形態において結晶化工程の前に非晶質半導体膜へ価電子制御用不純物の添加を行ない、ＴＦＴのしきい値制御を行う工程を加えてもよい。しきい値制御を行う工程としては、例えば、非晶質半導体膜上に制御絶縁膜（膜厚１００〜２００ｎｍ）を設けて、ボロンをしきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０16〜１×１０17atoms ／ｃｍ3 ）で添加し、その後、制御絶縁膜を除去する工程を採用できる。
【００６４】
また、本実施の形態においては、結晶質半導体膜のパターニングを結晶化工程の後に行う例を示したが、特にこれに限定されず、例えば結晶化工程前、またはドーピング工程前に行ってもよい。
【００６５】
また、本実施の形態において、トップゲート型の例を示したが、ボトムゲート型に適用することもできる。
【００６６】
また、本実施の形態において、汚染不純物の除去は島状半導体膜表面及びゲート絶縁膜表面に対して行ったが、それ以外の例えば下地膜表面や層間絶縁膜表面に対して適用してもよい。
【００６７】
［実施の形態２］
本発明の実施の形態を図８、図９により説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有するボトムゲート型のＴＦＴを形成する実施の形態について説明する。
【００６８】
まず、基板８０１としてガラス基板（コーニング１７３７；歪点６６７℃）を用意した。次いで、基板からの汚染不純物拡散を防止してＴＦＴの電気特性を向上させるため下地膜として窒化酸化珪素膜８５０を１００ｎｍ〜３００ｎｍの膜厚に形成した。
【００６９】
ここでは基板の片面だけに窒化酸化珪素膜を設けた例を示したが、基板の片面だけでなく両面に設けることは有効である。基板の両面に下地膜を設けることによって、半導体装置作製時に基板から拡散するナトリウム等汚染不純物を完全にブロックすることができる。そして更に、下地膜で基板全面を覆うことは有効である。
【００７０】
次いで、下地膜８５０上に積層構造（簡略化のため図示しない）のゲート配線（ゲート電極を含む）８０２を形成した。本実施の形態では、スパッタリング法を用いて窒化タンタル膜（膜厚５０ｎｍ）とタンタル膜（膜厚２５０ｎｍ）を積層形成し、公知のパターニング技術であるフォトリソグラフィー法を用いて積層構造を有するゲート配線（ゲート電極を含む）８０２を形成した。（図８（Ａ））
【００７１】
次に、下地膜８５０表面及びゲート配線８０２表面の汚染不純物８６０の除去を行う。汚染不純物８６０の除去は、スピン装置（スピンエッチャー）を用いて基板を６００rpm 、１０秒スピンさせ、被膜表面に滴下して接触させたフッ素を含有する酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）を用いて行った。ここではフッ素を含有する酸性溶液としてフッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸（ＢＨＦ）を用いた。スピンエッチングを用いることによって、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止することができる。なお、スピン装置の回転数や時間等の条件は、基板面積、エッチング溶液濃度、被膜材料などによって適宜最適な条件を見つければよい。また、エッチング溶液として１：５０ＢＨＦを用いたが、混合比の違うＢＨＦやＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図８（Ｂ））
【００７２】
下地膜８５０表面及びゲート配線８０２表面の汚染不純物を除去した後、ゲート絶縁膜８０３、非晶質半導体膜８０４を順次大気開放しないで積層形成した。なお、汚染不純物８６０の除去後速やかにゲート絶縁膜８０３、非晶質半導体膜８０４を形成することにより、ゲート配線８０２とゲート絶縁膜８０３界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。
【００７３】
ゲート絶縁膜８０３は、本実施の形態では信頼性を考慮して窒化珪素膜８０３ａ（膜厚５０ｎｍ）と酸化珪素膜８０３ｂ（膜厚１２５ｎｍ）をプラズマＣＶＤ法により積層形成し、積層構造のゲート絶縁膜とした。本実施の形態では二層の絶縁膜をゲート絶縁膜として採用しているが、単層または三層以上の積層構造としてもよい。また、本実施の形態ではゲート絶縁膜上に非晶質半導体膜８０４として、膜厚５４ｎｍの非晶質珪素膜（アモルファスシリコン膜）をプラズマＣＶＤ法により形成した。なお、いずれの層の界面にも大気からの汚染物質が付着しないようにするため順次大気開放せずに積層形成した。その後、半導体膜の結晶化を妨げる非晶質珪素膜中の水素濃度を低減するための加熱処理（５００℃、１時間）を行った。（図８（Ｃ））
【００７４】
こうして図８（Ｃ）の状態が得られたら、非晶質半導体膜８０４に対して赤外光または紫外光の照射（レーザーアニール）による結晶化（レーザー結晶化）を行い結晶質半導体膜（結晶を含む半導体膜）８０５を形成した。結晶化技術として紫外光を用いる場合はエキシマレーザー光または紫外光ランプから発生する強光を用いればよく、赤外光を用いる場合は赤外線レーザー光または赤外線ランプから発生する強光を用いればよい。本実施の形態ではＫｒＦエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件としては、パルス周波数が３０Ｈｚ、オーバーラップ率は９６％、レーザーエネルギー密度は１００〜５００m J/cm2 (代表的には２００〜３００mJ/cm2) であり本実施の形態では３６０mJ/cm2とした。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、非晶質半導体膜８０４の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。なお、レーザー結晶化の条件によっては、半導体膜が溶融状態を経過して結晶化する場合や、半導体膜が溶融せずに固相状態、もしくは固相と液相の中間状態で結晶化する場合がある。この工程により非晶質半導体膜８０４は結晶化され、結晶質半導体膜８０５に変化する。本実施の形態において結晶質半導体膜とは多結晶珪素膜（ポリシリコン膜）である。なお本実施の形態ではレーザ結晶化の技術を用いたが、触媒元素を用いた熱結晶化の技術を用いて結晶化を行っても良い。
【００７５】
また、レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーを用いることができる。これら固体レーザーはレーザーダイオード励起の方式を使用すると高出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いることができる。大別すると、波長４００nm以上のレーザー光を照射した場合には光の侵入長との兼ね合いで半導体膜の内部から加熱して結晶化することができる。一方、波長４００nm以下では半導体膜の表面から加熱して結晶化させることができる。いずれにしても、照射パルス数や照射エネルギー密度を適したものとして行う。
【００７６】
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００７７】
次に、こうして形成された結晶質半導体膜８０５に価電子制御用不純物元素を添加する工程を行い、価電子制御用不純物の活性化処理を行なった後、水素雰囲気中で熱処理（３５０℃、１時間）を行い全体を水素化した。なお、本実施の形態では水素化は熱処理を用いて行ったがプラズマ水素処理を用いて行ってもよい。その後、公知のパターニング技術により所望の形状を有する活性層として島状半導体膜を形成した。
【００７８】
以上の工程を経て、Ｎチャネル型ＴＦＴは、ソース領域８１５、ドレイン領域８１６、価電子制御用不純物が１×１０16〜１×１０19atoms/cm3 で添加された低濃度価電子制御用不純物領域（低濃度不純物領域ともいう）８１７、８１８、チャネル形成領域８１９が形成され、Ｐチャネル型ＴＦＴは、ソース領域８２１、ドレイン領域８２２、チャネル形成領域８２０が形成された。ここで、Ｎチャネル型ＴＦＴの低濃度価電子制御用不純物領域８１７、８１８は、上面から見てゲート電極と重なる領域（ＧＯＬＤ領域）とゲート領域と重ならない領域（ＬＤＤ領域）がそれぞれ形成された。（図９（Ａ））
【００７９】
次に、島状半導体膜表面の汚染不純物８６１の除去を行った。汚染不純物８６１の除去は、下地膜８５０表面及びゲート配線８０２表面の汚染不純物除去と同様、フッ素を含有する酸性溶液としてＢＨＦを用いてスピンエッチングにより行い、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止した。ここでも、エッチング溶液としてＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図９（Ｂ））
【００８０】
次いで、汚染不純物が除去された島状半導体膜を覆って、プラズマＣＶＤ法により膜厚１００ｎｍの酸化珪素膜と、ＴＥＯＳと酸素（Ｏ2 ）を原料ガスに用いた膜厚９４０ｎｍの酸化珪素膜との積層構造の層間絶縁膜８２３を形成した。なお、汚染不純物８６１の除去後速やかに層間絶縁膜８２３を形成することにより、島状半導体膜と層間絶縁膜８２３界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。（図９（Ｃ））
【００８１】
そして、コンタクトホールを形成してソース配線８２４、８２６、ドレイン配線８２５、８２７を形成して図９（Ｄ）に示す状態を得た。最後に水素雰囲気中で熱処理を行い、全体を水素化してＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを完成させた。この水素化はプラズマ水素処理を用いて行ってもよい。
【００８２】
なお、本実施の形態においては、工程順序を変更し非晶質半導体膜のパターニング後に結晶化処理を行ってもよい。
【００８３】
また、結晶化工程の前に非晶質半導体膜へ価電子制御用不純物の添加を行ない、ＴＦＴのしきい値制御を行ってもよい。
【００８４】
本実施の形態では、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析における有害な汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下とすることができる。従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【００８５】
［実施の形態３］ 本実施の形態では、上記実施の形態１によって作製されたＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを備えた液晶表示装置の例を図１０と図１１に示す。本実施の形態の半導体装置は、同一基板上にＣＭＯＳ回路と画素部にマトリクス状に配置された回路を備えている。
【００８６】
図１０には本実施の形態の半導体装置の断面図を示す。本実施の形態においても信頼性を考慮して基板１１０１上に設けられた下地膜１１０２上にＴＦＴが設けられている。
【００８７】
図１０の左側に示すＣＭＯＳ回路はインバータ回路とも呼ばれ、半導体回路を構成する基本回路である。このようなインバータ回路を組みあわせることで更に複雑なロジック回路を構成することができる。
【００８８】
ＣＭＯＳ回路のＰチャネル型ＴＦＴは、チャネル形成領域１１５４、第３の価電子制御用不純物領域１１５５、１１５６が形成されている。第３の価電子制御用不純物領域１１５５、１１５６には２×１０20atoms/cm3 の濃度でボロンが添加されている。
【００８９】
一方、ＣＭＯＳ回路のＮチャネル型ＴＦＴはチャネル形成領域１１５７、リンが１×１０19〜１×１０21atoms/cm3 の濃度で添加された第１の価電子制御用不純物領域１１６０、１１６１、リンが１×１０16〜１×１０19atoms/cm3 で添加された第２の価電子制御用不純物領域１１５８、１１５９が形成されている。ここで、第２の価電子制御用不純物領域は、ゲート電極１１３１と重なる領域（ＧＯＬＤ領域）１１５８ａ、１１５９ａ、ゲート電極１１３１と重ならない領域（ＬＤＤ領域）１１５８ｂ、１１５９ｂがそれぞれ形成されている。
【００９０】
画素部に設けられたＮチャネル型ＴＦＴは、チャネル形成領域１１６２、１１６３と第１の価電子制御用不純物領域１１６８、１１６９、１１４５と第２の価電子制御用不純物領域１１６４、１１６５、１１６６、１１６７とオフセット領域１１８０、１１８１、１１８２、１１８３が形成されている。第１の価電子制御用不純物領域はリンが１×１０19〜１×１０21atoms/cm3 の濃度で添加された領域であり、第２の価電子制御用不純物領域は第１の価電子制御用不純物領域よりも価電子制御用不純物が低濃度な低濃度領域でありリンが１×１０16〜１×１０19atoms/cm3 の濃度で添加された領域である。画素部ではオフ電流のバラツキを低減させるためマルチゲート構造を採用しており、また漏れ電流を低減させるためオフセット構造を採用している。そのため第２の価電子制御用不純物領域はゲート電極と重ならない構造となっている。ドレイン側には、第２の価電子制御用不純物領域と同じ濃度でＮ型を付与する価電子制御用不純物元素が添加された、低濃度価電子制御用不純物領域１１７０、ゲート絶縁膜１１０６、保持容量電極１１７１とが形成され、画素部に設けられる保持容量が形成されている。
【００９１】
そして、第１の層間絶縁膜１１４７（５０ｎｍの窒化珪素膜）、１１４８（９５０ｎｍの酸化珪素膜）、ソース電極１１４９、１１５０、１１５１とドレイン電極１１５２、１１５３、パッシベーション膜１４０１（５０ｎｍの窒化珪素膜）、第２の層間絶縁膜１４０２（１０００ｎｍの有機樹脂膜）、第３の層間絶縁膜１４０４、画素電極１４０５（１００ｎｍの酸化インジウム・スズ（ＩＴＯ）膜）が形成されている。
【００９２】
第２の層間絶縁膜１４０２として用いる有機樹脂膜は、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用いた。
【００９３】
図１１は画素部の上面図であり、ほぼ１画素の上面図である。 画素部にはＮチャネル型ＴＦＴが設けられている。ゲート配線１７０３に連続して形成されるゲート電極１７０２は、図示されていないゲート絶縁膜を介してその下の半導体層１７０１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の価電子制御用不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量１７０７が形成されている。また、図１１で示すＡ―Ａ' 、およびＢ−Ｂ' に沿った断面構造は、図１０に示す画素部の断面図に対応している。
【００９４】
本実施の形態では、画素ＴＦＴをダブルゲートの構造としているが、開口率を向上させるためシングルゲートの構造でも良いし、オフ電流のバラツキを低減するためトリプルゲートとしたマルチゲート構造にしても構わない。本実施の形態のアクティブマトリクス基板の構造は、本実施の形態の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の価電子制御用不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【００９５】
また本実施の形態では一例として透過型のＬＣＤを作製したが特にこれに限定されることはない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００９６】
なお、本実施の形態では実施の形態１の作製方法を採用しているため、半導体膜とゲート絶縁膜１１０６の界面、及びゲート絶縁膜１１０６とゲート電極、ゲート配線、ゲートバスライン、保持容量電極の界面の汚染不純物濃度（Ｎａ濃度）が低減されている。それぞれの被膜界面のＳＩＭＳ分析における汚染不純物の濃度は２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下となっている。なお、実施の形態２の作製方法と組み合わせたり、汚染不純物濃度の低減が必要とされる他の被膜界面に汚染不純物除去工程を適用することもできる。本実施の形態により、特性のばらつきが小さく信頼性のあるＴＦＴを得ることができる。
【００９７】
〔実施の形態４〕 本実施の形態では、本願発明によって作製された液晶表示装置の例を図１２に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【００９８】
図１２は、本実施の形態のアクティブマトリクス型液晶パネルの概略図である。図１２に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板はガラス基板１０００上に形成された画素部１００１、走査線駆動回路１００２、信号線駆動回路１００３を有する。
【００９９】
走査線駆動回路１００２、信号線駆動回路１００３はそれぞれ走査線１０３０、信号線１０４０によって画素部１００１に接続されている。これら駆動回路１００２、１００３はＣＭＯＳ回路で主に構成されている。
【０１００】
画素部１００１の行ごとに走査線１０３０が形成され、列ごとに信号線１０４０が形成されている。走査線１０３０、信号線１０４０の交差部近傍には、画素ＴＦＴ８１０が形成されている。画素ＴＦＴ１０１０のゲート電極は走査線１０３０に接続され、ソースは信号線１０４０に接続されている。更に、ドレインには画素電極１０６０、保持容量１０７０が接続されている。
【０１０１】
対向基板１０８０はガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部１００１の画素電極１０６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板１０８０には必要であれば配向膜や、ブラックマトリクスや、カラーフィルタが形成されている。
【０１０２】
アクティブマトリクス基板側のガラス基板にはＦＰＣ１０３１を取り付ける面を利用してＩＣチップ１０３２、１０３３が取り付けられている。これらのＩＣチップ１０３２、１０３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【０１０３】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１０４】
なお、本実施の形態に示した半導体装置を作製するにあたって、実施の形態１〜実施の形態３のどの構成を採用しても良いし、各実施の形態を自由に組み合わせて用いることが可能である。
【０１０５】
〔実施の形態５〕
本願発明はアクティブマトリクス型ＥＬ表示装置に適用することも可能である。
その例を図１３に示す。
【０１０６】
図１３はアクティブマトリクス型ＥＬ表示装置の回路図である。８１は表示領域を表わしており、その周辺にはＸ方向周辺駆動回路８２、Ｙ方向周辺駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a （または８８b ）、Ｙ方向信号線８０a （または８０b 、８０c ）が接続される。また、電流制御用ＴＦＴ８６には、電源線８９a 、８９b が接続される。
【０１０７】
なお、本実施の形態のアクティブマトリクス型ＥＬ表示装置に対して実施の形態１〜３のいずれの構成を組み合わせても良い。
【０１０８】
〔実施の形態６〕 本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１０９】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１１０】
〔実施の形態７〕
効果 本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１１１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
【０１１２】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１１３】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１１４】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１１５】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１１６】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１１７】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１１８】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１１９】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１２０】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施の形態は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２１】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施の形態では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２２】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１２３】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０１２４】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１２５】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２６】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施の形態の電子機器は実施の形態１〜６のどのような組み合わせからなる構成を用いても実現することができる。効果
【０１２７】
〔実施の形態８〕
本実施の形態では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１７（Ａ）は本願発明のＥＬ表示装置の上面図であり、図１７（Ｂ）はその断面図である。
【０１２８】
図１７（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０１２９】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０１３０】
また、図１７（Ｂ）は図１７（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）４２０２が形成されている。
【０１３１】
本実施の形態では、駆動ＴＦＴ４２０１には図１０のＣＭＯＳ回路と同じ構造のＴＦＴが用いられる。また、画素ＴＦＴ４２０２には図１０の画素部と同じ構造のＴＦＴが用いられる。
【０１３２】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陰極）４３０２が形成される。画素電極４３０２としては遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）を用いることができる。本実施の形態ではアルミニウム合金を画素電極として用いる。
【０１３３】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１３４】
ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１３５】
ＥＬ層４３０４の上には透明導電膜からなる陽極４３０５が形成される。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。また、陽極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陽極４３０５を形成するといった工夫が必要である。本実施の形態ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３６】
そして陽極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陽極４３０５に所定の電圧を与えるための配線であり、導電性材料４３０７を介してＦＰＣ４００６に電気的に接続される。
【０１３７】
以上のようにして、画素電極（陰極）４３０２、ＥＬ層４３０４及び陽極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０１３８】
カバー材４１０２としては、ガラス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。本実施の形態の場合、ＥＬ素子からの光の放射方向がカバー材４１０２の方へ向かうため透光性材料を用いる。
【０１３９】
但し、ＥＬ素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料を用いる必要はなく、金属板（代表的にはステンレス板）、セラミックス板、またはアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることができる。
【０１４０】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。なお、本実施の形態ではＥＬ素子からの光が充填材４１０３を通過できるように、透明な材料を用いる。
【０１４１】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極４３０５上に樹脂膜を設けることも有効である。
【０１４２】
また、配線４００５は導電性材料４３０５を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０１４３】
また、本実施の形態では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１７（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施の形態のＥＬ表示装置は実施の形態１乃至７のいずれの構成を組み合わせて作製しても構わない。
【０１４４】
〔実施の形態９〕
本実施の形態では、実施の形態８に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図１８（Ａ）〜（Ｃ）に示す。なお、本実施の形態において、４４０１はスイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０８は電流供給線、４４０７はＥＬ素子とする。
【０１４５】
図１８（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１４６】
また、図１８（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合の例である。なお、図１８（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４４０８とゲート配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１４７】
また、図１８（Ｃ）は、図１８（Ｂ）の構造と同様に電流供給線４４０８をゲート配線４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１４８】
【発明の効果】
本発明の構成とすると、ＴＦＴを構成する被膜中の汚染不純物濃度だけでなく被膜界面の汚染不純物濃度を低減できるので、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１のＴＦＴの作製工程を示す図
【図２】実施の形態１のＴＦＴの作製工程を示す図
【図３】実施の形態１のＴＦＴの作製工程を示す図
【図４】従来のＳＩＭＳ分析データの一例を示す図
【図５】従来のＳＩＭＳ分析データの一例を示す図
【図６】従来のＩＤ−ＶＧデータの一例を示す図
【図７】ＳＩＭＳ分析データの一例を示す図
【図８】実施の形態２のＴＦＴの作製工程を示す図
【図９】実施の形態２のＴＦＴの作製工程を示す図
【図１０】実施の形態３のＣＭＯＳ回路と画素部の断面図
【図１１】実施の形態３の画素部の上面図
【図１２】実施の形態４のアクティブマトリクス基板の斜視図
【図１３】実施の形態５のＥＬパネル回路図
【図１４】実施の形態７のいろいろな半導体装置を示す図
【図１５】実施の形態７のいろいろな半導体装置を示す図
【図１６】実施の形態７のいろいろな半導体装置を示す図
【図１７】実施の形態８のＥＬ表示装置の上面図及び断面図
【図１８】実施の形態８のＥＬ表示装置の画素部の構造を示す図
【符号の説明】
１０１ 基板
１０２ 下地膜
１０３ 下地膜
１０４ 島状半導体膜
１０５ 島状半導体膜
１５５ ＴＦＴに有害な汚染不純物
Claims (9)
- ガラス基板上に第１の被膜を形成する工程と、
フッ素を含有する酸性溶液を前記第１の被膜表面に接触させ、前記ガラス基板をスピンさせ、前記第１の被膜表面に接触した前記酸性溶液を飛散させてエッチングで前記第１の被膜表面の汚染不純物を除去する工程と、
汚染不純物が除去された前記第１の被膜に接して第２の被膜を形成する工程と、を有し、
前記第１の被膜と第２の被膜は、結晶質半導体膜と前記結晶質半導体膜に接する絶縁膜であることを特徴とする半導体装置の作製方法。 - ガラス基板上に第１の被膜を形成する工程と、
フッ素を含有する酸性溶液を前記第１の被膜表面に接触させ、前記ガラス基板をスピンさせ、前記第１の被膜表面に接触した前記酸性溶液を飛散させてエッチングで前記第１の被膜表面の汚染不純物を除去する工程と、
汚染不純物が除去された前記第１の被膜に接して第２の被膜を形成する工程と、を有し、
前記第１の被膜と第２の被膜は、ゲート絶縁膜と前記ゲート絶縁膜に接するゲート配線であることを特徴とする半導体装置の作製方法。 - 請求項１又は請求項２において、前記汚染不純物は、１族元素又は２族元素から選択された１元素又は複数元素からなることを特徴とする半導体装置の作製方法。
- 請求項１又は請求項２において、前記汚染不純物は、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｂａから選択された１元素又は複数元素からなることを特徴とする半導体装置の作製方法。
- 請求項１乃至４のいずれか一において、前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は、２×１０ １６ ａｔｏｍｓ／ｃｍ ３ 以下であることを特徴とする半導体装置の作製方法。
- 請求項１乃至４のいずれか一において、前記第１の被膜中の汚染不純物濃度と前記第２の被膜中の汚染不純物濃度と前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は、２×１０ １６ ａｔｏｍｓ／ｃｍ ３ 以下であることを特徴とする半導体装置の作製方法。
- 請求項５又は請求項６において、前記汚染不純物濃度は、ＳＩＭＳ分析により測定された濃度であることを特徴とする半導体装置の作製方法。
- 請求項１乃至７のいずれか一において、前記エッチングで除去する前記第１の被膜表面の厚みは５ｎｍ以下であることを特徴とする半導体装置の作製方法。
- 請求項１乃至８のいずれか一において、前記酸性溶液は、フッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸であることを特徴とする半導体装置の作製方法。
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