JP2001196595A - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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Abstract
(57)【要約】
【課題】ゲート電極、ドレイン電極及び画素電極が互い
に絶縁膜によって層間分離されたチャネル保護型のアク
ティブマトリクス基板を４枚のマスクで形成することが
できるアクティブマトリクス基板及びその製造方法の提
供。 【解決手段】透明絶縁基板上にゲート電極層とゲート絶
縁膜とａ−Ｓｉ層とが、同一形状に加工されて、ゲート
電極層１０２及びＴＦＴ領域が形成され、その上層に形
成された第１のパッシベーション膜１０５を介して、ド
レイン電極層１０６が形成され、その上層に形成された
第２のパッシベーション膜１０７には、第１及び第２の
パッシベーション膜を貫通する開口と、第２のパッシベ
ーション膜を貫通する開口部とを有し、最上層に配設さ
れるＩＴＯ膜１０８によって接続配線層が形成されると
共に、画素電極には、ゲート電極と同層に形成された電
極層とで第１及び第２のパッシベーション膜を挟みこん
だ蓄積容量部が設けられる。
に絶縁膜によって層間分離されたチャネル保護型のアク
ティブマトリクス基板を４枚のマスクで形成することが
できるアクティブマトリクス基板及びその製造方法の提
供。 【解決手段】透明絶縁基板上にゲート電極層とゲート絶
縁膜とａ−Ｓｉ層とが、同一形状に加工されて、ゲート
電極層１０２及びＴＦＴ領域が形成され、その上層に形
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レイン電極層１０６が形成され、その上層に形成された
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ーション膜を貫通する開口部とを有し、最上層に配設さ
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共に、画素電極には、ゲート電極と同層に形成された電
極層とで第１及び第２のパッシベーション膜を挟みこん
だ蓄積容量部が設けられる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板及びその製造方法に関し、特に、ゲート電極、
ドレイン電極及び画素電極が層間分離され、かつ、画素
電極が最上層に配置されているチャネル保護型アクティ
ブマトリクス基板及びその製造方法に関する。
クス基板及びその製造方法に関し、特に、ゲート電極、
ドレイン電極及び画素電極が層間分離され、かつ、画素
電極が最上層に配置されているチャネル保護型アクティ
ブマトリクス基板及びその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ等のアクティブ素子を
用いたアクティブマトリックス型液晶表示装置は、薄型
で軽量という特徴を有し、高画質のフラットパネルディ
スプレイとして利用されている。液晶表示装置は、透明
電極を形成した２枚の基板で液晶を挟み込み透明電極間
に印加した電圧で液晶を駆動する、縦電界（ツイステッ
ドネマチック：ＴＮ）方式、又は、液晶層を相互間で狭
持介在させる櫛歯状の画素電極を用いて駆動する横電界
方式が用いられるが、いずれの方式においても、低価格
化を実現するためにアクティブマトリクス基板の製造工
程の簡略化の検討が進められている。また、液晶表示装
置においては、画面の高精細化のため開口率を高める必
要があるが、そのためには透明電極（ＩＴＯ:Indium Ti
n Oxide）層とドレイン層とを層分離して透明電極層を
最上層に形成する方法が用いられる。
用いたアクティブマトリックス型液晶表示装置は、薄型
で軽量という特徴を有し、高画質のフラットパネルディ
スプレイとして利用されている。液晶表示装置は、透明
電極を形成した２枚の基板で液晶を挟み込み透明電極間
に印加した電圧で液晶を駆動する、縦電界（ツイステッ
ドネマチック：ＴＮ）方式、又は、液晶層を相互間で狭
持介在させる櫛歯状の画素電極を用いて駆動する横電界
方式が用いられるが、いずれの方式においても、低価格
化を実現するためにアクティブマトリクス基板の製造工
程の簡略化の検討が進められている。また、液晶表示装
置においては、画面の高精細化のため開口率を高める必
要があるが、そのためには透明電極（ＩＴＯ:Indium Ti
n Oxide）層とドレイン層とを層分離して透明電極層を
最上層に形成する方法が用いられる。
【０００３】ここで、ＴＮ方式では、それぞれに透明電
極が形成された２枚の基板間に液晶が挟み込まれてい
る。また、横電界方式は、インプレーンスイッチング
（ＩＰＳ）方式ともいい、それぞれに透明電極が形成さ
れた２枚の基板間に液晶層を挟み込み、一方の基板に形
成した櫛歯状の画素電極・コモン電極間に印加した電圧
で液晶を駆動する。
極が形成された２枚の基板間に液晶が挟み込まれてい
る。また、横電界方式は、インプレーンスイッチング
（ＩＰＳ）方式ともいい、それぞれに透明電極が形成さ
れた２枚の基板間に液晶層を挟み込み、一方の基板に形
成した櫛歯状の画素電極・コモン電極間に印加した電圧
で液晶を駆動する。
【０００４】従来技術のうち、透明電極層を最上層に形
成し、工程削減のための簡略化を図った製造方法とし
て、特開平１０−６８９７１号公報記載の発明につい
て、図６２を参照して説明する。図６２は、従来の一例
に係るＴＮ方式液晶表示装置用のアクティブマトリクス
基板の製造工程を模式的に示した工程断面図である。
成し、工程削減のための簡略化を図った製造方法とし
て、特開平１０−６８９７１号公報記載の発明につい
て、図６２を参照して説明する。図６２は、従来の一例
に係るＴＮ方式液晶表示装置用のアクティブマトリクス
基板の製造工程を模式的に示した工程断面図である。
【０００５】一般にＴＮ方式のアクティブマトリクス基
板は、互いに直交する方向に延在するゲート配線及びド
レイン配線と、これらの配線で囲まれた領域に形成され
る画素電極と、ゲート配線とドレイン配線の交差部近傍
に形成される薄膜トランジスタ（ＴＦＴ）とから構成さ
れ、ＴＦＴの表面には性能を確保するためのチャネル保
護膜が形成される。このアクティブマトリクス基板のＴ
ＦＴ及び画素電極上には液晶を所定の方向に配列させる
配光膜が形成され、カラーフィルタ、共通電極、配光膜
等が形成された対向基板との間に液晶が封入され液晶表
示装置が形成される（図示せず）。
板は、互いに直交する方向に延在するゲート配線及びド
レイン配線と、これらの配線で囲まれた領域に形成され
る画素電極と、ゲート配線とドレイン配線の交差部近傍
に形成される薄膜トランジスタ（ＴＦＴ）とから構成さ
れ、ＴＦＴの表面には性能を確保するためのチャネル保
護膜が形成される。このアクティブマトリクス基板のＴ
ＦＴ及び画素電極上には液晶を所定の方向に配列させる
配光膜が形成され、カラーフィルタ、共通電極、配光膜
等が形成された対向基板との間に液晶が封入され液晶表
示装置が形成される（図示せず）。
【０００６】このようなアクティブマトリクス基板は、
まず、図６２（ａ）に示すように、透明絶縁性基板１０
１上にＣｒ等のゲート電極金属を堆積し、第１のフォト
マスクを用いてレジストパターンを形成し、露出したＣ
ｒをエッチングしてゲート配線とゲート配線から分岐す
るゲート電極層１０２を形成する。
まず、図６２（ａ）に示すように、透明絶縁性基板１０
１上にＣｒ等のゲート電極金属を堆積し、第１のフォト
マスクを用いてレジストパターンを形成し、露出したＣ
ｒをエッチングしてゲート配線とゲート配線から分岐す
るゲート電極層１０２を形成する。
【０００７】次に、図６２（ｂ）に示すように、ＳｉＮ
ｘからなるゲート絶縁膜１０３、ａ−Ｓｉ膜１０４、オ
ーミック接触層となるｎ+型ａ−Ｓｉ膜１０９及びＣｒ
等のドレイン電極層１０６を連続して堆積した後、第２
のフォトマスクを用いて、ａ−Ｓｉ層１０４のチャネル
領域の開口及び所定の配線パターンを形成するために不
要なドレイン電極層１０６を選択的にエッチングする。
次に、ドレイン電極層１０６をエッチングマスクとして
ｎ+型ａ−Ｓｉ膜１０９をエッチングして、オーミック
接触層を形成する。
ｘからなるゲート絶縁膜１０３、ａ−Ｓｉ膜１０４、オ
ーミック接触層となるｎ+型ａ−Ｓｉ膜１０９及びＣｒ
等のドレイン電極層１０６を連続して堆積した後、第２
のフォトマスクを用いて、ａ−Ｓｉ層１０４のチャネル
領域の開口及び所定の配線パターンを形成するために不
要なドレイン電極層１０６を選択的にエッチングする。
次に、ドレイン電極層１０６をエッチングマスクとして
ｎ+型ａ−Ｓｉ膜１０９をエッチングして、オーミック
接触層を形成する。
【０００８】続いて、図６２（ｃ）に示すように、基板
全面にＳｉＮｘ等の第２のパッシベーション膜１０７を
堆積し、第３のフォトマスクを用いて、所定の領域の第
２のパッシベーション膜１０７、ａ−Ｓｉ層１０４及び
ゲート絶縁膜１０３を一括してエッチングし、薄膜トラ
ンジスタ領域を分離する。
全面にＳｉＮｘ等の第２のパッシベーション膜１０７を
堆積し、第３のフォトマスクを用いて、所定の領域の第
２のパッシベーション膜１０７、ａ−Ｓｉ層１０４及び
ゲート絶縁膜１０３を一括してエッチングし、薄膜トラ
ンジスタ領域を分離する。
【０００９】次に、図６２（ｄ）に示すように、第４の
フォトマスクを用いて、ソース／ドレイン電極領域を露
出させるコンタクトホールを開口し、透明絶縁性基板１
０１全面にＩＴＯ膜１０８を堆積した後、第５のフォト
マスクを用いて所定の領域のＩＴＯ膜１０８を除去し、
ソース電極と接続される画素電極を形成して、アクティ
ブマトリクス基板の製造を終了する。
フォトマスクを用いて、ソース／ドレイン電極領域を露
出させるコンタクトホールを開口し、透明絶縁性基板１
０１全面にＩＴＯ膜１０８を堆積した後、第５のフォト
マスクを用いて所定の領域のＩＴＯ膜１０８を除去し、
ソース電極と接続される画素電極を形成して、アクティ
ブマトリクス基板の製造を終了する。
【００１０】ここで、前記ソース／ドレイン電極領域を
露出させるコンタクトホールは、パッシベーション膜１
０７に開口される。
露出させるコンタクトホールは、パッシベーション膜１
０７に開口される。
【００１１】このような従来のアクティブマトリクス基
板は、ＩＴＯ膜１０８がドレイン電極層１０６とは同じ
層には設けられておらず、第２のパッシバーション膜１
０７にて絶縁分離されている。故に、ＩＴＯ膜１０８と
ドレイン電極層１０６との絶縁分離のためには、これら
をアクティブマトリクス基板の法線方向から見て横方向
に離間させる必要がないから、これらを非常に近接させ
るか、あるいは重ねることができる。したがって、これ
らを横方向に離間させたときに、その隙間から漏れる制
御されないバックライト光を遮蔽するためのブラックマ
トリクスを小さくでき、開口率を高くすることができる
というメリットがある。よって、ＩＴＯ膜１０８とドレ
イン電極層１０６とを第２のパッシバーション膜１０７
にて絶縁分離させているのである。
板は、ＩＴＯ膜１０８がドレイン電極層１０６とは同じ
層には設けられておらず、第２のパッシバーション膜１
０７にて絶縁分離されている。故に、ＩＴＯ膜１０８と
ドレイン電極層１０６との絶縁分離のためには、これら
をアクティブマトリクス基板の法線方向から見て横方向
に離間させる必要がないから、これらを非常に近接させ
るか、あるいは重ねることができる。したがって、これ
らを横方向に離間させたときに、その隙間から漏れる制
御されないバックライト光を遮蔽するためのブラックマ
トリクスを小さくでき、開口率を高くすることができる
というメリットがある。よって、ＩＴＯ膜１０８とドレ
イン電極層１０６とを第２のパッシバーション膜１０７
にて絶縁分離させているのである。
【００１２】ここで、ＩＴＯ膜１０８とドレイン電極層
１０６とはパッシベーション膜１０７にて絶縁分離され
ている。また、この従来のアクティブマトリクス基板の
製造方法では、透明電極層を最上層に形成しつつ、５枚
のマスクでアクティブマトリクス基板を製造することが
できる。
１０６とはパッシベーション膜１０７にて絶縁分離され
ている。また、この従来のアクティブマトリクス基板の
製造方法では、透明電極層を最上層に形成しつつ、５枚
のマスクでアクティブマトリクス基板を製造することが
できる。
【００１３】
【発明が解決しようとする課題】上述した公報記載の方
法によれば、５枚のマスクでゲート電極、ドレイン電極
及びＩＴＯ膜からなる画素電極が層間分離され、ＩＴＯ
膜が最上層に形成されたアクティブマトリクス基板を製
造することができるが、図６２（ｃ）の工程でパッシベ
ーション膜１０７、ａ−Ｓｉ層１０４及びゲート絶縁層
１０３を一括してエッチングするために、ａ−Ｓｉ層１
０４の側面がパッシベーション膜１０７によって覆われ
ずに露出してしまうという問題がある。
法によれば、５枚のマスクでゲート電極、ドレイン電極
及びＩＴＯ膜からなる画素電極が層間分離され、ＩＴＯ
膜が最上層に形成されたアクティブマトリクス基板を製
造することができるが、図６２（ｃ）の工程でパッシベ
ーション膜１０７、ａ−Ｓｉ層１０４及びゲート絶縁層
１０３を一括してエッチングするために、ａ−Ｓｉ層１
０４の側面がパッシベーション膜１０７によって覆われ
ずに露出してしまうという問題がある。
【００１４】このようにａ−Ｓｉ層１０４の側面が露出
してしまうと、その後で形成されるＩＴＯ膜１０８と接
触することになる。また、液晶表示装置として構成した
場合に、ａ―Ｓｉ層１０４と液晶材が直接接触すること
にもなる。
してしまうと、その後で形成されるＩＴＯ膜１０８と接
触することになる。また、液晶表示装置として構成した
場合に、ａ―Ｓｉ層１０４と液晶材が直接接触すること
にもなる。
【００１５】このようにパッシベーション膜で覆われて
いないａ−Ｓｉ層１０４側壁にＩＴＯ膜１０８が接触す
ると、ａ−Ｓｉ層１０４内部にＩＴＯ膜１０８を構成す
る金属が不純物として拡散してしまい、薄膜トランジス
タの性能を著しく劣化させてしまう。この問題を回避す
るために、図６２（ｃ）の工程後（ｄ）の工程前に、再
度パッシベーション膜を堆積することによってａ−Ｓｉ
層１０４側壁をパッシベーション膜で保護することが可
能であるが、再度パッシベーション膜を堆積すると工程
が増加してしまうという問題がある。
いないａ−Ｓｉ層１０４側壁にＩＴＯ膜１０８が接触す
ると、ａ−Ｓｉ層１０４内部にＩＴＯ膜１０８を構成す
る金属が不純物として拡散してしまい、薄膜トランジス
タの性能を著しく劣化させてしまう。この問題を回避す
るために、図６２（ｃ）の工程後（ｄ）の工程前に、再
度パッシベーション膜を堆積することによってａ−Ｓｉ
層１０４側壁をパッシベーション膜で保護することが可
能であるが、再度パッシベーション膜を堆積すると工程
が増加してしまうという問題がある。
【００１６】また、パッシベーション膜で覆われていな
いａ−Ｓｉ層１０４側壁にＩＴＯ膜１０８が接触する
と、液晶材中の不純物が同様にａ−Ｓｉ層１０４に拡散
してしまい、同様な現象が発生する。
いａ−Ｓｉ層１０４側壁にＩＴＯ膜１０８が接触する
と、液晶材中の不純物が同様にａ−Ｓｉ層１０４に拡散
してしまい、同様な現象が発生する。
【００１７】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、ゲート電極、ドレイン
電極及び画素電極が互いに絶縁膜によって層間分離され
たチャネル保護型のアクティブマトリクス基板を４枚の
マスクで形成することができるアクティブマトリクス基
板及びその製造方法を提供することにある。
のであって、その主たる目的は、ゲート電極、ドレイン
電極及び画素電極が互いに絶縁膜によって層間分離され
たチャネル保護型のアクティブマトリクス基板を４枚の
マスクで形成することができるアクティブマトリクス基
板及びその製造方法を提供することにある。
【００１８】また、ゲート電極、ドレイン電極及び画素
電極が互いに絶縁膜によって層間分離され長期信頼性に
優れたチャネル保護型のアクティブマトリクス基板及び
その製造方法を提供することにある。
電極が互いに絶縁膜によって層間分離され長期信頼性に
優れたチャネル保護型のアクティブマトリクス基板及び
その製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、絶縁性基板上に、
ゲート電極層とゲート絶縁膜とアモルファスシリコン半
導体層とが、基板の法線方向から見て、略重なるように
堆積された積層体を成して、ゲート電極とゲート配線と
薄膜トランジスタ領域とが形成され、前記積層体を覆う
第１のパッシベーション膜を介して、ドレイン配線が形
成され、前記ドレイン配線及び前記第１のパッシベーシ
ョン膜の上層に第２のパッシベーション膜が形成されて
おり、前記第１のパッシベーション膜と前記第２のパッ
シベーション膜とを貫通し、前記アモルファスシリコン
半導体層に到達するソース／ドレイン開口部と、前記第
２のパッシベーション膜を貫通し、前記ドレイン配線に
到達する開口部とを有し、前記第２のパッシベーション
膜上に配設される画素電極膜によって、前記開口部を介
して接続される配線層が形成されているものである。
に、本発明は、第１の視点において、絶縁性基板上に、
ゲート電極層とゲート絶縁膜とアモルファスシリコン半
導体層とが、基板の法線方向から見て、略重なるように
堆積された積層体を成して、ゲート電極とゲート配線と
薄膜トランジスタ領域とが形成され、前記積層体を覆う
第１のパッシベーション膜を介して、ドレイン配線が形
成され、前記ドレイン配線及び前記第１のパッシベーシ
ョン膜の上層に第２のパッシベーション膜が形成されて
おり、前記第１のパッシベーション膜と前記第２のパッ
シベーション膜とを貫通し、前記アモルファスシリコン
半導体層に到達するソース／ドレイン開口部と、前記第
２のパッシベーション膜を貫通し、前記ドレイン配線に
到達する開口部とを有し、前記第２のパッシベーション
膜上に配設される画素電極膜によって、前記開口部を介
して接続される配線層が形成されているものである。
【００２０】本発明は、第２の視点において、絶縁性基
板上に、ゲート電極層とゲート絶縁膜とアモルファスシ
リコン半導体層とが、基板の法線方向から見て、略重な
るように堆積された積層体を成して、ゲート電極とゲー
ト配線と薄膜トランジスタ領域とが形成され、前記積層
体を覆う第１のパッシベーション膜を介して、ドレイン
配線が形成され、前記ドレイン配線及び前記第１のパッ
シベーション膜の上層に第２のパッシベーション膜が形
成されており、前記第１のパッシベーション膜と前記第
２のパッシベーション膜とを貫通し、前記アモルファス
シリコン半導体層に到達するソース／ドレイン開口部
と、前記第２のパッシベーション膜を貫通し、前記ドレ
イン配線に到達する開口部とを有し、前記第２のパッシ
ベーション膜上に配設される画素電極膜によって、前記
ドレイン開口部を介して前記ドレイン配線に接続される
配線層と、前記ソース開口部と接続される画素電極とが
形成され、前記画素電極には、該画素電極と前記ゲート
電極と同層に形成された電極層との間に前記第１及び第
２のパッシベーション膜が挟まれた蓄積容量部が設けら
れているものである。
板上に、ゲート電極層とゲート絶縁膜とアモルファスシ
リコン半導体層とが、基板の法線方向から見て、略重な
るように堆積された積層体を成して、ゲート電極とゲー
ト配線と薄膜トランジスタ領域とが形成され、前記積層
体を覆う第１のパッシベーション膜を介して、ドレイン
配線が形成され、前記ドレイン配線及び前記第１のパッ
シベーション膜の上層に第２のパッシベーション膜が形
成されており、前記第１のパッシベーション膜と前記第
２のパッシベーション膜とを貫通し、前記アモルファス
シリコン半導体層に到達するソース／ドレイン開口部
と、前記第２のパッシベーション膜を貫通し、前記ドレ
イン配線に到達する開口部とを有し、前記第２のパッシ
ベーション膜上に配設される画素電極膜によって、前記
ドレイン開口部を介して前記ドレイン配線に接続される
配線層と、前記ソース開口部と接続される画素電極とが
形成され、前記画素電極には、該画素電極と前記ゲート
電極と同層に形成された電極層との間に前記第１及び第
２のパッシベーション膜が挟まれた蓄積容量部が設けら
れているものである。
【００２１】また、本発明は、第３の視点において、ア
クティブマトリクス基板の製造方法を提供する。該方法
は、（ａ）絶縁性基板上にゲート電極層とゲート絶縁膜
とａ−Ｓｉ層とをこの順に積層し、第１のマスクを用い
て、ゲート電極とゲート配線と薄膜トランジスタ領域と
を形成する工程と、（ｂ）該ゲート電極上に第１のパッ
シベーション膜とドレイン電極金属層とを堆積し、第２
のマスクを用いて、所定の領域の前記ドレイン電極金属
層を除去することによってドレイン配線を形成する工程
と、（ｃ）前記ドレイン配線の上層に第２のパッシベー
ション膜を堆積し、第３のマスクを用いて、前記アモル
ファスシリコン半導体層上の所定の位置に前記第１及び
第２のパッシベーション膜を貫通し、ソース／ドレイン
電極と接続するための開口を設けると共に、前記ドレイ
ン配線上に前記第２のパッシベーション膜を貫通する開
口を形成する工程と、（ｄ）前記第２のパッシベーショ
ン膜及び開口部上層に透明電極層を堆積し、第４のマス
クを用いて、前記ドレイン電極用の開口部に露出したア
モルファスシリコン層に接続されるドレイン配線を形成
すると共に、前記ソース電極用の開口部に露出したアモ
ルファスシリコン層と前記透明電極層からなる画素電極
を接続する工程と、を少なくとも有するものである。
クティブマトリクス基板の製造方法を提供する。該方法
は、（ａ）絶縁性基板上にゲート電極層とゲート絶縁膜
とａ−Ｓｉ層とをこの順に積層し、第１のマスクを用い
て、ゲート電極とゲート配線と薄膜トランジスタ領域と
を形成する工程と、（ｂ）該ゲート電極上に第１のパッ
シベーション膜とドレイン電極金属層とを堆積し、第２
のマスクを用いて、所定の領域の前記ドレイン電極金属
層を除去することによってドレイン配線を形成する工程
と、（ｃ）前記ドレイン配線の上層に第２のパッシベー
ション膜を堆積し、第３のマスクを用いて、前記アモル
ファスシリコン半導体層上の所定の位置に前記第１及び
第２のパッシベーション膜を貫通し、ソース／ドレイン
電極と接続するための開口を設けると共に、前記ドレイ
ン配線上に前記第２のパッシベーション膜を貫通する開
口を形成する工程と、（ｄ）前記第２のパッシベーショ
ン膜及び開口部上層に透明電極層を堆積し、第４のマス
クを用いて、前記ドレイン電極用の開口部に露出したア
モルファスシリコン層に接続されるドレイン配線を形成
すると共に、前記ソース電極用の開口部に露出したアモ
ルファスシリコン層と前記透明電極層からなる画素電極
を接続する工程と、を少なくとも有するものである。
【００２２】
【発明の実施の形態】本発明に係るアクティブマトリク
ス基板は、その好ましい一実施の形態において、透明絶
縁性基板上にゲート電極層とゲート絶縁膜とａ−Ｓｉ層
とが、同一形状に加工されて、ゲート電極層（図６の１
０２）及びＴＦＴ領域が形成され、その上層に形成され
た第１のパッシベーション膜（図６の１０５）を介し
て、ドレイン電極層（図６の１０６）が形成され、その
上層に形成された第２のパッシベーション膜（図６の１
０７）には、第１及び第２のパッシベーション膜のそれ
ぞれを貫通する開口部と、第２のパッシベーション膜の
みを貫通する開口部とを有し、最上層に配設されるＩＴ
Ｏ膜（図６の１０８）によって接続配線層が形成される
と共に、画素電極には、ゲート電極と同層に形成された
電極層とで第１及び第２のパッシベーション膜を挟みこ
んだ蓄積容量部が設けられる。
ス基板は、その好ましい一実施の形態において、透明絶
縁性基板上にゲート電極層とゲート絶縁膜とａ−Ｓｉ層
とが、同一形状に加工されて、ゲート電極層（図６の１
０２）及びＴＦＴ領域が形成され、その上層に形成され
た第１のパッシベーション膜（図６の１０５）を介し
て、ドレイン電極層（図６の１０６）が形成され、その
上層に形成された第２のパッシベーション膜（図６の１
０７）には、第１及び第２のパッシベーション膜のそれ
ぞれを貫通する開口部と、第２のパッシベーション膜の
みを貫通する開口部とを有し、最上層に配設されるＩＴ
Ｏ膜（図６の１０８）によって接続配線層が形成される
と共に、画素電極には、ゲート電極と同層に形成された
電極層とで第１及び第２のパッシベーション膜を挟みこ
んだ蓄積容量部が設けられる。
【００２３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２４】［実施例１］まず、図１乃至図９を参照し
て本発明の第１の実施例に係る縦電界（ＴＮ）方式のチ
ャネル保護型アクティブマトリクス基板及びその製造方
法について説明する。図１は、本発明の第１の実施例に
係るＴＮ方式液晶表示装置用アクティブマトリクス基板
の回路図であり、図２乃至図５は、本発明の第１の実施
例に係るアクティブマトリクス基板の製造工程を模式的
に示した上面図であり、１画素を抜き出したものであ
る。また、図６は、本発明の第１の実施例に係るアクテ
ィブマトリクス基板の製造工程を模式的に示した工程断
面図であり、図２乃至図５のＡ−Ａ´線における断面を
示したものである。また、図７乃至図９は、それぞれ本
発明の第１の実施例に係るアクティブマトリクス基板の
ゲート端子部、ドレイン端子部、ゲートストレージ部
（図２のＢ−Ｂ´線）の製造工程を模式的に示した工程
断面図である。
て本発明の第１の実施例に係る縦電界（ＴＮ）方式のチ
ャネル保護型アクティブマトリクス基板及びその製造方
法について説明する。図１は、本発明の第１の実施例に
係るＴＮ方式液晶表示装置用アクティブマトリクス基板
の回路図であり、図２乃至図５は、本発明の第１の実施
例に係るアクティブマトリクス基板の製造工程を模式的
に示した上面図であり、１画素を抜き出したものであ
る。また、図６は、本発明の第１の実施例に係るアクテ
ィブマトリクス基板の製造工程を模式的に示した工程断
面図であり、図２乃至図５のＡ−Ａ´線における断面を
示したものである。また、図７乃至図９は、それぞれ本
発明の第１の実施例に係るアクティブマトリクス基板の
ゲート端子部、ドレイン端子部、ゲートストレージ部
（図２のＢ−Ｂ´線）の製造工程を模式的に示した工程
断面図である。
【００２５】第１の実施例に係るアクティブマトリクス
基板は、液晶をアクティブマトリクス基板に設けた配光
膜と対向する基板に設けた配光膜とで駆動する縦電界
（ツイストネマティック：ＴＮ）方式の液晶表示装置用
の基板であり、ゲート電極２、ドレイン電極９及び画素
電極１１が互いに絶縁膜によって層間分離されたアクテ
ィブマトリクス基板であり（図５参照）、薄膜トランジ
スタを構成するａ−Ｓｉ層１０４の上面及び側面はチャ
ネル保護膜である第１及び第２のパッシベーション膜１
０５及び１０７で完全に覆われている（図６（ｄ）参
照）。
基板は、液晶をアクティブマトリクス基板に設けた配光
膜と対向する基板に設けた配光膜とで駆動する縦電界
（ツイストネマティック：ＴＮ）方式の液晶表示装置用
の基板であり、ゲート電極２、ドレイン電極９及び画素
電極１１が互いに絶縁膜によって層間分離されたアクテ
ィブマトリクス基板であり（図５参照）、薄膜トランジ
スタを構成するａ−Ｓｉ層１０４の上面及び側面はチャ
ネル保護膜である第１及び第２のパッシベーション膜１
０５及び１０７で完全に覆われている（図６（ｄ）参
照）。
【００２６】ここで、液晶は、アクティブマトリクス基
板に設けた配向膜と対向する基板に設けた配向膜との間
に挟持されている。
板に設けた配向膜と対向する基板に設けた配向膜との間
に挟持されている。
【００２７】アクティブマトリクス基板は、図１の回路
図に示されるように、透明絶縁性基板１０１上にお互い
に交差する複数のゲートバスライン１と複数のドレイン
バスライン４、これらが交差する箇所に配置された複数
のトランジスタ部１６、及び画素電極１１を備えてい
る。さらに、複数のゲートバスライン１とドレインバス
ライン４の終端は、透明絶縁性基板１０１の周辺部にそ
れぞれ配置され、基板外部から駆動信号が供給されるゲ
ート端子部１４及びドレイン端子部１５がそれぞれ形成
されている。さらに、透明絶縁性基板１０１には、その
角部にコモン電位供給端子１９が形成されている。この
コモン電位供給端子１９は、このアクティブマトリクス
基板と対向し液晶１７を挟持する対向基板に形成される
コモン電極１３に電位を供給するためのものである。さ
らに、各トランジスタ部１６と隣接するゲートバスライ
ン１との間にはストレージキャパシタ部１８が形成され
ている。
図に示されるように、透明絶縁性基板１０１上にお互い
に交差する複数のゲートバスライン１と複数のドレイン
バスライン４、これらが交差する箇所に配置された複数
のトランジスタ部１６、及び画素電極１１を備えてい
る。さらに、複数のゲートバスライン１とドレインバス
ライン４の終端は、透明絶縁性基板１０１の周辺部にそ
れぞれ配置され、基板外部から駆動信号が供給されるゲ
ート端子部１４及びドレイン端子部１５がそれぞれ形成
されている。さらに、透明絶縁性基板１０１には、その
角部にコモン電位供給端子１９が形成されている。この
コモン電位供給端子１９は、このアクティブマトリクス
基板と対向し液晶１７を挟持する対向基板に形成される
コモン電極１３に電位を供給するためのものである。さ
らに、各トランジスタ部１６と隣接するゲートバスライ
ン１との間にはストレージキャパシタ部１８が形成され
ている。
【００２８】すなわち、図５及び図６（ｄ）を参照する
と、本実施例のアクティブマトリクス基板は、透明絶縁
性基板１０１上に形成された、ゲート電極層１０２、ゲ
ート絶縁膜１０３及びａ−Ｓｉ層１０４が略重なるよう
に堆積された積層体と、この積層体を覆うように上記透
明絶縁性基板１０１上に形成された第１のパッシベーシ
ョン膜１０５と、この第１のパッシベーション膜１０５
上に上記積層体と交差する方向に形成されたドレイン電
極層１０６と、上記ドレイン電極層１０６を覆うように
上記第１のパッシベーション膜１０５上に形成された第
２のパッシベーション膜１０７と、上記第１及び上記第
２のパッシベーション膜１０５及び１０７に形成され上
記ａ−Ｓｉ層１０４を露出させるソース開口部７及びド
レイン開口部６と、上記第２のパッシベーション膜１０
７に形成され上記ドレイン電極層１０６を露出させるコ
ンタクトホール５と、上記第２のパッシベーション膜１
０７上に形成され上記ドレイン開口部６及び上記コンタ
クトホール５を介して上記ａ−Ｓｉ層１０４の一端とド
レイン電極層１０６とを電気的に接続する透明電極から
構成されるドレイン電極９と、上記第２のパッシベーシ
ョン膜１０７上に形成され上記ソース開口部７を介して
上記ａ−Ｓｉ層１０４の他端と電気的に接続された透明
電極から構成されるソース電極１０と、上記第２のパッ
シベーション膜１０７上に形成され一端が上記ソース電
極１０に一体的に接続され、他端が隣接する画素のゲー
トまで延在する透明電極から構成される画素電極１１
と、を備えることを特徴としている。
と、本実施例のアクティブマトリクス基板は、透明絶縁
性基板１０１上に形成された、ゲート電極層１０２、ゲ
ート絶縁膜１０３及びａ−Ｓｉ層１０４が略重なるよう
に堆積された積層体と、この積層体を覆うように上記透
明絶縁性基板１０１上に形成された第１のパッシベーシ
ョン膜１０５と、この第１のパッシベーション膜１０５
上に上記積層体と交差する方向に形成されたドレイン電
極層１０６と、上記ドレイン電極層１０６を覆うように
上記第１のパッシベーション膜１０５上に形成された第
２のパッシベーション膜１０７と、上記第１及び上記第
２のパッシベーション膜１０５及び１０７に形成され上
記ａ−Ｓｉ層１０４を露出させるソース開口部７及びド
レイン開口部６と、上記第２のパッシベーション膜１０
７に形成され上記ドレイン電極層１０６を露出させるコ
ンタクトホール５と、上記第２のパッシベーション膜１
０７上に形成され上記ドレイン開口部６及び上記コンタ
クトホール５を介して上記ａ−Ｓｉ層１０４の一端とド
レイン電極層１０６とを電気的に接続する透明電極から
構成されるドレイン電極９と、上記第２のパッシベーシ
ョン膜１０７上に形成され上記ソース開口部７を介して
上記ａ−Ｓｉ層１０４の他端と電気的に接続された透明
電極から構成されるソース電極１０と、上記第２のパッ
シベーション膜１０７上に形成され一端が上記ソース電
極１０に一体的に接続され、他端が隣接する画素のゲー
トまで延在する透明電極から構成される画素電極１１
と、を備えることを特徴としている。
【００２９】ここで、ゲート電極層１０２、ゲート絶縁
膜１０３及びａ−Ｓｉ層１０４が略重なるように堆積さ
れた積層体は、ゲートバスライン１及びゲート電極２に
対応する。ドレイン電極層１０６は、ドレインバスライ
ン４に対応する。
膜１０３及びａ−Ｓｉ層１０４が略重なるように堆積さ
れた積層体は、ゲートバスライン１及びゲート電極２に
対応する。ドレイン電極層１０６は、ドレインバスライ
ン４に対応する。
【００３０】さらに、本実施例のアクティブマトリクス
基板は、図５に示すように、複数のスリット８を備えて
いる。スリット８は、ドレインバスライン４とゲートバ
スライン１とが交差する箇所のドレインバスライン４の
両外側のゲートバスライン１の上方に、一対づつ配置さ
れ形成されている。言い換えると、スリット８は、スト
レージキャパシタ部１８をゲート電極層１０２との間に
形成するゲート電極層１０２の上方まで延在している画
素電極１１の一端とドレインバスライン４との間のゲー
トバスライン１の上方に配置され形成されている。この
スリット８は、第１及び第２のパッシベーション膜１０
５及び１０７に形成された開口部であり、このスリット
８が形成されている箇所では、積層体のゲート絶縁膜１
０３及びａ−Ｓｉ層１０４が除去されている。ドレイン
バスライン４と交差する箇所のゲートバスライン１は、
ゲート電極層１０２、ゲート絶縁膜１０３及びａ−Ｓｉ
層１０４の三層構造となっているが、ドレインバスライ
ン４の両外側に配設された一対のスリット８により、積
層体のゲート絶縁膜１０３及びａ−Ｓｉ層１０４を除去
して、ａ−Ｓｉ１０４を短い区間に分断して、お互いに
孤立させている。スリット８がない場合には、寄生トラ
ンジスタができてしまい、誤動作する。したがって、ス
リット８によって寄生トランジスタが形成されず、誤動
作を防止することができる。
基板は、図５に示すように、複数のスリット８を備えて
いる。スリット８は、ドレインバスライン４とゲートバ
スライン１とが交差する箇所のドレインバスライン４の
両外側のゲートバスライン１の上方に、一対づつ配置さ
れ形成されている。言い換えると、スリット８は、スト
レージキャパシタ部１８をゲート電極層１０２との間に
形成するゲート電極層１０２の上方まで延在している画
素電極１１の一端とドレインバスライン４との間のゲー
トバスライン１の上方に配置され形成されている。この
スリット８は、第１及び第２のパッシベーション膜１０
５及び１０７に形成された開口部であり、このスリット
８が形成されている箇所では、積層体のゲート絶縁膜１
０３及びａ−Ｓｉ層１０４が除去されている。ドレイン
バスライン４と交差する箇所のゲートバスライン１は、
ゲート電極層１０２、ゲート絶縁膜１０３及びａ−Ｓｉ
層１０４の三層構造となっているが、ドレインバスライ
ン４の両外側に配設された一対のスリット８により、積
層体のゲート絶縁膜１０３及びａ−Ｓｉ層１０４を除去
して、ａ−Ｓｉ１０４を短い区間に分断して、お互いに
孤立させている。スリット８がない場合には、寄生トラ
ンジスタができてしまい、誤動作する。したがって、ス
リット８によって寄生トランジスタが形成されず、誤動
作を防止することができる。
【００３１】本実施例のアクティブマトリクス基板の製
造方法について、図２乃至図６を参照して説明する。ま
ず、ガラス等の透明絶縁性基板１０１上にＣｒ、Ｔｉ、
Ｍｏ等の下地金属とＡｌ等を積層したゲート電極層１０
２と、ＳｉＮｘ（シリコン窒化膜）等のゲート絶縁膜１
０３と、半導体層となるａ−Ｓｉ層１０４とを順次堆積
する。それぞれの膜の製造方法として、例えば、ゲート
電極層１０２は、スパッタ法を用いて、Ｃｒ等の下地金
属を５０ｎｍ程度、Ａｌを０．２μｍ程度、ゲート絶縁
膜１０３及びａ−Ｓｉ層１０４は、プラズマＣＶＤ法を
用いて、それぞれ０．５μｍ、０．３〜０．４μｍ程度
の膜厚で積層する。
造方法について、図２乃至図６を参照して説明する。ま
ず、ガラス等の透明絶縁性基板１０１上にＣｒ、Ｔｉ、
Ｍｏ等の下地金属とＡｌ等を積層したゲート電極層１０
２と、ＳｉＮｘ（シリコン窒化膜）等のゲート絶縁膜１
０３と、半導体層となるａ−Ｓｉ層１０４とを順次堆積
する。それぞれの膜の製造方法として、例えば、ゲート
電極層１０２は、スパッタ法を用いて、Ｃｒ等の下地金
属を５０ｎｍ程度、Ａｌを０．２μｍ程度、ゲート絶縁
膜１０３及びａ−Ｓｉ層１０４は、プラズマＣＶＤ法を
用いて、それぞれ０．５μｍ、０．３〜０．４μｍ程度
の膜厚で積層する。
【００３２】その後、図２及び図６（ａ）に示すよう
に、第１のマスクを用いて、ゲート電極２及びゲートバ
スライン１となる領域にレジストパターンを形成し、レ
ジストパターンで覆われていない領域のゲート電極層１
０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１０４をドラ
イエッチングにより除去する。
に、第１のマスクを用いて、ゲート電極２及びゲートバ
スライン１となる領域にレジストパターンを形成し、レ
ジストパターンで覆われていない領域のゲート電極層１
０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１０４をドラ
イエッチングにより除去する。
【００３３】次に、透明絶縁性基板１０１全面に、Ｓｉ
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン電極層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等の積層膜とをスパッタ法
等により成膜する。第１のパッシベーション膜１０５の
膜厚としては０．２μｍ程度が好ましく、ドレイン電極
層１０６の膜厚としては、Ｔｉ等の下地金属を５０ｎｍ
程度、Ａｌを０．２μｍ程度が好ましい。
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン電極層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等の積層膜とをスパッタ法
等により成膜する。第１のパッシベーション膜１０５の
膜厚としては０．２μｍ程度が好ましく、ドレイン電極
層１０６の膜厚としては、Ｔｉ等の下地金属を５０ｎｍ
程度、Ａｌを０．２μｍ程度が好ましい。
【００３４】成膜後、図３及び図６（ｂ）に示すよう
に、第２のマスクを用いて、ドレインバスライン４を覆
うようにレジストパターンを形成し、ドライエッチング
によって不要な金属層をエッチング除去し、ドレインバ
スライン４を形成する。
に、第２のマスクを用いて、ドレインバスライン４を覆
うようにレジストパターンを形成し、ドライエッチング
によって不要な金属層をエッチング除去し、ドレインバ
スライン４を形成する。
【００３５】次に、透明絶縁性基板１０１全面にＳｉＯ
2等の第２のパッシベーション膜１０７を、スパッタ法
により、例えば、膜厚０．２μｍ程度で成膜する。ここ
で、第２のパッシベーション膜１０７の材料としては、
後の工程でコンタクトホール５を良好に形成するため
に、ａ−Ｓｉ層１０４及びゲート絶縁膜１０３とのエッ
チングの選択比が十分に大きいものを選択することが好
ましい。続いて、図４及び図６（ｃ）に示すように、第
３のマスクを用いて、ａ−Ｓｉ層１０４上部のソース開
口部７及びドレイン開口部６と、ゲートバスライン１上
部のスリット８と、ドレインバスライン４上部のコンタ
クトホール５と、を形成するためのレジストパターンを
形成し、露出した第２のパッシベーション膜１０７及び
第１のパッシベーション膜１０５をドライエッチングに
より除去し、ソース開口部７、ドレイン開口部６、スリ
ット８及びコンタクトホール５を形成する。
2等の第２のパッシベーション膜１０７を、スパッタ法
により、例えば、膜厚０．２μｍ程度で成膜する。ここ
で、第２のパッシベーション膜１０７の材料としては、
後の工程でコンタクトホール５を良好に形成するため
に、ａ−Ｓｉ層１０４及びゲート絶縁膜１０３とのエッ
チングの選択比が十分に大きいものを選択することが好
ましい。続いて、図４及び図６（ｃ）に示すように、第
３のマスクを用いて、ａ−Ｓｉ層１０４上部のソース開
口部７及びドレイン開口部６と、ゲートバスライン１上
部のスリット８と、ドレインバスライン４上部のコンタ
クトホール５と、を形成するためのレジストパターンを
形成し、露出した第２のパッシベーション膜１０７及び
第１のパッシベーション膜１０５をドライエッチングに
より除去し、ソース開口部７、ドレイン開口部６、スリ
ット８及びコンタクトホール５を形成する。
【００３６】次に、ａ−Ｓｉ層１０４とのオーミック接
続を得るために、透明絶縁性基板１０１をＰＨ3プラズ
マ雰囲気中に保持し、リンをａ−Ｓｉ層１０４に拡散さ
せ、その表層にｎ＋層を形成する。その際の処理条件と
しては、例えば、プラズマＣＶＤ装置を用いて３００℃
の温度で、ＰＨ3／Ｈ2（０．５％ＰＨ3）ガスを１００
０ｓｃｃｍで供給し、圧力：２００Ｐａ、ＲＦパワー：
０．１Ｗ／ｃｍ2で５分間処理することにより達成でき
る。
続を得るために、透明絶縁性基板１０１をＰＨ3プラズ
マ雰囲気中に保持し、リンをａ−Ｓｉ層１０４に拡散さ
せ、その表層にｎ＋層を形成する。その際の処理条件と
しては、例えば、プラズマＣＶＤ装置を用いて３００℃
の温度で、ＰＨ3／Ｈ2（０．５％ＰＨ3）ガスを１００
０ｓｃｃｍで供給し、圧力：２００Ｐａ、ＲＦパワー：
０．１Ｗ／ｃｍ2で５分間処理することにより達成でき
る。
【００３７】その後、透明絶縁性基板１０１全面に画素
電極１１となるＩＴＯ膜１０８をスパッタ法等により５
０ｎｍ程度の膜厚で堆積し、図５及び図６（ｄ）に示す
ように、第４のマスクを用いて、不要なＩＴＯ膜１０８
をウェットエッチングし、ソース電極１０と画素電極１
１を接続すると共に、ドレイン電極９とドレインバスラ
イン４を接続する。なお、本実施例では、画素電極１１
としてＩＴＯ膜１０８を用いた例を記載しているが、Ｉ
ＴＯ膜１０８の他に、ＺｎＯ、ＩＴＯのＳｎの代わりに
ＺｎＯを用いたもの等を使用することもできる。
電極１１となるＩＴＯ膜１０８をスパッタ法等により５
０ｎｍ程度の膜厚で堆積し、図５及び図６（ｄ）に示す
ように、第４のマスクを用いて、不要なＩＴＯ膜１０８
をウェットエッチングし、ソース電極１０と画素電極１
１を接続すると共に、ドレイン電極９とドレインバスラ
イン４を接続する。なお、本実施例では、画素電極１１
としてＩＴＯ膜１０８を用いた例を記載しているが、Ｉ
ＴＯ膜１０８の他に、ＺｎＯ、ＩＴＯのＳｎの代わりに
ＺｎＯを用いたもの等を使用することもできる。
【００３８】そして最後に、ＩＴＯ膜１０８をマスクと
して、ａ−Ｓｉ層１０４とゲート絶縁膜１０３とをドラ
イエッチングによって除去することによって、図６
（ｄ）に示す構造のアクティブマトリクス基板を製造す
ることができる。
して、ａ−Ｓｉ層１０４とゲート絶縁膜１０３とをドラ
イエッチングによって除去することによって、図６
（ｄ）に示す構造のアクティブマトリクス基板を製造す
ることができる。
【００３９】ここで、ＩＴＯ膜１０８はエッチングマス
クとして使用される。また、ａ−Ｓｉ層１０４及びゲー
ト絶縁膜１０３を除去する際、第１のパッシベーション
膜１０５及び第２のパッシベーション膜１０７も除去す
る。また、スリット８では、露出している第１のパッシ
ベーション膜１０５、第２のパッシベーション膜１０
７、ａ−Ｓｉ層１０４及びゲート絶縁膜１０３が除去さ
れ、ａ−Ｓｉ層１０４がＴＦＴ毎に分離される。
クとして使用される。また、ａ−Ｓｉ層１０４及びゲー
ト絶縁膜１０３を除去する際、第１のパッシベーション
膜１０５及び第２のパッシベーション膜１０７も除去す
る。また、スリット８では、露出している第１のパッシ
ベーション膜１０５、第２のパッシベーション膜１０
７、ａ−Ｓｉ層１０４及びゲート絶縁膜１０３が除去さ
れ、ａ−Ｓｉ層１０４がＴＦＴ毎に分離される。
【００４０】本実施例の方法で製造した場合、図１の回
路図に示されるゲート端子部１４、ドレイン端子部１５
及びストレージキャパシタ部１８の構造は、それぞれ図
７乃至図９に示す構造となる。なお、図７乃至図９の
（ａ）乃至（ｄ）は、図６の（ａ）乃至（ｄ）と対応す
る工程における断面を示したものである。
路図に示されるゲート端子部１４、ドレイン端子部１５
及びストレージキャパシタ部１８の構造は、それぞれ図
７乃至図９に示す構造となる。なお、図７乃至図９の
（ａ）乃至（ｄ）は、図６の（ａ）乃至（ｄ）と対応す
る工程における断面を示したものである。
【００４１】ゲート端子部１４については、図６（ｃ）
に示される工程で、積層体のａ−Ｓｉ層１０４の表面を
露出させたときに、図７（ｃ）に示されるように、ａ−
Ｓｉ層１０４が同様に露出する。その後、透明絶縁性基
板１０１全面にＩＴＯ膜１０８をスパッタ法等により堆
積し、上記第４のマスクを用いて、ゲート端子部１４に
形成されたＩＴＯ膜１０８はウェットエッチングにより
除去される。その後、図６（ｄ）に示されるようなＩＴ
Ｏ膜１０８をマスクとしたドライエッチングを行ったと
きに、図７（ｄ）に示されるようにゲート端子部１４で
はａ−Ｓｉ層１０４とゲート絶縁膜１０３とがドライエ
ッチングによって除去され、その下のゲート電極層１０
２が露出し、ゲート端子部１４が完成する。なお、この
ドライエッチングの際に、ゲート端子部１４の近傍では
ＩＴＯ膜１０８が存在しないので、第２のパッシベーシ
ョン膜１０７もドライエッチングに曝されて膜厚が減少
する。
に示される工程で、積層体のａ−Ｓｉ層１０４の表面を
露出させたときに、図７（ｃ）に示されるように、ａ−
Ｓｉ層１０４が同様に露出する。その後、透明絶縁性基
板１０１全面にＩＴＯ膜１０８をスパッタ法等により堆
積し、上記第４のマスクを用いて、ゲート端子部１４に
形成されたＩＴＯ膜１０８はウェットエッチングにより
除去される。その後、図６（ｄ）に示されるようなＩＴ
Ｏ膜１０８をマスクとしたドライエッチングを行ったと
きに、図７（ｄ）に示されるようにゲート端子部１４で
はａ−Ｓｉ層１０４とゲート絶縁膜１０３とがドライエ
ッチングによって除去され、その下のゲート電極層１０
２が露出し、ゲート端子部１４が完成する。なお、この
ドライエッチングの際に、ゲート端子部１４の近傍では
ＩＴＯ膜１０８が存在しないので、第２のパッシベーシ
ョン膜１０７もドライエッチングに曝されて膜厚が減少
する。
【００４２】ドレイン端子部１５では、図６（ｃ）に示
される工程で、積層体のａ−Ｓｉ層１０４の表面を露出
させたときに、図８（ｃ）に示されるように、ドレイン
電極層１０６が露出する。その後、透明絶縁性基板１０
１全面にＩＴＯ膜１０８をスパッタ法等により堆積し、
上記第４のマスクを用いて、ドレイン端子部１５にはそ
の開口を介してドレイン電極層１０６に接続されたＩＴ
Ｏ膜１０８が残される。その後、図６（ｄ）に示される
ようなＩＴＯ膜１０８をマスクとしたドライエッチング
を行ったときに、図８（ｄ）に示されるようにドレイン
端子部１５の周辺部分ではＩＴＯ膜１０８が形成されて
いない第２のパッシベーション膜１０７がドライエッチ
ングを受けて膜厚が減少する。このようにして、図８
（ｄ）に示されるドレイン端子部１５が完成する。
される工程で、積層体のａ−Ｓｉ層１０４の表面を露出
させたときに、図８（ｃ）に示されるように、ドレイン
電極層１０６が露出する。その後、透明絶縁性基板１０
１全面にＩＴＯ膜１０８をスパッタ法等により堆積し、
上記第４のマスクを用いて、ドレイン端子部１５にはそ
の開口を介してドレイン電極層１０６に接続されたＩＴ
Ｏ膜１０８が残される。その後、図６（ｄ）に示される
ようなＩＴＯ膜１０８をマスクとしたドライエッチング
を行ったときに、図８（ｄ）に示されるようにドレイン
端子部１５の周辺部分ではＩＴＯ膜１０８が形成されて
いない第２のパッシベーション膜１０７がドライエッチ
ングを受けて膜厚が減少する。このようにして、図８
（ｄ）に示されるドレイン端子部１５が完成する。
【００４３】ストレージキャパシタ部１８では、図９
（ｃ）に示される工程の後、透明絶縁性基板１０１全面
にＩＴＯ膜１０８をスパッタ法等により堆積し、上記第
４のマスクを用いて不要なＩＴＯ膜１０８をウェットエ
ッチングし、積層体のゲート電極層１０２の上方に一端
が延在する画素電極１１が形成される。その後、図６
（ｄ）に示されるようなＩＴＯ膜１０８をマスクとした
ドライエッチングを行ったときに、図９（ｃ）に示され
るように隣接する画素電極１１間の第２のパッシベーシ
ョン膜１０７がドライエッチングに曝されて膜厚が減少
する。このようにして、ストレージキャパシタ部１８で
は、ゲート電極層１０２と蓄積容量電極（容量電極層）
となるＩＴＯ膜１０８との間に第１及び第２のパッシベ
ーション膜１０５、１０７を挟み込んだ構造が形成され
る。
（ｃ）に示される工程の後、透明絶縁性基板１０１全面
にＩＴＯ膜１０８をスパッタ法等により堆積し、上記第
４のマスクを用いて不要なＩＴＯ膜１０８をウェットエ
ッチングし、積層体のゲート電極層１０２の上方に一端
が延在する画素電極１１が形成される。その後、図６
（ｄ）に示されるようなＩＴＯ膜１０８をマスクとした
ドライエッチングを行ったときに、図９（ｃ）に示され
るように隣接する画素電極１１間の第２のパッシベーシ
ョン膜１０７がドライエッチングに曝されて膜厚が減少
する。このようにして、ストレージキャパシタ部１８で
は、ゲート電極層１０２と蓄積容量電極（容量電極層）
となるＩＴＯ膜１０８との間に第１及び第２のパッシベ
ーション膜１０５、１０７を挟み込んだ構造が形成され
る。
【００４４】このように、本実施例のアクティブマトリ
クス基板によれば、透明絶縁性基板１０１上に略重なる
ように堆積されたゲート電極層１０２、ゲート絶縁膜１
０３及びａ−Ｓｉ層１０４の積層体を有し、この積層体
を覆うように上記透明絶縁性基板１０１上に第１のパッ
シベーション膜１０５を形成し、この第１のパッシベー
ション膜１０５上にドレイン電極層１０６を形成し、こ
のドレイン電極層１０６を覆うように上記第１のパッシ
ベーション膜１０５上に第２のパッシベーション膜１０
７を形成し、上記ａ−Ｓｉ層１０４を露出させるソース
開口部７及びドレイン開口部６を上記第１及び上記第２
のパッシベーション膜１０５及び１０７に形成し、上記
第２のパッシベーション膜１０７上に形成され上記ソー
ス開口部７を介して上記ａ−Ｓｉ層１０４の他端と電気
的に接続されたソース電極１０を形成し、上記第２のパ
ッシベーション膜１０７上に形成され一端が上記ソース
電極１０に一体的に接続された画素電極１１を形成して
いるので、ゲート電極２、ドレイン電極９及び画素電極
１１が互いに絶縁膜によって層間分離されると共に、積
層体のａ−Ｓｉ層１０４の表面及び側壁を第１のパッシ
ベーション膜１０５と第２のパッシベーション膜１０７
とで覆ったアクティブマトリクス基板を形成することが
できる。したがって、従来のａ−Ｓｉ層の側面へのＩＴ
Ｏ膜との接触を防止することができ、薄膜トランジスタ
とこの薄膜トランジスタが形成されるアクティブマトリ
クス基板の長期信頼性を向上させることができる。さら
に、液晶表示装置として構成した場合には、従来のａ―
Ｓｉ層と液晶材との接触を防止することができる。
クス基板によれば、透明絶縁性基板１０１上に略重なる
ように堆積されたゲート電極層１０２、ゲート絶縁膜１
０３及びａ−Ｓｉ層１０４の積層体を有し、この積層体
を覆うように上記透明絶縁性基板１０１上に第１のパッ
シベーション膜１０５を形成し、この第１のパッシベー
ション膜１０５上にドレイン電極層１０６を形成し、こ
のドレイン電極層１０６を覆うように上記第１のパッシ
ベーション膜１０５上に第２のパッシベーション膜１０
７を形成し、上記ａ−Ｓｉ層１０４を露出させるソース
開口部７及びドレイン開口部６を上記第１及び上記第２
のパッシベーション膜１０５及び１０７に形成し、上記
第２のパッシベーション膜１０７上に形成され上記ソー
ス開口部７を介して上記ａ−Ｓｉ層１０４の他端と電気
的に接続されたソース電極１０を形成し、上記第２のパ
ッシベーション膜１０７上に形成され一端が上記ソース
電極１０に一体的に接続された画素電極１１を形成して
いるので、ゲート電極２、ドレイン電極９及び画素電極
１１が互いに絶縁膜によって層間分離されると共に、積
層体のａ−Ｓｉ層１０４の表面及び側壁を第１のパッシ
ベーション膜１０５と第２のパッシベーション膜１０７
とで覆ったアクティブマトリクス基板を形成することが
できる。したがって、従来のａ−Ｓｉ層の側面へのＩＴ
Ｏ膜との接触を防止することができ、薄膜トランジスタ
とこの薄膜トランジスタが形成されるアクティブマトリ
クス基板の長期信頼性を向上させることができる。さら
に、液晶表示装置として構成した場合には、従来のａ―
Ｓｉ層と液晶材との接触を防止することができる。
【００４５】さらに、本実施例のアクティブマトリクス
基板の製造方法によれば、ゲート電極１０２、ゲート絶
縁膜１０３及びａ−Ｓｉ膜１０４の積層体を形成し、第
１のパッシベーション膜１０５でこの積層体を覆い、第
１のパッシベーション膜１０５の上にドレイン電極層１
０６を形成し、このドレイン電極層１０６と第１のパッ
シベーション膜１０５とを覆う第２のパッシベーション
膜１０７を形成し、ａ−Ｓｉ膜１０４を露出させるソー
ス／ドレイン開口部７及び６を第１及び第２のパッシベ
ーション膜１０５及び１０７に形成し、上記ソース開口
部７を介して上記ａ−Ｓｉ層１０４の他端と電気的に接
続されたソース電極１０を第２のパッシベーション膜１
０７上に形成するとともに、一端が上記ソース電極１０
に一体的に接続された画素電極１１を第２のパッシベー
ション膜１０７上に形成している。
基板の製造方法によれば、ゲート電極１０２、ゲート絶
縁膜１０３及びａ−Ｓｉ膜１０４の積層体を形成し、第
１のパッシベーション膜１０５でこの積層体を覆い、第
１のパッシベーション膜１０５の上にドレイン電極層１
０６を形成し、このドレイン電極層１０６と第１のパッ
シベーション膜１０５とを覆う第２のパッシベーション
膜１０７を形成し、ａ−Ｓｉ膜１０４を露出させるソー
ス／ドレイン開口部７及び６を第１及び第２のパッシベ
ーション膜１０５及び１０７に形成し、上記ソース開口
部７を介して上記ａ−Ｓｉ層１０４の他端と電気的に接
続されたソース電極１０を第２のパッシベーション膜１
０７上に形成するとともに、一端が上記ソース電極１０
に一体的に接続された画素電極１１を第２のパッシベー
ション膜１０７上に形成している。
【００４６】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、４枚のマスクのみでゲー
ト電極２、ドレイン電極９及び画素電極１１が互いに絶
縁膜によって層間分離されると共に、ａ−Ｓｉ層１０４
の表面及び側壁を第１のパッシベーション膜１０５と第
２のパッシベーション膜１０７とで完全に覆ったチャネ
ル保護型アクティブマトリクス基板を形成することがで
き、従来の製造方法に比べて、少なくとも１ＰＲ分工程
を簡略化することができる。
クス基板の製造方法によれば、４枚のマスクのみでゲー
ト電極２、ドレイン電極９及び画素電極１１が互いに絶
縁膜によって層間分離されると共に、ａ−Ｓｉ層１０４
の表面及び側壁を第１のパッシベーション膜１０５と第
２のパッシベーション膜１０７とで完全に覆ったチャネ
ル保護型アクティブマトリクス基板を形成することがで
き、従来の製造方法に比べて、少なくとも１ＰＲ分工程
を簡略化することができる。
【００４７】また、本実施例の方法で製造した場合、ゲ
ート端子部１４、ドレイン端子部１５及びストレージキ
ャパシタ部１８の構造はそれぞれ図７乃至図９に示す構
造となる。なお、図７乃至図９の（ａ）乃至（ｄ）は、
図６の（ａ）乃至（ｄ）と同一の工程における断面を示
すものである。
ート端子部１４、ドレイン端子部１５及びストレージキ
ャパシタ部１８の構造はそれぞれ図７乃至図９に示す構
造となる。なお、図７乃至図９の（ａ）乃至（ｄ）は、
図６の（ａ）乃至（ｄ）と同一の工程における断面を示
すものである。
【００４８】ゲート端子部１４、ドレイン端子部１５及
びストレージキャパシタ部１８が図に示す構造となるの
は、図６（ｄ）の工程で、ＩＴＯ膜１０８をエッチング
マスクとして第１のパッシベーション膜１０５、第２の
パッシベーション膜１０７、ａ−Ｓｉ層１０４及びゲー
ト絶縁膜１０３を除去しているためであり、ゲート端子
部１４はゲート電極層１０２が露出し、ドレイン端子部
１５はドレイン電極層１０６の上にＩＴＯ膜１０８が積
層された構造となり、また、ストレージキャパシタ部１
８は、ゲート電極層１０２と蓄積容量電極となるＩＴＯ
膜１０８との間に第１及び第２のパッシベーション膜１
０５、１０７を挟み込んだ構造となる。また、ゲートバ
スライン１上に設けられたスリット８によって、ａ−Ｓ
ｉ層１０４がＴＦＴ毎に分離される。また、液晶のコモ
ン電極１３にコモン電位を供給するコモン電位供給端子
１９もゲート端子部１４やドレイン端子部１５と同様の
構造となるように製造できる。
びストレージキャパシタ部１８が図に示す構造となるの
は、図６（ｄ）の工程で、ＩＴＯ膜１０８をエッチング
マスクとして第１のパッシベーション膜１０５、第２の
パッシベーション膜１０７、ａ−Ｓｉ層１０４及びゲー
ト絶縁膜１０３を除去しているためであり、ゲート端子
部１４はゲート電極層１０２が露出し、ドレイン端子部
１５はドレイン電極層１０６の上にＩＴＯ膜１０８が積
層された構造となり、また、ストレージキャパシタ部１
８は、ゲート電極層１０２と蓄積容量電極となるＩＴＯ
膜１０８との間に第１及び第２のパッシベーション膜１
０５、１０７を挟み込んだ構造となる。また、ゲートバ
スライン１上に設けられたスリット８によって、ａ−Ｓ
ｉ層１０４がＴＦＴ毎に分離される。また、液晶のコモ
ン電極１３にコモン電位を供給するコモン電位供給端子
１９もゲート端子部１４やドレイン端子部１５と同様の
構造となるように製造できる。
【００４９】［実施例２］次に、本発明の第２の実施例
に係るチャネル保護型のアクティブマトリクス基板及び
その製造方法について、図１０を参照して説明する。図
１０は、本発明の第２の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した工程断面図であ
り、第１の実施例に係る図２乃至図５のＡ−Ａ´線にお
ける断面に相当する個所の断面を示したものである。な
お、第２の実施例と前記した第１の実施例との相違点
は、チャネル保護膜となる第２のパッシベーション膜１
０７の上に更に有機層間膜１０７ａを堆積して基板の平
坦化を同時に行うことであり、その他の構造、材料、膜
厚、製法等は前記した第１の実施例と同様である。
に係るチャネル保護型のアクティブマトリクス基板及び
その製造方法について、図１０を参照して説明する。図
１０は、本発明の第２の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した工程断面図であ
り、第１の実施例に係る図２乃至図５のＡ−Ａ´線にお
ける断面に相当する個所の断面を示したものである。な
お、第２の実施例と前記した第１の実施例との相違点
は、チャネル保護膜となる第２のパッシベーション膜１
０７の上に更に有機層間膜１０７ａを堆積して基板の平
坦化を同時に行うことであり、その他の構造、材料、膜
厚、製法等は前記した第１の実施例と同様である。
【００５０】第２の実施例に係るアクティブマトリクス
基板の製造方法について説明すると、まず、第１の実施
例と同様に、ガラス等の透明絶縁性基板１０１上にＴ
ｉ、Ａｌ等を積層したゲート電極層１０２と、ＳｉＮｘ
等のゲート絶縁膜１０３と、半導体層となるａ−Ｓｉ層
１０４とを順次堆積し、その後、図１０（ａ）に示すよ
うに、第１のマスクを用いて、ゲート電極２及びゲート
バスライン１を形成する。
基板の製造方法について説明すると、まず、第１の実施
例と同様に、ガラス等の透明絶縁性基板１０１上にＴ
ｉ、Ａｌ等を積層したゲート電極層１０２と、ＳｉＮｘ
等のゲート絶縁膜１０３と、半導体層となるａ−Ｓｉ層
１０４とを順次堆積し、その後、図１０（ａ）に示すよ
うに、第１のマスクを用いて、ゲート電極２及びゲート
バスライン１を形成する。
【００５１】ここで、ゲートバスライン１を形成すると
は、ゲートバスライン１として機能するゲート電極層１
０２、ゲート絶縁膜１０３及びａ−Ｓｉ膜１０４の積層
体を形成することである。
は、ゲートバスライン１として機能するゲート電極層１
０２、ゲート絶縁膜１０３及びａ−Ｓｉ膜１０４の積層
体を形成することである。
【００５２】次に、透明絶縁性基板１０１全面に、Ｓｉ
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン電極層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等の積層膜をスパッタ法等
により成膜し、その後、図１０（ｂ）に示すように、第
２のマスクを用いて、ドレインバスライン４以外の金属
層をドライエッチングによって除去し、続いて、基板全
面にＳｉＯ2等の第２のパッシベーション膜１０７を成
膜する。
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン電極層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等の積層膜をスパッタ法等
により成膜し、その後、図１０（ｂ）に示すように、第
２のマスクを用いて、ドレインバスライン４以外の金属
層をドライエッチングによって除去し、続いて、基板全
面にＳｉＯ2等の第２のパッシベーション膜１０７を成
膜する。
【００５３】ここで、第１の実施例では、第２のパッシ
ベーション膜１０７をチャネル保護に必要な膜厚として
０．２μｍの膜厚で形成したが、本実施例では、この第
２のパッシベーション膜１０７の上に更に有機層間膜１
０７ａを堆積して基板の平坦化を同時に行うことを特徴
としている。
ベーション膜１０７をチャネル保護に必要な膜厚として
０．２μｍの膜厚で形成したが、本実施例では、この第
２のパッシベーション膜１０７の上に更に有機層間膜１
０７ａを堆積して基板の平坦化を同時に行うことを特徴
としている。
【００５４】有機層間膜１０７ａとしては、例えば、ア
クリル樹脂、ＢＣＢ（ベンゾシクロブテン）やポリイミ
ド等の有機材料を用い、０．２〜１．０μｍ程度の膜厚
でこれらの有機材料を堆積することによって、図１０
（ｃ）に示すように、基板を平坦化することができる。
このような有機層間膜１０７ａを設けることによって、
ＴＦＴの段差により液晶の配向状態が不均一になるとい
う問題を回避することができる。
クリル樹脂、ＢＣＢ（ベンゾシクロブテン）やポリイミ
ド等の有機材料を用い、０．２〜１．０μｍ程度の膜厚
でこれらの有機材料を堆積することによって、図１０
（ｃ）に示すように、基板を平坦化することができる。
このような有機層間膜１０７ａを設けることによって、
ＴＦＴの段差により液晶の配向状態が不均一になるとい
う問題を回避することができる。
【００５５】つまり、有機層間膜１０７ａを設けること
によって、ＴＦＴの段差が軽減され、液晶の配向状態を
より均一にすることができる。
によって、ＴＦＴの段差が軽減され、液晶の配向状態を
より均一にすることができる。
【００５６】また、平坦化を行う他の方法として、図示
していないが、例えば、第２のパッシベーション膜１０
７としてＳｉＯ2の成膜レート、成膜温度等の成膜条件
を変えて、膜質が粗な膜を形成する方法や、緻密なＳｉ
Ｏ2膜の上に粗なＳｉＯ2膜を２層構造で形成する方法等
がある。
していないが、例えば、第２のパッシベーション膜１０
７としてＳｉＯ2の成膜レート、成膜温度等の成膜条件
を変えて、膜質が粗な膜を形成する方法や、緻密なＳｉ
Ｏ2膜の上に粗なＳｉＯ2膜を２層構造で形成する方法等
がある。
【００５７】また、ＳｉＯ2の成膜レートを変える場合
は、通常、１００ｎｍ／ｍｉｎ程度で成膜するところを
２００ｎｍ／ｍｉｎ程度に大きくすることによって平坦
化することが可能となる。このように成膜速度を大きく
することによって、成膜時間が短くできる。
は、通常、１００ｎｍ／ｍｉｎ程度で成膜するところを
２００ｎｍ／ｍｉｎ程度に大きくすることによって平坦
化することが可能となる。このように成膜速度を大きく
することによって、成膜時間が短くできる。
【００５８】また、ＳｉＯ2の膜質が粗くなることによ
って絶縁膜としての機能が低下する場合には、まず、下
地に通常の成膜レートで緻密なＳｉＮｘ膜を０．１μｍ
程度堆積し、その後成膜レートを大きくして１μｍ程度
堆積することによって、チャネル保護と平坦化の両方の
機能を持たせることが可能となる。
って絶縁膜としての機能が低下する場合には、まず、下
地に通常の成膜レートで緻密なＳｉＮｘ膜を０．１μｍ
程度堆積し、その後成膜レートを大きくして１μｍ程度
堆積することによって、チャネル保護と平坦化の両方の
機能を持たせることが可能となる。
【００５９】続いて、図１０（ｃ）に示すように、第３
のマスクを用いて、ａ−Ｓｉ層１０４上部のソース開口
部７及びドレイン開口部６と、ゲートバスライン１上部
のスリット８と（図示せず）、ドレインバスライン４上
部のコンタクトホール５と、を形成する。次に、ａ−Ｓ
ｉ層１０４とのオーミック接続を得るために、ＰＨ3プ
ラズマ雰囲気中でリンをａ−Ｓｉ層１０４に拡散させて
その表層にｎ+層を形成する。その後、透明絶縁性基板
１０１全面に画素電極１１となるＩＴＯ膜１０８を堆積
し、図１０（ｄ）に示すように、第４のマスクを用い
て、ソース電極１０と画素電極１１とを、ドレイン電極
９とドレインバスライン４とを、それぞれ接続する。
のマスクを用いて、ａ−Ｓｉ層１０４上部のソース開口
部７及びドレイン開口部６と、ゲートバスライン１上部
のスリット８と（図示せず）、ドレインバスライン４上
部のコンタクトホール５と、を形成する。次に、ａ−Ｓ
ｉ層１０４とのオーミック接続を得るために、ＰＨ3プ
ラズマ雰囲気中でリンをａ−Ｓｉ層１０４に拡散させて
その表層にｎ+層を形成する。その後、透明絶縁性基板
１０１全面に画素電極１１となるＩＴＯ膜１０８を堆積
し、図１０（ｄ）に示すように、第４のマスクを用い
て、ソース電極１０と画素電極１１とを、ドレイン電極
９とドレインバスライン４とを、それぞれ接続する。
【００６０】そして最後に、ＩＴＯ膜１０８をマスクと
して、ａ−Ｓｉ層１０４とゲート絶縁膜１０３とをドラ
イエッチングによって除去することによって、図１０
（ｄ）に示す構造のアクティブマトリクス基板を製造す
ることができる。
して、ａ−Ｓｉ層１０４とゲート絶縁膜１０３とをドラ
イエッチングによって除去することによって、図１０
（ｄ）に示す構造のアクティブマトリクス基板を製造す
ることができる。
【００６１】上述したように、本実施例の製造方法によ
れば、ａ−Ｓｉ層１０４の保護をより確実にすると共
に、薄膜トランジスタの段差を小さくすることができ
る。このように、段差を小さくして基板を平坦化するこ
とによって、対向基板との間隔を均一にすることがで
き、基板間に挟持される液晶の配向状態を均一にするこ
とができるという効果がある。
れば、ａ−Ｓｉ層１０４の保護をより確実にすると共
に、薄膜トランジスタの段差を小さくすることができ
る。このように、段差を小さくして基板を平坦化するこ
とによって、対向基板との間隔を均一にすることがで
き、基板間に挟持される液晶の配向状態を均一にするこ
とができるという効果がある。
【００６２】また、本実施例のアクティブマトリクス基
板によれば、第２のパッシベーション膜１０７上に基板
を平坦化する有機層間膜１０７ａが形成されているの
で、第１の実施例と比較して、ａ−Ｓｉ層１０４の保護
をより確実にすることができる。
板によれば、第２のパッシベーション膜１０７上に基板
を平坦化する有機層間膜１０７ａが形成されているの
で、第１の実施例と比較して、ａ−Ｓｉ層１０４の保護
をより確実にすることができる。
【００６３】さらに、本実施例の製造方法によれば、第
１の実施例と同様に４枚のマスクのみで、ゲート電極
２、ドレイン電極９及び画素電極１１が互いに絶縁膜に
よって層間分離されると共に、ａ−Ｓｉ層１０４の表面
及び側壁を第１のパッシベーション膜１０５と第２のパ
ッシベーション膜１０７と有機層間膜１０７ａで完全に
覆ったチャネル保護型アクティブマトリクス基板を形成
することができ、従来の製造方法に比べて、少なくとも
１ＰＲ分工程を簡略化することができる。
１の実施例と同様に４枚のマスクのみで、ゲート電極
２、ドレイン電極９及び画素電極１１が互いに絶縁膜に
よって層間分離されると共に、ａ−Ｓｉ層１０４の表面
及び側壁を第１のパッシベーション膜１０５と第２のパ
ッシベーション膜１０７と有機層間膜１０７ａで完全に
覆ったチャネル保護型アクティブマトリクス基板を形成
することができ、従来の製造方法に比べて、少なくとも
１ＰＲ分工程を簡略化することができる。
【００６４】［実施例３］次に、図１１乃至図１６を参
照して、本発明の第３の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図１１乃
至図１４は、第３の実施例に係るアクティブマトリクス
基板の製造工程を模式的に示した上面図であり、１画素
を抜き出したものである。また、図１５は、第３の実施
例に係るアクティブマトリクス基板の製造工程を模式的
に示した工程断面図であり、図１１乃至図１４のＣ−Ｃ
´線における断面を示すものである。また、図１６は、
第３の実施例に係るアクティブマトリクス基板のゲート
ストレージ部（図１１のＤ−Ｄ´）の製造工程を模式的
に示した工程断面図である。
照して、本発明の第３の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図１１乃
至図１４は、第３の実施例に係るアクティブマトリクス
基板の製造工程を模式的に示した上面図であり、１画素
を抜き出したものである。また、図１５は、第３の実施
例に係るアクティブマトリクス基板の製造工程を模式的
に示した工程断面図であり、図１１乃至図１４のＣ−Ｃ
´線における断面を示すものである。また、図１６は、
第３の実施例に係るアクティブマトリクス基板のゲート
ストレージ部（図１１のＤ−Ｄ´）の製造工程を模式的
に示した工程断面図である。
【００６５】本実施例と前記した第１の実施例との相違
点は、本実施例では、ゲートバスライン上の所定の位置
に、第１のパッシベーション膜１０５を介して容量電極
層１１０となる金属を積層し（図１２参照）、ストレー
ジキャパシタ部１８の容量を大きくするものであり、そ
の他の構造は前記した第１の実施例と同様である。
点は、本実施例では、ゲートバスライン上の所定の位置
に、第１のパッシベーション膜１０５を介して容量電極
層１１０となる金属を積層し（図１２参照）、ストレー
ジキャパシタ部１８の容量を大きくするものであり、そ
の他の構造は前記した第１の実施例と同様である。
【００６６】図１１乃至１５を参照して、横電界（Ｔ
Ｎ）方式のアクティブマトリクス基板の製造方法につい
て説明する。まず、ガラス等の透明絶縁性基板１０１上
にＣｒ、Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲ
ート電極層１０２と、ＳｉＮｘ等のゲート絶縁膜１０３
と、半導体層となるａ−Ｓｉ層１０４と、を順次堆積す
る。その後、図１１及び図１５（ａ）に示すように、第
１のマスクを用いて、ゲート電極２及びゲートバスライ
ン１を形成する。
Ｎ）方式のアクティブマトリクス基板の製造方法につい
て説明する。まず、ガラス等の透明絶縁性基板１０１上
にＣｒ、Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲ
ート電極層１０２と、ＳｉＮｘ等のゲート絶縁膜１０３
と、半導体層となるａ−Ｓｉ層１０４と、を順次堆積す
る。その後、図１１及び図１５（ａ）に示すように、第
１のマスクを用いて、ゲート電極２及びゲートバスライ
ン１を形成する。
【００６７】次に、透明絶縁性基板１０１全面に、Ｓｉ
Ｎｘ等の第１のパッシベーション膜１０５及びドレイン
電極層１０６となるＴｉ、Ｃｒ、Ｍｏ等の下地金属とＡ
ｌ等の積層膜を順次成膜する。その後、図１２及び図１
５（ｂ）に示すように、第２のマスクを用いて、ドレイ
ンバスライン４を形成するが、本実施例では、ストレー
ジキャパシタ部１８の蓄積容量電極として、このドレイ
ン電極層１０６を用い、容量の向上を図ることを特徴と
している。
Ｎｘ等の第１のパッシベーション膜１０５及びドレイン
電極層１０６となるＴｉ、Ｃｒ、Ｍｏ等の下地金属とＡ
ｌ等の積層膜を順次成膜する。その後、図１２及び図１
５（ｂ）に示すように、第２のマスクを用いて、ドレイ
ンバスライン４を形成するが、本実施例では、ストレー
ジキャパシタ部１８の蓄積容量電極として、このドレイ
ン電極層１０６を用い、容量の向上を図ることを特徴と
している。
【００６８】ここで、ドレインバスライン４を形成する
とは、ドレインバスライン４として機能するドレイン電
極層１０６を形成することである。また、本実施例で
は、このドレイン電極層１０６を形成するときに、隣接
するドレインバスライン４間に位置するゲートバスライ
ン１の上方に容量電極層１１０を同時に形成している。
この容量電極層１１０はゲート電極層１０２との間に形
成されるストレージキャパシタ部１８の蓄積容量電極と
して機能する。
とは、ドレインバスライン４として機能するドレイン電
極層１０６を形成することである。また、本実施例で
は、このドレイン電極層１０６を形成するときに、隣接
するドレインバスライン４間に位置するゲートバスライ
ン１の上方に容量電極層１１０を同時に形成している。
この容量電極層１１０はゲート電極層１０２との間に形
成されるストレージキャパシタ部１８の蓄積容量電極と
して機能する。
【００６９】次に、透明絶縁性基板１０１全面にＳｉＯ
2等の第２のパッシベーション膜１０７を成膜し、図１
３及び図１５（ｃ）に示すように、第３のマスクを用い
て、ａ−Ｓｉ層１０４上部のソース開口部７及びドレイ
ン開口部６と、ゲートバスライン１上部のスリット８
と、ドレインバスライン４上部のコンタクトホール５
と、蓄積容量電極１１０上部のストレージキャパシタ用
開口部１２と、を形成する。次に、ａ−Ｓｉ層１０４と
のオーミック接続を得るために、ＰＨ3プラズマ雰囲気
中でリンをａ−Ｓｉ層１０４に拡散させてａ−Ｓｉ層１
０４の表層にｎ+層を形成する。
2等の第２のパッシベーション膜１０７を成膜し、図１
３及び図１５（ｃ）に示すように、第３のマスクを用い
て、ａ−Ｓｉ層１０４上部のソース開口部７及びドレイ
ン開口部６と、ゲートバスライン１上部のスリット８
と、ドレインバスライン４上部のコンタクトホール５
と、蓄積容量電極１１０上部のストレージキャパシタ用
開口部１２と、を形成する。次に、ａ−Ｓｉ層１０４と
のオーミック接続を得るために、ＰＨ3プラズマ雰囲気
中でリンをａ−Ｓｉ層１０４に拡散させてａ−Ｓｉ層１
０４の表層にｎ+層を形成する。
【００７０】その後、透明絶縁性基板１０１全面に画素
電極１１となるＩＴＯ膜１０８を堆積し、図１４及び図
１５（ｄ）に示すように、第４のマスクを用いて、ソー
ス電極１０と画素電極１１とを、ドレイン電極９とドレ
インバスライン４とを、それぞれ接続すると共に、蓄積
容量電極の接続配線を形成する。そして、ＩＴＯ膜１０
８をマスクとして、ａ−Ｓｉ層１０４とゲート絶縁膜１
０３とをエッチング除去し、図１５（ｄ）に示す構造の
アクティブマトリクス基板を製造することができる。
電極１１となるＩＴＯ膜１０８を堆積し、図１４及び図
１５（ｄ）に示すように、第４のマスクを用いて、ソー
ス電極１０と画素電極１１とを、ドレイン電極９とドレ
インバスライン４とを、それぞれ接続すると共に、蓄積
容量電極の接続配線を形成する。そして、ＩＴＯ膜１０
８をマスクとして、ａ−Ｓｉ層１０４とゲート絶縁膜１
０３とをエッチング除去し、図１５（ｄ）に示す構造の
アクティブマトリクス基板を製造することができる。
【００７１】ここで、容量電極層１１０と画素電極１１
とはストレージキャパシタ用開口部１２を介して接続す
る。また、本実施例においても、このエッチング除去の
際にスリット８のａ−Ｓｉ層１０４とゲート絶縁膜１０
３とがエッチング除去され、ａ−Ｓｉ層１０４がＴＦＴ
毎に分離される。
とはストレージキャパシタ用開口部１２を介して接続す
る。また、本実施例においても、このエッチング除去の
際にスリット８のａ−Ｓｉ層１０４とゲート絶縁膜１０
３とがエッチング除去され、ａ−Ｓｉ層１０４がＴＦＴ
毎に分離される。
【００７２】また、本実施例の方法で製造した場合のス
トレージキャパシタ部１８は、図１６に示す構造とな
る。これは、図１５（ｂ）の工程で、ストレージキャパ
シタ部１８の領域にドレイン電極層１０６を残している
ためであり、ゲート電極層１０２と蓄積容量電極１１０
との間には、第１のパッシベーション膜１０５のみが挟
み込まれた構造となり、前記した第１の実施例よりも蓄
積容量を大きくすることができる。
トレージキャパシタ部１８は、図１６に示す構造とな
る。これは、図１５（ｂ）の工程で、ストレージキャパ
シタ部１８の領域にドレイン電極層１０６を残している
ためであり、ゲート電極層１０２と蓄積容量電極１１０
との間には、第１のパッシベーション膜１０５のみが挟
み込まれた構造となり、前記した第１の実施例よりも蓄
積容量を大きくすることができる。
【００７３】ここで、図１５（ｂ）の工程は、ドレイン
電極層１０６を形成する工程である。また、本実施例で
は第１の実施例と比較して対向する電極間の距離が短縮
される。
電極層１０６を形成する工程である。また、本実施例で
は第１の実施例と比較して対向する電極間の距離が短縮
される。
【００７４】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、４枚のマスクのみでゲー
ト電極層１０２最上層に配置されたチャネル保護型アク
ティブマトリクス基板を形成することができ、ドレイン
電極層１０６及び画素電極１１が層間分離され、ＩＴＯ
膜１０８が、従来の製造方法に比べて、少なくとも１Ｐ
Ｒ分工程を簡略化することができる。
クス基板の製造方法によれば、４枚のマスクのみでゲー
ト電極層１０２最上層に配置されたチャネル保護型アク
ティブマトリクス基板を形成することができ、ドレイン
電極層１０６及び画素電極１１が層間分離され、ＩＴＯ
膜１０８が、従来の製造方法に比べて、少なくとも１Ｐ
Ｒ分工程を簡略化することができる。
【００７５】しかも、容量電極層１１０はドレイン電極
層１０６の形成工程で同時に形成し、容量電極層１１０
と画素電極１１とを接続するストレージキャパシタ用開
口部１２はソース／ドレイン開口部７及び６の形成工程
で同時に形成しているので、マスクパターンを変更する
だけでマスクの数を増やすことなく、ストレージキャパ
シタ部１８での蓄積容量を第１の実施例と比較して増加
させることができる。
層１０６の形成工程で同時に形成し、容量電極層１１０
と画素電極１１とを接続するストレージキャパシタ用開
口部１２はソース／ドレイン開口部７及び６の形成工程
で同時に形成しているので、マスクパターンを変更する
だけでマスクの数を増やすことなく、ストレージキャパ
シタ部１８での蓄積容量を第１の実施例と比較して増加
させることができる。
【００７６】更に、前記した第２の実施例と同様に、第
１又は第２のパッシベーション膜の膜厚を厚くしたり、
ＳｉＯ2の成膜条件を適宜変更したり、異なる膜質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
１又は第２のパッシベーション膜の膜厚を厚くしたり、
ＳｉＯ2の成膜条件を適宜変更したり、異なる膜質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
【００７７】また、有機層間膜を形成することによって
も、平坦化を図ることができる。
も、平坦化を図ることができる。
【００７８】［実施例４］次に、図１７乃至図２２を参
照して、本発明の第４の実施例に係る横電界方式のチャ
ネル保護型アクティブマトリクス基板及びその製造方法
について説明する。図１７は、本発明の第４の実施例に
係るＴＮ方式液晶表示装置用アクティブマトリクス基板
の回路図であり、図１８乃至図２１は、本発明の第４の
実施例に係るアクティブマトリクス基板の製造工程を模
式的に示した上面図であり、１画素を抜き出したもので
ある。また、図２２は、本発明の第４の実施例に係るア
クティブマトリクス基板の製造工程を模式的に示した工
程断面図であり、図１８乃至図２１のＥ−Ｅ´線におけ
る断面を示したものである。
照して、本発明の第４の実施例に係る横電界方式のチャ
ネル保護型アクティブマトリクス基板及びその製造方法
について説明する。図１７は、本発明の第４の実施例に
係るＴＮ方式液晶表示装置用アクティブマトリクス基板
の回路図であり、図１８乃至図２１は、本発明の第４の
実施例に係るアクティブマトリクス基板の製造工程を模
式的に示した上面図であり、１画素を抜き出したもので
ある。また、図２２は、本発明の第４の実施例に係るア
クティブマトリクス基板の製造工程を模式的に示した工
程断面図であり、図１８乃至図２１のＥ−Ｅ´線におけ
る断面を示したものである。
【００７９】本実施例と前記した第１の実施例との相違
点は、本実施例では、櫛歯状に形成された共通電極（コ
モン電極）と画素電極との間の電界で液晶の配向を制御
する横電界方式のアクティブマトリクス基板に本発明の
製造方法を適用したものであり、基本的な製造方法は前
記した第１の実施例と同様である。
点は、本実施例では、櫛歯状に形成された共通電極（コ
モン電極）と画素電極との間の電界で液晶の配向を制御
する横電界方式のアクティブマトリクス基板に本発明の
製造方法を適用したものであり、基本的な製造方法は前
記した第１の実施例と同様である。
【００８０】図１８乃至図２２を参照して、横電界方式
のアクティブマトリクス基板の製造方法について説明す
る。まず、ガラス等の透明絶縁性基板１０１上にＣｒ、
Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極
層１０２と、ＳｉＮｘ等のゲート絶縁膜１０３と、半導
体層となるａ−Ｓｉ層１０４と、を順次堆積する。その
後、図１８及び図２２（ａ）に示すように、第１のマス
クを用いて、ゲート電極２、ゲートバスライン１及びコ
モン電極１３となる領域にレジストパターンを形成し、
レジストパターンで覆われていない領域のゲート電極層
１０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１０４をド
ライエッチングにより除去する。
のアクティブマトリクス基板の製造方法について説明す
る。まず、ガラス等の透明絶縁性基板１０１上にＣｒ、
Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極
層１０２と、ＳｉＮｘ等のゲート絶縁膜１０３と、半導
体層となるａ−Ｓｉ層１０４と、を順次堆積する。その
後、図１８及び図２２（ａ）に示すように、第１のマス
クを用いて、ゲート電極２、ゲートバスライン１及びコ
モン電極１３となる領域にレジストパターンを形成し、
レジストパターンで覆われていない領域のゲート電極層
１０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１０４をド
ライエッチングにより除去する。
【００８１】その後、複数のゲートバスライン１と、こ
の複数のゲートバスライン１の間に配置され櫛歯状のコ
モン電極１３とが形成される。ゲートバスライン１の一
部は、ゲート電極２として機能することになる。
の複数のゲートバスライン１の間に配置され櫛歯状のコ
モン電極１３とが形成される。ゲートバスライン１の一
部は、ゲート電極２として機能することになる。
【００８２】次に、透明絶縁性基板１０１全面に、Ｓｉ
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン電極層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等との積層膜をスパッタ法
等により成膜後、図１９及び図２２（ｂ）に示すよう
に、第２のマスクを用いて、ドレインバスライン４及び
画素電極１１を形成する。
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン電極層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等との積層膜をスパッタ法
等により成膜後、図１９及び図２２（ｂ）に示すよう
に、第２のマスクを用いて、ドレインバスライン４及び
画素電極１１を形成する。
【００８３】ここで、ドレインバスライン４は、ゲート
バスライン１と交差する方向に延在しており、ゲートバ
スライン１とコモン電極１３との間の第１のパッシベー
ション膜１０５上で分岐して、ゲート電極２の近傍まで
延在している。画素電極１１は、複数のドレインバスラ
イン４の間に配置され、櫛歯状に形成されている。
バスライン１と交差する方向に延在しており、ゲートバ
スライン１とコモン電極１３との間の第１のパッシベー
ション膜１０５上で分岐して、ゲート電極２の近傍まで
延在している。画素電極１１は、複数のドレインバスラ
イン４の間に配置され、櫛歯状に形成されている。
【００８４】次に、基板全面にＳｉＯ2等の第２のパッ
シベーション膜１０７を成膜し、続いて、図２０及び図
２２（ｃ）に示すように、第３のマスクを用いて、ａ−
Ｓｉ層１０４上部のソース開口部７及びドレイン開口部
６と、ゲートバスライン１上部のスリット８と、ドレイ
ンバスライン４及び画素電極１１の上部のコンタクトホ
ール５と、を形成する。
シベーション膜１０７を成膜し、続いて、図２０及び図
２２（ｃ）に示すように、第３のマスクを用いて、ａ−
Ｓｉ層１０４上部のソース開口部７及びドレイン開口部
６と、ゲートバスライン１上部のスリット８と、ドレイ
ンバスライン４及び画素電極１１の上部のコンタクトホ
ール５と、を形成する。
【００８５】次に、ａ−Ｓｉ層１０４とのオーミック接
続を得るために、リンをａ−Ｓｉ層１０４に拡散させ、
その表層にｎ+層を形成する。その後、透明絶縁性基板
１０１全面に画素電極１１となるＩＴＯ膜１０８を堆積
し、図２１に示すように、第４のマスクを用いて、所定
の配線を形成する。そして最後に、ＩＴＯ膜１０８をマ
スクとして、ａ−Ｓｉ層１０４とゲート絶縁膜１０３と
をドライエッチングによって除去することによって、図
２２（ｄ）に示す構造のアクティブマトリクス基板を製
造することができる。
続を得るために、リンをａ−Ｓｉ層１０４に拡散させ、
その表層にｎ+層を形成する。その後、透明絶縁性基板
１０１全面に画素電極１１となるＩＴＯ膜１０８を堆積
し、図２１に示すように、第４のマスクを用いて、所定
の配線を形成する。そして最後に、ＩＴＯ膜１０８をマ
スクとして、ａ−Ｓｉ層１０４とゲート絶縁膜１０３と
をドライエッチングによって除去することによって、図
２２（ｄ）に示す構造のアクティブマトリクス基板を製
造することができる。
【００８６】ここで、所定の配線は、ソース開口部７及
びコンタクトホール５を介してａ−Ｓｉ層１０４と画素
電極１１とを接続し、ドレイン開口部６及びコンタクト
ホール５を介してａ−Ｓｉ層１０４とドレインバスライ
ン４とを接続する。
びコンタクトホール５を介してａ−Ｓｉ層１０４と画素
電極１１とを接続し、ドレイン開口部６及びコンタクト
ホール５を介してａ−Ｓｉ層１０４とドレインバスライ
ン４とを接続する。
【００８７】また、本実施例においても、このエッチン
グの際にスリット８のａ−Ｓｉ層１０４とゲート絶縁膜
１０３とがエッチング除去され、ａ−Ｓｉ層１０４がＴ
ＦＴ毎に分離される。
グの際にスリット８のａ−Ｓｉ層１０４とゲート絶縁膜
１０３とがエッチング除去され、ａ−Ｓｉ層１０４がＴ
ＦＴ毎に分離される。
【００８８】このように、本実施例の製造方法によれ
ば、横電界方式の液晶表示装置に用いられるアクティブ
マトリクス基板も、４枚のマスクのみで製造することが
でき、従来の製造方法に比べて、少なくとも１ＰＲ分工
程を簡略化することができる。
ば、横電界方式の液晶表示装置に用いられるアクティブ
マトリクス基板も、４枚のマスクのみで製造することが
でき、従来の製造方法に比べて、少なくとも１ＰＲ分工
程を簡略化することができる。
【００８９】更に、前記した第２の実施例と同様に、第
１及び第２のパッシベーション膜の膜厚を厚くしたり、
ＳｉＯ2の成膜条件を適宜変更したり、異なる材質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
１及び第２のパッシベーション膜の膜厚を厚くしたり、
ＳｉＯ2の成膜条件を適宜変更したり、異なる材質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
【００９０】［実施例５］次に、図２３乃至図３４を参
照して本発明の第５の実施例に係る縦電界（ＴＮ）方式
のチャネル保護型アクティブマトリクス基板及びその製
造方法について説明する。図２３は、本発明の第５の実
施例に係るアクティブマトリクス基板の回路図であり、
図２４乃至図２７は、本発明の第５の実施例に係るアク
ティブマトリクス基板の製造工程を模式的に示した上面
図であり、１画素を抜き出したものである。図２８及び
図２９は、それぞれ本実施例で採用する階段状のフォト
レジストを用いたゲートバスライン及びゲート電極のパ
ターン形成方法を説明するための製造工程を模式的に示
した工程断面図であり、図２４のＨ−Ｈ´線における断
面を示したものである。また、図３０は、本発明の第５
の実施例に係るアクティブマトリクス基板の製造工程を
模式的に示した工程断面図であり、図２４乃至図２７の
Ｆ−Ｆ´線における断面を示したものである。また、図
３１乃至図３３は、それぞれ本発明の第５の実施例に係
るアクティブマトリクス基板のゲート端子部、ドレイン
端子部、ゲートストレージ部（図２４のＧ−Ｇ´線）の
製造工程を模式的に示した工程断面図である。図３４
は、本発明の第５の実施例に係るアクティブマトリクス
基板のゲート・ドレイン接続部の構造を模式的に示した
断面図である。
照して本発明の第５の実施例に係る縦電界（ＴＮ）方式
のチャネル保護型アクティブマトリクス基板及びその製
造方法について説明する。図２３は、本発明の第５の実
施例に係るアクティブマトリクス基板の回路図であり、
図２４乃至図２７は、本発明の第５の実施例に係るアク
ティブマトリクス基板の製造工程を模式的に示した上面
図であり、１画素を抜き出したものである。図２８及び
図２９は、それぞれ本実施例で採用する階段状のフォト
レジストを用いたゲートバスライン及びゲート電極のパ
ターン形成方法を説明するための製造工程を模式的に示
した工程断面図であり、図２４のＨ−Ｈ´線における断
面を示したものである。また、図３０は、本発明の第５
の実施例に係るアクティブマトリクス基板の製造工程を
模式的に示した工程断面図であり、図２４乃至図２７の
Ｆ−Ｆ´線における断面を示したものである。また、図
３１乃至図３３は、それぞれ本発明の第５の実施例に係
るアクティブマトリクス基板のゲート端子部、ドレイン
端子部、ゲートストレージ部（図２４のＧ−Ｇ´線）の
製造工程を模式的に示した工程断面図である。図３４
は、本発明の第５の実施例に係るアクティブマトリクス
基板のゲート・ドレイン接続部の構造を模式的に示した
断面図である。
【００９１】この第５の実施例と前記した第１の実施例
との相違点は、ゲートバスライン１とゲートバスライン
１から分岐するゲート電極２の近傍の断面形状を異なら
せたことと、このようなお互いに異なる断面形状に製造
するための製造方法を採用していることにある。さら
に、本実施例のアクティブマトリクス基板では、ゲート
端子部１４及びドレイン端子部１５に保護素子部２２を
備えていることにある。その他の構造、材料、膜厚、製
法等は前記した第１の実施例と同様である。
との相違点は、ゲートバスライン１とゲートバスライン
１から分岐するゲート電極２の近傍の断面形状を異なら
せたことと、このようなお互いに異なる断面形状に製造
するための製造方法を採用していることにある。さら
に、本実施例のアクティブマトリクス基板では、ゲート
端子部１４及びドレイン端子部１５に保護素子部２２を
備えていることにある。その他の構造、材料、膜厚、製
法等は前記した第１の実施例と同様である。
【００９２】本実施例のアクティブマトリクス基板は、
第１の実施例の回路図である図１と同様な構成に加え
て、図２３の回路図に示すように、ゲートバスライン１
及びドレインバスライン４とそれぞれ平行に形成され透
明絶縁性基板１０１の周辺部に配置された保護バスライ
ン（コモンバスライン）２３と、この保護バスライン２
３と各ゲート端子部１４及び各ドレイン端子部１５との
間に形成された保護素子部２２と、保護バスライン２３
に電位を与える保護端子部（コモン電位供給端子）２４
を備えている。保護素子部２２は、ダイオード接続した
一対のトランジスタで構成されており、各ゲート端子部
１４及び各ドレイン端子部１５と保護バスライン２３と
の間にそれぞれダイオードの順方向及び逆方向に接続さ
れている。この保護素子部２２のトランジスタは、表示
領域のトランジスタ部１６の製造工程で同時に形成され
る。
第１の実施例の回路図である図１と同様な構成に加え
て、図２３の回路図に示すように、ゲートバスライン１
及びドレインバスライン４とそれぞれ平行に形成され透
明絶縁性基板１０１の周辺部に配置された保護バスライ
ン（コモンバスライン）２３と、この保護バスライン２
３と各ゲート端子部１４及び各ドレイン端子部１５との
間に形成された保護素子部２２と、保護バスライン２３
に電位を与える保護端子部（コモン電位供給端子）２４
を備えている。保護素子部２２は、ダイオード接続した
一対のトランジスタで構成されており、各ゲート端子部
１４及び各ドレイン端子部１５と保護バスライン２３と
の間にそれぞれダイオードの順方向及び逆方向に接続さ
れている。この保護素子部２２のトランジスタは、表示
領域のトランジスタ部１６の製造工程で同時に形成され
る。
【００９３】すなわち、本実施例のアクティブマトリク
ス基板は、透明絶縁性基板１０１上に形成された、ゲー
ト電極層１０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１
０４が略重なるように堆積された積層体と、この積層体
を覆うように上記透明絶縁性基板１０１上に形成された
第１のパッシベーション膜１０５と、この第１のパッシ
ベーション膜１０５上に上記積層体と交差する方向に形
成されたドレイン電極層１０６と、上記ドレイン電極層
１０６を覆うように上記第１のパッシベーション膜１０
５上に形成された第２のパッシベーション膜１０７と、
上記第１及び上記第２のパッシベーション膜１０５及び
１０７に形成され上記ａ−Ｓｉ層１０４を露出させるソ
ース開口部７及びドレイン開口部６と、上記第２のパッ
シベーション膜１０７に形成され上記ドレイン電極層１
０６を露出させるコンタクトホール５と、上記ゲート配
線層１０２を露出させるコンタクトホールと、上記第２
のパッシベーション膜１０７上に形成され上記ドレイン
開口部６及び上記コンタクトホール５を介して上記ａ−
Ｓｉ層１０４の一端とドレイン電極層１０６とを電気的
に接続するＩＴＯ膜から構成されるドレイン電極９と、
上記第２のパッシベーション膜１０７上に形成され上記
ソース開口部７を介して上記ａ−Ｓｉ層１０４の他端と
電気的に接続されたＩＴＯ膜から構成されるソース電極
１０と、上記第２のパッシベーション膜１０７上に形成
され一端が上記ソース電極１０に一体的に接続され、他
端が隣接する画素のゲートまで延在するＩＴＯ膜１０８
から構成される画素電極１１とを備えることを特徴とし
ている。
ス基板は、透明絶縁性基板１０１上に形成された、ゲー
ト電極層１０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１
０４が略重なるように堆積された積層体と、この積層体
を覆うように上記透明絶縁性基板１０１上に形成された
第１のパッシベーション膜１０５と、この第１のパッシ
ベーション膜１０５上に上記積層体と交差する方向に形
成されたドレイン電極層１０６と、上記ドレイン電極層
１０６を覆うように上記第１のパッシベーション膜１０
５上に形成された第２のパッシベーション膜１０７と、
上記第１及び上記第２のパッシベーション膜１０５及び
１０７に形成され上記ａ−Ｓｉ層１０４を露出させるソ
ース開口部７及びドレイン開口部６と、上記第２のパッ
シベーション膜１０７に形成され上記ドレイン電極層１
０６を露出させるコンタクトホール５と、上記ゲート配
線層１０２を露出させるコンタクトホールと、上記第２
のパッシベーション膜１０７上に形成され上記ドレイン
開口部６及び上記コンタクトホール５を介して上記ａ−
Ｓｉ層１０４の一端とドレイン電極層１０６とを電気的
に接続するＩＴＯ膜から構成されるドレイン電極９と、
上記第２のパッシベーション膜１０７上に形成され上記
ソース開口部７を介して上記ａ−Ｓｉ層１０４の他端と
電気的に接続されたＩＴＯ膜から構成されるソース電極
１０と、上記第２のパッシベーション膜１０７上に形成
され一端が上記ソース電極１０に一体的に接続され、他
端が隣接する画素のゲートまで延在するＩＴＯ膜１０８
から構成される画素電極１１とを備えることを特徴とし
ている。
【００９４】ここで、ゲート電極層１０２、ゲート絶縁
膜１０３及びａ−Ｓｉ層１０４が略重なるように堆積さ
れた積層体は、ゲートバスライン１及びゲート電極２に
対応する。ドレイン電極層１０６は、ドレインバスライ
ン４に対応する。
膜１０３及びａ−Ｓｉ層１０４が略重なるように堆積さ
れた積層体は、ゲートバスライン１及びゲート電極２に
対応する。ドレイン電極層１０６は、ドレインバスライ
ン４に対応する。
【００９５】本実施例のアクティブマトリクス基板で
は、第１乃至第４の実施例で採用していたスリットは存
在しない。
は、第１乃至第４の実施例で採用していたスリットは存
在しない。
【００９６】本実施例のアクティブマトリクス基板の製
造方法について、図２４乃至図３３を参照して説明す
る。まず、ガラス等の透明絶縁性基板１０１上にＣｒ、
Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極
層１０２と、ＳｉＮｘ（シリコン窒化膜）等のゲート絶
縁膜１０３と、半導体層となるａ−Ｓｉ層１０４とを順
次堆積する。
造方法について、図２４乃至図３３を参照して説明す
る。まず、ガラス等の透明絶縁性基板１０１上にＣｒ、
Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極
層１０２と、ＳｉＮｘ（シリコン窒化膜）等のゲート絶
縁膜１０３と、半導体層となるａ−Ｓｉ層１０４とを順
次堆積する。
【００９７】次に、本実施例では、第１のマスクを用い
て図２８（ａ）に示すように、断面が階段状のフォトレ
ジスト膜１１１を形成する。ここでは、ゲートバスライ
ン１として機能するゲート電極層１０２の上方は薄く、
ゲートバスライン１から分岐するゲート電極２として機
能するゲート電極層１０２の上方は厚く、断面形状が階
段状になるようにフォトレジスト膜１１１をａ−Ｓｉ層
１０４上に形成する。このような断面が階段状のフォト
レジスト膜は、ハーフトーン露光法により形成すること
ができる。
て図２８（ａ）に示すように、断面が階段状のフォトレ
ジスト膜１１１を形成する。ここでは、ゲートバスライ
ン１として機能するゲート電極層１０２の上方は薄く、
ゲートバスライン１から分岐するゲート電極２として機
能するゲート電極層１０２の上方は厚く、断面形状が階
段状になるようにフォトレジスト膜１１１をａ−Ｓｉ層
１０４上に形成する。このような断面が階段状のフォト
レジスト膜は、ハーフトーン露光法により形成すること
ができる。
【００９８】ハーフトーン露光法には、例えばハーフト
ーン露光用マスクを用いる。このハーフトーン露光用マ
スクには、完全に光が透過しない部分と、ある程度の光
量が透過する部分と、ほぼ完全に光が透過する部分が形
成されている。完全に光が透過しない部分の直下のレジ
ストは全く露光されないので、図２８（ａ）に示されて
いるレジスト膜１１１の厚い部分が形成される。ある程
度の光量が透過する部分の直下のレジストは、膜厚の一
部だけ露光されるので、図２８（ａ）に示されているレ
ジスト膜１１１の薄い部分が形成される。ほぼ完全に光
が透過する部分の直下のレジストは膜厚の全てが露光さ
れるので、図２８（ａ）に示されているレジスト膜１１
１のない部分が形成される。したがって、ハーフトーン
露光法によれば、膜厚が異なる、すなわち断面が階段状
のレジスト膜１１１が形成できる。
ーン露光用マスクを用いる。このハーフトーン露光用マ
スクには、完全に光が透過しない部分と、ある程度の光
量が透過する部分と、ほぼ完全に光が透過する部分が形
成されている。完全に光が透過しない部分の直下のレジ
ストは全く露光されないので、図２８（ａ）に示されて
いるレジスト膜１１１の厚い部分が形成される。ある程
度の光量が透過する部分の直下のレジストは、膜厚の一
部だけ露光されるので、図２８（ａ）に示されているレ
ジスト膜１１１の薄い部分が形成される。ほぼ完全に光
が透過する部分の直下のレジストは膜厚の全てが露光さ
れるので、図２８（ａ）に示されているレジスト膜１１
１のない部分が形成される。したがって、ハーフトーン
露光法によれば、膜厚が異なる、すなわち断面が階段状
のレジスト膜１１１が形成できる。
【００９９】次に、図２８（ｂ）に示すように、フォト
レジスト膜１１１で覆われていない領域のゲート電極層
１０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１０４をド
ライエッチングにより除去する。次に、この透明絶縁性
基板１０１をＯ2プラズマ処理することによりフォトレ
ジスト膜１１１の膜厚を減少させて、ゲートバスライン
１として機能するゲート電極層１０２の上方の薄いフォ
トレジスト膜１１１の部分を除去し、図２８（ｃ）に示
すようにａ−Ｓｉ層１０４を露出させる。さらに、図２
９（ａ）に示すように、残されているフォトレジスト膜
１１１をマスクに、ａ−Ｓｉ層１０４及びゲート絶縁膜
１０３をドライエッチングにより除去する。このとき、
ゲート電極２として機能するゲート電極層１０２の上に
はゲート絶縁膜１０３及びａ−Ｓｉ層１０４が残されて
おり、ここには積層体が形成されている。その後、図２
９（ｂ）、図２４及び図３０（ａ）に示すように、フォ
トレジスト膜１１１を除去する。
レジスト膜１１１で覆われていない領域のゲート電極層
１０２、ゲート絶縁膜１０３及びａ−Ｓｉ層１０４をド
ライエッチングにより除去する。次に、この透明絶縁性
基板１０１をＯ2プラズマ処理することによりフォトレ
ジスト膜１１１の膜厚を減少させて、ゲートバスライン
１として機能するゲート電極層１０２の上方の薄いフォ
トレジスト膜１１１の部分を除去し、図２８（ｃ）に示
すようにａ−Ｓｉ層１０４を露出させる。さらに、図２
９（ａ）に示すように、残されているフォトレジスト膜
１１１をマスクに、ａ−Ｓｉ層１０４及びゲート絶縁膜
１０３をドライエッチングにより除去する。このとき、
ゲート電極２として機能するゲート電極層１０２の上に
はゲート絶縁膜１０３及びａ−Ｓｉ層１０４が残されて
おり、ここには積層体が形成されている。その後、図２
９（ｂ）、図２４及び図３０（ａ）に示すように、フォ
トレジスト膜１１１を除去する。
【０１００】次に、透明絶縁性基板１０１全面に、Ｓｉ
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン配線層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等との積層膜をスパッタ法
等により成膜する。第１のパッシベーション膜１０５
は、ゲートバスライン１においてはゲート電極層１０２
を覆い、ゲート電極２においてはａ−Ｓｉ層１０４、ゲ
ート絶縁膜１０３及びゲート電極層１０２の積層体を覆
うように、透明絶縁性基板１０１上に形成される。
Ｎｘ等の第１のパッシベーション膜１０５をプラズマＣ
ＶＤ法等により、ドレイン配線層１０６となるＴｉ、Ｃ
ｒ、Ｍｏ等の下地金属とＡｌ等との積層膜をスパッタ法
等により成膜する。第１のパッシベーション膜１０５
は、ゲートバスライン１においてはゲート電極層１０２
を覆い、ゲート電極２においてはａ−Ｓｉ層１０４、ゲ
ート絶縁膜１０３及びゲート電極層１０２の積層体を覆
うように、透明絶縁性基板１０１上に形成される。
【０１０１】成膜後、図２５及び図３０（ｂ）に示すよ
うに、第２のマスクを用いて、ドレインバスライン４を
覆うようにレジストパターンを形成し、ドライエッチン
グによって不要な金属層をエッチング除去し、ドレイン
バスライン４として機能するドレイン金属層１０６を形
成する。
うに、第２のマスクを用いて、ドレインバスライン４を
覆うようにレジストパターンを形成し、ドライエッチン
グによって不要な金属層をエッチング除去し、ドレイン
バスライン４として機能するドレイン金属層１０６を形
成する。
【０１０２】次に、透明絶縁性基板１０１全面にＳｉＯ
2等の第２のパッシベーション膜１０７を成膜する。続
いて、図２６及び図３０（ｃ）に示すように、第３のマ
スクを用いて、ａ−Ｓｉ層１０４上部のソース開口部７
及びドレイン開口部６と、ドレインバスライン４上部の
コンタクトホール５と、を形成するためのレジストパタ
ーンを形成し、露出した第２のパッシベーション膜１０
７及び第１のパッシベーション膜１０５をドライエッチ
ングにより除去し、ソース開口部７、ドレイン開口部６
及び所定のコンタクトホール５を形成する。次に、ａ−
Ｓｉ層１０４とのオーミック接続を得るために、透明絶
縁性基板１０１をＰＨ3プラズマ雰囲気中に保持し、リ
ンをａ−Ｓｉ層１０４に拡散させ、その表層にｎ＋層を
形成する。
2等の第２のパッシベーション膜１０７を成膜する。続
いて、図２６及び図３０（ｃ）に示すように、第３のマ
スクを用いて、ａ−Ｓｉ層１０４上部のソース開口部７
及びドレイン開口部６と、ドレインバスライン４上部の
コンタクトホール５と、を形成するためのレジストパタ
ーンを形成し、露出した第２のパッシベーション膜１０
７及び第１のパッシベーション膜１０５をドライエッチ
ングにより除去し、ソース開口部７、ドレイン開口部６
及び所定のコンタクトホール５を形成する。次に、ａ−
Ｓｉ層１０４とのオーミック接続を得るために、透明絶
縁性基板１０１をＰＨ3プラズマ雰囲気中に保持し、リ
ンをａ−Ｓｉ層１０４に拡散させ、その表層にｎ＋層を
形成する。
【０１０３】その後、透明絶縁性基板１０１全面に画素
電極１１となるＩＴＯ膜１０８をスパッタ法等により堆
積し、図２７及び図３０（ｄ）に示すように、第４のマ
スクを用いて、不要なＩＴＯ膜１０８をウェットエッチ
ングし、ソース電極１０と画素電極１１を接続すると共
に、ドレイン電極９とドレインバスライン４を接続す
る。このようにして、図３０（ｄ）に示す構造のアクテ
ィブマトリクス基板を製造することができる。
電極１１となるＩＴＯ膜１０８をスパッタ法等により堆
積し、図２７及び図３０（ｄ）に示すように、第４のマ
スクを用いて、不要なＩＴＯ膜１０８をウェットエッチ
ングし、ソース電極１０と画素電極１１を接続すると共
に、ドレイン電極９とドレインバスライン４を接続す
る。このようにして、図３０（ｄ）に示す構造のアクテ
ィブマトリクス基板を製造することができる。
【０１０４】本実施例の方法で製造した場合、図２３の
回路図に示されるゲート端子部１４、ドレイン端子部１
５及びストレージキャパシタ部１８の構造は、それぞれ
図３１乃至図３３に示す構造となる。なお、図３１乃至
図３３の（ａ）乃至（ｄ）は、図３０の（ａ）乃至
（ｄ）と同一の工程における断面を示すものである。
回路図に示されるゲート端子部１４、ドレイン端子部１
５及びストレージキャパシタ部１８の構造は、それぞれ
図３１乃至図３３に示す構造となる。なお、図３１乃至
図３３の（ａ）乃至（ｄ）は、図３０の（ａ）乃至
（ｄ）と同一の工程における断面を示すものである。
【０１０５】ゲート端子部１４では、図３０（ｃ）に示
される工程で、第１及び第２のパッシベーション膜１０
５及び１０７がエッチングされ、積層体のａ−Ｓｉ層１
０４の表面を露出させたときに、図３１（ｃ）に示され
るように、ゲート電極層１０２が露出する。その後、透
明絶縁性基板１０１全面にＩＴＯ膜１０８をスパッタ法
等により堆積し、上記第４のマスクを用いて、ゲート端
子部１４にはその開口を介してゲート電極層１０２に接
続されたＩＴＯ膜１０８が残される。このようにして、
図３１（ｄ）に示されるドレイン端子部１５が完成す
る。
される工程で、第１及び第２のパッシベーション膜１０
５及び１０７がエッチングされ、積層体のａ−Ｓｉ層１
０４の表面を露出させたときに、図３１（ｃ）に示され
るように、ゲート電極層１０２が露出する。その後、透
明絶縁性基板１０１全面にＩＴＯ膜１０８をスパッタ法
等により堆積し、上記第４のマスクを用いて、ゲート端
子部１４にはその開口を介してゲート電極層１０２に接
続されたＩＴＯ膜１０８が残される。このようにして、
図３１（ｄ）に示されるドレイン端子部１５が完成す
る。
【０１０６】さらに、ドレイン端子部１５では、図３０
（ｃ）に示される工程で、第１及び第２のパッシベーシ
ョン膜１０５及び１０７がエッチングされ、積層体のａ
−Ｓｉ層１０４の表面を露出させたときに、図３２
（ｃ）に示されるように、第２のパッシベーション膜１
０７がエッチングされてドレイン電極層１０６が露出す
る。その後、透明絶縁性基板１０１全面にＩＴＯ膜１０
８をスパッタ法等により堆積し、上記第４のマスクを用
いて、ドレイン端子部１５にはその開口を介してドレイ
ン電極層１０６に接続されたＩＴＯ膜１０８が残され
る。このようにして、図３２（ｄ）に示されるドレイン
端子部１５が完成する。
（ｃ）に示される工程で、第１及び第２のパッシベーシ
ョン膜１０５及び１０７がエッチングされ、積層体のａ
−Ｓｉ層１０４の表面を露出させたときに、図３２
（ｃ）に示されるように、第２のパッシベーション膜１
０７がエッチングされてドレイン電極層１０６が露出す
る。その後、透明絶縁性基板１０１全面にＩＴＯ膜１０
８をスパッタ法等により堆積し、上記第４のマスクを用
いて、ドレイン端子部１５にはその開口を介してドレイ
ン電極層１０６に接続されたＩＴＯ膜１０８が残され
る。このようにして、図３２（ｄ）に示されるドレイン
端子部１５が完成する。
【０１０７】ストレージキャパシタ部１８では、図３３
（ｃ）に示される工程の後、透明絶縁性基板１０１全面
にＩＴＯ膜１０８をスパッタ法等により堆積し、上記第
４のマスクを用いて不要なＩＴＯ膜１０８をウェットエ
ッチングし、ゲートバスライン１の上方に一端が延在す
る画素電極１１が形成される。このようにして、ストレ
ージキャパシタ部１８では、ゲート電極層１０２と蓄積
容量電極となるＩＴＯ膜１０８との間に第１及び第２の
パッシベーション膜１０５及び１０７を挟み込んだ構造
が形成される。本実施例のストレージキャパシタ部１８
において、ゲートバスライン１には、図９（ｄ）に示さ
れる第１の実施例のようにａ−Ｓｉ層及びゲート絶縁膜
が存在しないので、画素電極１１をゲート電極層１０２
との間隔を狭くしながら対向させている。
（ｃ）に示される工程の後、透明絶縁性基板１０１全面
にＩＴＯ膜１０８をスパッタ法等により堆積し、上記第
４のマスクを用いて不要なＩＴＯ膜１０８をウェットエ
ッチングし、ゲートバスライン１の上方に一端が延在す
る画素電極１１が形成される。このようにして、ストレ
ージキャパシタ部１８では、ゲート電極層１０２と蓄積
容量電極となるＩＴＯ膜１０８との間に第１及び第２の
パッシベーション膜１０５及び１０７を挟み込んだ構造
が形成される。本実施例のストレージキャパシタ部１８
において、ゲートバスライン１には、図９（ｄ）に示さ
れる第１の実施例のようにａ−Ｓｉ層及びゲート絶縁膜
が存在しないので、画素電極１１をゲート電極層１０２
との間隔を狭くしながら対向させている。
【０１０８】さらに、本実施例の方法で製造した場合、
図２３の回路図に示される回路接点Ａ、Ｂ及びＣの部分
の構造は、図３４に示す構造となる。ゲートバスライン
１と平行に形成されている保護バスライン２３は、ゲー
トバスライン１と同時に同層、すなわちゲート電極層１
０２と同時に同層で透明絶縁性基板１０１上に形成さ
れ、ドレインバスライン４と平行に形成されている保護
バスライン２３は、ドレインバスライン４と同時に同
層、すなわちドレイン電極層１０６と同時に同層で第１
のパッシベーション膜１０５上に形成される。これら保
護バスライン２３は回路接点Ａで共通接続されて、保護
端子部２４に接続される。このとき、各保護バスライン
２３はお互いに異なる層に形成されているので、これら
を接続する構成を設けている。ゲートバスライン１と平
行に形成されている保護バスライン２３は開口部を除い
て第１及び第２のパッシベーション膜１０５及び１０７
で覆われており、ドレインバスライン４と平行に形成さ
れている保護バスライン２３は開口部を除いて第２のパ
ッシベーション膜１０７で覆われており、第２のパッシ
ベーション膜１０７上に形成したＩＴＯ膜１０８でこれ
ら開口部を介してこれら保護バスライン２３は接続され
る。回路接点Ｂや回路接点Ｃにおいても、ＩＴＯ膜１０
８で接続する同様な構成が採用される。このように、ア
クティブマトリクス基板の中で、ゲート電極層１０２と
同層の配線とドレイン電極層１０６と同層の配線とを接
続する箇所は、図３４に示すようなＩＴＯ膜１０８を介
して接続する構造が採用される。
図２３の回路図に示される回路接点Ａ、Ｂ及びＣの部分
の構造は、図３４に示す構造となる。ゲートバスライン
１と平行に形成されている保護バスライン２３は、ゲー
トバスライン１と同時に同層、すなわちゲート電極層１
０２と同時に同層で透明絶縁性基板１０１上に形成さ
れ、ドレインバスライン４と平行に形成されている保護
バスライン２３は、ドレインバスライン４と同時に同
層、すなわちドレイン電極層１０６と同時に同層で第１
のパッシベーション膜１０５上に形成される。これら保
護バスライン２３は回路接点Ａで共通接続されて、保護
端子部２４に接続される。このとき、各保護バスライン
２３はお互いに異なる層に形成されているので、これら
を接続する構成を設けている。ゲートバスライン１と平
行に形成されている保護バスライン２３は開口部を除い
て第１及び第２のパッシベーション膜１０５及び１０７
で覆われており、ドレインバスライン４と平行に形成さ
れている保護バスライン２３は開口部を除いて第２のパ
ッシベーション膜１０７で覆われており、第２のパッシ
ベーション膜１０７上に形成したＩＴＯ膜１０８でこれ
ら開口部を介してこれら保護バスライン２３は接続され
る。回路接点Ｂや回路接点Ｃにおいても、ＩＴＯ膜１０
８で接続する同様な構成が採用される。このように、ア
クティブマトリクス基板の中で、ゲート電極層１０２と
同層の配線とドレイン電極層１０６と同層の配線とを接
続する箇所は、図３４に示すようなＩＴＯ膜１０８を介
して接続する構造が採用される。
【０１０９】このように、本実施例のアクティブマトリ
クス基板によれば、上述した実施例と同様に、ゲート電
極２、ドレイン電極９及び画素電極１１が互いに絶縁膜
によって層間分離されると共に、積層体のａ−Ｓｉ層１
０４の表面及び側壁を第１のパッシベーション膜１０５
と第２のパッシベーション膜１０７とで覆ったアクティ
ブマトリクス基板を形成することができる。したがっ
て、従来のａ−Ｓｉ層の側面へのＩＴＯ膜との接触を防
止することができ、薄膜トランジスタとこの薄膜トラン
ジスタが形成されるアクティブマトリクス基板の長期信
頼性を向上させることができる。
クス基板によれば、上述した実施例と同様に、ゲート電
極２、ドレイン電極９及び画素電極１１が互いに絶縁膜
によって層間分離されると共に、積層体のａ−Ｓｉ層１
０４の表面及び側壁を第１のパッシベーション膜１０５
と第２のパッシベーション膜１０７とで覆ったアクティ
ブマトリクス基板を形成することができる。したがっ
て、従来のａ−Ｓｉ層の側面へのＩＴＯ膜との接触を防
止することができ、薄膜トランジスタとこの薄膜トラン
ジスタが形成されるアクティブマトリクス基板の長期信
頼性を向上させることができる。
【０１１０】また、本実施例では、ゲートバスライン１
として機能するゲート電極層１０２上は第１及び第２の
パッシベーション膜１０５及び１０７が覆っており、第
１乃至第４の実施例のようにａ−Ｓｉ層及びゲート絶縁
膜が存在していない。よって、第２のパッシベーション
膜１０７上に形成されゲートバスライン１上に延在して
ストレージキャパシタ部１８の蓄積容量を大きくするこ
とができる。
として機能するゲート電極層１０２上は第１及び第２の
パッシベーション膜１０５及び１０７が覆っており、第
１乃至第４の実施例のようにａ−Ｓｉ層及びゲート絶縁
膜が存在していない。よって、第２のパッシベーション
膜１０７上に形成されゲートバスライン１上に延在して
ストレージキャパシタ部１８の蓄積容量を大きくするこ
とができる。
【０１１１】さらに、本実施例のアクティブマトリクス
基板の製造方法によれば、第１の実施例と同様に、４枚
のマスクのみでゲート電極２、ドレイン電極９及び画素
電極１１が互いに絶縁膜によって層間分離されると共
に、ａ−Ｓｉ層１０４の表面及び側壁を第１のパッシベ
ーション膜１０５と第２のパッシベーション膜１０７と
で完全に覆ったチャネル保護型アクティブマトリクス基
板を形成することができ、従来の製造方法に比べて、少
なくとも１ＰＲ分工程を簡略化することができる。すな
わち、第１のマスクで階段状のフォトレジスト膜１１１
を形成することにより、第１の実施例と同じ枚数のマス
クで実現している。
基板の製造方法によれば、第１の実施例と同様に、４枚
のマスクのみでゲート電極２、ドレイン電極９及び画素
電極１１が互いに絶縁膜によって層間分離されると共
に、ａ−Ｓｉ層１０４の表面及び側壁を第１のパッシベ
ーション膜１０５と第２のパッシベーション膜１０７と
で完全に覆ったチャネル保護型アクティブマトリクス基
板を形成することができ、従来の製造方法に比べて、少
なくとも１ＰＲ分工程を簡略化することができる。すな
わち、第１のマスクで階段状のフォトレジスト膜１１１
を形成することにより、第１の実施例と同じ枚数のマス
クで実現している。
【０１１２】加えて、本実施例では、ドレイン端子部１
５だけでなく、ゲート端子部１４にも同一工程でＩＴＯ
膜１０８を形成することができる。これにより、図３４
に示すように、異なる配線層同士をＩＴＯ膜１０８での
接続も実現できる。これにより、各ゲート端子部１４及
び各ドレイン端子部１５への保護素子部２２の接続も同
時に実現できる。
５だけでなく、ゲート端子部１４にも同一工程でＩＴＯ
膜１０８を形成することができる。これにより、図３４
に示すように、異なる配線層同士をＩＴＯ膜１０８での
接続も実現できる。これにより、各ゲート端子部１４及
び各ドレイン端子部１５への保護素子部２２の接続も同
時に実現できる。
【０１１３】［実施例６］次に、図３５乃至図４０を参
照して、本発明の第６の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図３５乃
至図３８は、本発明の第６の実施例に係るアクティブマ
トリクス基板の製造工程を模式的に示した上面図であ
り、１画素を抜き出したものである。また、図３９は、
本発明の第６の実施例に係るアクティブマトリクス基板
の製造工程を模式的に示した工程断面図であり、図３５
乃至図３８のＩ−Ｉ´線における断面を示したものであ
る。また、図４０は、本発明の第６の実施例に係るスト
レージキャパシタ部（図３５のＪ−Ｊ´）の製造工程を
模式的に示した工程断面図である。
照して、本発明の第６の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図３５乃
至図３８は、本発明の第６の実施例に係るアクティブマ
トリクス基板の製造工程を模式的に示した上面図であ
り、１画素を抜き出したものである。また、図３９は、
本発明の第６の実施例に係るアクティブマトリクス基板
の製造工程を模式的に示した工程断面図であり、図３５
乃至図３８のＩ−Ｉ´線における断面を示したものであ
る。また、図４０は、本発明の第６の実施例に係るスト
レージキャパシタ部（図３５のＪ−Ｊ´）の製造工程を
模式的に示した工程断面図である。
【０１１４】本実施例と前記した第５の実施例との相違
点は、本実施例では、前記した第３の実施例のようにゲ
ートバスライン上の所定の位置に、第１のパッシベーシ
ョン膜１０５を介して容量電極層１１０となる金属を積
層し、ストレージキャパシタ部１８の容量を大きくする
ものであり、その他の構造は前記した第５の実施例と同
様である。
点は、本実施例では、前記した第３の実施例のようにゲ
ートバスライン上の所定の位置に、第１のパッシベーシ
ョン膜１０５を介して容量電極層１１０となる金属を積
層し、ストレージキャパシタ部１８の容量を大きくする
ものであり、その他の構造は前記した第５の実施例と同
様である。
【０１１５】図３５乃至４０を参照して、ＴＮ方式のア
クティブマトリクス基板の製造方法について説明する。
まず、ガラス等の透明絶縁性基板１０１上にＣｒ、Ｔ
ｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極１
０２と、ＳｉＮｘ等のゲート絶縁膜１０３と、半導体層
となるａ−Ｓｉ層１０４とを順次堆積する。
クティブマトリクス基板の製造方法について説明する。
まず、ガラス等の透明絶縁性基板１０１上にＣｒ、Ｔ
ｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極１
０２と、ＳｉＮｘ等のゲート絶縁膜１０３と、半導体層
となるａ−Ｓｉ層１０４とを順次堆積する。
【０１１６】次に、第５の実施例に係る図２８及び図２
９に示された製造工程と同様に、第１のマスクを用い
て、ゲートバスライン１及びこのゲートバスライン１か
ら分岐するゲート電極２を形成する。ここで、ゲートバ
スライン１として機能するゲート電極層１０２の上から
は、ａ−Ｓｉ層１０４及びゲート絶縁膜１０３が除去さ
れており、ゲート電極２として機能するゲート電極層１
０２の上にはゲート絶縁膜１０３及びａ−Ｓｉ層１０４
が残されており、ここには積層体が形成されている。
９に示された製造工程と同様に、第１のマスクを用い
て、ゲートバスライン１及びこのゲートバスライン１か
ら分岐するゲート電極２を形成する。ここで、ゲートバ
スライン１として機能するゲート電極層１０２の上から
は、ａ−Ｓｉ層１０４及びゲート絶縁膜１０３が除去さ
れており、ゲート電極２として機能するゲート電極層１
０２の上にはゲート絶縁膜１０３及びａ−Ｓｉ層１０４
が残されており、ここには積層体が形成されている。
【０１１７】次に、透明絶縁性基板１０１全面に、Ｓｉ
Ｎｘ等の第１のパッシベーション膜１０５及びドレイン
電極層１０６となるＴｉ、Ｃｒ、Ｍｏ等の下地金属とＡ
ｌ等との積層膜を順次成膜する。その後、図３６及び図
３９（ｂ）に示すように、第２のマスクを用いて、ドレ
インバスライン４として機能するドレイン電極層１０６
を形成する。本実施例では、第３の実施例と同様に、こ
のドレイン電極層１０６を形成するときに、隣接するド
レインバスライン４間に位置するゲートバスライン１の
上方に容量電極層１１０を同時に形成している。この容
量電極層１１０はゲート電極層１０２との間に形成され
るストレージキャパシタ部１８の蓄積容量電極として機
能する。この容量電極層１１０を用い、容量の向上を図
ることを特徴としている。
Ｎｘ等の第１のパッシベーション膜１０５及びドレイン
電極層１０６となるＴｉ、Ｃｒ、Ｍｏ等の下地金属とＡ
ｌ等との積層膜を順次成膜する。その後、図３６及び図
３９（ｂ）に示すように、第２のマスクを用いて、ドレ
インバスライン４として機能するドレイン電極層１０６
を形成する。本実施例では、第３の実施例と同様に、こ
のドレイン電極層１０６を形成するときに、隣接するド
レインバスライン４間に位置するゲートバスライン１の
上方に容量電極層１１０を同時に形成している。この容
量電極層１１０はゲート電極層１０２との間に形成され
るストレージキャパシタ部１８の蓄積容量電極として機
能する。この容量電極層１１０を用い、容量の向上を図
ることを特徴としている。
【０１１８】次に、透明絶縁性基板１０１全面にＳｉＯ
2等の第２のパッシベーション膜１０７を成膜し、図３
７及び図３９（ｃ）に示すように、第３のマスクを用い
て、ａ−Ｓｉ層１０４上部のソース開口部７及びドレイ
ン開口部６と、ドレインバスライン４上部のコンタクト
ホール５と、容量電極層１１０上部のストレージキャパ
シタ用開口部１２と、を形成する。次に、ａ−Ｓｉ層１
０４とのオーミック接続を得るために、ＰＨ3プラズマ
雰囲気中でリンをａ−Ｓｉ層１０４に拡散させてａ−Ｓ
ｉ層１０４表層にｎ＋層を形成する。
2等の第２のパッシベーション膜１０７を成膜し、図３
７及び図３９（ｃ）に示すように、第３のマスクを用い
て、ａ−Ｓｉ層１０４上部のソース開口部７及びドレイ
ン開口部６と、ドレインバスライン４上部のコンタクト
ホール５と、容量電極層１１０上部のストレージキャパ
シタ用開口部１２と、を形成する。次に、ａ−Ｓｉ層１
０４とのオーミック接続を得るために、ＰＨ3プラズマ
雰囲気中でリンをａ−Ｓｉ層１０４に拡散させてａ−Ｓ
ｉ層１０４表層にｎ＋層を形成する。
【０１１９】その後、透明絶縁性基板１０１全面に画素
電極１１となるＩＴＯ膜１０８を堆積し、図３８及び図
３９（ｄ）に示すように、第４のマスクを用いて、ソー
ス電極１０と画素電極１１、ドレイン電極９とドレイン
バスライン４を接続すると共に、容量電極層１１０と画
素電極１１とをストレージキャパシタ用開口部１２を介
して接続する。このようにして、図３９（ｄ）に示す構
造のアクティブマトリクス基板を製造することができ
る。
電極１１となるＩＴＯ膜１０８を堆積し、図３８及び図
３９（ｄ）に示すように、第４のマスクを用いて、ソー
ス電極１０と画素電極１１、ドレイン電極９とドレイン
バスライン４を接続すると共に、容量電極層１１０と画
素電極１１とをストレージキャパシタ用開口部１２を介
して接続する。このようにして、図３９（ｄ）に示す構
造のアクティブマトリクス基板を製造することができ
る。
【０１２０】本実施例の方法で製造した場合のストレー
ジキャパシタ部１８は、図４０に示す構造となる。ま
ず、図３９（ａ）のゲートバスライン１及びゲート電極
２を形成する工程で、ゲートバスライン１として機能す
るゲート電極層１０２上のａ−Ｓｉ層１０４及びゲート
絶縁膜１０３を除去している。次に、このようなゲート
電極層１０２上に第１のパッシベーション膜１０５を堆
積させ、さらに、図３９（ｂ）のドレイン電極層１０６
を形成する工程で、ストレージキャパシタ部１８の領域
に容量電極層１１０を残している。こうして、ゲート電
極層１０２と容量電極層１１０との間には、ａ−Ｓｉ層
１０４及びゲート絶縁膜１０３や第２のパッシベーショ
ン膜１０７を介さずに、第１のパッシベーション膜１０
５のみが挟み込まれた構造となり、第５の実施例と比較
して対向する電極間の距離が短縮され、前記した第５の
実施例よりも蓄積容量を大きくすることができる。第５
の実施例は第１の実施例よりも蓄積容量を大きくできる
ものであったが、本実施例ではさらなる蓄積容量の増加
を実現できる。
ジキャパシタ部１８は、図４０に示す構造となる。ま
ず、図３９（ａ）のゲートバスライン１及びゲート電極
２を形成する工程で、ゲートバスライン１として機能す
るゲート電極層１０２上のａ−Ｓｉ層１０４及びゲート
絶縁膜１０３を除去している。次に、このようなゲート
電極層１０２上に第１のパッシベーション膜１０５を堆
積させ、さらに、図３９（ｂ）のドレイン電極層１０６
を形成する工程で、ストレージキャパシタ部１８の領域
に容量電極層１１０を残している。こうして、ゲート電
極層１０２と容量電極層１１０との間には、ａ−Ｓｉ層
１０４及びゲート絶縁膜１０３や第２のパッシベーショ
ン膜１０７を介さずに、第１のパッシベーション膜１０
５のみが挟み込まれた構造となり、第５の実施例と比較
して対向する電極間の距離が短縮され、前記した第５の
実施例よりも蓄積容量を大きくすることができる。第５
の実施例は第１の実施例よりも蓄積容量を大きくできる
ものであったが、本実施例ではさらなる蓄積容量の増加
を実現できる。
【０１２１】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、前記した実施例と同様に
４枚のマスクのみでゲート電極層１０２、ドレイン電極
層１０６及び画素電極１１が層間分離され、ＩＴＯ膜１
０８が最上層に配置されたチャネル保護型アクティブマ
トリクス基板を形成することができ、従来の製造方法に
比べて、少なくとも１ＰＲ分工程を簡略化することがで
きる。しかも、容量電極層１１０はドレイン電極層１０
６の形成工程で同時に形成し、容量電極層１１０と画素
電極１１とを接続するストレージキャパシタ用開口部１
２はソース／ドレイン開口部７及び６の形成工程で同時
に形成しているので、マスクパターンを変更するだけで
マスクの数を増やすことなく、ストレージキャパシタ部
１８での蓄積容量を第５の実施例と比較して増加させる
ことができる。
クス基板の製造方法によれば、前記した実施例と同様に
４枚のマスクのみでゲート電極層１０２、ドレイン電極
層１０６及び画素電極１１が層間分離され、ＩＴＯ膜１
０８が最上層に配置されたチャネル保護型アクティブマ
トリクス基板を形成することができ、従来の製造方法に
比べて、少なくとも１ＰＲ分工程を簡略化することがで
きる。しかも、容量電極層１１０はドレイン電極層１０
６の形成工程で同時に形成し、容量電極層１１０と画素
電極１１とを接続するストレージキャパシタ用開口部１
２はソース／ドレイン開口部７及び６の形成工程で同時
に形成しているので、マスクパターンを変更するだけで
マスクの数を増やすことなく、ストレージキャパシタ部
１８での蓄積容量を第５の実施例と比較して増加させる
ことができる。
【０１２２】また、本実施例においても、第５の実施例
と同様に、ドレイン端子部１５だけでなく、ゲート端子
部１４にも同一工程でＩＴＯ膜１０８を形成することが
できる。すなわち、第５の実施例と同様に、図３１に示
す製造工程のようにしてゲート端子部１４を形成するこ
とができ、図３２に示す製造工程のようにしてドレイン
端子部１５を形成することができる。これにより、図３
４に示すように、異なる配線層同士をＩＴＯ膜１０８で
の接続も実現できる。これにより、各ゲート端子部１４
及び各ドレイン端子部１５への保護素子部２２の接続も
同時に実現できる。
と同様に、ドレイン端子部１５だけでなく、ゲート端子
部１４にも同一工程でＩＴＯ膜１０８を形成することが
できる。すなわち、第５の実施例と同様に、図３１に示
す製造工程のようにしてゲート端子部１４を形成するこ
とができ、図３２に示す製造工程のようにしてドレイン
端子部１５を形成することができる。これにより、図３
４に示すように、異なる配線層同士をＩＴＯ膜１０８で
の接続も実現できる。これにより、各ゲート端子部１４
及び各ドレイン端子部１５への保護素子部２２の接続も
同時に実現できる。
【０１２３】更に、前記した第２の実施例と同様に、第
１又は第２のパッシベーション膜の膜厚を厚くしたり、
有機層間膜を形成したり、ＳｉＯ2の成膜条件を適宜変
更したり、異なる膜質の膜を積層した構造にすることに
よって、平坦化を図ることもできる。
１又は第２のパッシベーション膜の膜厚を厚くしたり、
有機層間膜を形成したり、ＳｉＯ2の成膜条件を適宜変
更したり、異なる膜質の膜を積層した構造にすることに
よって、平坦化を図ることもできる。
【０１２４】［実施例７］次に、図４１乃至図５５を参
照して、本発明の第７の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図４１乃
至図４６は、本発明の第７の実施例に係るアクティブマ
トリクス基板の製造工程を模式的に示した上面図であ
り、１画素を抜き出したものである。また、図４７及び
図４８は、本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図であ
り、図４１乃至図４６のＫ−Ｋ´線における断面を示す
ものである。また、図４９及び図５０はゲート端子部、
図５１及び図５２はドレイン端子部、図５３及び図５４
はゲートストレージキャパシタ部（図４１のＬ−Ｌ´
線）の製造工程を模式的に示した工程断面図である。図
５５は、本発明の第７の実施例に係るアクティブマトリ
クス基板のゲート・ドレイン接続部の構造を模式的に示
した断面図である。
照して、本発明の第７の実施例に係るアクティブマトリ
クス基板及びその製造方法について説明する。図４１乃
至図４６は、本発明の第７の実施例に係るアクティブマ
トリクス基板の製造工程を模式的に示した上面図であ
り、１画素を抜き出したものである。また、図４７及び
図４８は、本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図であ
り、図４１乃至図４６のＫ−Ｋ´線における断面を示す
ものである。また、図４９及び図５０はゲート端子部、
図５１及び図５２はドレイン端子部、図５３及び図５４
はゲートストレージキャパシタ部（図４１のＬ−Ｌ´
線）の製造工程を模式的に示した工程断面図である。図
５５は、本発明の第７の実施例に係るアクティブマトリ
クス基板のゲート・ドレイン接続部の構造を模式的に示
した断面図である。
【０１２５】本実施例のアクティブマトリクス基板で
は、カラーフィルタ層とブラックマトリクスがさらに形
成された構造となっている。前記した第１乃至７の実施
例に係るアクティブマトリクス基板では、ＴＮ方式とＩ
ＰＳ方式の違いはあるものの、カラー液晶表示装置を実
現するためのカラーフィルタ層は、対向して液晶を挟持
する対向基板側に形成されるものである。これに対し、
本実施例では、いわゆるＣＯＴ（Ｃｏｌｏｒ ｆｉｌｔ
ｅｒ ｏｎ ＴＦＴ）構造のアクティブマトリクス基板
に本発明を適用した場合を説明する。
は、カラーフィルタ層とブラックマトリクスがさらに形
成された構造となっている。前記した第１乃至７の実施
例に係るアクティブマトリクス基板では、ＴＮ方式とＩ
ＰＳ方式の違いはあるものの、カラー液晶表示装置を実
現するためのカラーフィルタ層は、対向して液晶を挟持
する対向基板側に形成されるものである。これに対し、
本実施例では、いわゆるＣＯＴ（Ｃｏｌｏｒ ｆｉｌｔ
ｅｒ ｏｎ ＴＦＴ）構造のアクティブマトリクス基板
に本発明を適用した場合を説明する。
【０１２６】図４１乃至図４８を参照して、このＣＯＴ
構造のＴＮ方式のアクティブマトリクス基板の製造方法
について説明する。まず、ガラス等の透明絶縁性基板１
０１上にＣｒ、Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層
したゲート電極層１０２と、ＳｉＮｘ等のゲート絶縁膜
１０３と、半導体層となるａ−Ｓｉ層１０４と、を順次
堆積する。
構造のＴＮ方式のアクティブマトリクス基板の製造方法
について説明する。まず、ガラス等の透明絶縁性基板１
０１上にＣｒ、Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層
したゲート電極層１０２と、ＳｉＮｘ等のゲート絶縁膜
１０３と、半導体層となるａ−Ｓｉ層１０４と、を順次
堆積する。
【０１２７】次に、第５の実施例と同様に図２８及び図
２９に示される製造工程により、第１のマスクを用い
て、図４１及び図４７（ａ）に示されるようにゲートバ
スライン１及びこのゲートバスライン１から分岐するゲ
ート電極２を形成する。ここで、ゲートバスライン１と
して機能するゲート電極層１０２の上からは、ａ−Ｓｉ
層１０４及びゲート絶縁膜１０３が除去されており、ゲ
ート電極２として機能するゲート電極層１０２の上には
ゲート絶縁膜１０３及びａ−Ｓｉ層１０４が残されてお
り、ここには積層体が形成されている。
２９に示される製造工程により、第１のマスクを用い
て、図４１及び図４７（ａ）に示されるようにゲートバ
スライン１及びこのゲートバスライン１から分岐するゲ
ート電極２を形成する。ここで、ゲートバスライン１と
して機能するゲート電極層１０２の上からは、ａ−Ｓｉ
層１０４及びゲート絶縁膜１０３が除去されており、ゲ
ート電極２として機能するゲート電極層１０２の上には
ゲート絶縁膜１０３及びａ−Ｓｉ層１０４が残されてお
り、ここには積層体が形成されている。
【０１２８】次に、透明絶縁性基板１０１全面に、Ｓｉ
Ｎｘ等の第１のパッシベーション膜１０５及びドレイン
電極層１０６となるＴｉ、Ｃｒ、Ｍｏ等の下地金属とＡ
ｌ等との積層膜を順次成膜する。その後、図４２及び図
４７（ｂ）に示すように、第２のマスクを用いて、ドレ
インバスライン４として機能するドレイン電極層１０６
を形成する。
Ｎｘ等の第１のパッシベーション膜１０５及びドレイン
電極層１０６となるＴｉ、Ｃｒ、Ｍｏ等の下地金属とＡ
ｌ等との積層膜を順次成膜する。その後、図４２及び図
４７（ｂ）に示すように、第２のマスクを用いて、ドレ
インバスライン４として機能するドレイン電極層１０６
を形成する。
【０１２９】次に、隣接するゲートバスライン１及び隣
接するドレインバスライン４で囲まれた画素領域にそれ
ぞれカラーフィルタ層１１２を形成する。
接するドレインバスライン４で囲まれた画素領域にそれ
ぞれカラーフィルタ層１１２を形成する。
【０１３０】赤色層２０Ｒを形成する。次に、緑色層２
０Ｇを形成する。次に、青色層２０Ｂを形成する。その
後、ブラックマトリクスを形成する。色層形成にはマス
クを４枚使用する。
０Ｇを形成する。次に、青色層２０Ｂを形成する。その
後、ブラックマトリクスを形成する。色層形成にはマス
クを４枚使用する。
【０１３１】次に、透明絶縁性基板１０１全面に、色層
１１２及びブラックマトリクス１１３を覆う平坦化膜１
１４を形成する。この平坦化膜１１４としては、例え
ば、アクリル樹脂、ＢＣＢ（ベンゾシクロブテン）やポ
リイミド等の有機材料を用い、これらの有機材料を堆積
することによって、図４８（ａ）に示すように、基板を
平坦化することができる。
１１２及びブラックマトリクス１１３を覆う平坦化膜１
１４を形成する。この平坦化膜１１４としては、例え
ば、アクリル樹脂、ＢＣＢ（ベンゾシクロブテン）やポ
リイミド等の有機材料を用い、これらの有機材料を堆積
することによって、図４８（ａ）に示すように、基板を
平坦化することができる。
【０１３２】次に、図４５及び図４８（ａ）に示すよう
に、第３のマスクを用いて、ａ−Ｓｉ層１０４上部のソ
ース開口部７及びドレイン開口部６と、ドレインバスラ
イン４上部のコンタクトホール５と、を形成する。この
とき、ソース開口部７及びドレイン開口部６は、平坦化
膜１１４、ブラックマトリクス１１３及びパッシベーシ
ョン膜１０５を貫通して形成される。ドレインバスライ
ン４のコンタクトホール５は、平坦化膜１１４及びパッ
シベーション膜１０５を貫通して形成される。次に、ａ
−Ｓｉ層１０４とのオーミック接続を得るために、ＰＨ
3プラズマ雰囲気中でリンをａ−Ｓｉ層１０４に拡散さ
せてａ−Ｓｉ層１０４表層にｎ＋層を形成する。
に、第３のマスクを用いて、ａ−Ｓｉ層１０４上部のソ
ース開口部７及びドレイン開口部６と、ドレインバスラ
イン４上部のコンタクトホール５と、を形成する。この
とき、ソース開口部７及びドレイン開口部６は、平坦化
膜１１４、ブラックマトリクス１１３及びパッシベーシ
ョン膜１０５を貫通して形成される。ドレインバスライ
ン４のコンタクトホール５は、平坦化膜１１４及びパッ
シベーション膜１０５を貫通して形成される。次に、ａ
−Ｓｉ層１０４とのオーミック接続を得るために、ＰＨ
3プラズマ雰囲気中でリンをａ−Ｓｉ層１０４に拡散さ
せてａ−Ｓｉ層１０４表層にｎ＋層を形成する。
【０１３３】その後、透明絶縁性基板１０１全面に画素
電極１１となるＩＴＯ膜１０８を堆積し、図４６及び図
４８（ｂ）に示すように、第４のマスクを用いて、ソー
ス電極１０と画素電極１１、ドレイン電極９とドレイン
バスライン４を接続する。このようにして、図３９
（ｂ）に示す構ＣＯＴ構造のアクティブマトリクス基板
を製造することができる。
電極１１となるＩＴＯ膜１０８を堆積し、図４６及び図
４８（ｂ）に示すように、第４のマスクを用いて、ソー
ス電極１０と画素電極１１、ドレイン電極９とドレイン
バスライン４を接続する。このようにして、図３９
（ｂ）に示す構ＣＯＴ構造のアクティブマトリクス基板
を製造することができる。
【０１３４】本実施例の方法で製造した場合、ゲート端
子部１４、ドレイン端子部１５及びストレージキャパシ
タ部１８の構造は、それぞれ図４９及び図５０、図５１
及び図５２、及び図５３及び図５４に示す構造となる。
なお、図４９、図５１及び図５３の（ａ）乃至（ｄ）
は、図４７の（ａ）乃至（ｄ）と同一の工程における断
面を示すものであり、図５０、図５２及び図５４の
（ａ）及び（ｂ）は、図４８の（ａ）及び（ｂ）と同一
の工程における断面を示すものである。
子部１４、ドレイン端子部１５及びストレージキャパシ
タ部１８の構造は、それぞれ図４９及び図５０、図５１
及び図５２、及び図５３及び図５４に示す構造となる。
なお、図４９、図５１及び図５３の（ａ）乃至（ｄ）
は、図４７の（ａ）乃至（ｄ）と同一の工程における断
面を示すものであり、図５０、図５２及び図５４の
（ａ）及び（ｂ）は、図４８の（ａ）及び（ｂ）と同一
の工程における断面を示すものである。
【０１３５】ゲート端子部１４では、図５０（ａ）に示
される工程で、平坦化膜１１４及び第１のパッシベーシ
ョン膜１０５がエッチングされ、ゲート電極層１０２が
露出する。その後、透明絶縁性基板１０１全面にＩＴＯ
膜１０８をスパッタ法等により堆積し、上記第４のマス
クを用いて、ゲート端子部１４にはその開口を介してａ
−Ｓｉ層１０４に接続されたＩＴＯ膜１０８が残され
る。このようにして、図５０（ｂ）に示されるゲート端
子部１４が完成する。
される工程で、平坦化膜１１４及び第１のパッシベーシ
ョン膜１０５がエッチングされ、ゲート電極層１０２が
露出する。その後、透明絶縁性基板１０１全面にＩＴＯ
膜１０８をスパッタ法等により堆積し、上記第４のマス
クを用いて、ゲート端子部１４にはその開口を介してａ
−Ｓｉ層１０４に接続されたＩＴＯ膜１０８が残され
る。このようにして、図５０（ｂ）に示されるゲート端
子部１４が完成する。
【０１３６】また、ドレイン端子部１５では、図５２
（ａ）に示される工程で、平坦化膜１１４がエッチング
され、ドレイン電極層１０６が露出する。その後、透明
絶縁性基板１０１全面にＩＴＯ膜１０８をスパッタ法等
により堆積し、上記第４のマスクを用いて、ドレイン端
子部１５にはその開口を介してドレイン電極層１０６に
接続されたＩＴＯ膜１０８が残される。このようにし
て、図５２（ｂ）に示されるドレイン端子部１５が完成
する。
（ａ）に示される工程で、平坦化膜１１４がエッチング
され、ドレイン電極層１０６が露出する。その後、透明
絶縁性基板１０１全面にＩＴＯ膜１０８をスパッタ法等
により堆積し、上記第４のマスクを用いて、ドレイン端
子部１５にはその開口を介してドレイン電極層１０６に
接続されたＩＴＯ膜１０８が残される。このようにし
て、図５２（ｂ）に示されるドレイン端子部１５が完成
する。
【０１３７】さらに、本実施例の方法で製造した場合の
ストレージキャパシタ部１８は、図５３及び図５４に示
す構造となる。まず、図５３（ａ）のゲートバスライン
１及びゲート電極２を形成する工程で、ゲートバスライ
ン１として機能するゲート電極層１０２上のａ−Ｓｉ層
１０４及びゲート絶縁膜１０３を除去している。次に、
このようなゲート電極層１０２上に第１のパッシベーシ
ョン膜１０５を堆積させ、第１のパッシベーション膜１
０５上に色層１１２を形成し、ゲート電極層１０２上の
色層１１２部分を除去した後の図５３（ｄ）のブラック
マトリクス１１３を形成する工程で、ブラックマトリク
ス１１３が形成される。さらに、図５４（ａ）に示すよ
うに平坦化膜１１４が形成され、図５４（ｂ）に示すよ
うにＩＴＯ膜１０８による画素電極１１が形成される。
こうしてストレージキャパシタ部１８では、平坦化膜１
１４、ブラックマトリクス１１３及び第１のパッシベー
ション膜１０５を挟み込んで、画素電極１１とゲートバ
スライン１とが対向して蓄積容量が形成される。
ストレージキャパシタ部１８は、図５３及び図５４に示
す構造となる。まず、図５３（ａ）のゲートバスライン
１及びゲート電極２を形成する工程で、ゲートバスライ
ン１として機能するゲート電極層１０２上のａ−Ｓｉ層
１０４及びゲート絶縁膜１０３を除去している。次に、
このようなゲート電極層１０２上に第１のパッシベーシ
ョン膜１０５を堆積させ、第１のパッシベーション膜１
０５上に色層１１２を形成し、ゲート電極層１０２上の
色層１１２部分を除去した後の図５３（ｄ）のブラック
マトリクス１１３を形成する工程で、ブラックマトリク
ス１１３が形成される。さらに、図５４（ａ）に示すよ
うに平坦化膜１１４が形成され、図５４（ｂ）に示すよ
うにＩＴＯ膜１０８による画素電極１１が形成される。
こうしてストレージキャパシタ部１８では、平坦化膜１
１４、ブラックマトリクス１１３及び第１のパッシベー
ション膜１０５を挟み込んで、画素電極１１とゲートバ
スライン１とが対向して蓄積容量が形成される。
【０１３８】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、前記した実施例と同様に
４枚のマスクのみでゲート電極層１０２、ドレイン電極
層１０６及び画素電極１１が層間分離され、ＩＴＯ膜１
０８が最上層に配置されたチャネル保護型アクティブマ
トリクス基板を形成することができ、従来の製造方法に
比べて、少なくとも１ＰＲ分工程を簡略化することがで
きる。しかも、マスクパターンを変更するだけでマスク
の数を増やすことなく、ストレージキャパシタ部１８で
の蓄積容量を第５の実施例と比較して増加させることが
できる。
クス基板の製造方法によれば、前記した実施例と同様に
４枚のマスクのみでゲート電極層１０２、ドレイン電極
層１０６及び画素電極１１が層間分離され、ＩＴＯ膜１
０８が最上層に配置されたチャネル保護型アクティブマ
トリクス基板を形成することができ、従来の製造方法に
比べて、少なくとも１ＰＲ分工程を簡略化することがで
きる。しかも、マスクパターンを変更するだけでマスク
の数を増やすことなく、ストレージキャパシタ部１８で
の蓄積容量を第５の実施例と比較して増加させることが
できる。
【０１３９】また、本実施例においても、第５の実施例
と同様に、ドレイン端子部１５だけでなく、ゲート端子
部１４にも同一工程でＩＴＯ膜１０８を形成することが
できる。すなわち、第５の実施例と同様に、図３１に示
す製造工程のようにしてゲート端子部１４を形成するこ
とができ（図４９及び図５０参照）、図３２に示す製造
工程のようにしてドレイン端子部１５を形成することが
できる（図５１及び図５２参照）。これにより、図３４
に示すように、異なる配線層同士をＩＴＯ膜１０８での
接続も実現できる。これにより、各ゲート端子部１４及
び各ドレイン端子部１５への保護素子部２２の接続も同
時に実現できる。
と同様に、ドレイン端子部１５だけでなく、ゲート端子
部１４にも同一工程でＩＴＯ膜１０８を形成することが
できる。すなわち、第５の実施例と同様に、図３１に示
す製造工程のようにしてゲート端子部１４を形成するこ
とができ（図４９及び図５０参照）、図３２に示す製造
工程のようにしてドレイン端子部１５を形成することが
できる（図５１及び図５２参照）。これにより、図３４
に示すように、異なる配線層同士をＩＴＯ膜１０８での
接続も実現できる。これにより、各ゲート端子部１４及
び各ドレイン端子部１５への保護素子部２２の接続も同
時に実現できる。
【０１４０】更に、前記した第２の実施例と同様に、第
１又は第２のパッシベーション膜の膜厚を厚くしたり、
有機層間膜を形成したり、ＳｉＯ2の成膜条件を適宜変
更したり、異なる膜質の膜を積層した構造にすることに
よって、平坦化を図ることもできる。
１又は第２のパッシベーション膜の膜厚を厚くしたり、
有機層間膜を形成したり、ＳｉＯ2の成膜条件を適宜変
更したり、異なる膜質の膜を積層した構造にすることに
よって、平坦化を図ることもできる。
【０１４１】［実施例８］次に、本発明の第８の実施例
に係るアクティブマトリクス基板及びその製造方法につ
いて説明する。本実施例と前記した第７の実施例との相
違点は、本実施例では、前記した第６の実施例のように
ゲートバスライン上の所定の位置に、パッシベーション
膜を介して容量電極層となる金属を積層し、ストレージ
キャパシタ部の容量を大きくするものであり（参考とし
て図３６及び図４０参照）、その他の構造は前記した第
７の実施例と同様である（参考として図５３及び図５４
参照）。
に係るアクティブマトリクス基板及びその製造方法につ
いて説明する。本実施例と前記した第７の実施例との相
違点は、本実施例では、前記した第６の実施例のように
ゲートバスライン上の所定の位置に、パッシベーション
膜を介して容量電極層となる金属を積層し、ストレージ
キャパシタ部の容量を大きくするものであり（参考とし
て図３６及び図４０参照）、その他の構造は前記した第
７の実施例と同様である（参考として図５３及び図５４
参照）。
【０１４２】本実施例では、第３の実施例及び第６の実
施例と同様に、ドレインバスラインとして機能するドレ
イン電極層を形成するときに、隣接するドレインバスラ
イン間に位置するゲートバスラインの上方に容量電極層
を同時に形成している（参考として図３６及び図４０参
照）。この容量電極層はゲート電極層との間に形成され
るストレージキャパシタ部の蓄積容量電極として機能す
る。
施例と同様に、ドレインバスラインとして機能するドレ
イン電極層を形成するときに、隣接するドレインバスラ
イン間に位置するゲートバスラインの上方に容量電極層
を同時に形成している（参考として図３６及び図４０参
照）。この容量電極層はゲート電極層との間に形成され
るストレージキャパシタ部の蓄積容量電極として機能す
る。
【０１４３】次に、基板には色層、ブラックマトリク
ス、平坦化膜が第７の実施例と同様に形成される（参考
として図５３及び図５４参照）。さらに、第３のマスク
を用いて、ａ−Ｓｉ層上部のソース開口部及びドレイン
開口部と、ドレインバスライン上部のコンタクトホール
と、を形成するときに、容量電極層上部にストレージキ
ャパシタ用開口部を形成する（参考として図３７参
照）。
ス、平坦化膜が第７の実施例と同様に形成される（参考
として図５３及び図５４参照）。さらに、第３のマスク
を用いて、ａ−Ｓｉ層上部のソース開口部及びドレイン
開口部と、ドレインバスライン上部のコンタクトホール
と、を形成するときに、容量電極層上部にストレージキ
ャパシタ用開口部を形成する（参考として図３７参
照）。
【０１４４】その後、基板の全面に画素電極となるＩＴ
Ｏ膜を堆積し、第４のマスクを用いて、ソース電極と画
素電極、ドレイン電極とドレインバスラインを接続する
と共に、容量電極層と画素電極とをストレージキャパシ
タ用開口部を介して接続する。このようにして、本実施
例の構造のアクティブマトリクス基板を製造することが
できる。
Ｏ膜を堆積し、第４のマスクを用いて、ソース電極と画
素電極、ドレイン電極とドレインバスラインを接続する
と共に、容量電極層と画素電極とをストレージキャパシ
タ用開口部を介して接続する。このようにして、本実施
例の構造のアクティブマトリクス基板を製造することが
できる。
【０１４５】本実施例の方法で製造した場合のストレー
ジキャパシタ部は、ゲートバスライン及びゲート電極を
形成する工程で、ゲートバスラインとして機能するゲー
ト電極層上のａ−Ｓｉ層及びゲート絶縁膜を除去してい
る。次に、このようなゲート電極層上にパッシベーショ
ン膜を堆積させ、ドレイン電極層を形成する工程で、ス
トレージキャパシタ部の領域に容量電極層を残してい
る。こうして、ゲート電極層と容量電極層との間には、
ａ−Ｓｉ層及びゲート絶縁膜を介さずに、パッシベーシ
ョン膜１０５のみが挟み込まれた構造となり、第７の実
施例と比較して対向する電極間の距離が短縮され、前記
した第７の実施例よりも蓄積容量を大きくすることがで
きる。
ジキャパシタ部は、ゲートバスライン及びゲート電極を
形成する工程で、ゲートバスラインとして機能するゲー
ト電極層上のａ−Ｓｉ層及びゲート絶縁膜を除去してい
る。次に、このようなゲート電極層上にパッシベーショ
ン膜を堆積させ、ドレイン電極層を形成する工程で、ス
トレージキャパシタ部の領域に容量電極層を残してい
る。こうして、ゲート電極層と容量電極層との間には、
ａ−Ｓｉ層及びゲート絶縁膜を介さずに、パッシベーシ
ョン膜１０５のみが挟み込まれた構造となり、第７の実
施例と比較して対向する電極間の距離が短縮され、前記
した第７の実施例よりも蓄積容量を大きくすることがで
きる。
【０１４６】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、前記した実施例と同様に
４枚のマスクのみでゲート電極層、ドレイン電極層及び
画素電極が層間分離され、ＩＴＯ膜が最上層に配置され
たチャネル保護型アクティブマトリクス基板を形成する
ことができ、従来の製造方法に比べて、少なくとも１Ｐ
Ｒ分工程を簡略化することができる。しかも、容量電極
層はドレイン電極層の形成工程で同時に形成し、容量電
極層と画素電極とを接続するストレージキャパシタ用開
口部はソース／ドレイン開口部の形成工程で同時に形成
しているので、マスクパターンを変更するだけでマスク
の数を増やすことなく、ストレージキャパシタ部での蓄
積容量を第５の実施例と比較して増加させることができ
る。
クス基板の製造方法によれば、前記した実施例と同様に
４枚のマスクのみでゲート電極層、ドレイン電極層及び
画素電極が層間分離され、ＩＴＯ膜が最上層に配置され
たチャネル保護型アクティブマトリクス基板を形成する
ことができ、従来の製造方法に比べて、少なくとも１Ｐ
Ｒ分工程を簡略化することができる。しかも、容量電極
層はドレイン電極層の形成工程で同時に形成し、容量電
極層と画素電極とを接続するストレージキャパシタ用開
口部はソース／ドレイン開口部の形成工程で同時に形成
しているので、マスクパターンを変更するだけでマスク
の数を増やすことなく、ストレージキャパシタ部での蓄
積容量を第５の実施例と比較して増加させることができ
る。
【０１４７】また、本実施例においても、第５の実施例
と同様に、ドレイン端子部だけでなく、ゲート端子部に
も同一工程でＩＴＯ膜を形成することができる。すなわ
ち、第５の実施例と同様に、図３１に示す製造工程のよ
うにしてゲート端子部を形成することができ、図３２に
示す製造工程のようにしてドレイン端子部を形成するこ
とができる。これにより、図３４に示すように、異なる
配線層同士をＩＴＯ膜での接続も実現できる。これによ
り、各ゲート端子部及び各ドレイン端子部への保護素子
部の接続も同時に実現できる。
と同様に、ドレイン端子部だけでなく、ゲート端子部に
も同一工程でＩＴＯ膜を形成することができる。すなわ
ち、第５の実施例と同様に、図３１に示す製造工程のよ
うにしてゲート端子部を形成することができ、図３２に
示す製造工程のようにしてドレイン端子部を形成するこ
とができる。これにより、図３４に示すように、異なる
配線層同士をＩＴＯ膜での接続も実現できる。これによ
り、各ゲート端子部及び各ドレイン端子部への保護素子
部の接続も同時に実現できる。
【０１４８】［実施例９］次に、図５６乃至図６１を参
照して、本発明の第９の実施例に係るチャネル保護型ア
クティブマトリクス基板及びその製造方法について説明
する。図５６は、本発明の第９の実施例に係る液晶表示
装置用アクティブマトリクス基板の回路図である。図５
７乃至図６０は、本発明の第９の実施例に係るアクティ
ブマトリクス基板の製造工程を模式的に示した上面図で
あり、１画素を抜き出したものである。また、図６１
は、本発明の第９の実施例に係るアクティブマトリクス
基板の製造工程を模式的に示した工程断面図であり、図
５７乃至図６０のＭ−Ｍ´線における断面を示すもので
ある。
照して、本発明の第９の実施例に係るチャネル保護型ア
クティブマトリクス基板及びその製造方法について説明
する。図５６は、本発明の第９の実施例に係る液晶表示
装置用アクティブマトリクス基板の回路図である。図５
７乃至図６０は、本発明の第９の実施例に係るアクティ
ブマトリクス基板の製造工程を模式的に示した上面図で
あり、１画素を抜き出したものである。また、図６１
は、本発明の第９の実施例に係るアクティブマトリクス
基板の製造工程を模式的に示した工程断面図であり、図
５７乃至図６０のＭ−Ｍ´線における断面を示すもので
ある。
【０１４９】本実施例と前記した第５の実施例との相違
点は、本実施例では、櫛歯状に形成されたコモン電極と
画素電極との間の電界で液晶の配向を制御する横電界方
式のアクティブマトリクス基板に本発明の製造方法を適
用したものであり、基本的な製造方法は前記した第５の
実施例と同様である。
点は、本実施例では、櫛歯状に形成されたコモン電極と
画素電極との間の電界で液晶の配向を制御する横電界方
式のアクティブマトリクス基板に本発明の製造方法を適
用したものであり、基本的な製造方法は前記した第５の
実施例と同様である。
【０１５０】本実施例のアクティブマトリクス基板は、
第４の実施例の回路図である図１１と同様な構成に加え
て、図５６の回路図に示すように、ゲートバスライン１
及びドレインバスライン４とそれぞれ平行に形成され透
明絶縁性基板１０１の周辺部に配置された保護バスライ
ン（コモンバスライン）２３と、この保護バスライン２
３と各ゲート端子部１４及び各ドレイン端子部１５との
間に形成された保護素子部２２を備えている。この保護
バスライン２３はコモン電極１３とともに図示しないコ
モン電位供給端子（保護端子部）に接続される。保護素
子部２２は、ダイオード接続した一対のトランジスタで
構成されており、各ゲート端子部１４及び各ドレイン端
子部１５と保護バスライン２３との間にそれぞれダイオ
ードの順方向及び逆方向に接続されている。この保護素
子部２２のトランジスタは、表示領域のトランジスタ部
１６の製造工程で同時に形成される。
第４の実施例の回路図である図１１と同様な構成に加え
て、図５６の回路図に示すように、ゲートバスライン１
及びドレインバスライン４とそれぞれ平行に形成され透
明絶縁性基板１０１の周辺部に配置された保護バスライ
ン（コモンバスライン）２３と、この保護バスライン２
３と各ゲート端子部１４及び各ドレイン端子部１５との
間に形成された保護素子部２２を備えている。この保護
バスライン２３はコモン電極１３とともに図示しないコ
モン電位供給端子（保護端子部）に接続される。保護素
子部２２は、ダイオード接続した一対のトランジスタで
構成されており、各ゲート端子部１４及び各ドレイン端
子部１５と保護バスライン２３との間にそれぞれダイオ
ードの順方向及び逆方向に接続されている。この保護素
子部２２のトランジスタは、表示領域のトランジスタ部
１６の製造工程で同時に形成される。
【０１５１】図５７乃至図６１を参照して、横電界方式
のアクティブマトリクス基板の製造方法について説明す
る。まず、ガラス等の透明絶縁性基板１０１上にＣｒ、
Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極
層１０２と、ＳｉＮｘ等のゲート絶縁膜１０３と、半導
体層となるａ−Ｓｉ層１０４と、を順次堆積する。
のアクティブマトリクス基板の製造方法について説明す
る。まず、ガラス等の透明絶縁性基板１０１上にＣｒ、
Ｔｉ、Ｍｏ等の下地金属とＡｌ等を積層したゲート電極
層１０２と、ＳｉＮｘ等のゲート絶縁膜１０３と、半導
体層となるａ−Ｓｉ層１０４と、を順次堆積する。
【０１５２】次に、本実施例では、第１のマスクを用い
て、断面が階段状のフォトレジスト膜を形成する。ここ
では、ゲートバスライン１として機能するゲート電極層
１０２の領域の上方は薄く、ゲート電極２として機能す
るゲート電極層１０２の領域の上方は厚く、断面形状が
階段状になるように、さらにコモン電極１３となるゲー
ト電極層１０２の領域の上方は薄く、フォトレジスト膜
をａ−Ｓｉ層１０４上に形成する。このような断面が階
段状のフォトレジスト膜は、第５の実施例と同様に、ハ
ーフトーン露光法により形成することができる。
て、断面が階段状のフォトレジスト膜を形成する。ここ
では、ゲートバスライン１として機能するゲート電極層
１０２の領域の上方は薄く、ゲート電極２として機能す
るゲート電極層１０２の領域の上方は厚く、断面形状が
階段状になるように、さらにコモン電極１３となるゲー
ト電極層１０２の領域の上方は薄く、フォトレジスト膜
をａ−Ｓｉ層１０４上に形成する。このような断面が階
段状のフォトレジスト膜は、第５の実施例と同様に、ハ
ーフトーン露光法により形成することができる。
【０１５３】次に、フォトレジスト膜で覆われていない
領域のゲート電極層１０２、ゲート絶縁膜１０３及びａ
−Ｓｉ層１０４をドライエッチングにより除去する。次
に、この透明絶縁性基板１０１をＯ2プラズマ処理する
ことによりフォトレジスト膜の膜厚を減少させて、ゲー
トバスライン１として機能するゲート電極層１０２及び
コモン電極１３として機能するゲート電極層１０２のそ
れぞれの領域の上方の薄いフォトレジスト膜を除去し、
ａ−Ｓｉ層１０４を露出させる。さらに、残されている
フォトレジスト膜をマスクに、ａ−Ｓｉ層１０４及びゲ
ート絶縁膜１０３をドライエッチングにより除去し、複
数のゲートバスライン１と複数のゲートバスライン１間
に配置された櫛歯状のコモン電極１３とが形成される。
このとき、ゲート電極２として機能するゲート電極層１
０２の上にはゲート絶縁膜１０３及びａ−Ｓｉ層１０４
が残されており、ここには積層体が形成されている。そ
の後、図５７及び図６１（ａ）に示すように、フォトレ
ジスト膜を除去する。
領域のゲート電極層１０２、ゲート絶縁膜１０３及びａ
−Ｓｉ層１０４をドライエッチングにより除去する。次
に、この透明絶縁性基板１０１をＯ2プラズマ処理する
ことによりフォトレジスト膜の膜厚を減少させて、ゲー
トバスライン１として機能するゲート電極層１０２及び
コモン電極１３として機能するゲート電極層１０２のそ
れぞれの領域の上方の薄いフォトレジスト膜を除去し、
ａ−Ｓｉ層１０４を露出させる。さらに、残されている
フォトレジスト膜をマスクに、ａ−Ｓｉ層１０４及びゲ
ート絶縁膜１０３をドライエッチングにより除去し、複
数のゲートバスライン１と複数のゲートバスライン１間
に配置された櫛歯状のコモン電極１３とが形成される。
このとき、ゲート電極２として機能するゲート電極層１
０２の上にはゲート絶縁膜１０３及びａ−Ｓｉ層１０４
が残されており、ここには積層体が形成されている。そ
の後、図５７及び図６１（ａ）に示すように、フォトレ
ジスト膜を除去する。
【０１５４】次に、透明絶縁性基板１０１の全面に、ゲ
ートバスライン１、コモン電極１３及び上記積層体を覆
うＳｉＮｘ等の第１のパッシベーション膜１０５をプラ
ズマＣＶＤ法等により、ドレイン電極層１０６となるＴ
ｉ、Ｃｒ、Ｍｏ等の下地金属とＡｌ等との積層膜をスパ
ッタ法等により成膜後、図５８及び図６１（ｂ）に示す
ように、第２のマスクを用いて、ドレインバスライン４
及び画素電極１１を形成する。ドレインバスライン４
は、ゲートバスライン１と交差する方向に延在してお
り、ゲートバスライン１とコモン電極１３との間の第１
のパッシベーション膜１０５上で分岐して、ゲート電極
２の近傍まで延在している。画素電極１１は、複数のド
レインバスライン４の間に配置され、櫛歯状に形成され
ている。
ートバスライン１、コモン電極１３及び上記積層体を覆
うＳｉＮｘ等の第１のパッシベーション膜１０５をプラ
ズマＣＶＤ法等により、ドレイン電極層１０６となるＴ
ｉ、Ｃｒ、Ｍｏ等の下地金属とＡｌ等との積層膜をスパ
ッタ法等により成膜後、図５８及び図６１（ｂ）に示す
ように、第２のマスクを用いて、ドレインバスライン４
及び画素電極１１を形成する。ドレインバスライン４
は、ゲートバスライン１と交差する方向に延在してお
り、ゲートバスライン１とコモン電極１３との間の第１
のパッシベーション膜１０５上で分岐して、ゲート電極
２の近傍まで延在している。画素電極１１は、複数のド
レインバスライン４の間に配置され、櫛歯状に形成され
ている。
【０１５５】次に、基板全面にＳｉＯ2等の第２のパッ
シベーション膜１０７を成膜し、続いて、図５９及び図
６１（ｃ）に示すように、第３のマスクを用いて、ａ−
Ｓｉ層１０４上部のソース開口部７及びドレイン開口部
６と、ドレインバスライン４及び画素電極１１の上部の
コンタクトホール５と、を形成する。
シベーション膜１０７を成膜し、続いて、図５９及び図
６１（ｃ）に示すように、第３のマスクを用いて、ａ−
Ｓｉ層１０４上部のソース開口部７及びドレイン開口部
６と、ドレインバスライン４及び画素電極１１の上部の
コンタクトホール５と、を形成する。
【０１５６】次に、ａ−Ｓｉ層１０４とのオーミック接
続を得るために、上述した実施例と同様にリンをａ−Ｓ
ｉ層１０４に拡散させ、その表層にｎ＋層を形成する。
その後、透明絶縁性基板１０１全面にＩＴＯ膜１０８を
堆積し、図６０に示すように、第４のマスクを用いて、
ソース開口部７及びコンタクトホール５を介してａ−Ｓ
ｉ層１０４と画素電極１１とを接続し、ドレイン開口部
６及びコンタクトホール５を介してａ−Ｓｉ層１０４と
ドレインバスライン４とを接続する所定の配線を形成す
る。このようにして、図６１（ｄ）に示す構造のアクテ
ィブマトリクス基板を製造することができる。
続を得るために、上述した実施例と同様にリンをａ−Ｓ
ｉ層１０４に拡散させ、その表層にｎ＋層を形成する。
その後、透明絶縁性基板１０１全面にＩＴＯ膜１０８を
堆積し、図６０に示すように、第４のマスクを用いて、
ソース開口部７及びコンタクトホール５を介してａ−Ｓ
ｉ層１０４と画素電極１１とを接続し、ドレイン開口部
６及びコンタクトホール５を介してａ−Ｓｉ層１０４と
ドレインバスライン４とを接続する所定の配線を形成す
る。このようにして、図６１（ｄ）に示す構造のアクテ
ィブマトリクス基板を製造することができる。
【０１５７】さらに、本実施例の方法で製造した場合、
図５６の回路図に示される回路接点Ａ、Ｂ及びＣの部分
の構造は、第５の実施例で説明した図３４に示す構造と
なる。回路接点Ａ、Ｂ及びＣでは、第２のパッシベーシ
ョン膜１０７上に形成するＩＴＯ膜１０８で接続する構
成が採用される。このように、本実施例においても、ア
クティブマトリクス基板の中で、ゲート電極層１０２と
同層の配線とドレイン電極層１０６と同層の配線とを接
続する箇所は、図３４に示すようなＩＴＯ膜１０８を介
して接続する構造が採用される。
図５６の回路図に示される回路接点Ａ、Ｂ及びＣの部分
の構造は、第５の実施例で説明した図３４に示す構造と
なる。回路接点Ａ、Ｂ及びＣでは、第２のパッシベーシ
ョン膜１０７上に形成するＩＴＯ膜１０８で接続する構
成が採用される。このように、本実施例においても、ア
クティブマトリクス基板の中で、ゲート電極層１０２と
同層の配線とドレイン電極層１０６と同層の配線とを接
続する箇所は、図３４に示すようなＩＴＯ膜１０８を介
して接続する構造が採用される。
【０１５８】このように、本実施例の製造方法によれ
ば、横電界方式の液晶表示装置に用いられるアクティブ
マトリクス基板も、４枚のマスクのみで製造することが
でき、従来の製造方法に比べて、少なくとも１ＰＲ分工
程を簡略化することができる。
ば、横電界方式の液晶表示装置に用いられるアクティブ
マトリクス基板も、４枚のマスクのみで製造することが
でき、従来の製造方法に比べて、少なくとも１ＰＲ分工
程を簡略化することができる。
【０１５９】また、本実施例においても、第５及び第６
の実施例と同様に、ドレイン端子部１５だけでなく、ゲ
ート端子部１４にも同一工程でＩＴＯ膜１０８を形成す
ることができる。すなわち、これら実施例と同様に、図
３１に示す製造工程のようにしてゲート端子部１４を形
成することができ、図３２に示す製造工程のようにして
ドレイン端子部１５を形成することができる。これによ
り、図３４に示すように、異なる配線層同士のＩＴＯ膜
１０８での接続も実現できる。これにより、各ゲート端
子部１４及び各ドレイン端子部１５への保護素子部２２
の接続も同時に実現できる。
の実施例と同様に、ドレイン端子部１５だけでなく、ゲ
ート端子部１４にも同一工程でＩＴＯ膜１０８を形成す
ることができる。すなわち、これら実施例と同様に、図
３１に示す製造工程のようにしてゲート端子部１４を形
成することができ、図３２に示す製造工程のようにして
ドレイン端子部１５を形成することができる。これによ
り、図３４に示すように、異なる配線層同士のＩＴＯ膜
１０８での接続も実現できる。これにより、各ゲート端
子部１４及び各ドレイン端子部１５への保護素子部２２
の接続も同時に実現できる。
【０１６０】さらに、本実施例のアクティブマトリクス
基板では、ゲートバスライン１及びコモン電極１３上は
第１のパッシベーション膜１０５で覆われており、ａ−
Ｓｉ層１０４及びゲート絶縁膜１０３が除去されてい
る。よって、第４の実施例と比較して、コモン電極１３
付近の第１のパッシベーション膜１０５の平坦性が向上
している。櫛歯状の画素電極１１は、このように平坦性
が向上した第１のパッシベーション膜１０５の上に形成
されるので、櫛歯状電極の長期信頼性をより高めること
ができる。また、アクティブマトリクス基板の表面全体
の平坦度を第５の実施例よりも向上させることができる
ので、液晶の配向制御性を向上させることができる。
基板では、ゲートバスライン１及びコモン電極１３上は
第１のパッシベーション膜１０５で覆われており、ａ−
Ｓｉ層１０４及びゲート絶縁膜１０３が除去されてい
る。よって、第４の実施例と比較して、コモン電極１３
付近の第１のパッシベーション膜１０５の平坦性が向上
している。櫛歯状の画素電極１１は、このように平坦性
が向上した第１のパッシベーション膜１０５の上に形成
されるので、櫛歯状電極の長期信頼性をより高めること
ができる。また、アクティブマトリクス基板の表面全体
の平坦度を第５の実施例よりも向上させることができる
ので、液晶の配向制御性を向上させることができる。
【０１６１】更に、前記した第２の実施例と同様に、第
１及び第２のパッシベーション膜の膜厚を厚くしたり、
ＳｉＯ2の成膜条件を適宜変更したり、異なる材質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
１及び第２のパッシベーション膜の膜厚を厚くしたり、
ＳｉＯ2の成膜条件を適宜変更したり、異なる材質の膜
を積層した構造にすることによって、平坦化を図ること
もできる。
【０１６２】以上、好ましい本発明の実施の形態及び実
施例について説明したが、本発明はこれに限られるもの
ではなく、その主旨を逸脱しない範囲内で変形や変更が
可能であろう。例えば、上述した実施の形態では、透明
画素電極としてＩＴＯ膜を用いた例を記載しているが、
ＩＴＯ膜の他に、ＺｎＯ、すなわちＩＴＯのＳｎの代わ
りにＺｎＯを用いたもの、等を使用することもできる。
施例について説明したが、本発明はこれに限られるもの
ではなく、その主旨を逸脱しない範囲内で変形や変更が
可能であろう。例えば、上述した実施の形態では、透明
画素電極としてＩＴＯ膜を用いた例を記載しているが、
ＩＴＯ膜の他に、ＺｎＯ、すなわちＩＴＯのＳｎの代わ
りにＺｎＯを用いたもの、等を使用することもできる。
【０１６３】
【発明の効果】以上説明したように、本発明のアクティ
ブマトリクス基板によれば、ゲート電極、ドレイン電極
及び画素電極が互いに絶縁膜によって層間分離されると
共に、積層体のａ−Ｓｉ層の表面及び側壁を第１のパッ
シベーション膜と第２のパッシベーション膜とで覆われ
るので、従来のようなａ−Ｓｉ層の側面へのＩＴＯ膜と
の接触を防止することができ、薄膜トランジスタとこの
薄膜トランジスタが形成されるアクティブマトリクス基
板の長期信頼性を向上させることができる。さらに、液
晶表示装置として構成した場合には、従来のａ―Ｓｉ層
と液晶材との接触を防止することができる。
ブマトリクス基板によれば、ゲート電極、ドレイン電極
及び画素電極が互いに絶縁膜によって層間分離されると
共に、積層体のａ−Ｓｉ層の表面及び側壁を第１のパッ
シベーション膜と第２のパッシベーション膜とで覆われ
るので、従来のようなａ−Ｓｉ層の側面へのＩＴＯ膜と
の接触を防止することができ、薄膜トランジスタとこの
薄膜トランジスタが形成されるアクティブマトリクス基
板の長期信頼性を向上させることができる。さらに、液
晶表示装置として構成した場合には、従来のａ―Ｓｉ層
と液晶材との接触を防止することができる。
【０１６４】また、本発明の製造方法によれば、４枚の
マスクのみでゲート電極、ドレイン電極及び画素電極が
互いに絶縁膜によって層間分離されると共に、ａ−Ｓｉ
層を完全にチャネル保護膜で覆ったチャネル保護型アク
ティブマトリクス基板を製造することができ、アクティ
ブマトリクス基板の低価格化を実現することができると
いう効果を奏する。
マスクのみでゲート電極、ドレイン電極及び画素電極が
互いに絶縁膜によって層間分離されると共に、ａ−Ｓｉ
層を完全にチャネル保護膜で覆ったチャネル保護型アク
ティブマトリクス基板を製造することができ、アクティ
ブマトリクス基板の低価格化を実現することができると
いう効果を奏する。
【０１６５】その理由は、ゲート電極層、ゲート絶縁膜
及びａ−Ｓｉ層を連続して製膜し、同一のマスクを用い
て一括してエッチングすると共に、画素電極膜をマスク
として、ａ−Ｓｉ層とゲート絶縁膜とをエッチングして
いるために、工程を削減すると共にａ−Ｓｉ層を第１及
び第２のパッシベーション膜で完全に覆うことができる
からである。
及びａ−Ｓｉ層を連続して製膜し、同一のマスクを用い
て一括してエッチングすると共に、画素電極膜をマスク
として、ａ−Ｓｉ層とゲート絶縁膜とをエッチングして
いるために、工程を削減すると共にａ−Ｓｉ層を第１及
び第２のパッシベーション膜で完全に覆うことができる
からである。
【０１６６】さらに、本発明の製造方法によれば、第２
のパッシベーション膜をＳｉＯ2のような無機絶縁膜と
アクリル樹脂のような有機絶縁膜との積層構造とするこ
とにより、薄膜トランジスタ部の段差を小さくすること
もでき、これによって対向基板との間に矜持される液晶
の配向状態を均一にそろえることができるという効果も
ある。また、本発明によれば、縦電界方式のアクティブ
マトリクス基板だけではなく、横電界方式のアクティブ
マトリクス基板も製造できる。
のパッシベーション膜をＳｉＯ2のような無機絶縁膜と
アクリル樹脂のような有機絶縁膜との積層構造とするこ
とにより、薄膜トランジスタ部の段差を小さくすること
もでき、これによって対向基板との間に矜持される液晶
の配向状態を均一にそろえることができるという効果も
ある。また、本発明によれば、縦電界方式のアクティブ
マトリクス基板だけではなく、横電界方式のアクティブ
マトリクス基板も製造できる。
【図１】本発明の第１の実施例に係るＴＮ方式液晶表示
装置用アクティブマトリクス基板の回路図である。
装置用アクティブマトリクス基板の回路図である。
【図２】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第１の上面図であ
る。
クス基板の製造工程を模式的に示した第１の上面図であ
る。
【図３】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第２の上面図であ
る。
クス基板の製造工程を模式的に示した第２の上面図であ
る。
【図４】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第３の上面図であ
る。
クス基板の製造工程を模式的に示した第３の上面図であ
る。
【図５】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した第４の上面図であ
る。
クス基板の製造工程を模式的に示した第４の上面図であ
る。
【図６】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示した工程断面図（Ａ−
Ａ’間）である。
クス基板の製造工程を模式的に示した工程断面図（Ａ−
Ａ’間）である。
【図７】本発明の第１の実施例に係るアクティブマトリ
クス基板のゲート端子部の製造工程を模式的に示した工
程断面図である。
クス基板のゲート端子部の製造工程を模式的に示した工
程断面図である。
【図８】本発明の第１の実施例に係るアクティブマトリ
クス基板のドレイン端子部の製造工程を模式的に示した
工程断面図である。
クス基板のドレイン端子部の製造工程を模式的に示した
工程断面図である。
【図９】本発明の第１の実施例に係るアクティブマトリ
クス基板のストレージキャパシタ部の製造工程を模式的
に示した工程断面図（Ｂ−Ｂ’間）である。
クス基板のストレージキャパシタ部の製造工程を模式的
に示した工程断面図（Ｂ−Ｂ’間）である。
【図１０】本発明の第２の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ａ
−Ａ’間に相当）である。
リクス基板の製造工程を模式的に示した工程断面図（Ａ
−Ａ’間に相当）である。
【図１１】本発明の第３の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
【図１２】本発明の第３の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
【図１３】本発明の第３の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
【図１４】本発明の第３の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
【図１５】本発明の第３の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ｃ
−Ｃ’間）である。
リクス基板の製造工程を模式的に示した工程断面図（Ｃ
−Ｃ’間）である。
【図１６】本発明の第３の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｄ−Ｄ’間）である。
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｄ−Ｄ’間）である。
【図１７】本発明の第４の実施例に係るＴＮ方式液晶表
示装置用アクティブマトリクス基板の回路図である。
示装置用アクティブマトリクス基板の回路図である。
【図１８】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
【図１９】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
【図２０】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
【図２１】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
【図２２】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ｅ
−Ｅ’間）である。
リクス基板の製造工程を模式的に示した工程断面図（Ｅ
−Ｅ’間）である。
【図２３】本発明の第５の実施例に係るＴＮ方式液晶表
示装置用アクティブマトリクス基板の回路図である。
示装置用アクティブマトリクス基板の回路図である。
【図２４】本発明の第５の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
【図２５】本発明の第５の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
【図２６】本発明の第５の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
【図２７】本発明の第５の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
【図２８】本発明の第５の実施例に係るアクティブマト
リクス基板のゲートバスライン及びゲート電極の製造工
程を模式的に示した工程断面図（Ｈ−Ｈ’間）である
（前半）。
リクス基板のゲートバスライン及びゲート電極の製造工
程を模式的に示した工程断面図（Ｈ−Ｈ’間）である
（前半）。
【図２９】本発明の第５の実施例に係るアクティブマト
リクス基板のゲートバスライン及びゲート電極の製造工
程を模式的に示した工程断面図（Ｈ−Ｈ’間）である
（後半）。
リクス基板のゲートバスライン及びゲート電極の製造工
程を模式的に示した工程断面図（Ｈ−Ｈ’間）である
（後半）。
【図３０】本発明の第５の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ｆ
−Ｆ’間）である。
リクス基板の製造工程を模式的に示した工程断面図（Ｆ
−Ｆ’間）である。
【図３１】本発明の第５の実施例に係るアクティブマト
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である。
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である。
【図３２】本発明の第５の実施例に係るアクティブマト
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である。
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である。
【図３３】本発明の第５の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｇ−Ｇ’間）である。
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｇ−Ｇ’間）である。
【図３４】本発明の第５の実施例に係るアクティブマト
リクス基板のゲート・ドレイン接続部の構造を模式的に
示した断面図である。
リクス基板のゲート・ドレイン接続部の構造を模式的に
示した断面図である。
【図３５】本発明の第６の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
【図３６】本発明の第６の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
【図３７】本発明の第６の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
【図３８】本発明の第６の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
【図３９】本発明の第６の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ｉ
−Ｉ’間）である。
リクス基板の製造工程を模式的に示した工程断面図（Ｉ
−Ｉ’間）である。
【図４０】本発明の第６の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｊ−Ｊ’間）である。
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｊ−Ｊ’間）である。
【図４１】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
【図４２】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
【図４３】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
【図４４】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
【図４５】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第５の上面図で
ある。
リクス基板の製造工程を模式的に示した第５の上面図で
ある。
【図４６】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第６の上面図で
ある。
リクス基板の製造工程を模式的に示した第６の上面図で
ある。
【図４７】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ｋ
−Ｋ’間）である（前半）。
リクス基板の製造工程を模式的に示した工程断面図（Ｋ
−Ｋ’間）である（前半）。
【図４８】本発明の第７の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ｋ
−Ｋ’間）である（後半）。
リクス基板の製造工程を模式的に示した工程断面図（Ｋ
−Ｋ’間）である（後半）。
【図４９】本発明の第７の実施例に係るアクティブマト
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である（前半）。
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である（前半）。
【図５０】本発明の第７の実施例に係るアクティブマト
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である（後半）。
リクス基板のゲート端子部の製造工程を模式的に示した
工程断面図である（後半）。
【図５１】本発明の第７の実施例に係るアクティブマト
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である（前半）。
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である（前半）。
【図５２】本発明の第７の実施例に係るアクティブマト
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である（後半）。
リクス基板のドレイン端子部の製造工程を模式的に示し
た工程断面図である（後半）。
【図５３】本発明の第７の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｌ−Ｌ’間）である（前半）。
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｌ−Ｌ’間）である（前半）。
【図５４】本発明の第７の実施例に係るアクティブマト
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｌ−Ｌ’間）である（後半）。
リクス基板のストレージキャパシタ部の製造工程を模式
的に示した工程断面図（Ｌ−Ｌ’間）である（後半）。
【図５５】本発明の第７の実施例に係るアクティブマト
リクス基板のゲート・ドレイン接続部の構造を模式的に
示した断面図である。
リクス基板のゲート・ドレイン接続部の構造を模式的に
示した断面図である。
【図５６】本発明の第９の実施例に係る液晶表示装置用
アクティブマトリクス基板の回路図である。
アクティブマトリクス基板の回路図である。
【図５７】本発明の第９の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
リクス基板の製造工程を模式的に示した第１の上面図で
ある。
【図５８】本発明の第９の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
リクス基板の製造工程を模式的に示した第２の上面図で
ある。
【図５９】本発明の第９の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
リクス基板の製造工程を模式的に示した第３の上面図で
ある。
【図６０】本発明の第９の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
リクス基板の製造工程を模式的に示した第４の上面図で
ある。
【図６１】本発明の第９の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示した工程断面図（Ｍ
−Ｍ’間）である。
リクス基板の製造工程を模式的に示した工程断面図（Ｍ
−Ｍ’間）である。
【図６２】従来の一例に係るアクティブマトリクス基板
の製造工程を模式的に示した工程断面図である。
の製造工程を模式的に示した工程断面図である。
１ ゲートバスライン ２ ゲート電極 ３ アイランド ４ ドレインバスライン ５ コンタクトホール ６ ドレイン開口部 ７ ソース開口部 ８ スリット ９ ドレイン電極 １０ ソース電極 １１ 画素電極 １２ ストレージキャパシタ用開口部 １３ コモン電極 １４ ゲート端子部 １５ ドレイン端子部 １６ トランジスタ部 １７ 液晶 １８ ストレージキャパシタ部 １９ コモン電位供給端子 ２０ カラーフィルタ層（色層） ２１ ブラックマトリックス ２２ 保護素子部 ２３ 保護バスライン（コモンバスライン） ２４ 保護端子部（コモン電位供給端子） １０１ 透明絶縁性基板 １０２ ゲート電極層 １０３ ゲート絶縁膜 １０４ ａ−Ｓｉ層 １０５ 第１のパッシベーション膜 １０６ ドレイン電極層 １０７ 第２のパッシベーション膜 １０７ａ 有機層間膜 １０８ ＩＴＯ膜 １０９ ｎ+型ａ−Ｓｉ膜 １１０ 容量電極層（蓄積容量電極） １１１ フォトレジスト層 １１２ カラーフィルタ層（色層） １１３ ブラックマトリックス １１４ 平坦化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｈ０１Ｌ 29/78 ６１９Ａ ６２７Ｃ (72)発明者 金子 若彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 坂本 道昭 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 井樋田 悟史 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 早瀬 貴介 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 吉川 妙 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 加納 博司 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (25)
- 【請求項１】絶縁性基板上に、ゲート電極層とゲート絶
縁膜とアモルファスシリコン半導体層とが、基板の法線
方向から見て、略重なるように堆積された積層体を成し
て、ゲート電極とゲート配線と薄膜トランジスタ領域と
が形成され、 前記積層体を覆う第１のパッシベーション膜を介して、
ドレイン配線が形成され、 前記ドレイン配線及び前記第１のパッシベーション膜の
上層に第２のパッシベーション膜が形成されており、前
記第１のパッシベーション膜と前記第２のパッシベーシ
ョン膜とを貫通し、前記アモルファスシリコン半導体層
に到達するソース／ドレイン開口部と、前記第２のパッ
シベーション膜を貫通し、前記ドレイン配線に到達する
開口部とを有し、 前記第２のパッシベーション膜上に配設される画素電極
膜によって、前記開口部を介して接続される配線層が形
成されている、ことを特徴とするアクティブマトリクス
基板。 - 【請求項２】絶縁性基板上に、ゲート電極層とゲート絶
縁膜とアモルファスシリコン半導体層とが、基板の法線
方向から見て、略重なるように堆積された積層体を成し
て、ゲート電極とゲート配線と薄膜トランジスタ領域と
が形成され、 前記積層体を覆う第１のパッシベーション膜を介して、
ドレイン配線が形成され、 前記ドレイン配線及び前記第１のパッシベーション膜の
上層に第２のパッシベーション膜が形成されており、前
記第１のパッシベーション膜と前記第２のパッシベーシ
ョン膜とを貫通し、前記アモルファスシリコン半導体層
に到達するソース／ドレイン開口部と、前記第２のパッ
シベーション膜を貫通し、前記ドレイン配線に到達する
開口部とを有し、 前記第２のパッシベーション膜上に配設される画素電極
膜によって、前記ドレイン開口部を介して前記ドレイン
配線に接続される配線層と、前記ソース開口部と接続さ
れる画素電極とが形成され、 前記画素電極には、該画素電極と前記ゲート電極と同層
に形成された電極層との間に前記第１及び第２のパッシ
ベーション膜が挟まれた蓄積容量部が設けられている、
ことを特徴とする縦電界型アクティブマトリクス基板。 - 【請求項３】絶縁性基板上に、ゲート電極層とゲート絶
縁膜とアモルファスシリコン半導体層とが、基板の法線
方向から見て、略重なるように堆積された積層体を成し
て、ゲート電極とゲート配線と薄膜トランジスタ領域と
が形成され、 前記積層体を覆う第１のパッシベーション膜を介して、
ドレイン配線が形成され、 前記ドレイン配線及び前記第１のパッシベーション膜の
上層に第２のパッシベーション膜が形成されており、前
記第１のパッシベーション膜と前記第２のパッシベーシ
ョン膜とを貫通し、前記アモルファスシリコン半導体層
に到達するソース／ドレイン開口部と、前記第２のパッ
シベーション膜を貫通し、前記ドレイン配線に到達する
開口部とを有し、 前記第２のパッシベーション膜上に配設される画素電極
膜によって、前記ドレイン開口部を介して前記ドレイン
配線に接続される配線層と、前記ソース開口部と接続さ
れる画素電極とが形成され、 前記画素電極には、該画素電極と接続された前記アモル
ファスシリコン半導体層と前記ゲート電極と同層に形成
された電極層との間に前記第１のパッシベーション膜が
挟まれた蓄積容量部が設けられている、ことを特徴とす
る縦電界型アクティブマトリクス基板。 - 【請求項４】絶縁性基板上に、ゲート電極層とゲート絶
縁膜とアモルファスシリコン半導体層とが、基板の法線
方向から見て、略重なるように堆積された積層体を成し
て、ゲート電極とゲート配線と櫛歯状のコモン電極と薄
膜トランジスタ領域とが形成され、 前記積層体を覆う第１のパッシベーション膜を介して、
ドレイン配線が形成され、 前記ドレイン配線及び前記第１のパッシベーション膜の
上層に第２のパッシベーション膜が形成されており、前
記第１のパッシベーション膜と前記第２のパッシベーシ
ョン膜とを貫通し、前記アモルファスシリコン半導体層
に到達するソース／ドレイン開口部と、前記第２のパッ
シベーション膜を貫通し、前記ドレイン配線に到達する
開口部とを有し、 前記第２のパッシベーション膜上に配設される画素電極
膜によって、前記ドレイン開口部を介して前記ドレイン
配線に接続される配線層と、前記ソース開口部と接続さ
れる画素電極とが形成されている、ことを特徴とする横
電界型アクティブマトリクス基板。 - 【請求項５】前記画素電極膜は、前記コモン電極の上方
における前記第１のパッシベーション膜上に櫛歯状に形
成されるとともに、前記第２のパッシベーション膜に覆
われていることを特徴とする請求項４記載のアクティブ
マトリクス基板。 - 【請求項６】前記第２のパッシベーション膜の表面は、
実質的に平坦化され、 この平坦化された表面に前記画素電極膜が配設されてい
る、ことを特徴とする請求項１乃至５のいずれか一に記
載のアクティブマトリクス基板。 - 【請求項７】前記電極層は、前記第１のパッシベ-ショ
ン膜ないし第２のパッシベーション膜に形成された開口
部を介して前記画素電極膜と接続することを特徴とする
請求項２又は３記載のアクティブマトリクス基板。 - 【請求項８】前記第２のパッシベーション膜が、前記ア
モルファスシリコン半導体層及び前記ゲート絶縁膜との
エッチングの選択比が大きい材料により構成されること
を特徴とする請求項１乃至７のいずれか一に記載のアク
ティブマトリクス基板。 - 【請求項９】前記第２のパッシベーション膜が、シリコ
ン酸化膜、又は、シリコン酸化膜及び有機層間膜の積層
体のいずれかであることを特徴とする請求項８記載のア
クティブマトリクス基板。 - 【請求項１０】絶縁性基板上に、ゲート電極層とゲート
絶縁膜とアモルファスシリコン半導体層とが、基板の法
線方向から見て、略重なるように堆積された積層体を成
して、ゲート電極とゲート配線と薄膜トランジスタ領域
とが形成され、 前記積層体及び前記ゲート配線を覆うパッシベーション
膜を介して、ドレイン配線が形成され、 前記ゲート配線、前記積層体及び前記ドレイン配線の上
方における前記パッシベーション膜上にブラックマトリ
クスが形成され、 前記ブラックマトリクスで囲まれた領域に色層が形成さ
れ、 前記パッシベーション膜及び前記ブラックマトリクスを
覆う平坦化膜が形成され、 前記パッシベーション膜、前記ブラックマトリクス及び
前記平坦化膜を貫通し、前記アモルファスシリコン層に
到達するソース／ドレイン開口部と、前記ブラックマト
リクス及び前記平坦化膜を貫通し、前記ドレイン配線に
到達する開口部とを有し、 前記平坦化膜上に配設される画素電極膜によって、前記
ドレイン開口部を介して前記ドレイン配線に接続される
配線層が形成されている、ことを特徴とするアクティブ
マトリクス基板。 - 【請求項１１】前記画素電極膜によって、前記ソース開
口部と接続される画素電極が形成され、 前記ゲート配線上における前記パッシベーション膜上に
容量電極層が形成され、 前記容量電極膜は、前記ブラックマトリクス及び前記平
坦化膜に形成された開口部を介して前記画素電極に接続
されている、ことを特徴とする請求項１０記載のアクテ
ィブマトリクス基板。 - 【請求項１２】前記ゲート電極は、前記ゲート配線から
分岐していることを特徴とする請求項１乃至１１のいず
れか一に記載のアクティブマトリクス基板。 - 【請求項１３】前記画素電極膜は、透明電極膜によって
形成され、 前記画素電極の一端は、前記ゲート配線の上方まで延在
している、ことを特徴とする請求項１乃至１２のいずれ
か一に記載のアクティブマトリクス基板。 - 【請求項１４】前記開口により露出したアモルファスシ
リコン半導体層表層に、リンがドープされたｎ+層が形
成され、前記ｎ+層を介して前記ドレイン配線又は前記
画素電極が接続されていることを特徴とする請求項１乃
至１３のいずれか一に記載のアクティブマトリクス基
板。 - 【請求項１５】（ａ）絶縁性基板上にゲート電極層とゲ
ート絶縁膜とａ−Ｓｉ層とをこの順に積層し、第１のマ
スクを用いて、ゲート電極とゲート配線と薄膜トランジ
スタ領域とを形成する工程と、 （ｂ）該ゲート電極上に第１のパッシベーション膜とド
レイン電極層とを堆積し、第２のマスクを用いて、所定
の領域の前記ドレイン電極層を除去することによってド
レイン配線を形成する工程と、 （ｃ）前記ドレイン配線の上層に第２のパッシベーショ
ン膜を堆積し、第３のマスクを用いて、前記アモルファ
スシリコン半導体層上の所定の位置に前記第１及び第２
のパッシベーション膜を貫通し、ソース／ドレイン電極
と接続するための開口部を設けると共に、前記ドレイン
配線上に前記第２のパッシベーション膜を貫通する開口
部を形成する工程と、 （ｄ）前記第２のパッシベーション膜及び開口部上層に
透明電極層を堆積し、第４のマスクを用いて、前記ドレ
イン電極用の開口部に露出したアモルファスシリコン層
に接続されるドレイン配線を形成すると共に、前記ソー
ス電極用の開口部に露出したアモルファスシリコン層と
前記透明電極層からなる画素電極を接続する工程と、を
少なくとも有することを特徴とするアクティブマトリク
ス基板の製造方法。 - 【請求項１６】（ａ）絶縁性基板上にゲート電極層とゲ
ート絶縁膜とａ−Ｓｉ層とをこの順に積層し、第１のマ
スクを用いて、ゲート電極とゲート配線と薄膜トランジ
スタ領域とを形成する工程と、 （ｂ）該ゲート電極上に第１のパッシベーション膜とド
レイン電極層とを堆積し、第２のマスクを用いて、所定
の領域の前記ドレイン電極層を除去することによってド
レイン配線及び蓄積容量電極を形成する工程と、 （ｃ）前記ドレイン配線の上層に第２のパッシベーショ
ン膜を堆積し、第３のマスクを用いて、前記アモルファ
スシリコン半導体層上の所定の位置に前記第１及び第２
のパッシベーション膜を貫通し、ソース／ドレイン電極
と接続するための開口部と、前記ドレイン配線上に前記
第２のパッシベーション膜を貫通する開口部と、前記蓄
積容量電極と接続するための開口部と、を形成する工程
と、 （ｄ）前記第２のパッシベーション膜及び開口部上層に
透明電極層を堆積し、第４のマスクを用いて、前記ドレ
イン電極用の開口部に露出したアモルファスシリコン層
に接続されるドレイン配線と、前記蓄積容量部を接続す
る配線とを形成すると共に、前記ソース電極用の開口部
に露出したアモルファスシリコン層と前記透明電極層か
らなる画素電極とを接続する工程と、を少なくとも有す
ることを特徴とするアクティブマトリクス基板の製造方
法。 - 【請求項１７】（ａ）絶縁性基板上にゲート電極層とゲ
ート絶縁膜とａ−Ｓｉ層とをこの順に積層し、第１のマ
スクを用いて、ゲート電極とゲート配線とコモン電極と
薄膜トランジスタ領域とを形成する工程と、 （ｂ）該ゲート電極上に第１のパッシベーション膜とド
レイン電極層とを堆積し、第２のマスクを用いて、所定
の領域の前記ドレイン電極層を除去することによってド
レイン配線と画素電極とを形成する工程と、 （ｃ）前記ドレイン配線の上層に第２のパッシベーショ
ン膜を堆積し、第３のマスクを用いて、前記アモルファ
スシリコン半導体層上の所定の位置に前記第１及び第２
のパッシベーション膜を貫通し、ソース／ドレイン電極
と接続するための開口部を設けると共に、前記ドレイン
配線上に前記第２のパッシベーション膜を貫通する開口
部を形成する工程と、 （ｄ）前記第２のパッシベーション膜及び開口部上層に
透明電極層を堆積し、第４のマスクを用いて、前記ドレ
イン電極用の開口部に露出したアモルファスシリコン層
に接続されるドレイン配線を形成すると共に、前記ソー
ス電極用の開口部に露出したアモルファスシリコン層と
前記透明電極層からなる画素電極を接続する工程と、を
少なくとも有することを特徴とするアクティブマトリク
ス基板の製造方法。 - 【請求項１８】前記（ａ）の工程において、前記ゲート
電極は前記ゲート配線から分岐して形成されるととも
に、前記コモン電極は櫛歯状に形成され、 前記（ｂ）の工程において、前記画素電極は櫛歯状に形
成される、ことを特徴とする請求項１７記載のアクティ
ブマトリクス基板の製造方法。 - 【請求項１９】前記（ｃ）の工程後、前記（ｄ）の工程
前に、前記第２のパッシベーション膜の表面を実質的に
平坦化して形成する工程を有し、 前記（ｄ）の工程において、前記平坦化された前記第２
のパッシベーション膜の表面に前記透明電極層を形成す
る、ことを特徴とする請求項１５乃至１８のいずれか一
に記載のアクティブマトリクス基板の製造方法。 - 【請求項２０】前記（ａ）の工程において、前記ゲート
電極上の前記ゲート絶縁膜と前記アモルファスシリコン
層を残しつつ、前記ゲート配線上の前記ゲート絶縁膜及
び前記アモルファスシリコン層を選択的に除去すること
を特徴とする請求項１５乃至１９のいずれか一に記載の
アクティブマトリクス基板の製造方法。 - 【請求項２１】（ａ）絶縁性基板上にゲート電極層とゲ
ート絶縁膜とアモルファスシリコン層とをこの順に積層
し、第１のマスクを用いて、ゲート電極とゲート配線と
薄膜トランジスタ領域とを形成する工程と、 （ｂ）該ゲート電極上にパッシベーション膜とドレイン
電極層とを堆積し、第２のマスクを用いて、所定の領域
の前記ドレイン電極層を除去することによってドレイン
配線を形成する工程と、 （ｃ）前記ゲート配線及び前記ドレイン配線の上方の前
記パッシベーション膜上にブラックマトリクスを形成す
るとともに、前記パッシベーション膜上における前記ブ
ラックマトリクスで囲まれた領域に色層を形成する工程
と、 （ｄ）前記ブラックマトリクス及び前記色層を覆う平坦
化膜を形成する工程と、 （ｅ）第３のマスクを用いて、前記アモルファスシリコ
ン層上の所定の位置に前記パッシベーション膜、前記ブ
ラックマトリクス及び前記平坦化膜を貫通し、ソース／
ドレイン電極と接続するための開口部を形成するととも
に、前記ドレイン配線上に前記ブラックマトリクス及び
前記平坦化膜を貫通する開口部を形成する工程と、 （ｆ）前記平坦化膜及び開口部上層に透明電極層を堆積
し、第４のマスクを用いて、前記ドレイン電極用の開口
部に露出したアモルファスシリコン層に接続されるドレ
イン配線を形成すると共に、前記ソース電極用の開口部
に露出したアモルファスシリコン層と前記透明電極層か
らなる画素電極とを接続する工程と、を有することを特
徴とするアクティブマトリクス基板の製造方法。 - 【請求項２２】前記（ｂ）の工程において、前記ドレイ
ン配線の形成とともに前記ゲート配線上における前記パ
ッシベーション膜上に蓄積容量電極を形成し、 前記（ｅ）の工程において、前記第３のマスクを用い
て、前記容量電極膜上に前記ブラックマトリクス及び前
記平坦化膜を貫通し、画素電極に接続するための開口部
を形成し、 前記（ｆ）の工程において、前記第４のマスクを用い
て、前記開口部に露出した前記容量電極膜と前記透明電
極層からなる画素電極とを接続する、ことを特徴とする
請求項２１記載のアクティブマトリクス基板の製造方
法。 - 【請求項２３】前記（ｃ）又は（ｅ）のパッシベーショ
ン膜に開口部を設ける工程後、前記（ｄ）又は（ｆ）の
透明電極層を形成する工程前に、前記絶縁性基板をＰＨ
3ガス雰囲気中に保持し、前記開口部により露出した前
記アモルファスシリコン半導体層にリンをドープして表
層にｎ+層を形成する工程を有し、 前記透明電極層を前記ｎ+層に接続する、ことを特徴と
する請求項１５乃至２２のいずれか一に記載のアクティ
ブマトリクス基板の製造方法。 - 【請求項２４】前記第２のパッシベーション膜が、前記
アモルファスシリコン半導体層及び前記ゲート絶縁膜と
のエッチングの選択比が大きい材料により構成される、
ことを特徴とする請求項１５乃至２３のいずれか一に記
載のアクティブマトリクス基板の製造方法。 - 【請求項２５】前記第２のパッシベーション膜が、シリ
コン酸化膜、又は、シリコン酸化膜及び有機層間膜の積
層体のいずれかである、ことを特徴とする請求項２４記
載のアクティブマトリクス基板。
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|---|---|---|---|
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