KR20010051213A - 액티브 매트릭스 기판 및 그 제조방법 - Google Patents
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Abstract
게이트 전극, 드레인 전극 및 화소전극이 서로 절연막에 의해 층간분리된 채널 보호형 액티브 매트릭스 기판을 4 장의 마스크로 형성할 수 있는 액티브 매트릭스 기판 및 그 제조방법을 제공한다.
투명절연기판상에 게이트 전극층과 게이트 절연막과 a-Si 층이 동일형상으로 가공되어 게이트 전극층 (102) 및 TFT 영역이 형성되고, 그 상층에 형성된 제 1 패시베이션막 (105) 을 통해 드레인 전극층 (106) 이 형성되고, 그 상층에 형성된 제 2 패시베이션막 (107) 에는 제 1 및 제 2 패시베이션막을 관통하는 개구부와 제 2 패시베이션막만을 관통하는 개구부를 갖고, 최상층에 배치되는 ITO 막 (108) 에 의해 접속배선층이 형성됨과 동시에, 화소전극에는 게이트 전극과 동층에 형성된 전극층으로 제 1 및 제 2 패시베이션막을 끼워넣은 축적용량부가 설치된다.
Description
본 발명은, 액티브 매트릭스 기판 및 그 제조방법에 관한 것으로, 특히 게이트전극, 드레인전극 및 화소전극이 층간분리되고, 또한 화소전극이 최상층에 배치되어 있는 채널보호형 액티브 매트릭스기판 및 그 제조방법에 관한 것이다.
박막트랜지스터 등의 액티브소자를 사용한 액티브 매트릭스형 액정표시장치는, 박형으로 경량이라는 특징을 갖고, 고화질의 플랫 패널 디스플레이로서 이용되고 있다. 액정표시장치는, 투명전극을 형성한 2 장의 기판으로 액정을 사이에 끼워 투명전극간에 인가한 전압으로 액정을 구동한다. 종전계 (트이스티드네마틱 : TN) 방식 또는 액정층을 상호간에서 협지 개재시키는 빗살형상의 화소전극을 사용하여 구동하는 횡전계방식이 사용되는데, 모든 방식에 있어서 저가격화를 실현하기 위하여 액티브 매트릭스기판의 제조공정의 간략화의 검토가 진행되고 있다. 또한 액정표시장치에 있어서는, 화면의 고정세화를 위하여 개구율을 높일 필요가 있는데, 이를 위해서는 투명전극 (ITO : Indium Tin Oxide) 층과 드레인층을 층분리하여 투명전극층을 최상층에 형성하는 방법이 사용되고 있다.
여기서, TN 방식에서는 각각에 투명전극이 형성된 2 장의 기판간에 액정이 끼워넣어져 있다. 또한, 횡전계방식은 인플레인 스위칭 (IPS) 방식이라고도 하며, 각각에 투명전극이 형성된 2 장의 기판간에 액정층을 끼워 넣고, 일측 기판에 형성한 빗살형상의 화소전극·공통전극간에 인가한 전압으로 액정을 구동한다.
종래기술중 투명전극층을 최상층에 형성하고, 공정삭감을 위한 간략화를 도모한 제조방법으로서, 일본 공개특허공보 평10-68971 호에 기재된 발명에 대하여 도 62 를 참조하여 설명한다. 도 62 는 종래의 일례에 관한 TN 방식 액정표시장치용 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 공정 단면도이다.
일반적으로 TN 방식의 액티브 매트릭스 기판은, 서로 직교하는 방향으로 연장되는 게이트배선 및 드레인 배선과, 이들 배선으로 둘러싸인 영역에 형성되는 화소전극과, 게이트 배선과 드레인 배선의 교차부 근방에 형성되는 박막 트랜지스터 (TFT) 로 구성되며, TFT 의 표면에는 성능을 확보하기 위한 채널 보호막이 형성된다. 이 액티브 매트릭스 기판의 TFT 및 화소전극상에는 액정을 소정 방향으로 배열시키는 배광막이 형성되며, 컬러필터, 공통전극, 배광막 등이 형성된 대향기판과의 사이에 액정이 봉입되어 액정표시장치가 형성된다 (도시생략).
이와 같은 액티브 매트릭스 기판은 우선 도 62a 에 나타내는 바와 같이 투명절연성 기판 (101) 상에 Cr 등의 게이트 전극 금속을 퇴적하고, 제 1 포토마스크를 사용하여 레지스트 패턴을 형성하고, 노출된 Cr 을 에칭하여 게이트 배선과 게이트 배선에서 분기하는 게이트 전극층 (102) 을 형성한다.
이어서, 도 62b 에 나타내는 바와 같이 SiNx 로 이루어지는 게이트 절연막 (103), a-Si 막 (104), 오옴 접촉층으로 되는 n+형 a-Si 막 (109) 및 Cr 등의 드레인 전극층 (106) 을 연속하여 퇴적한 후, 제 2 포토마스크를 사용하여 a-Si 막 (104) 의 채널영역의 개구 및 소정 배선패턴을 형성하기 위하여 불필요한 드레인 전극층 (106) 을 선택적으로 에칭한다. 이어서, 드레인 전극층 (106) 을 에칭마스크로 하여 n+형 a-Si 막 (109) 을 에칭하여 오옴 접촉층을 형성한다.
계속해서, 도 62c 에 나타내는 바와 같이 기판 전면에 SiNx 등의 제 2 패시베이션막 (107) 을 퇴적하고, 제 3 포토마스크를 사용하여 소정 영역의 제 2 패시베이션막 (107), a-Si 층 (104) 및 게이트 절연막 (103) 을 일괄하여 에칭하여 박막 트랜지스터 영역을 분리한다.
이어서, 도 62d 에 나타내는 바와 같이 제 4 포토마스크를 사용하여 소스/드레인 전극영역을 노출시키는 콘택트 홀을 개구하고, 투명 절연성 기판 (101) 전면에 TIO 막 (108) 을 퇴적한 후, 제 5 포토마스크를 사용하여 소정 영역의 ITO 막 (108) 을 제거하고, 소스전극과 접속되는 화소전극을 형성하여 액티브 매트릭스 기판의 제조를 종료한다.
여기서, 상기 소스/드레인 전극영역을 노출시키는 콘택트 홀은 패시베이션막 (107) 에 개구된다.
이와 같은 종래의 액티브 매트릭스 기판은 ITO 막 (108) 이 드레인 전극층 (106) 과는 동일한 층에는 형성되어 있지 않고, 제 2 패시베이션막 (107) 에서 절연분리되어 있다. 그러므로, ITO 막 (108) 과 드레인 전극층 (106) 의 절연분리를 위해서는, 이들을 액티브 매트릭스 기판의 법선방향에서 보아 횡방향으로 이간시킬 필요가 없기 때문에, 이들을 매우 근접시키거나 혹은 포갤 수 있다. 따라서, 이들을 횡방향으로 이간시켰을 때에 그 틈에서 새어나오는 제어되지 않은 백 라이트 광을 차폐하기 위한 블랙 매트릭스를 작게 할 수 있고, 개구율을 높게 할 수 있다는 장점이 있다. 따라서, ITO 막 (108) 과 드레인 전극층 (106) 과 제 2 패시베이션막 (107) 에서 절연분리시키고 있는 것이다.
여기서, ITO 막 (108) 과 드레인 전극층 (106) 은 패시베이션막 (107) 에서 절연분리되어 있다. 또한, 이 종래의 액티브 매트릭스 기판의 제조방법에서는, 투명전극층을 최상층에 형성하면서 5 장의 마스크로 액티브 매트릭스 기판을 제조할 수 있다.
상술한 공보에 기재된 방법에 의하면, 5 장의 마스크로 게이트 전극, 드레인 전극 및 ITO 막으로 이루어지는 화소전극이 층간분리되고, ITO 막이 최상층에 형성된 액티브 매트릭스 기판을 제조할 수 있는데, 도 62c 의 공정에서 패시베이션막 (107), a-Si 층 (104) 및 게이트 절연층 (103) 을 일괄하여 에칭하기 위하여 a-Si 층 (104) 의 측면이 패시베이션막 (107) 에 의해 덮이지 않고 노출된다는 문제가 있다.
이와 같이 a-Si 층 (104) 의 측면이 노출되면, 그 후에 형성되는 ITO 막 (108) 과 접촉하게 된다. 또한, 액정표시장치로서 구성한 경우에 a-Si 층 (104) 과 액정재가 직접 접촉하게도 된다.
이와 같이 패시베이션막으로 덮여 있지 않은 a-Si 층 (104) 측벽에 ITO 막 (108) 이 접촉하면, a-Si 층 (104) 내부에 ITO 막 (108) 을 구성하는 금속이 불순물로서 확산되어 박막 트랜지스터의 성능을 현저하게 열화시킨다. 이 문제를 회피하기 위하여 도 62c 의 공정후 (d) 의 공정전에 다시 패시베이션막을 퇴적함으로써 a-Si 층 (104) 측벽을 패시베이션막으로 보호할 수 있는데, 다시 패시베이션막을 퇴적하면 공정이 증가한다는 문제가 있다.
또한, 패시베이션막으로 덮여 있지 않은 a-Si 층 (104) 측벽에 ITO 막 (108) 이 접촉하면, 액정재중의 불순물이 마찬가지로 a-Si 층 (104) 으로 확산하여 동일한 현상이 발생한다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 주요 목적은 게이트 전극, 드레인 전극 및 화소전극이 서로 절연막에 의해 층간분리된 채널 보호형 액티브 매트릭스 기판을 4 장의 마스크로 형성할 수 있는 액티브 매트릭스 기판 및 그 제조방법을 제공하는 데 있다.
또한, 게이트 전극, 드레인 전극 및 화소전극이 서로 절연막에 의해 층간분리되어 장기신뢰성이 우수한 채널 보호형 액티브 매트릭스 기판 및 그 제조방법을 제공하는 데 있다.
도 1 은 본 발명의 제 1 실시예에 관계되는 TN 방식 액정표시장치용 액티브매트릭스기판의 회로도.
도 2 는 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 1 상면도.
도 3 은 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 2 상면도.
도 4 는 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 3 상면도.
도 5 는 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 4 상면도.
도 6 은 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (A-A' 간).
도 7 은 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 게이트단자부의 제조공정을 모식적으로 나타낸 공정단면도.
도 8 은 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 드레인단자부의 제조공정을 모식적으로 나타낸 공정단면도.
도 9 는 본 발명의 제 1 실시예에 관계되는 액티브매트릭스기판의 스토리지 커패시터(storage capacitor)부의 제조공정을 모식적으로 나타낸 공정단면도 (B-B' 간).
도 10 은 본 발명의 제 2 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (A-A' 간에 상당).
도 11 은 본 발명의 제 3 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 1 상면도.
도 12 는 본 발명의 제 3 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 2 상면도.
도 13 은 본 발명의 제 3 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 3 상면도.
도 14 는 본 발명의 제 3 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 4 상면도.
도 15 는 본 발명의 제 3 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (C-C' 간).
도 16 은 본 발명의 제 3 실시예에 관계되는 액티브매트릭스기판의 스토리지 커패시터부의 제조공정을 모식적으로 나타낸 공정단면도 (D-D' 간).
도 17 은 본 발명의 제 4 실시예에 관계되는 IPS 방식 액정표시장치용 액티브매트릭스기판의 회로도.
도 18 은 본 발명의 제 4 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 1 상면도.
도 19 는 본 발명의 제 4 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 2 상면도.
도 20 은 본 발명의 제 4 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 3 상면도.
도 21 은 본 발명의 제 4 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 4 상면도.
도 22 는 본 발명의 제 4 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (E-E' 간).
도 23 은 본 발명의 제 5 실시예에 관계되는 TN 방식 액정표시장치용 액티브매트릭스기판의 회로도.
도 24 는 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 1 상면도.
도 25 는 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 2 상면도.
도 26 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 3 상면도.
도 27 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 4 상면도.
도 28 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 게이트버스라인 및 게이트전극의 제조공정을 모식적으로 나타낸 공정단면도 (H-H' 간) (전반).
도 29 는 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 게이트버스라인 및 게이트전극의 제조공정을 모식적으로 나타낸 공정단면도 (H-H' 간) (후반).
도 30 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (F-F' 간).
도 31 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 게이트단자부의 제조공정을 모식적으로 나타낸 공정단면도.
도 32 는 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 드레인단자부의 제조공정을 모식적으로 나타낸 공정단면도.
도 33 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 스토리지 커패시터부의 제조공정을 모식적으로 나타낸 공정단면도 (G-G' 간).
도 34 는 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 게이트ㆍ드레인접속부의 제조를 모식적으로 나타낸 단면도.
도 35 는 본 발명의 제 6 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 1 상면도.
도 36 은 본 발명의 제 6 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 2 상면도.
도 37 은 본 발명의 제 6 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 3 상면도.
도 38 는 본 발명의 제 6 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 4 상면도.
도 39 는 본 발명의 제 6 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (I-I' 간).
도 40 은 본 발명의 제 6 실시예에 관계되는 액티브매트릭스기판의 스토리지 커패시터부의 제조공정을 모식적으로 나타낸 공정단면도 (J-J' 간).
도 41 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 1 상면도.
도 42 는 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 2 상면도.
도 43 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 3 상면도.
도 44 는 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 4 상면도.
도 45 는 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 5 상면도.
도 46 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 6 상면도.
도 47 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (K-K' 간) (전반).
도 48 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (K-K' 간) (후반).
도 49 는 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 게이트단자부의 제조공정을 모식적으로 나타낸 공정단면도 (전반).
도 50 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 게이트단자부의 제조공정을 모식적으로 나타낸 공정단면도 (후반).
도 51 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 드레인단자부의 제조공정을 모식적으로 나타낸 공정단면도 (전반).
도 52 는 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 드레인단자부의 제조공정을 모식적으로 나타낸 공정단면도 (후반).
도 53 은 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 스토리지 커패시터부의 제조공정을 모식적으로 나타낸 공정단면도 (L-L' 간) (전반).
도 54 는 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 스토리지 커패시터부의 제조공정을 모식적으로 나타낸 공정단면도 (L-L' 간) (후반).
도 55 는 본 발명의 제 7 실시예에 관계되는 액티브매트릭스기판의 게이트ㆍ드레인접속부의 제조를 모식적으로 나타낸 단면도.
도 56 은 본 발명의 제 9 실시예에 관계되는 액정표시장치용 액티브매트릭스기판의 회로도.
도 57 은 본 발명의 제 9 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 1 상면도.
도 58 은 본 발명의 제 9 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 2 상면도.
도 59 는 본 발명의 제 9 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 3 상면도.
도 60 은 본 발명의 제 9 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 제 4 상면도.
도 61 은 본 발명의 제 9 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도 (M-M' 간).
도 62 는 종래의 일례에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도.
(부호의 설명)
1 : 게이트버스라인 2 : 게이트전극
3 : 아일랜드 4 : 드레인버스라인
5 : 콘택트홀 6 : 드레인개구부
7 : 소스개구부 8 : 슬릿
9 : 드레인전극 10 : 소스전극
11 : 화소전극 12 : 스토리지커패시터용 개구부
13 : 공통전극 14 : 게이트단자부
15 : 드레인단자부 16 : 트랜지스터부
17 : 액정 18 : 스토리지커패시터부
19 : 공통전위공급단자 20 : 컬러필터층 (색층)
21 : 블랙매트릭스 22 : 보호소자부
23 : 보호버스라인 (공통버스라인) 24 : 보호단자부 (공통전위공급단자)
101 : 투명절연성기판 102 : 게이트전극층
103 : 게이트절연층 104 : a-Si 층
105 : 제 1 패시베이션막 106 : 드레인전극층
107 : 제 2 패시베이션막 107a : 유기층간막
108 : ITO 막 109 : n+형 a-Si 막
110 : 용량전극층 (축적용량전극) 111 : 포토레지스트층
112 : 컬러필터층 (색층) 113 : 블랙매트릭스
114 : 평탄화막
상기 목적을 달성하기 위하여, 본 발명은 제 1 시점에 있어서, 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체 층이 기판의 법선방향에서 보아 거의 중첩되도록 적층된 적층체를 이루며, 게이트 전극과 게이트 배선과 박막 트랜지스터 영역이 형성되고, 상기 적층체를 피복하는 제 1 패시베이션막을 통해 드레인 배선이 형성되고, 상기 드레인 배선 및 상기 제 1 패시베이션막의 상층에 제 2 패시베이션막이 형성되어 있고, 상기 제 1 패시베이션막과 상기 제 2 패시베이션막을 관통하며 상기 아모르퍼스 실리콘 반도체층에 도달하는 소스/드레인 개구부와, 상기 제 2 패시베이션막을 관통하며 상기 드레인 배선에 도달하는 개구부를 갖고, 상기 제 2 패시베이션막상에 배치되는 화소전극막에 의해 상기 개구부를 통해 접속되는 배선층이 형성되어 있는 것이다.
본 발명은 제 2 시점에 있어서, 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체층이 기판의 법선방향에서 보아 거의 중첩되도록 퇴적된 적층체를 이루며, 게이트 전극과 게이트 배선과 박막 트랜지스터 영역이 형성되고, 상기 적층체를 피복하는 제 1 패시베이션막을 통해 드레인 배선이 형성되고, 상기 드레인 배선 및 상기 제 1 패시베이션막의 상층에 제 2 패시베이션막이 형성되어 있고, 상기 제 1 패시베이션막과 상기 제 2 패시베이션막을 관통하며 상기 아모르퍼스 실리콘 반도체층에 도달하는 소스/드레인 개구부와, 상기 제 2 패시베이션막을 관통하며 상기 드레인 배선에 도달하는 개구부를 갖고, 상기 제 2 패시베이션막상에 배치되는 화소전극막에 의해 상기 드레인 개구부를 통해 상기 드레인 배선에 접속되는 배선층과 상기 소스 개구부와 접속되는 화소전극이 형성되고, 상기 화소전극에는 상기 화소전극과 상기 게이트 전극과 동층에 형성된 전극층 사이에 상기 제 1 및 제 2 패시베이션막이 끼워진 축적용량부가 설치되어 있는 것이다.
또한 본 발명은 제 3 시점에 있어서, 액티브 매트릭스 기판의 제조방법을 제공한다. 상기 방법은 (a) 절연성 기판상에 게이트 전극층과 게이트 절연막과 a-Si 층을 이 순서로 적층하고, 제 1 마스크를 사용하여 게이트 전극과 게이트 배선과 박막 트랜지스터 영역을 형성하는 공정과, (b) 상기 게이트 전극상에 제 1 패시베이션막과 드레인 전극 금속층을 퇴적하고, 제 2 마스크를 사용하여 소정 영역의 상기 드레인 전극 금속층을 제거함으로써 드레인 배선을 형성하는 공정과, (c) 상기 드레인 배선의 상층에 제 2 패시베이션막을 퇴적하고, 제 3 마스크를 사용하여 상기 아모르퍼스 실리콘 반도체층상의 소정 위치에 상기 제 1 및 제 2 패시베이션막을 관통하고, 소스/드레인 전극과 접속하기 위한 개구를 형성함과 동시에 상기 드레인 배선상에 상기 제 2 패시베이션막을 관통하는 개구를 형성하는 공정과, (d) 상기 제 2 패시베이션막 및 개구부 상층에 투명 전극층을 퇴적하고, 제 4 마스크를 사용하여 상기 드레인 전극용 개구부로 노출된 아모르퍼스 실리콘층에 접속되는 드레인 배선을 형성함과 동시에 상기 소스 전극용 개구부로 노출된 아모르퍼스 실리콘층과 상기 투명전극층으로 이루어지는 화소전극을 접속하는 공정을 적어도 갖는 것이다.
발명의 실시형태
본 발명에 관한 액티브 매트릭스 기판은, 그 바람직한 실시형태에 있어서 투명절연성 기판상에 게이트 전극층과 게이트 절연막과 a-Si 층이 동일형상으로 가공되어 게이트 전극층 (도 6 의 102) 및 TFT 영역이 형성되고, 그 상층에 형성된 제 1 패시베이션막 (도 6 의 105) 을 통해 드레인 전극층 (도 6 의 106) 이 형성되고, 그 상층에 형성된 제 2 패시베이션막 (도 6 의 107) 에는 제 1 및 제 2 패시베이션막의 각각을 관통하는 개구부와 제 2 패시베이션막만을 관통하는 개구부를 갖고, 최상층에 배치되는 ITO 막 (도 6 의 108) 에 의해 접속배선층이 형성됨과 동시에 화소전극에는 게이트 전극과 동층에 형성된 전극층으로 제 1 및 제 2 패시베이션막을 끼워넣은 축적용량부가 설치된다.
실시예
상기한 본 발명의 실시형태에 대하여 더욱 상세하게 설명하기 위하여, 본 발명의 실시예에 대하여 도면을 참조하여 다음에 설명한다.
[실시예 1]
우선, 도 1 내지 도 9 를 참조하여 본 발명의 제 1 실시예에 관한 종전극 (TN) 방식의 채널보호형 액티브 매트릭스 기판 및 그 제조방법에 대하여 설명한다. 도 1 은 본 발명의 제 1 실시예에 관한 TN 방식 액정표시장치용 액티브 매트릭스 기판의 회로도이고, 도 2 내지 도 5 는 본 발명의 제 1 실시예에 관한 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 상면도로서, 1 화소를 발췌한 것이다. 또한, 도 6 은 본 발명의 제 1 실시예에 관한 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 공정 단면도이고, 도 2 내지 도 5 의 A-A' 선에 있어서의 단면을 나타낸 것이다. 또한, 도 7 내지 도 9 는 각각 본 발명의 제 1 실시예에 관한 액티브매트릭스 기판의 게이트 단자부, 드레인 단자부, 게이트 스토리지부 (도 2 의 B-B' 선) 의 제조공정을 모식적으로 나타낸 공정단면도이다.
제 1 실시예에 관한 액티브매트릭스 기판은, 액정을 액티브매트릭스 기판에 설치한 배향막과 대향하는 기판에 설치한 배향막으로 구동하는 종전계 (트위스트 네마틱: TN) 방식의 액정표시장치용 기판이고, 게이트 전극 (2), 드레인 전극 (9) 및 화소전극 (11) 이 서로 절연막에 의해 층간 분리된 액티브매트릭스 기판이며 (도 5 참조), 박막 트랜지스터를 구성하는 a-Si 층 (104) 의 상면 및 측면은 채널 보호막인 제 1 및 제 2 패시베이션막 (105 및 107) 으로 완전히 덮여있다 (도 6(d) 참조).
여기서 액정은, 액티브매트릭스 기판에 설치한 배향막과 대향하는 기판에 설치한 배향막의 사이에 협지되어 있다.
액티브매트릭스 기판은, 도 1 의 회로도에 나타낸 것과 같이, 투명절연성 기판 (101) 상에 서로 교차하는 복수의 게이트 버스라인 (1) 과 복수의 드레인 버스라인 (4), 이들이 교차하는 곳에 배치된 복수의 트랜지스터부 (16) 및 화소전극 (11) 을 갖추고 있다. 또, 복수의 게이트 버스라인 (1) 과 드레인 버스라인 (4) 의 종단은 투명절연성 기판 (101) 의 주변부에 각각 배치되고, 기판외부로부터 구동신호가 공급되는 게이트 단자부 (14) 및 드레인 단자부 (15) 가 각각 형성되어 있다. 또, 투명절연성 기판 (101) 에는, 그 각부에 공통전위 공급단자 (19) 가 형성되어 있다. 이 공통전위 공급단자 (19) 는, 이 액티브매트릭스 기판과 대향하고 액정 (17) 을 협지하는 대향 기판에 형성되는 공통전위 (13) 에 전위를 공급하기 위한 것이다. 또, 각 트랜지스터부 (16) 와 인접하는 게이트 버스라인 (1) 과의 사이에는 스토리지 커패시터부 (18) 가 형성되어 있다.
즉, 도 5 및 도 6(d) 를 참조하면, 본 실시예의 액티브매트릭스 기판은, 투명절연성 기판 (101) 상에 형성된, 게이트 전극층 (102), 게이트 절연막 (103) 및 a-Si 층 (104) 이 대략 겹치도록 퇴적된 적층체와, 이 적층체를 덮도록 상기 투명절연성 기판 (101) 상에 형성된 제 1 패시베이션막 (105) 과, 이 제 1 패시베이션막 (105) 상에 상기 적층체와 교차하는 방향으로 형성된 드레인 전극층 (106) 과, 상기 드레인 전극층 (106) 을 덮도록 상기 제 1 패시베이션막 (105) 상에 형성된 제 2 패시베이션막 (107) 과, 상기 제 1 및 상기 제 2 패시베이션막 (105 및 107) 에 형성된 상기 a-Si 층 (104) 을 노출시키는 소스 개구부 (7) 및 드레인 개구부 (6) 와, 상기 제 2 패시베이션막 (107) 에 형성되어 상기 드레인 전극층 (106) 을 노출시키는 콘택트홀 (5) 과, 상기 제 2 패시베이션막 (107) 상에 형성되어 상기 드레인 개구부 (6) 및 상기 콘택트홀 (5) 을 사이에 두고 상기 a-Si 층 (104) 의 일단과 드레인 전극층 (106) 을 전기적으로 접속하는 투명전극으로 구성되는 드레인 전극 (9) 과, 상기 제 2 패시베이션막 (107) 상에 형성되어 상기 소스 개구부 (7) 를 통해 상기 a-Si 층 (104) 의 타단과 전기적으로 접속된 투명전극으로 구성되는 소스 전극 (10) 과, 상기 제 2 패시베이션막 (107) 상에 형성되어 일단이 상기 소스 전극 (10) 에 일체적으로 접속되고, 타단이 인접하는 화소의 게이트까지 연재하는 투명전극으로 구성되는 화소전극 (11) 을 갖추는 것을 특징으로 하고 있다.
여기서, 게이트 전극층 (102) , 게이트 절연층 (103) 및 a-Si 층 (104) 이 대략 겹치도록 퇴적된 적층체는, 게이트 버스라인 (1) 및 게이트 전극 (2) 에 대응한다. 드레인 전극층 (106) 은 드레인 버스라인 (4) 에 대응한다.
또, 본 실시예의 액티브매트릭스 기판은, 도 5 에 나타낸 것과 같이 복수의 슬릿 (8) 을 갖추고 있다. 슬릿 (8) 은, 드레인 버스라인 (4) 과 게이트 버스라인 (1) 이 교차하는 곳의 드레인 버스라인 (4) 의 양 외측의 게이트 버스라인 (1) 의 상측에 한쌍씩 배치되어 형성되어 있다. 바꿔말하면, 슬릿 (8) 은, 스토리지 커패시터부 (18) 를 게이트 전극층 (102) 과의 사이에 형성하는 게이트 전극층 (102) 의 상측까지 연재하고 있는 화소 전극 (11) 의 일단과 드레인 버스라인 (4) 사이의 게이트 버스라인 (1) 의 상측에 배치되어 형성되어 있다. 이 슬릿 (8) 은, 제 1 및 제 2 패시베이션막 (105 및 107) 에 형성된 개구부이고, 이 슬릿 (8) 이 형성되어 있는 곳에서는 작층체의 게이트 절연막 (103) 및 a-Si 층 (104) 이 제거되어 있다. 드레인 버스라인 (4) 과 교차하는 곳의 게이트 버스라인 (1) 은, 게이트 절연층 (102), 게이트 절연막 (103) 및 a-Si 층 (104) 의 삼층 구조로 되어 있는데, 드레인 버스라인 (4) 의 양 외측에 배치된 한쌍의 슬릿 (8) 에 의해 적층체의 게이트 절연막 (103) 및 a-Si 층 (104) 을 제거하고, a-Si 층 (104) 을 짧은 구간으로 분단하여, 서로 고립시키고 있다. 슬릿 (8) 이 없는 경우에는, 기생 트랜지스터가 발생하고 말아 오동작한다. 따라서, 슬릿 (8) 에 의해 기생 트랜지스터가 형성되지 않아, 오동작을 방지할 수 있다.
본 실시예의 액티브매트릭스 기판의 제조방법에 대해서, 도 2 내지 도 6 을 참조하여 설명한다. 우선, 유리 등의 투명절연성 기판 (101) 상에, Cr, Ti, Mo 등의 하지 금속과 Al 등을 적층한 게이트 전극층 (102) 과, SiNx (실리콘 질화막) 등의 게이트 절연막 (103) 과, 반도체층으로 이루어지는 a-Si 층 (104) 을 순차적으로 퇴적한다. 각각의 막의 제조방법으로, 예를 들면 게이트 전극층 (102) 은, 스퍼터법을 사용하여 Cr 등의 하지 금속을 50 nm 정도, Al 을 0.2 ㎛ 정도, 게이트 절연막 (103) 및 a-Si 층 (104) 은 플라즈마 CVD 법을 사용하여 각각 0.5 ㎛, 0.3 ∼ 0.4 ㎛ 정도의 막두께로 적층한다.
그 후, 도 2 및 도 6(a) 에 나타낸 것과 같이, 제 1 마스크를 사용하여 게이트 전극 (2) 및 게이트 버스라인 (1) 이 되는 영역에 레지스트 패턴을 형성하고, 레지스트 패턴으로 덮여있지 않은 영역의 게이트 전극층 (102), 게이트 절연막 (103) 및 a-Si 층 (104) 을 드라이에칭에 의해 제거한다.
다음으로, 투명절연성 기판 (101) 전면에, SiNx 등의 제 1 패시베이션막 (105) 을 플라즈마 CVD 법 등에 의해, 드레인 전극층 (106) 이 되는 Ti, Cr, Mo 등의 하지 금속과 Al 등의 적층막을 스퍼터법 등에 의해 막형성한다. 제 1 패시베이션막 (105) 의 막두께로서는 0.2 ㎛ 정도가 바람직하고, 드레인 전극층 (106) 의 막두께로는 Ti 등의 하지 금속을 50 nm 정도, Ai 을 0.2 ㎛ 정도로 하는 것이 바람직하다.
막형성후, 도 3 및 도 6(b) 에 나타낸 것과 같이, 제 2 마스크를 사용하여 드레인 버스라인 (4) 을 덮도록 레지스트 패턴을 형성하고, 드라이에칭에 의해 불필요한 금속층을 에칭제거하여, 드레인 버스라인 (4) 을 형성한다.
다음으로, 투명절연성 기판 (101) 전면에 SiO2등의 제 2 패시베이션막 (107) 을 스퍼터법에 의해, 예를 들면 막두께 0.2 ㎛ 정도로 막형성한다. 여기서, 제 2 패시베이션막 (107) 의 재료로는, 후 공정에서 콘택트홀 (5) 을 양호하게 형성하기 위해, a-Si 층 (104) 및 게이트 절연막 (103) 과의 에칭의 선택비가 충분히 큰 것을 선택하는 것이 바람직하다. 이어서, 도 4 및 도 6(c) 에 나타낸 것과 같이, 제 3 마스크를 사용하여, a-Si 층 (104) 상부의 소스 개구부 (7) 및 드레인 개구부 (6) 와, 게이트 버스라인 (1) 상부의 슬릿 (8) 과, 드레인 버스라인 (4) 상부의 콘택트홀 (5) 을 형성하기 위한 레지스트 패턴을 형성하고, 노출한 제 2 패시베이션막 (107) 및 제 1 패시베이션막 (105) 을 드라이에칭에 의해 제거하여, 소스 개구부 (7), 드레인 개구부 (6), 슬릿 (8) 및 콘택트홀 (5) 을 형성한다.
다음으로, a-Si 층 (104) 과의 오옴 접속을 얻기 위해, 투명절연성 기판 (101) 을 PH3플라즈마 분위기 중에서 지지하고, 인을 a-Si 층 (104) 에 확산시키며, 그 표층에 n+ 층을 형성한다. 이 때의 처리조건으로는, 예를 들면 플라즈마 CVD 장치를 사용하여 300 ℃ 의 온도에서 PH3/H2(0.5 % PH3) 가스를 1000 sccm 으로 공급하고, 압력: 200 Pa, RF 파워: 0.1 W/cm2에서 5 분간 처리함으로써 달성할 수 있다.
그 후, 투명절연성 기판 (101) 전면에 화소전극 (11) 이 되는 ITO 막 (108) 을 스퍼터법 등에 의해 50 nm 정도의 막두께로 퇴적하고, 도 5 및 도 6(d) 에 나타내는 것과 같이, 제 4 마스크를 사용하여 불필요한 ITO 막 (108) 을 웨트에칭하고, 소스 전극 (10) 과 화소전극 (11) 을 접속함과 동시에, 드레인 전극 (9) 과 드레인 버스라인 (4) 을 접속한다. 또, 본 실시예에서는, 화소전극 (11) 으로서 ITO 막 (108) 을 사용한 예를 기재하고 있지만, ITO 막 (108) 외에 ZnO, ITO 의 Sn 대신에 ZnO 을 사용한 것 등을 사용할 수도 있다.
그리고, 마지막으로, ITO 막 (108) 을 마스크로 하여 a-Si 층 (104) 과 게이트 절연막 (103) 을 드라이에칭에 의해 제거함으로써, 도 6(d) 에 나타내는 구조의 액티브매트릭스 기판을 제조할 수 있다.
여기서, ITO 막 (108) 은 에칭 마스크로서 사용된다. 또, a-Si 층 (104) 및 게이트 절연막 (103) 을 제거할 때, 제 1 패시베이션막 (105) 및 제 2 패시베이션막 (107) 도 제거한다. 또, 슬릿 (8) 에서는, 노출되어 있는 제 1 패시베이션막 (105), 제 2 패시베이션막 (107), a-Si 층 (104) 및 게이트 절연막 (103) 이 제거되어, a-Si 층 (104) 이 TFT 마다 분리된다.
본 실시예의 방법으로 제조한 경우, 도 1 의 회로도에 나타내는 게이트 단자부 (14), 드레인 단자부 (15) 및 스토리지 커패시터부 (18) 의 구조는, 각각 도 7 내지 도 9 에 나타내는 구조가 된다. 또, 도 7 내지 도 9(a) ∼ (d) 는, 도 6(a) ∼ (d) 와 대응하는 공정에서의 단면을 나타낸 것이다.
게이트 단자부 (14) 에 대해서는, 도 6(c) 에 나타내는 공정에서 적층체의 a-Si 층 (104) 의 표면을 노출시켰을 때에, 도 7(c) 에 나타낸 것과 같이, a-Si 층 (104) 이 동일하게 노출된다. 그 후, 투명절연성 기판 (101) 전면에 ITO 막 (108) 을 스퍼터법 등에 의해 퇴적하고, 상기 제 4 마스크를 사용하여 게이트 단자부 (14) 에 형성된 ITO 막 (108) 은 웨트 에칭에 의해 제거된다. 그 후, 도 6(d) 에 나타낸 것과 같은 ITO 막 (108) 을 마스크로 한 드라이에칭을 행했을 때에, 도 7(d) 에 나타낸 것과 같이 게이트 단자부 (14) 에서는 a-Si 층 (104) 과 게이트 절연막 (103) 이 드라이에칭에 의해 제거되고, 그 밑의 게이트 전극층 (102) 이 노출하여, 게이트 단자부 (14) 가 완성된다. 또, 이 드라이에칭시에, 게이트 단자부 (14) 의 근방에서는 ITO 막 (108) 이 존재하지 않기 때문에, 제 2 패시베이션막 (107) 도 드라이에칭에 노출되어 막두께가 감소한다.
드레인 단자부 (15) 에서는, 도 6(c) 에 나타내는 공정에서, 적층체의 a-Si 층 (104) 의 표면을 노출시켰을 때에, 도 8(c) 에 나타낸 것과 같이 드레인 전극층 (106) 이 노출된다. 그 후, 투명절연성 기판 (101) 전면에 ITO 막 (108) 을 스퍼터법 등에 의해 퇴적하고, 상기 제 4 마스크를 사용하여, 드레인 단자부 (15) 에는 그 개구를 사이에 두고 드레인 전극층 (106) 에 접속된 ITO 막 (108) 이 남겨진다. 그 후, 도 6(d) 에 나타낸 것과 같은 ITO 막 (108) 을 마스크로 한 드라이에칭을 행했을 때에, 도 8(d) 에 나타낸 것과 같이 드레인 단자부 (15) 의 주변부분에서는 ITO 막 (108) 이 형성되어 있지 않은 제 2 패시베이션막 (107) 이 드라이에칭되어 막두께가 감소한다. 이러한 방법으로, 도 8(d) 에 나타내는 드레인 단자부 (15) 가 완성된다.
스토리지 커패시터부 (18) 에서는, 도 9(c) 에 나타내는 공정 후, 투명절연성 기판 (101) 전면에 ITO 막 (108) 을 스퍼터법 등에 의해 퇴적하고, 상기 제 4 마스크를 사용하여 불필요한 ITO 막 (108) 을 웨트 에칭하고, 적층체의 게이트 전극층 (102) 의 상측으로 일단이 연재하는 화소전극 (11) 이 형성된다. 그 후, 도 6(d) 에 나타낸 것과 같은 ITO 막 (108) 을 마스크로 한 드라이에칭을 행했을 때에, 도 9(c) 에 나타낸 것과 같이 인접하는 화소전극 (11) 사이의 제 2 패시베이션막 (107) 이 드라이에칭에 노출되어 막두께가 감소한다. 이러한 방법으로, 스토리지 커패시터부 (18) 에서는, 게이트 전극층 (102) 과 축적용량 전극 (용량전극층) 이 되는 ITO 막 (108) 과의 사이에 제 1 및 제 2 패시베이션막 (105, 107) 을 끼운 구조가 형성된다.
상기와 같이, 본 실시예의 액티브매트릭스 기판에 의하면, 투명절연성 기판 (101) 상에 거의 중첩된 게이트전극층 (102), 게이트절연막 (103) 및 a-Si층 (104) 의 적층제를 가지며, 이 적층체를 피복하도록 상기 투명절연성 기판 (101) 상에 제 1 패시베이션막 (105) 을 형성하고, 이 제 1 패시베이션막 (105) 상에 드레인전극층 (106) 을 형성하고, 이 드레인전극층 (106) 을 피복하도록 상기 제 1 패시베이션막 (105) 상에 제 2 패시베이션막 (107) 을 형성하고, 상기 a-Si층 (104) 을 노출시킨 소스개구부 (7) 및 드레인개구부 (6) 를 상기 제 1 및 제 2 패시베이션막 (105 및 107) 에 형성하고, 상기 제 2 패시베이션막 (107) 상에 형성되며 상기 소스개구부 (7) 를 사이에 두고 상기 a-Si층 (104) 의 타단과 전기적으로 접속된 소스전극 (10) 을 형성하고, 상기 제 2 패시베이션막 (107) 상에 형성되며 일단이 상기 소스전극 (10) 에 일체적으로 접속된 화소전극 (11) 을 형성하고 있어, 게이트전극 (2), 드레인전극 (9) 및 화소전극 (11) 이 서로 절연막에 의해 층간 분리됨과 동시에 적층체의 a-Si층 (104) 표면 및 측벽을 제 1 패시베이션막 (105) 과 제 2 패시베이션막 (107) 으로 피복한 액티브매트릭스 기판을 형성할 수 있다. 따라서, 종래의 a-Si층의 측면에 대한 ITO 막과의 접촉을 방지할 수 있으며, 박막트랜지스터와 이 박막트랜지스터가 형성되는 액티브매트릭스 기판의 장기 신뢰성을 향상시킬 수 있다. 또한, 액정표시장치로서 구성한 경우에는 종래의 a-Si층 과 액정재의 접촉을 방지할 수 있다.
또, 본 실시예의 액티브매트릭스 기판의 제조방법에 따르면, 게이트전극 (102), 게이트절연막 (103) 및 a-Si막 (104) 의 적층체를 형성하고, 제 1 패시베이션막 (105) 으로 이 적층체를 피복하며 제 1 패시베이션막 (105) 상에 드레인전극층 (106) 을 형성하고, 이 드레인전극층 (106) 과 제 1 패시베이션막 (105) 을 피복한 제 2 패시베이션막 (107) 을 형성하고, a-Si막 (104) 을 노출시킨 소스/드레인 개구부 (7 및 6) 를 제 1 및 제 2 패시베이션막 (105 및 107) 에 형성하고, 상기 소스 개구부 (7) 를 사이에 두고 상기 a-Si층 (104) 의 타단과 전기적으로 접속된 소스 전극 (10) 을 제 2 패시베이션막 (107) 상에 형성함과 동시에 일단이 상기 소스 전극 (10) 에 일체적으로 접속된 화소전극 (11) 을 제 2 패시베이션막 (107) 상에 형성한다.
이렇게 본 실시예의 액티브매트릭스 기판의 제조방법에 따르면, 4 장의 마스크만으로 게이트전극 (2), 드레인전극 (9) 및 화소전극 (11) 이 서로 절연막에 의해 층간 분리됨과 동시에 a-Si층 (104) 표면 및 측벽을 제 1 패시베이션막 (105) 과 제 2 패시베이션막 (107) 으로 완전히 피복한 채널보호형 액티브매트릭스 기판을 형성할 수 있어 종래 제조방법에 비해 적어도 1PR 분 공정을 간략화할 수 있다.
또, 본 실시예의 방법으로 제조한 경우 게이트단자부 (14), 드레인단자부 (15) 및 스토리지커패시터부 (18) 의 구조는 각각 도 7 내지 도 9 에 나타낸 구조가 된다. 또한, 도 7 내지 도 9 의 (a) 내지 (d) 는 도 6 의 (a) 내지 (d) 와 동일한 공정의 단면을 나타낸 것이다.
게이트단자부 (14), 드레인단자부 (15) 및 스토리지커패시터부 (18) 가 도면에 나타낸 구조가 되는 것은 도 6(d) 공정에서 ITO 막 (108) 을 에칭마스크로서 제 1 패시베이션막 (105), 제 2 패시베이션막 (107), a-Si층 (104) 및 게이트절연막 (103) 을 제거하기 위함이고, 게이트단자부 (14) 는 게이트전극층 (102) 이 노출되고 드레인단자부 (15) 는 드레인전극층 (106) 상에 ITO 막 (108) 이 적층된 구조가 되고, 또 스토리지커패시터부 (18) 는 게이트전극층 (102) 과 축적용량전극이 되는 ITO 막 (108) 사이에 제 1 및 제 2 패시베이션막 (105 및 107) 을 삽입한 구조가 된다. 또, 게이트버스라인 (1) 상에 설치된 슬릿 (8) 에 의해 a-Si층 (104) 이 TFT 마다 분리된다. 또한, 액정의 공통전극 (13) 에 공통전위를 공급하는 공통전위 공급단자 (19) 도 게이트단자부 (14) 나 드레인단자부 (15) 와 동일한 구조가 되도록 제조할 수 있다.
[실시예 2]
이어서, 본 발명의 제 2 실시예에 관한 채널보호형 액티브매트릭스 기판 및 그 제조방법에 대해 도 10 을 참조하면서 설명한다. 도 10 은 본 발명의 제 2 실시예에 관한 액티브매트릭스 기판의 제조공정을 모식적으로 나타낸 공정 단면도이고, 제 1 실시예에 관한 도 2 내지 도 5 의 A-A' 선을 자른 단면에 상당하는 부분의 단면을 나타낸 것이다. 또, 제 2 실시예와 상기한 제 1 실시예의 상이점은 채널보호막이 되는 제 2 패시베이션막 (107) 상에 추가로 유기층간막 (107a) 을 퇴적하여 기판의 평탄화를 동시에 하는 것이지만, 기타 구조, 재료, 막두께, 제조법 등은 상기한 제 1 실시예와 동일하다.
제 2 실시예에 관한 액티브매트릭스 기판의 제조방법에 대해 설명하면, 먼저 제 1 실시예와 동일하게 유리 등의 투명절연성 기판 (101) 상에 Ti, Al 등을 적층한 게이트전극층 (102) 과, SiNx 등의 게이트절연막 (103) 과, 반도체층이 되는 a-Si층 (104) 를 순서대로 퇴적하고, 그 후에 도 10a 에 나타낸 바와 같이 제 1 마스크를 사용하여 게이트전극 (2) 및 게이트버스라인 (1) 을 형성한다.
여기에서, 게이트버스라인 (1) 을 형성한다는 것은 게이트버스라인 (1) 으로서 기능하는 게이트전극층 (102), 게이트절연막 (103) 및 a-Si막 (104) 의 적층체를 형성하는 것이다.
그리고, 투명절연성 기판 (101) 전면에 SiNx 등의 제 1 패시베이션막 (105) 을 플라스마 CVD 법 등으로 드레인전극층 (106) 이 되는 Ti, Cr, Mo 등의 기초 금속과 Al 등의 적층막을 스퍼터법 등으로 형성하고, 그 후에 도 10b 에 나타낸 바와 같이 제 2 마스크를 사용하여 드레인버스라인 (4) 이외의 금속층을 드라이에칭으로 제거하고, 이어서 기판 전면에 SiO2등의 제 2 패시베이션막 (107) 을 형성한다.
여기에서, 제 1 실시예에서는 제 2 패시베이션막 (107) 을 채널보호에 필요한 막두께를 0.2㎛ 로 형성하였으나, 본 실시예에서는 이 제 2 패시베이션막 (107) 상에 추가로 유기층간막 (107a) 을 퇴적시켜 기판의 평탄화를 동시에 하는 것을 특징으로 한다.
유기층간막 (107a) 은, 예컨대 아크릴수지, BCB (벤조시클로부텐) 이나 폴리이미드 등의 유기재료를 사용하며, 0.2 내지 1.0㎛ 정도의 두께로 이들 유기재료를 퇴적함으로써 도 10c 에 나타낸 바와 같이 기판을 평탄화할 수 있다. 이러한 유기층간막 (107a) 을 형성함으로써 TFT 의 단차에 의해 액정의 배향 상태가 불균일해진다는 문제를 회피할 수 있다.
요컨대, 유기층간막 (107a) 을 형성함으로써 TFT 의 단차가 경감되어 액정의 배향상태를 더 균일하게 할 수 있다.
또한, 평탄화를 하는 다른 방법은 도시되어 있지 않으나, 예컨대 제 2 패시베이션막 (107) 으로서 SiO2의 막형성 레이트, 막형성 온도 등의 막형성 조건을 바꿔 막 질이 거친 것을 형성하는 방법이나 치밀한 SiO2막 상에 거친 SiO2막을 2층 구조로 형성하는 방법 등이 있다.
또, SiO2의 막형성 레이트를 바꾸는 경우에는 통상적으로 100 ㎚/min 정도로 막형성하는 것을 200 ㎚/min 정도로 크게 함으로써 평탄화할 수 있게 된다. 이렇게 막형성 속도를 크게 함으로써 막형성 시간을 짧게 할 수 있다.
또한, SiO2의 막 질이 거칠어짐으로써 절연막으로서의 기능이 저하되는 경우에는, 먼저 기초에 통상적인 막형성 레이트로 치밀한 SiNx 막을 0.1㎛ 정도 퇴적시키고, 그 후에 막형성 레이트를 크게 하여 1㎛ 정도 퇴적시킴으로써 채널보호와 평탄화 양쪽 기능을 지니게 하는 것이 가능해진다.
이어서, 도 10(c) 에 나타낸 바와 같이 제 3 마스크를 사용하여 a-Si층 (104) 상부의 소스 개구부 (7) 및 드레인 개구부 (6) 와, 게이트버스라인 (1) 상부의 슬릿 (8 : 도시 생략) 과, 드레인버스라인 (4) 상부의 콘택트홀 (5) 을 형성한다. 이어서, a-Si층 (104) 과의 저항 접속을 얻기 위해 PH3플라스마 분위기 중에서 인을 a-Si층 (104) 에 확산시켜 그 표층에 n+ 층을 형성한다. 그 후에 투명절연성 기판 (101) 전면에 화소전극 (11) 이 되는 ITO 막 (108) 을 퇴적시키고, 도 10d 에 나타낸 바와 같이 제 4 마스크를 사용하여 소스전극 (10) 과 화소전극 (11) 을, 드레인전극 (9) 과 드레인버스라인 (4) 을 각각 접속한다.
그리고, 마지막에 ITO 막 (108) 을 마스크로서 a-Si층 (104) 과 게이트절연막 (103) 을 드라이에칭으로 제거함으로써 도 10(d) 에 나타낸 구조의 액티브매트릭스 기판을 제조할 수 있다.
상술한 바와 같이 본 실시예의 제조방법에 따르면, a-Si층 (104) 보호를 더 확실하게 함과 동시에 박막 트랜지스터의 단차를 작게 할 수 있다. 이렇게 단차를 작게 하여 기판을 평탄화함으로써 대향 기판과의 간격을 균일하게 할 수 있으며, 기판사이에 협지된 액정의 배향상태를 균일하게 할 수 있다는 효과가 있다.
또, 본 실시예의 액티브매트릭스 기판에 의하면, 제 2 패시베이션막 (107) 상에 기판을 평탄화하는 유기층간막 (107a) 이 형성되어 있어, 제 1 실시예와 비교하여 a-Si층 (104) 보호를 더 확실히 할 수 있다.
또한, 본 실시예의 제조방법에 따르면, 제 1 실시예와 동일한 방법으로 4 장의 마스크만으로 게이트전극 (2), 드레인전극 (9) 및 화소전극 (11) 이 서로 절연막에 의해 층간 분리됨과 동시에 a-Si층 (104) 표면 및 측벽을 제 1 패시베이션막 (105) 과 제 2 패시베이션막 (107) 과 유기층간막 (107a) 로 완전히 피복한 채널보호형 액티브매트릭스 기판을 형성할 수 있어 종래 제조방법에 비해 적어도 1PR 분 공정을 간략화할 수 있다.
[실시예 3]
이어서, 도 11 내지 도 16 을 참조하면서 본 발명의 제 3 실시예에 관한 액티브매트릭스 기판 및 그 제조방법에 대해 설명한다. 도 11 내지 도 14 는 제 3 실시예에 관한 액티브매트릭스 기판의 제조공정을 모시적으로 나타낸 상면도로, 1 화소를 발췌한 것이다. 또, 도 15 는 제 3 실시예에 관한 액티브매트릭스 기판의 제조공정을 모시적으로 나타낸 공정 단면도이고, 도 11 내지 도 14 의 C-C' 선을 자른 단면을 나타낸 것이다. 또한, 도 16 은 제 3 실시예에 관한 액티브매트릭스 기판의 게이트스토리지부 (도 11 의 D-D') 의 제조공정을 모식적으로 나타낸 공정 단면도이다.
본 실시예와 상기한 제 1 실시예의 상이점은 본 실시예에서는 게이트버스라인 상의 소정 위치에 제 1 패시베이션막 (105) 을 사이에 두고 용량전극층 (110) 이 되는 금속을 적층하여 (도 12 참조) 스토리지커패시터부 (18) 의 용량을 크게 하는 것이지만, 기타 구조는 상기한 제 1 실시예와 동일하다.
도 11 내지 도 15 를 참조하면서 횡전계 (TN) 방식의 액티브매트릭스 기판의 제조방법에 대해 설명한다. 먼저, 유리 등의 투명절연성 기판 (101) 상에 Cr, Ti, Mo 등의 기초 금속과 Al 등을 적층한 게이트전극층 (102) 과, SiNx 등의 게이트절연층 (103) 과, 반도체층이 되는 a-Si층 (104) 을 순서대로 퇴적시킨다. 그 후에 도 11 내지 도 15(a) 에 나타낸 바와 같이 제 1 마스크를 사용하여 게이트전극 (2) 및 게이트버스라인 (1) 을 형성한다.
이어서, 투명절연성 기판 (101) 전면에 SiNx 등의 제 1 패시베이션막 (105) 및 드레인전극층 (106) 이 되는 Ti, Cr, Mo 등의 기초 금속과 Al 등의 적층막을 순서대로 형성한다. 그 후에 도 12 및 도 15(b) 에 나타낸 바와 같이 제 2 마스크를 사용하여 드레인버스라인 (4) 을 형성하지만, 본 실시예에서는 스토리지커패시터부 (18) 의 용적용량전극으로서 이 드레인전극층 (106) 을 사용하여, 용량의 향상을 도모하는 것을 특징으로 한다.
여기에서 트레인버스라인 (4) 을 형성한다는 것은 드레인버스라인 (4) 으로 기능하는 드레인전극층 (106) 을 형성하는 것이다. 또, 본 실시예에서는 이 드레인전극층 (106) 을 형성할 때에 인접하는 드레인버스라인 (4) 간에 위치하는 게이트버스라인 (1) 의 상방에 용량전극층 (110) 을 동시에 형성하고 있다. 이 용량전극층 (110) 은 게이트전극층 (102) 의 사이에 형성되는 스토리지커패시터부 (18) 의 축적용량전극으로 기능한다.
이어서, 투명절연성기판 (101) 전면에 SiO2등의 제 2 패시베이션막 (107) 을 성막하고, 도 13 및 도 15 (c) 에 나타낸 바와 같이, 제 3 마스크를 이용하여 a-Si층 (104) 상부의 소스개구부 (7) 및 드레인개구부 (6) 와 게이트버스라인 (1) 상부의 슬릿 (8) 과 드레인버스라인 (4) 상부의 콘택트홀 (5) 과 축적용량전극 (110) 상부의 스토리지커패시터용 개구부 (12) 을 형성한다. 이어서, a-Si층 (104) 의 오옴 접속을 얻기 위해, PH3플라즈마분위기중에서 인을 a-Si층 (104) 에 확산시켜서 a-Si층 (104) 의 표면에 n+층을 형성한다.
그 후, 투명절연성기판 (101) 전면에 화소전극 (11) 이 되는 ITO막 (108) 을 퇴적하고, 도 14 및 도 15 (d) 에 나타낸 바와 같이, 제 4 마스크를 사용하여 소스전극 (10) 과 화소전극 (11) 을 드레인전극 (9) 과 드레인버스라인 (4) 을 각각 접속함과 동시에 축적용량전극의 접속배선을 형성한다. 그리고, ITO막 (108) 을 마스크로 하여 a-Si층 (104) 과 게이트절연막 (103) 을 에칭제거하여 도 15 (d) 에 나타낸 구조의 액티브매트릭스기판을 제조할 수 있다.
여기에서 용량전극층 (110) 과 화소전극 (11) 은 스토리지커패시터용 개구부 (12) 를 통하여 접속한다. 또, 본 실시예에서도 이 에칭제거시에 슬릿 (8) 의 a-Si층 (104) 과 게이트절연막 (103) 이 에칭제거되어 a-Si층 (104) 이 TFT 마다 분리된다.
또, 본 실시예의 방법으로 제조된 경우의 스토리지커패시터부 (18) 는 도 16 에 나타낸 구조가 된다. 이것은 도 15 (b) 의 공정으로 스토리지커패시터부 (18) 의 영역에 드레인전극층 (106) 을 남기고 있기 때문에, 게이트전극층 (102) 과 축적용량전극 (110) 사이에는 제 1 패시베이션막 (105) 만이 협입된 구조가 되어 상기한 제 1 실시예 보다도 축적용량을 크게 할 수 있다.
여기에서 도 15 (b) 의 공정은 드레인전극층 (106) 을 형성하는 공정이다. 또, 본 실시예에서는 제 1 실시예와 비교하여 대향하는 전극간의 거리가 단축된다.
이와 같이, 본 실시예의 액티브매트릭스기판의 제조방법에 의하면, 4 장의 마스크만으로 게이트전극층 (102) 최상층에 배치된 채널 보호형 액티브매트릭스기판을 형성할 수 있고, 드레인전극층 (106) 및 화소전극 (11) 이 층간 분리되어 ITO막 (108) 이 종래의 제조방법에 비하여 적어도 1PR 분 공정을 간략화할 수 있다.
또한, 용량전극층 (110) 은 드레인전극층 (106) 의 형성공정으로 동시에 형성하고, 용량전극층 (110) 과 화소전극 (11) 을 접속하는 스토리지커패시터용 개구부 (12) 는 소스/드레인개구부 (7) 및 (6) 의 형성공정으로 동시에 형성하고 있기 때문에, 마스크패턴을 변경하는 것만으로 마스크의 수를 늘리지 않고, 스토리지커패시터부 (18) 에서의 축적용량을 제 1 실시예와 비교하여 증가시킬 수 있다.
또한, 상기한 제 2 실시예와 마찬가지로, 제 1 또는 제 2 의 패시베이션막의 막두께를 두껍게 하거나, SiO2의 성막조건을 적당하게 변경하거나, 다른 막질의 막을 적층한 구조로 함으로써, 평탄화를 도모할 수도 있다.
또, 유기층간막을 형성함으로써도 평탄화를 도모할 수 있다.
[실시예 4]
이어서, 도 17 내지 도 22 를 참조하여 본 발명의 제 4 실시예에 관계되는 횡전계방식의 채널보호형 액티브매트릭스기판 및 그 제조방법에 대하여 설명한다. 도 17 은 본 발명의 제 4 실시예에 관계되는 TN 방식 액정표시장치용 액티브매트릭스기판의 회로도이고, 도 18 내지 도 21 은 본 발명의 제 4 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 상면도이고, 1 화소를 발출한 것이다. 또, 도 22 는 본 발명의 제 4 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도이고, 도 18 내지 도 21 의 E-E' 선에 있어서의 단면을 나타낸 것이다.
본 실시예와 상기한 제 1 실시예의 상이점은 본 실시예에서는 빗살형상으로 형성된 공통전극 (공통전극) 과 화소전극의 사이의 전계로 액정의 배향을 제어하는 횡전계방식의 액티브매트릭스기판에 본 발명의 제조방법을 적용한 것이고, 기본적인 제조방법은 상기한 제 1 실시예와 동일하다.
도 18 내지 도 22 를 참조하여 횡전계방식의 액티브매트릭스기판의 제조방법에 대하여 설명한다. 우선, 유리 등의 투명절연성기판 (101) 상에 Cr, Ti, Mo 등의 기초금속과 Al 등을 적층한 게이트전극층 (102) 과 SiNx 등의 게이트절연층 (103) 과 반도체층이 되는 a-Si층 (104) 을 순차적으로 퇴적한다. 그 후 도 18 및 도 22 (a) 에 나타낸 바와 같이, 제 1 마스크를 사용하여 게이트전극 (2), 게이트버스라인 (1) 및 공통전극 (13) 이 되는 영역에 레지스트패턴을 형성하고, 레지스트패턴으로 덮혀있지 않은 영역의 게이트전극층 (102), 게이트절연막 (103) 및 a-Si층 (104) 을 드라이에칭에 의해 제거한다.
그 후, 복수의 게이트버스라인 (1) 과 이 복수의 게이트버스라인 (1) 사이에에 배치되어 빗살형상의 공통전극 (13) 이 형성된다. 게이트버스라인 (1) 의 일부는 게이트 전극 (2) 으로 기능하게 된다.
이어서, 투명절연성기판 (101) 전면에 SiNx 등의 제 1 패시베이션막 (105) 을 플라즈마 CVD 공법 등에 의해 드레인전극층 (106) 이 되는 Ti, Cr, Mo 등의 기초금속과 Al 등의 적층막을 스퍼터공법 등에 의해 성막한 후, 도 19 및 도 22 (b) 에 나타낸 바와 같이, 제 2 마스크를 사용하여 드레인버스라인 (4) 및 화소전극 (11) 을 형성한다.
여기에서, 드레인버스라인 (4) 은 게이트버스라인 (1) 과 교차하는 방향에 연재하고, 게이트버스라인 (1) 과 공통전극 (13) 간의 제 1 패시베이션막 (105) 상에서 분기하고 게이트전극 (2) 의 근방까지 연재하고 있다. 화소전극 (11) 은 복수의 드레인버스라인 (4) 사이에 배치되고 빗살형상으로 형성되어 있다.
이어서, 기판전면에 SiO2등의 제 2 패시베이션막 (107) 을 성막하고, 연속하여, 도 20 및 도 22 (c) 에 타나낸 바와 같이, 제 3 마스크를 사용하여 a-Si층 (104) 상부의 소스개구부 (7) 및 드레인개구부 (6) 와 게이트버스라인 (1) 상부의 슬릿 (8) 과 드레인버스라인 (4) 및 화소전극 (11) 의 상부의 콘택트홀 (5) 을 형성한다.
이어서, a-Si층 (104) 의 오옴 접속을 얻기 위해, 인을 a-Si층 (104) 에 확산시키고, 그 표층에 n+층을 형성한다. 그 후, 투명절연성기판 (101) 전면에 화소전극 (11) 이 되는 ITO막 (108) 을 퇴적하고, 도 21 에 나타낸 바와 같이, 제 4 마스크를 사용하여 소정의 배선을 형성한다. 그리고, 마지막으로 ITO막 (108) 을 마스크로 하여 a-Si층 (104) 와 게이트절연막 (103) 을 드라이에칭에 의해 제거함으로써, 도 22 (d) 에 나타낸 구조의 액트브매트릭스기판을 제조할 수 있다.
여기에서, 소정의 배선은 소스개구부 (7) 및 콘택트홀 (5) 을 통하여 a-Si층 (104) 과 화소전극 (11) 을 접속하고 드레인개구부 (6) 및 콘택트홀 (5) 을 통하여 a-Si층 (104) 과 드레인버스라인 (4) 을 접속한다.
또, 본 실시예에서도 이 에칭시에 슬릿 (8) 의 a-Si층 (104) 과 게이트절연막 (103) 이 에칭제거되어 a-Si층 (104) 이 TFT 마다 분리된다.
이와 같이, 본 실시예의 제조방법에 의하면, 횡전계방식의 액정표시장치에 이용되는 액티브매트릭스기판도 4 장의 마스크만으로 제조할 수 있고, 종래의 제조방법에 비하여 적어도 1PR 분 공정을 간략화할 수 있다.
또한, 상기한 제 2 실시예와 마찬가지로, 제 1 또는 제 2 의 패시베이션막의 막두께를 두껍게 하거나, SiO2의 성막조건을 적당하게 변경하거나, 다른 막질의 막을 적층한 구조로 함으로써, 평탄화를 도모할 수도 있다.
[실시예 5]
이어서, 도 23 내지 도 34 를 참조하여 본 발명의 제 5 실시예에 관계되는 종전계 (TN) 방식의 채널보호형 액티브매트릭스기판 및 그 제조방법에 대하여 설명한다. 도 23 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 회로도이고, 도 24 내지 도 27 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 상면도이고 1 화소를 발출한 것이다. 또, 도 28 및 도 29 는 각각 본 실시예에서 채택하는 단계상의 포토레지스트를 사용한 게이트버스라인 및 게이트전극의 패턴형성방법을 설명하기 위한 제조공정을 모식적으로 나타낸 공정단면도이고, 도 24 의 H-H' 선에서의 단면을 나타낸 것이다. 또, 도 30 은 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 제조공정을 모식적으로 나타낸 공정단면도이고, 도 24 내지 도 27 의 F-F' 선에서의 단면을 나타낸 것이다. 또, 도 31 내지 도 33 은 각각 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 게이트단자부, 드레인단자부, 게이트스토리지부 (도 24 의 G-G' 선) 의 제조공정을 모식적으로 나타낸 공정단면도이다. 도 34 는 본 발명의 제 5 실시예에 관계되는 액티브매트릭스기판의 게이트ㆍ드레인접속부의 구조를 모식적으로 나타낸 단면도이다.
이 제 5 실시예와 상기한 제 1 실시예의 상이점은 게이트버스라인 (1) 과 게이트버스라인 (1) 에서 분기하는 게이트전극 (2) 의 근방의 단면형상을 다르게 한 것과, 이처럼 서로 다른 단면형상으로 제조하기 위한 제조방법을 채태하고 있는 데 있다. 또한 본 실시예의 액티브매트릭스기판에서는 게이트 단자부 (14) 및 드레인 단자부 (15) 에 보호소자부 (22) 를 구비하고 있는 데 있다.
그 외 구조, 재료, 막두께, 제조방법 등은 상기한 제 1 실시예와 동일하다.
본 실시예의 액티브매트릭스기판은 제 1 실시예의 회로도인 도 1 과 동일한 구성에 첨가하여, 도 23 의 회로도에 나타낸 바와 같이, 게이트버스라인 (1) 및 드레인버스라인 (4) 과 각각 평행하게 형성된 투명절연성기판 (101) 의 주변부에 배치된 보호버스라인 (공통버스라인) (23) 과, 이 보호버스라인 (23) 과 각 게이트단자부 (14) 및 각 드레인 단자부 (15) 사이에 형성된 보호소자부 (22)와, 보호버스라인 (23) 에 전위를 부여하는 보호단자부 (공통전위공급단자) (24) 를 구비하고 있다. 보호소자부 (22) 는 다이오드접속한 한쌍의 트랜지스터로 구성되어 있고, 각 게이트단자부 (14) 및 각 드레인 단자부 (15) 와 보호버스라인 (23) 사이에 각각 다이오드 순방향 및 역방향으로 접속되어 있다.
이 보호소자부 (22) 의 트랜지스터는 표시영역의 트랜지스터부 (16) 의 제조공정으로 동시에 형성된다.
즉, 본 실시예의 액티브매트릭스기판은, 투명절연성기판 (101) 상에 형성된 게이트전극층 (102), 게이트절연막 (103) 및 a-Si층 (104) 이 거의 겹쳐지도록 퇴적된 적층체와 이 적층체를 덮도록 상기 투면절연성기판 (101) 상에 형성된 제 1 패시베이션막 (105) 과 이 제 1 패시베이션막 (105) 상에 상기 적층체와 교차하는 방향에 형성된 드레인전극층 (106) 과 상기 드레인전극층 (106) 을 덮도록 상기한 1 패시베이션막 (105) 상에 형성된 제 2 패시베이션막 (107) 과 상기 제 1 및 상기 제 2 패시베이션막 (105) 및 (107) 에 형성된 상기 a-Si층 (104) 을 노출시키는 소스 개구부 (7) 및 드레인 개구부 (6) 와, 상기 제 2 패시베이션막 (107) 에 형성되어 상기 드레인 전극층 (106) 을 노출시키는 콘택트홀 (5) 과, 상기 게이트 배선층 (102) 을 노출시키는 콘택트홀과, 상기 제 2 패시베이션막 (107) 상에 형성되어 상기 드레인 개구부 (6) 및 상기 콘택트홀 (5) 을 통하여 상기 a-Si 층 (104) 의 일단과 드레인 전극층 (106) 과 전기적으로 접속하는 ITO 막으로 구성되는 드레인 전극 (9) 과, 상기 제 2 패시베이션막 (107) 상에 형성되어 상기 소스 개구부 (7)를 통하여 상기 a-Si 층 (104) 의 타단과 전기적으로 접속된 ITO 막으로 구성되는 소스 전극 (10) 과, 상기 제 2 패시베이션막 (107) 상에 형성되어 일단이 상기 소스 전극 (10) 에 일체적으로 접속되고, 타단이 인접하는 화소의 게이트까지 연재하는 ITO 막 (108) 으로 구성되는 화소 전극 (11) 을 구비하는 것을 특징으로 한다.
여기서, 게이트 전극층 (102), 게이트 절연막 (103) 및 a-Si 층 (104) 이 대략 중첩하도록 퇴적된 적층체는, 게이트 버스라인 (1) 및 게이트 전극 (2) 에 대응한다. 드레인 전극층 (106) 은, 드레인 버스라인 (4) 에 대응한다.
본 실시예의 액티브 매트릭스 기판에서는, 제 1 내지 제 4 실시예에서 채용했던 슬릿은 존재하지 않는다.
본 실시예의 액티브 매트릭스 기판의 제조방법에 대하여, 도 24 내지 도 33 을 참조하여 설명한다. 우선, 유리 등의 투명절연성 기판 (101) 상에 Cr, Ti, Mo 등의 바탕금속과 Al 등을 적층한 게이트 전극층 (102) 과, SiNx (실리콘 질화막) 등의 게이트 절연막 (103) 과, 반도체층으로 이루어지는 a-Si 층 (104) 를 순차 퇴적한다.
다음은, 본 실시예에서는, 제 1 마스크를 사용하여 도 28(a) 에 나타나듯이, 단면이 계단상인 포토레지스트막 (111) 을 형성한다. 여기서는, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 의 상방은 얇고, 게이트 버스라인 (1) 에서 분기하는 게이트 전극 (2) 로서 기능하는 게이트 전극층 (102) 의 상방은 두껍고, 단면형상이 계단형상이 되도록 포토레지스트막 (111) 을 a-Si 층 (104) 상에 형성한다. 이와같은 단면이 계단상인 포토레지스트막은, 하프톤 노광법에 의하여 형성할 수 있다.
하프톤 노광법에는, 예컨대 하프톤 노광용 마스크를 사용한다. 이 하프톤 노광용 마스크에는, 완전히 빛이 투과하지 않는 부분과, 어느 정도의 광량이 투과하는 부분과, 거의 완전히 빛이 투과하는 부분이 형성되어있다. 완전히 빛이 투과하지 않는 부분의 바로 아래의 레지스트는 전혀 노광되지 않기 때문에, 도 28(a) 에 나타나있는 레지스트막 (111) 의 두꺼운 부분이 형성된다. 어느 정도의 광량이 투과하는 부분의 바로 아래의 레지스트는, 막두께의 일부만 노광되기 때문에, 도 28 (a) 에 나타나있는 레지스트막 (111) 의 얇은 부분이 형성된다. 대략 완전히 빛이 투과하는 부분의 바로아래의 레지스트는 막두께의 전부가 노광되기 때문에, 도 28 (a) 에 나타나있는 레지스트막 (111) 이 없는 부분이 형성된다. 따라서, 하프톤 노광법에 의하면, 막두께가 상이한, 즉 단면이 계단상인 레지스트막 (111) 을 형성할 수 있다.
다음은, 도 28 (b) 에 나타내듯이, 포토레지스트막 (111) 으로 덮이지 않은 영역의 게이트 전극층 (102), 게이트 절연층 (103) 및 a-Si 층 (104) 을 드라이에칭에 의하여 제거한다. 다음은, 이 투명절연성 기판 (101) 을 O2플라즈마처리함으로써 포토레지스트막 (111) 의 막두께를 감소시켜, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 의 상방의 얇은 포토레지스트막 (111) 의 부분을 제거하고, 도 28(c) 에 나타나듯이 a-Si 층 (104) 을 노출시킨다. 또한 도 29(a) 에 나타나듯이, 남겨진 포토레지스트막 (111) 을 마스크에, a-Si 층 (104) 및 게이트 절연막 (103) 을 드라이에칭에 의하여 제거한다. 이때, 게이트 전극 (2) 로서 기능하는 게이트 전극층 (102) 의 위에는 게이트 절연막 (103) 및 a-Si 층 (104)이 남겨져 있고, 여기에는 적층체가 형성되어있다. 그후, 도 29(b), 도 24 및 도 30 (a) 에 나타나듯이, 포토레지스트막 (111) 을 제거한다.
다음은, 투명절연성기판 (101) 전면에, SiNx 등의 제 1 패시베이션막 (105) 을 플라즈마 CVD 법 등에 의하여, 드레인 배선층 (106) 이 되는 Ti, Cr, Mo 등의 바탕금속과 Al 등과의 적층막을 스퍼터법 등에 의하여 성막한다. 제 1 패시베이션막 (105) 은, 게이트 버스라인 (1) 에 있어서는 게이트 전극층 (102) 을 덮고, 게이트 전극 (2) 에 있어서는 a-Si 층 (104), 게이트 절연막 (103) 및 게이트 전극층 (102) 의 적층체를 덮도록, 투명절연성기판 (101) 상에 형성된다.
성막후, 도 25 및 도 30 (b) 에 나타나듯이, 제 2 마스크를 사용하여, 드레인 버스라인 (4) 을 덮도록 레지스트 패턴을 형성하고, 드라이에칭에 의하여 불필요한 금속층을 에칭제거하고, 드레인 버스라인 (4) 으로서 기능하는 드레인 금속층 (106) 을 형성한다.
다음은, 투명절연성기판 (101) 전면에 SiO2등의 제 2 패시베이션막 (107) 을 성막한다. 이어서, 도 26 및 도 30 (c) 에 나타나듯이, 제 3 마스크를 사용하여, a-Si 층 (104) 상부의 소스 개구부 (7) 및 드레인 개구부 (6) 와, 드레인 버스라인 (4) 상부의 콘택트홀 (5) 을 형성하기 위한 레지스트 패턴을 형성하고, 노출된 제 2 패시베이션막 (107) 및 제 1 패시베이션막 (105) 을 드라이에칭에 의하여 제거하고, 소스개구부 (7), 드레인 개구부 (6) 및 소정의 콘택트홀 (5) 을 형성한다. 다음은, a-Si 층 (104) 과의 오옴 접속을 얻기 위하여, 투명절연성기판 (101) 을 PH3플라즈마 분위기중에 유지하고, 인을 a-Si 층 (104) 에 확산시켜, 그 표층에 n+ 층을 형성한다.
그후, 투명절연성기판 (101) 전면에 화소 전극 (11) 이 되는 ITO 막 (108) 을 스퍼터법 등에 의하여 퇴적하고, 도 27 및 도 30 (d) 에 나타나듯이, 제 4 마스크를 사용하여, 불필요한 ITO 막 (108) 을 습식에칭하고, 소스 전극 (10) 과 화소 전극 (11) 을 접속함과 동시에, 드레인 전극 (9) 과 드레인 버스라인 (4) 을 접속한다. 이와같이 하여, 도 30(d) 에 나타나는 구조의 액티브 매트릭스 기판을 제조할 수 있다.
본 실시예의 방법으로 제조한 경우, 도 23 의 회로도에 나타나는 게이트 단자부 (14), 드레인 단자부 (15) 및 스토리지 커패시터부 (18) 의 구조는, 각각 도 31 내지 도 33 에 나타내는 구조가 된다. 그리고, 도 31 내지 도 33 의 (a) 내지 (d) 는 도 30 의 (a) 내지 (d) 와 동일한 공정에서의 단면을 나타내는 것이다.
게이트 단자부 (14) 에서는, 도 30(c) 에 나타나는 공정에서, 제 1 및 제 2 패시베이션막 (105 및 107) 이 에칭되고, 적층체 a-Si 층 (104) 의 표면을 노출시켰을때, 도 31(c) 에 나타나듯이, 게이트 전극층 (102) 이 노출된다. 그후, 투명절연성기판 (101) 전면에 ITO 막 (108) 을 스퍼터법 등에 의하여 퇴적하고, 상기 제 4 마스크를 사용하여, 게이트 단자부 (14) 에는 그 개구를 통하여 게이트 전극층 (102) 에 접속된 ITO 막 (108) 이 남겨진다. 이렇게 하여, 도 31(d) 에 나타나는 드레인 단자부 (15) 가 완성된다.
또한, 드레인 단자부 (15) 에서는, 도 30(c) 에 나타나는 공정에서, 제 1 및 제 2 패시베이션막 (105 및 107) 이 에칭되고, 적층체 a-Si 층 (104) 의 표면을 노출시켰을때, 도 32(c) 에 나타나듯이, 제 2 패시베이션막 (107) 이 에칭되어 드레인 전극층 (106) 이 노출된다. 그후, 투명절연성기판 (101) 전면에 ITO 막 (108) 을 스퍼터법 등에 의하여 퇴적하고, 상기 제 4 마스크를 사용하여, 드레인 단자부 (15) 에는 그 개구를 통하여 드레인 전극층 (106) 에 접속된 ITO 막 (108) 이 남겨진다. 이렇게 하여, 도 32(d) 에 나타나는 드레인 단자부 (15) 가 완성된다.
스토리지 커패시터부 (18) 에서는, 도 33(c) 에 나타나는 공정후, 투명절연성기판 (101) 전면에 ITO 막 (108) 을 스퍼터법 등에 의하여 퇴적하고, 상기 제 4 마스크를 사용하여 불필요한 ITO 막 (108) 을 습식에칭하고, 게이트 버스라인 (1) 의 상방에 일단이 연재하는 화소 전극 (11) 이 형성된다. 이렇게 하여, 스토리지 커패시터부 (18) 에서는, 게이트 전극층 (102) 와 축적용량전극이 되는 ITO 막 (108) 의 사이에 제 1 및 제 2 패시베이션막 (105 및 107) 을 끼워넣은 구조가 형성된다. 본 실시예의 스토리지 커패시터부 (18) 에 있어서, 게이트 버스라인 (1) 에는, 도 9(d) 에 나타나는 제 1 실시예와 같이 a-Si 층 및 게이트 절연막이 존재하지 않기 때문에, 화소 전극 (11) 을 게이트 전극층 (102) 의 간격을 좁게하면서 대향시키고 있다.
또한 본 실시예의 방법으로 제조한 경우, 도 23 의 회로도에 나타나는 회로접점 A,B 및 C 부분의 구조는, 도 34 에 나타나는 구조가 된다. 게이트 버스라인 (1) 과 평행하게 형성되어있는 보호 버스라인 (23) 은, 게이트 버스라인 (1) 과 동시에 동층, 즉 게이트 전극층 (102) 와 동시에 동층에서 투명절연성기판 (101) 상에 형성되고, 드레인 버스라인 (4) 과 평행하게 형성되어있는 보호 버스라인 (23) 은, 드레인 버스라인 (4) 과 동시에 동층, 즉 드레인 전극층 (106) 과 동시에 동층에서 제 1 패시베이션막 (105) 상에 형성된다. 이들 보호 버스라인 (23) 은 회로접점 (A) 에서 공통접속되어, 보호단자부 (24) 에 접속된다. 이때, 각 보호버스라인 (23) 은 서로 상이한 층에 형성되어있기 때문에, 이들을 접속하는 구성을 형성하고 있다. 게이트 버스라인 (1) 과 평행하게 형성되어있는 보호버스라인 (23) 은 개구부를 제외하고 제 1 및 제 2 패시베이션막 (105 및 107) 으로 덮여있고, 드레인 버스라인 (4) 과 평행하게 형성되어있는 보호버스라인 (23) 은 개구부를 제외하고 제 2 패시베이션막 (107) 으로 덮여있고, 제 2 패시베이션막 (107) 상에 형성한 ITO 막 (108) 에서 이들 개구부를 통하여 이들 보호버스라인 (23) 은 접속된다. 회로접점 (B) 및 회로접점 (C) 에 있어서도, ITO 막 (108) 에서 접속하는 동일한 구성이 채용된다. 이와같이, 액티브 매트릭스 기판중에서, 게이트 전극층 (102) 과 동층의 배선과 드레인 전극층 (106) 과 동층의 배선을 접속하는 개소는, 도 34 에 나타나는 ITO 막 (108) 을 통하여 접속하는 구조가 채용된다.
이와같이, 본 실시예의 액티브 매트릭스 기판에 의하면, 상술한 실시예와 동일하게, 게이트 전극 (2), 드레인 전극 (9) 및 화소 전극 (11) 이 서로 절연막에 의하여 층간분리됨과 동시에, 적층체의 a-Si 층 (104) 의 표면 및 측벽을 제 1 패시베이션막 (105) 과 제 2 패시베이션막 (107) 으로 덮은 액티브 매트릭스 기판을 형성할 수 있다. 따라서, 종래의 a-Si 층의 측면으로의 ITO 막과의 접촉을 방지할 수 있고, 박막트랜지스터와 이 박막트랜지스터가 형성되는 액티브 매트릭스 기판의 장기 신뢰성을 향상시킬 수 있다.
또, 본 실시예에서는, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 상은, 제 1 및 제 2 패시베이션막 (105 및 107) 이 덮여있고, 제 1 내지 제 4 실시예와 같이 a-Si 층 및 게이트 절연막이 존재하지 않는다. 따라서, 제 2 패시베이션막 (107) 상에 형성되어 게이트 버스라인 (1) 상에 연재하여 스토리지 커패시터부 (18) 의 축적용량을 크게 할 수 있다.
또한, 본 실시예의 액티브 매트릭스 기판의 제조방법에 의하면, 제 1 실시예와 마찬가지로, 4 장의 마스크만으로 게이트 전극 (2), 드레인 전극 (9) 및 화소 전극 (11) 이 서로 절연막에 의하여 층간분리됨과 동시에, a-Si 층 (104) 의 표면 및 측벽을 제 1 패시베이션막 (105) 과 제 2 패시베이션막 (107) 으로 완전히 덮인 채널보호형 액티브 매트릭스 기판을 형성할 수 있고, 종래의 제조방법에 비하여, 적어도 1 PR 분 공정을 간략화할 수 있다. 즉, 제 1 마스크로 계단상의 포토레지스트막 (111) 을 형성함으로써, 제 1 실시예와 같은 매수의 마스크로 실현하고 있다.
부가로, 본 실시예에서는, 드레인 단자부 (15) 뿐 아니라, 게이트 단자부 (14) 에도 동일 공정으로 ITO 막 (108) 을 형성할 수 있다. 이것으로써, 도 34 에 나타나듯이, 상이한 배선층끼리를 ITO 막 (108) 에서의 접속도 실현시킬 수 있다. 이것으로써, 각 게이트 단자부 (14) 및 각 드레인 단자부 (15) 로의 보호소자부 (22) 의 접속도 동시에 실현할 수 있다.
[실시예 6]
다음은, 도 35 내지 도 40 을 참조하여, 본 발명의 제 6 실시예에 관한 액티브 매트릭스 기판 및 그 제조방법에 대해 설명한다. 도 35 내지 도 38 은, 본 발명의 제 6 실시예에 관한 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 상면도이며, 1 화소를 빼낸 것이다. 또, 도 39 는 본 발명의 제 6 실시예에 관한 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 공정단면도이며, 도 35 내지 도 38 의 I-I' 선에서의 단면을 나타낸 것이다. 또, 도 40 은 본 발명의 제 6 실시예에 관한 스토리지 커패시터부 (도 35 의 J-J') 의 제조공정을 모식적으로 나타낸 공정단면도이다.
본 실시예와 상기 제 5 실시예의 상이점은, 본 실시예에서는, 상기 제 3 실시예와 같이 게이트 버스라인 상의 소정의 위치에, 제 1 패시베이션막 (105) 을 사이에 두고 용량전극층 (110) 이 되는 금속을 적층하고, 스토리지 커패시터부 (18) 의 용량을 크게 하는 것으로, 기타 구조는 상기 제 5 실시예와 동일하다.
도 35 내지 40 을 참조하여, TN 방식의 액티브 매트릭스 기판의 제조방법에 대해 설명한다. 먼저, 유리 등의 투명절연성 기판 (101) 상에 Cr, Ti, Mo 등의 하지금속과 Al 등을 적층한 게이트 전극 (102) 과, SiNx 등의 게이트 절연막 (103) 과, 반도체층이 되는 a-Si 층 (104) 을 순서대로 퇴적한다.
다음, 제 5 실시예에 관한 도 28 및 도 29 에 나타낸 제조공정과 동일하게, 제 1 마스크를 이용하여, 게이트 버스라인 (1) 및 이 게이트 버스라인 (1) 에서 분기되는 게이트 전극 (2) 을 형성한다. 여기서, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 상으로부터 a-Si 층 (104) 및 게이트 절연막 (103) 이 제거되어 있고, 게이트 전극 (2) 으로서 기능하는 게이트 전극층 (102) 상에는 게이트 절연막 (103) 및 a-Si 층 (104) 이 남아 있고, 여기에는 적층체가 형성되어 있다.
다음, 투명절연성 기판 (101) 전면에, SiNx 등의 제 1 패시베이션막 (105) 및 드레인 전극층 (106) 이 되는 Ti, Cr, Mo 등의 하지금속과 Al 등과의 적층막을 차례로 성막한다. 그 후, 도 36 및 도 39(b) 에 나타내는 바와 같이, 제 2 마스크를 이용하여, 드레인 버스라인 (4) 으로서 기능하는 드레인 전극층 (106) 을 형성한다. 본 실시예에서는, 제 3 실시예와 동일하게, 이 드레인 전극층 (106) 을 형성할 때, 인접하는 드레인 버스라인 (4) 사이에 위치하는 게이트 버스라인 (1) 의 상측에 용량전극층 (110) 을 동시에 형성하고 있다. 이 용량전극층 (110) 은 게이트 전극층 (102) 과의 사이에 형성되는 스토리지 커패시터부 (18) 의 축적용량전극으로서 기능한다. 이 용량전극층 (110) 을 이용하여, 용량의 향상을 도모하는 것을 특징으로 하고 있다.
다음, 투명절연성 기판 (101) 전면에 SiO2등의 제 2 패시베이션막 (107) 을 성막하고, 도 37 및 도 39(c) 에 나타내는 바와 같이, 제 3 마스크를 이용하여, a-Si 층 (104) 상부의 소스 개구부 (7) 및 드레인 개구부 (6) 와, 드레인 버스라인 (4) 상부의 콘택트홀 (5) 과, 용량전극층 (110) 상부의 스토리지 커패시터부용 개구부 (12) 를 형성한다. 다음, a-Si 층 (104) 과의 오옴 접속을 얻기 위해, PH3플라즈마 분위기중에서 인을 a-Si 층 (104) 에 확산시켜 a-Si 층 (104) 표층에 n+ 층을 형성한다.
그 후, 투명절연성 기판 (101) 전면에 화소전극 (11) 이 되는 ITO 막 (108) 을 퇴적하고, 도 38 및 도 39(d) 에 나타내는 바와 같이, 제 4 마스크를 이용하여, 소스 전극 (10) 과 화소전극 (11), 드레인 전극 (9) 과 드레인 버스라인 (4) 을 접속함과 동시에, 용량전극층 (110) 과 화소전극 (11) 을 스토리지 커패시터부용 개구부 (12) 를 매개로 접속한다. 이렇게 하여, 도 39(d) 에 나타내는 구조의 액티브 매트릭스 기판을 제조할 수 있다.
본 실시예의 방법으로 제조한 경우의 스토리지 커패시터부 (18) 는, 도 40 에 나타내는 구조로 된다. 먼저, 도 39(a) 의 게이트 버스라인 (1) 및 게이트 전극 (2) 을 형성하는 공정에서, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 상의 a-Si 층 (104) 및 게이트 절연막 (103) 을 제거하고 있다. 다음, 이러한 게이트 전극층 (102) 상에 제 1 패시베이션막 (105) 을 퇴적시키고, 도 39(b) 의 드레인 전극층 (106) 을 형성하는 공정에서, 스토리지 커패시터부 (18) 의 영역에 용량전극층 (110) 을 남기고 있다. 이렇게 하여, 게이트 전극층 (102) 과 용량전극층 (110) 사이에는, a-Si 층 (104) 및 게이트 절연막 (103) 이나 제 2 패시베이션막 (107) 을 사이에 두지 않고, 제 1 패시베이션막 (105) 만이 끼워져 있는 구조로 되어, 제 5 실시예와 비교하여 대향하는 전극간의 거리가 단축되어, 상기 제 5 실시예보다도 축적용량을 크게 할 수 있다. 제 5 실시예는 제 1 실시예보다도 축적용량을 크게 할 수 있는 것이었지만, 본 실시예에서는 더욱 축적용량의 증가를 실현할 수 있다.
이와 같이, 본 실시예의 액티브 매트릭스 기판의 제조방법에 의하면, 상기 실시예와 동일하게 4 장의 마스크만으로 게이트 전극층 (102), 드레인 전극층 (106) 및 화소전극 (11) 이 층간분리되고, ITO 막 (108) 이 최상층에 배치된 채널보호형 액티브 매트릭스 기판을 형성할 수 있고, 종래의 제조방법에 비해, 적어도 1PR 분 공정을 간략화할 수 있다. 게다가, 용량전극층 (110) 은 드레인 전극층 (106) 의 형성공정에서 동시에 형성되고, 용량전극층 (110) 과 화소전극 (11) 을 접속하는 스토리지 커패시터부용 개구부 (12) 는 소스/드레인 개구부 (7 및 6) 의 형성공정에서 동시에 형성되기 때문에, 마스크 패턴을 변경하는 것만으로 마스크의 수를 늘리지 않고, 스토리지 커패시터부 (18) 에서의 축적용량을 제 5 실시예와 비교하여 증가시킬 수 있다.
또, 본 실시예에 있어서도, 제 5 실시예와 동일하게, 드레인 단자부 (15) 뿐 아니라, 게이트 단자부 (14) 에도 동일 공정으로 ITO 막 (108) 을 형성할 수 있다. 즉, 제 5 실시예와 동일하게, 도 31 에 나타내는 제조공정과 같은 방법으로 게이트 단자부 (14) 를 형성할 수 있고, 도 32 에 나타내는 제조공정과 같은 방법으로 드레인 단자부 (15) 를 형성할 수 있다. 이로써, 도 34 에 나타내는 바와 같이, 다른 배선층끼리 ITO 막 (108) 에서의 접속도 실현가능하다. 이로써, 각 게이트 단자부 (14) 및 각 드레인 단자부 (15) 에의 보호소자부 (22) 의 접속도 동시에 실현할 수 있다.
또한, 상기 제 2 실시예와 동일하게, 제 1 또는 제 2 패시베이션막의 막두께를 두껍게 하거나, 유기층간막을 형성하거나, SiO2의 성막조건을 적절히 변경하거나, 다른 성질의 막을 적층한 구조로 함으로써, 평탄화를 도모할 수도 있다.
[실시예 7]
다음, 도 41 내지 도 55 를 참조하여, 본 발명의 제 7 실시예에 관한 액티브 매트릭스 기판 및 그 제조방법에 대해 설명한다. 도 41 내지 도 46 은, 본 발명의 제 7 실시예에 관한 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 상면도이며, 1 화소를 빼낸 것이다. 또, 도 47 및 도 48 은, 본 발명의 제 7 실시예에 관한 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 공정단면도이며, 도 41 내지 도 46 의 K-K' 선에서의 단면을 나타낸 것이다. 또, 도 49 및 도 50 은 게이트 단자부, 도 51 및 도 52 는 드레인 단자부, 도 53 및 도 54 는 게이트 스토리지 커패시터부 (도 41 의 L-L' 선) 의 제조공정을 모식적으로 나타낸 공정단면도이다. 도 55 는, 본 발명의 제 7 실시예에 관한 액티브 매트릭스 기판의 게이트·드레인 접속부의 구조를 모식적으로 나타낸 단면도이다.
본 실시예의 액티브 매트릭스 기판에서는, 컬러필터층과 블랙 매트릭스가 더 형성된 구조로 되어 있다. 상기 제 1 내지 7 실시예에 관한 액티브 매트릭스 기판에서는, TN 방식과 IPS 방식의 차이는 있지만, 컬러 액정표시장치를 실현하기 위한 컬러필터층은, 대향하여 액정을 사이에 끼우는 대향기판측에 형성되는 것이다. 이에 비해, 본 실시예에서는, 소위 COT (Color filter on TFT) 구조의 액티브 매트릭스 기판에 본 발명을 적용한 경우를 설명한다.
도 41 내지 도 48 을 참조하여, 이 COT 구조의 TN 방식의 액티브 매트릭스 기판의 제조방법에 대해 설명한다. 먼저, 유리 등의 투명절연성 기판 (101) 상에 Cr, Ti, Mo 등의 하지금속과 Al 등을 적층한 게이트 전극층 (102) 과, SiNx 등의 게이트 절연막 (103) 과, 반도체층이 되는 a-Si 층 (104) 을 차례로 퇴적한다.
다음, 제 5 실시예와 동일하게 도 28 및 도 29 에 나타내는 제조공정에 의해, 제 1 마스크를 이용하여, 도 41 및 도 47(a) 에 나타내는 바와 같이 게이트 버스라인 (1) 및 이 게이트 버스라인 (1) 에서 분기되는 게이트 전극 (2) 을 형성한다. 여기서, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 상으로부터 a-Si 층 (104) 및 게이트 절연막 (103) 이 제거되어 있고, 게이트 전극 (2) 으로서 기능하는 게이트 전극층 (102) 상에는 게이트 절연막 (103) 및 a-Si 층 (104) 이 남아 있고, 여기에는 적층체가 형성되어 있다.
다음, 투명절연성 기판 (101) 전면에, SiNx 등의 제 1 패시베이션막 (105) 및 드레인 전극층 (106) 이 되는 Ti, Cr, Mo 등의 하지금속과 Al 등과의 적층막을 차례로 성막한다. 그 후, 도 42 및 도 47(b) 에 나타내는 바와 같이, 제 2 마스크를 이용하여, 드레인 버스라인 (4) 으로서 기능하는 드레인 전극층 (106) 을 형성한다.
다음, 인접하는 게이트 버스라인 (1) 및 인접하는 드레인 버스라인 (4) 로 둘러싸인 화소영역에 각각 컬러필터층 (112) 을 형성한다.
적색층 (20R) 을 형성한다. 다음, 녹색층 (20G) 을 형성한다. 다음, 청색층 (20B) 을 형성한다. 그 후, 블랙 매트릭스를 형성한다. 색층 형성에는 마스크를 4 장 사용한다.
다음, 투명절연성 기판 (101) 전면에, 색층 (112) 및 블랙 매트릭스 (113) 를 피복하는 평탄화막 (114) 을 형성한다. 이 평탄화막 (114) 으로는, 예컨대 아크릴 수지, BCB (벤조시크로부텐) 이나 폴리이미드 등의 유기재료를 이용하여, 이들 유기재료를 퇴적함으로써, 도 48(a) 에 나타내는 바와 같이, 기판을 평탄화할 수 있다.
다음, 도 45 및 도 48(a) 에 나타내는 바와 같이, 제 3 마스크를 이용하여, a-Si 층 (104) 상부의 소스 개구부 (7) 및 드레인 개구부 (6) 와, 드레인 버스라인 (4) 상부의 콘택트홀 (5) 을 형성한다. 이 때, 소스 개구부 (7) 및 드레인 개구부 (6) 는, 평탄화막 (114), 블랙 매트릭스 (113) 및 패시베이션막 (105) 을 관통하여 형성된다. 드레인 버스라인 (4) 의 콘택트홀 (5) 은, 평탄화막 (114) 및 패시베이션막 (105) 을 관통하여 형성된다. 다음, a-Si 층 (104) 과의 오옴 접속을 얻기 위해, PH3플라즈마 분위기중에서 인을 a-Si 층 (104) 에 확산시켜 a-Si 층 (104) 표층에 n+ 층을 형성한다.
그 후, 투명절연성 기판 (101) 전면에 화소전극 (11) 이 되는 ITO 막 (108) 을 퇴적하고, 도 46 및 도 48(b) 에 나타내는 바와 같이, 제 4 마스크를 이용하여, 소스 전극 (10) 과 화소전극 (11), 드레인 전극 (9) 과 드레인 버스라인 (4) 을 접속한다. 이렇게 하여, 도 39(b) 에 나타내는 COT 구조의 액티브 매트릭스 기판을 제조할 수 있다.
본 실시예의 방법으로 제조한 경우, 게이트 단자부 (14), 드레인 단자부 (15) 및 스토리지 커패시터부 (18) 의 구조는, 각각 도 49 및 도 50, 도 51 및 도 52, 및 도 53 및 도 54 에 나타내는 구조가 된다. 도 49, 도 51 및 도 53 의 (a) 내지 (d) 는, 도 47 의 (a) 내지 (d) 와 동일한 공정에서의 단면을 나타내는 것이며, 도 50, 도 52 및 도 54 의 (a) 및 (b) 는, 도 48 의 (a) 및 (b) 와 동일한 공정에서의 단면을 나타내는 것이다.
게이트 단자부 (14) 에서는, 도 50(a) 에 나타내는 공정에서, 평탄화막 (114) 및 제 1 패시베이션막 (105) 이 에칭되어, 게이트 전극층 (102) 이 노출된다. 그 후, 투명절연성 기판 (101) 전면에 ITO 막 (108) 을 스퍼터법 등에 의해 퇴적하고, 상기 제 4 마스크를 이용하여, 게이트 단자부 (14) 에는 그 개구를 통하여 a-Si 층 (104) 에 접속된 ITO 막 (108) 이 남는다. 이렇게 하여, 도 50(b) 에 나타내어진 게이트 단자부 (14) 가 완성된다.
또한, 드레인 단자부 (15) 에서는, 도 52a 에 나타내어진 공정에서, 평탄화막 (114) 이 에칭되고, 드레인 전극층 (106) 이 노출된다. 그 후, 투명절연성 기판 (101) 전체 면에 ITO 막 (108) 을 스퍼터법 등으로 퇴적하고, 상기 제 4 의 마스크를 사용하여, 드레인 단자부 (15) 에는 그 개구를 통하여 드레인 전극층 (106) 에 접속된 ITO 막 (108) 이 남는다. 이렇게 하여 도 52b 에 나타내어진 드레인 단자부 (15) 가 완성된다.
나아가, 본 실시예의 방법으로 제조한 경우의 스토리지 커패시터부 (18) 는, 도 53 및 도 54 에 나타내어진 구조가 된다. 먼저, 도 53a 의 게이트 버스라인 (1) 및 게이트 전극 (2) 을 형성하는 공정에서, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극 (102) 상의 a-Si 층 (104) 및 게이트 절연막 (103) 을 제거한다. 다음으로, 이러한 게이트 전극층 (102) 상에 제 1 의 패시베이션막 (105) 을 퇴적시키고, 제 1 의 패시지베이션막 (105) 상에 색층 (112) 을 형성하고, 게이트 전극층 (102) 상의 색층 (112) 부분을 제거한 후의 도 53b 의 블랙 매트릭스 (113) 을 형성하는 공정에서 블랙 매트릭스 (113) 가 형성된다. 나아가, 도 54a 에 나타낸 바와 같이 평탄화막 (114) 이 형성되고, 도 54b 에 나타내어진 바와 같이 ITO 막 (108) 에 의한 화소전극 (11) 이 형성된다. 이렇게 하여 스토리지 커패시터부 (18) 에서는 평탄화막 (114), 블랙 매트릭스 (113) 및 제 1 의 패시베이션막 (105) 을 끼워 넣고, 화소전극 (11) 과 게이트 버스라인 (1) 이 대향하여 축적용량이 형성된다.
이렇게, 본 실시형태의 액티브 매트릭스 기판의 제조방법에 의하면, 상기한 실시예와 마찬가지로 4 장의 마스크만으로 게이트 전극층 (102), 드레인 전극층 (106) 및 화소전극 (11) 이 층간 분리되고, ITO 막 (108) 이 최상층에 배치된 채널 보호형 액티브 매트릭스 기판을 형성할 수 있고, 종래의 제조방법에 비하여 적어도 1 PR 분 공정을 간략화할 수 있다. 게다가, 마스크 패턴을 변경하는 것만으로 마스크의수를 증가시키지 않고, 스토리지 커패시터부 (18) 에서의 축적용량을 제 5 의 실시예와 비교하여 증가시킬 수 있다.
또한, 본 실시예에 있어서도, 제 5 의 실시예와 마찬가지로, 드레인 단자부 (15) 만이 아니고, 게이트 단자부 (14) 에도 동일 공정에서 ITO 막 (108) 을 형성할 수 있다. 즉, 제 5 의 실시예와 마찬가지로 도 31 에 나타내어진 제조공정과 같이 하여 게이트 단자부 (14) 를 형성할 수 있고 (도 49 및 도 50 참조), 도 32 에 나타내어진 제조공정에서와 같이 하여 드레인 단자부 (15) 를 형성할 수 있다 (도 51 및 도 52 참조). 이로써, 도 34 에 나타낸 바와 같이 상이한 배선층끼리를 ITO 막 (108) 에서의 접속도 실현할 수 있다. 이로써, 각 게이트 단자부 (14) 및 각 드레인 단자부 (15) 에 대한 보호 소자부 (22) 의 접속도 동시에 실현할 수 있다.
나아가, 전술한 제 2 의 실시예와 마찬가지로, 제 1 또는 제 2 의 패시베이션막의 막두께를 두껍게 하거나, 유기층간막을 형성하거나, SiO2의 성막조건을 적절히 변경하거나, 상이한 막질의 막을 적층한 구조로 함으로써, 평탄화를 도모할 수 있다.
[실시예 8]
다음으로, 본 발명의 제 8 의 실시예에 관련된 액티브 매트릭스 기판 및 그 제조방법에 대하여 설명하기로 한다. 본 실시예와 전술한 제 7 의 실시예의 상이점은, 본 실시예에서는, 전술한 제 6 의 실시예와 같이 게이트 버스라인상의 소정 위치에, 패시베이션막을 통하여 용량전극층이 되는 금속을 적층하고, 스토리지 커패시터부의 용량을 크게 하는 것으로서 (참고로 도 36 및 도 40 참조), 기타의 구조는 전술한 제 7 의 실시예와 동일하다 (참고로 도 53 및 도 54 참조).
본 실시예에서는, 제 3 의 실시예 및 제 6 의 실시예와 마찬가지로, 드레인 버스라인으로서 기능하는 드레인 전극층을 형성할 때, 인접하는 드레인 버스라인간에 위치하는 게이트 버스라인의 상방에 용량전극층을 동시에 형성하고 있다 (참고로 도 36 및 도 40 참조). 이 용량전극층은 게이트 전극층간에 형성되는 스토리지 커패시터부의 축적용량전극으로서 기능한다.
다음으로, 기판에는 색층, 블랙 매트릭스, 평탄화막이 제 7 의 실시예와 마찬가지로 형성된다 (참고로 도 53 및 도 54 참조). 나아가, 제 3 의 마스크를 사용하여, a-Si 층 상부의 소스 개구부 및 드레인 개구부와, 드레인 버스라인 상부의 콘택트홀을 형성할 때, 용량전극층 상부에 스토리지 커패시터용 개구부를 형성한다 (참고로 도 37 참조).
그 후, 기판의 전체 면에 화소전극이 되는 ITO 막을 퇴적하고, 제 4 의 마스크를 사용하여, 소스전극과 화소전극, 드레인 전극과 드레인 버스라인을 접속함과 동시에, 용량전극층과 화소전극을 스토리지 커패시터용 개구부를 통하여 접속한다. 이렇게 하여, 본 실시예의 구조의 액티브 매트릭스 기판을 제조할 수 있다.
본 실시예의 방법으로 제조한 경우의 스토리지 커패시터부는, 게이트 버스라인 및 게이트 전극을 형성하는 공정으로서, 게이트 버스라인으로서 기능하는 게이트 전극층상의 a-Si 층 및 게이트 절연막을 제거한다. 다음으로, 이러한 게이트 전극층상에 패시베이션막을 퇴적시키고, 드레인 전극층을 형성하는 공정에서, 스토리지 커패시터부의 영역에 용량전극층을 남긴다. 이렇게 하여 게이트 전극층과 용량전극층 간에는, a-Si 층 및 게이트 절연막을 통하지 않고, 패시베이션막 (105) 만이 끼워진 구조가 되고, 제 7 의 실시예와 비교하여 대향하는 전극간의 거리가 단축되고, 전술한 제 7 의 실시예보다도 축적용량을 크게 할 수 있다.
이렇게, 본 실시예의 액티브 매트릭스 기판의 제조방법에 의하면, 전술한 실시예와 마찬가지로 4 장의 마스크만으로 게이트 전극층, 드레인 전극층 및 화소전극이 층간 분리되고, ITO 막이 최상층에 배치된 채널보호형 액티브 매트릭스 기판을 형성할 수 있고, 종래의 제조방법에 비하여, 적어도 1 PR 분 공정을 간략화시킬 수 있다. 게다가, 용량전극층은 드레인 전극층의 형성공정에서 동시에 형성되고, 용량전극층과 화소전극을 접속하는 스토리지 커패시터용 개구부는 소스/드레인 개구부의 형성공정에서 동시에 형성하고 있으므로, 마스크 패턴을 변경하는 것만으로 마스크의 수를 증가시키지 않고, 스토리지 커패시터부에서의 축적용량을 제 5 의 실시예와 비교하여 증가시킬 수 있다.
또한, 본 실시예에 있어서도, 제 5 의 실시예와 마찬가지로 드레인 단자부뿐만 아니라, 게이트 단자부에도 동일 공정으로 ITO 막을 형성할 수 있다. 즉, 제 5 의 실시예와 마찬가지로, 도 31 에 나타낸 제조공정과 같이 하여 게이트 단자부를 형성할 수 있고, 도 32 에 나타낸 제조공정에서와 같이 하여 드레인 단자부를 형성할 수 있다. 이로써, 도 34 에 나타낸 바와 같이, 상이한 배선층끼리를 ITO 막에서의 접속도 실현할 수 있다. 이로써, 각 게이트 단자부 및 각 드레인 단자부에 대한 보호소자부의 접속도 동시에 실현할 수 있다.
[실시예 9]
다음으로, 도 56 내지 도 61 을 참조하여, 본 발명의 제 9 의 실시예에 관련된 채널보호형 액티브 매트릭스 기판 및 그 제조방법에 대하여 설명한다. 도 56 은, 본 발명의 제 9 의 실시예에 관련된 액정표시장치용 액티브 매트릭스 기판의 회로도이다. 도 57 내지 도 60 은, 본 발명의 제 9 의 실시예에 관련된 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 상면도로서, 1 화소를 빼낸 것이다. 또한, 도 61 은 본 발명의 제 9 의 실시예에 관련된 액티브 매트릭스 기판의 제조공정을 모식적으로 나타낸 공정단면도이고, 도 57 내지 도 60 의 M-M' 선에 있어서의 단면을 나타낸 것이다.
본 실시예와 전술한 제 5 의 실시예의 상이점은, 본 실시예에서는 빗살형상으로 형성된 공통전극과 화소전극 간의 전계에서 액정의 배향을 제어하는 횡전계방식의 액티브 매트릭스 기판에 본 발명의 제조방법을 적용한 것으로, 기본적인 제조방법은 전술한 제 5 의 실시예와 동일하다.
본 실시예의 액티브 매트릭스 기판은 제 4 의 실시예의 회로도인 도 11 과 동일한 구성에 부가하여, 도 56 의 회로도에 나타낸 바와 같이 게이트 버스라인 (1) 및 드레인 버스라인 (4) 과 각각 평행으로 형성되고 투명절연성 기판 (101) 의 주변부에 배치된 보호 버스라인 (공통 버스라인; 23) 과, 이 보호 버스라인 (23) 과 각 게이트 단자부 (14) 및 각 드레인 단자부 (15) 간에 형성된 보호소자부 (22) 를 구비하고 있다. 이 보호 버스라인 (23) 은 공통 전극 (13) 과 함께 도시하지 않은 공통 전위 공급단자 (보호단자부) 에 접속된다. 보호소자부 (22) 는, 다이오드 접속된 한 쌍의 트랜지스터로 구성되어 있고, 각 게이트 단자부 (14) 및 각 드레인 단자부 (15) 와 보호 버스라인 (23) 간에 각각 다이오드의 순방향 및 역방향으로 접속되어 있다. 이 보호소자부 (22) 의 트랜지스터는, 표시영역의 트랜지스터부 (16) 의 제조공정에서 동시에 형성된다.
도 57 내지 도 61 을 참조하여, 횡전계방식의 액티브 매트릭스 기판의 제조방법에 대하여 설명한다. 먼저, 유리 등의 투명절연성 기판 (101) 상에, Cr, Ti, Mo 등의 바탕금속과 Al 등을 적층한 게이트 전극층 (102) 과, SiNx 등의 게이트 절연막 (103) 과, 반도체층이 되는 a-Si 층 (104) 을 순차적으로 퇴적시킨다.
다음으로, 본 실시예에서는, 제 1 의 마스크를 사용하여, 단면이 계단형상인 포토레지스트막을 형성한다. 여기에서는, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 의 영역의 상방은 얇고, 게이트 전극 (2) 으로서 기능하는 게이트 전극층 (102) 의 영역의 상방은 두껍고, 단면형상이 계단형상이 되도록, 추가로 공통전극 (13) 이 되는 게이트 전극층 (102) 의 영역의 상방은 얇고, 포토레지스트막을 a-Si 층 (104) 상에 형성한다. 이러한 단면이 계단형상인 포토레지스트막은, 제 5 의 실시예와 마찬가지로 하프 톤 노광법으로 형성할 수 있다.
다음으로, 포토레지스트막으로 덮여 있지 않는 영역의 게이트 전극층 (102), 게이트 절연막 (103) 및 a-Si 층 (104) 을 드라이에칭에 의하여 제거한다. 다음으로, 이 투명절연성 기판 (101) 을 O2플라즈마 처리함으로써 포토레지스트막의 막두께를 감소시켜, 게이트 버스라인 (1) 으로서 기능하는 게이트 전극층 (102) 및 공통전극 (13) 으로서 기능하는 게이트 전극층 (102) 의 각각의 영역의 상방의 얇은 포토레지스트막을 제거하고, a-Si 층 (104) 을 노출시킨다. 그리고, 남겨진 포토레지스트막을 마스크에, a-Si 층 (104) 및 게이트 절연막 (103) 을 드라이에칭에 의하여 제거하고, 복수의 게이트 버스라인 (1) 과 복수의 게이트 버스라인 (1) 간에 배치된 빗살형상의 공통전극 (13) 이 형성된다. 이 때, 게이트 전극 (2) 으로서 기능하는 게이트 단자부 (14) 상에는, 게이트 절연막 (103) 및 a-Si 층 (104) 이 남아 있고, 여기에는 적층체가 형성되어 있다. 그 후, 도 57 및 도 61a 에 나타낸 바와 같이 포토레지스트막을 제거한다.
다음으로, 투명절연성 기판 (101) 의 전체 면에, 게이트 버스라인 (1), 공통전극 (13) 및 상기 적층체를 피복하는 SiNx 등의 제 1 의 패시베이션막 (105) 을 플라즈마 CVD 법 등에 의하여, 드레인 전극층 (106) 이 되는 Ti, Cr, Mo 등의 바탕금속과 Al 등과의 적층막을 스퍼터법 등에 의하여 성막한 후, 도 58 및 도 61b 에 나타낸 바와 같이, 제 2 의 마스크를 사용하여, 드레인 버스라인 (4) 및 화소전극 (11) 을 형성한다. 드레인 버스라인 (4) 은, 게이트 버스라인 (1) 과 교차하는 방향으로 연재되고, 게이트 버스라인 (1) 과 공통전극 (13) 간의 제 1 의 패시베이션막 (105) 상에서 분지하고, 게이트 전극 (2) 의 근방까지 연재된다. 화소전극 (11) 은 복수의 드레인 버스라인 (4) 간에 배치되어 빗살형상으로 형성되어 있다.
다음으로, 기판 전체 면에 SiO2등의 제 2 의 패시베이션막 (107) 을 성막하고, 계속하여 도 59 및 도 61c 에 나타낸 바와 같이, 제 3 의 마스크를 이용하여, a-Si 층 (104) 상부의 소스 개구부 (7) 및 드레인 개구부 (6) 와, 드레인 버스라인 (4) 및 화소전극 (11) 의 상부의 콘택트홀 (5) 을 형성한다.
다음으로, a-Si 층 (104) 과의 오옴접속을 얻기 위하여, 전술한 실시예와 마찬가지로 인을 a-Si 층 (104) 에 확산시키고, 그 표면에 n+ 층을 형성한다. 그 후, 투명절연성 기판 (101) 전체 면에 ITO 막 (108) 을 퇴적하고, 도 60 에 나타낸 바와 같이 제 4 의 마스크를 사용하여, 소스 개구부 (7) 및 콘택트홀 (5) 을 통하여 a-Si 층 (104) 과 화소전극 (11) 을 접속하고, 드레인 개구부 (6) 및 콘택트홀 (5) 을 통하여 a-Si 층 (104) 과 드레인 버스라인 (4) 을 접속하는 소정의 배선을 형성한다. 이와 같이 하여, 도 61d 에 나타낸 구조인 액티브매트릭스를 제조할 수 있다.
또한, 본 실시예의 방법으로 실시한 경우, 도 56 의 회로도에 나타나는 회로접점 A, B 및 C 부분의 구조는 제 5 실시예에서 설명한 도 34 에 나타낸 구조가 된다. 회로접점 A, B 및 C 에서는, 제 2 패시베이션막 (107) 상에 형성하는 ITO 막 (108) 에서 접속하는 구성이 채용된다. 이와 같이, 본 실시예에 있어서도 액티브매트릭스기판 중에서 게이트전극층 (102) 과 동층의 배선과 드레인전극층 (106) 과 동층의 배선을 접속하는 개소는, 도 34 에 나타낸 바와 같은 ITO 막 (108) 을 통하여 접속하는 구조가 채용된다.
이와 같이, 본 실시예의 제조방법에 의하면, 횡전계방식의 액정표시장치에 사용되는 액티브매트릭스기판도 4 장의 마스크만으로 제조할 수 있고, 종래의 제조방법에 비해, 적어도 1PR 분 공정을 간략화할 수 있다.
또, 본 실시예에 있어서도 제 5 및 제 6 실시예와 동일하게, 드레인단자부 (15) 뿐 아니라 게이트단자부 (14) 에도 동일 공정으로 ITO 막 (108) 을 형성할 수 있다. 즉, 이들 실시예와 동일하게, 도 31 에 나타낸 제조공정과 같이 하여 게이트단자부 (14) 를 형성할 수 있고, 도 32 에 나타낸 제조공정과 같이 하여 드레인단자부 (15) 를 형성할 수 있다. 이에 따라, 도 34 에 나타낸 바와 같이, 상이한 배선층끼리의 ITO 막 (108) 에서의 접속도 실현시킬 수 있다. 이에 따라, 각 게이트단자부 (14) 및 각 드레인단자부 (15) 로의 보호소자부 (22) 의 접속도 동시에 실현시킬 수 있다.
또한, 본 실시예의 액티브매트릭스기판에서는, 게이트버스라인 (1) 및 공통전극 (13) 상은 제 1 패시베이션막 (105) 으로 덮여 있고, a-Si 층 (104) 및 게이트절연층 (103) 이 제거되어 있다. 따라서, 제 4 실시예와 비교하여 공통전극 (103) 부근의 제 1 패시베이션막 (105) 의 평탄성이 향상되고 있다. 빗살형상의 화소전극 (11) 은, 이와 같이 평탄성이 향상된 제 1 패시베이션막 (105) 상에 형성되기 때문에, 빗살형상전극의 장기신뢰성을 더욱 높일 수 있다. 또, 액티브매트릭스기판의 표면전체의 평탄도를 제 5 실시예보다도 향상시킬 수 있기 때문에 액정의 배향제어성을 향상시킬 수 있다.
또한, 상기한 제 2 실시예와 동일하게, 제 1 및 제 2 패시베이션막의 막두께를 두껍게 하거나, SiO2의 막형성조건을 적절히 변경하거나, 상이한 재질의 막을 적층한 구조로 함으로써 평탄화를 도모할 수 있다.
이상, 바람직한 본 발명의 실시형태 및 실시예에 대해 설명하였는데, 본 발명은 이들에 한정되는 것이 아니며 그 주지를 일탈하지 않는 범위내에서 변형이나 변경이 가능할 것이다. 예를 들면, 상술한 실시형태에서는 투명화소전극으로서 ITO 막을 사용한 예를 기재하고 있지만, ITO 막 외에 ZnO, 즉 ITO 의 Sn 대신에 ZnO 를 사용한 것 등을 사용할 수도 있다.
이상 설명한 바와 같이, 본 발명의 액티브매트릭스기판에 의하면, 게이트전극, 드레인전극 및 화소전극이 서로 절연막에 의해 층간분리됨과 동시에, 적층체의 a-Si 층의 표면 및 측벽을 제 1 패시베이션막과 제 2 패시베이션막으로 덮이기 때문에, 종래와 같은 a-Si 층의 측면으로의 ITO 막과의 접촉을 방지할 수 있고, 박막트랜지스터와 이 박막트랜지스터가 형성되는 액티브매트릭스기판의 장기신뢰성을 향상시킬 수 있다. 또한, 액정표시장치로서 구성한 경우에는 종래의 a-Si 층과 액정재와의 접촉을 방지할 수 있다.
또, 본 발명의 제조방법에 의하면, 4 장의 마스크만으로 게이트전극, 드레인전극 및 화소전극이 서로 절연막에 의해 층간분리됨과 동시에, a-Si 층을 완전히 채널보호막으로 덮은 채널보호형 액티브매트릭스기판을 제조할 수 있고, 액티브매트릭스기판의 저가격화를 실현할 수 있는 효과를 나타낸다.
그 이유는, 게이트전극층, 게이트절연막 및 a-Si 층을 연속으로 제막하고, 동일한 마스크를 사용하여 일괄하여 에칭함과 동시에, 화소전극막을 마스크로 하여 a-Si 층과 게이트절연막을 에칭하고 있기 때문에, 공정을 삭감함과 동시에 a-Si 층을 제 1 및 제 2 패시베이션막으로 완전히 덮을 수 있기 때문이다.
또한, 본 발명의 제조방법에 의하면, 제 2 패시베이션막을 SiO2와 같은 무기절연막과 아크릴수지와 같은 유기절연막과의 적층구조로 함으로써, 박막트랜지스터부의 단차를 작게 할 수 있고, 이에 따라 대향기판과의 사이에 지지되는 액정의 배향상태를 균일하게 할 수 있다는 효과도 있다. 또, 본 발명에 의하면, 종전계방식의 액티브매트릭스기판 뿐 아니라 종전계방식의 액티브매트릭스기판도 제조할 수 있다.
Claims (25)
- 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체 층이 기판의 법선방향에서 보아 거의 중첩되도록 적층된 적층체를 이루며, 게이트 전극과 게이트 배선과 박막 트랜지스터 영역이 형성되고,상기 적층체를 피복하는 제 1 패시베이션막을 통해 드레인 배선이 형성되고,상기 드레인 배선 및 상기 제 1 패시베이션막의 상층에 제 2 패시베이션막이 형성되어 있고, 상기 제 1 패시베이션막과 상기 제 2 패시베이션막을 관통하며 상기 아모르퍼스 실리콘 반도체층에 도달하는 소스/드레인 개구부와, 상기 제 2 패시베이션막을 관통하며 상기 드레인 배선에 도달하는 개구부를 갖고,상기 제 2 패시베이션막상에 배치되는 화소전극막에 의해 상기 개구부를 통해 접속되는 배선층이 형성되어 있는,것을 특징으로 하는 액티브 매트릭스기판.
- 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체층이 기판의 법선방향에서 보아 거의 중첩되도록 퇴적된 적층체를 이루며, 게이트 전극과 게이트 배선과 박막 트랜지스터 영역이 형성되고,상기 적층체를 피복하는 제 1 패시베이션막을 통해 드레인 배선이 형성되고,상기 드레인 배선 및 상기 제 1 패시베이션막의 상층에 제 2 패시베이션막이 형성되어 있고, 상기 제 1 패시베이션막과 상기 제 2 패시베이션막을 관통하며 상기 아모르퍼스 실리콘 반도체층에 도달하는 소스/드레인 개구부와, 상기 제 2 패시베이션막을 관통하며 상기 드레인 배선에 도달하는 개구부를 갖고,상기 제 2 패시베이션막상에 배치되는 화소전극막에 의해 상기 드레인 개구부를 통해 상기 드레인 배선에 접속되는 배선층과 상기 소스 개구부와 접속되는 화소전극이 형성되고,상기 화소전극에는 상기 화소전극과 상기 게이트 전극과 동층에 형성된 전극층 사이에 상기 제 1 및 제 2 패시베이션막이 끼워진 축적용량부가 설치되어 있는,것을 특징으로 하는 종전계형 액티브 매트릭스기판.
- 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체층이 기판의 법선방향에서 보아 거의 중첩되도록 퇴적된 적층체를 이루며, 게이트 전극과 게이트 배선과 박막 트랜지스터 영역이 형성되고,상기 적층체를 피복하는 제 1 패시베이션막을 통해 드레인 배선이 형성되고,상기 드레인 배선 및 상기 제 1 패시베이션막의 상층에 제 2 패시베이션막이 형성되어 있고, 상기 제 1 패시베이션막과 상기 제 2 패시베이션막을 관통하며 상기 아모르퍼스 실리콘 반도체층에 도달하는 소스/드레인 개구부와, 상기 제 2 패시베이션막을 관통하며 상기 드레인 배선에 도달하는 개구부를 갖고,상기 제 2 패시베이션막상에 배치되는 화소전극막에 의해 상기 드레인 개구부를 통해 상기 드레인 배선에 접속되는 배선층과 상기 소스 개구부와 접속되는 화소전극이 형성되고,상기 화소전극에는 상기 화소전극과 접속된 상기 아모르퍼스 실리콘 반도체층과 상기 게이트 전극과 동층에 형성된 전극층 사이에 상기 제 1 패시베이션막이 끼워진 축적용량부가 설치되어 있는,것을 특징으로 하는 종전계형 액티브 매트릭스기판.
- 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체 층이 기판의 법선방향에서 보아 거의 중첩되도록 적층된 적층체를 이루며, 게이트 전극과 게이트 배선과 빗살형상으로 형성된 공통전극과 박막 트랜지스터 영역이 형성되고,상기 적층체를 피복하는 제 1 패시베이션막을 통해 드레인 배선이 형성되고,상기 드레인 배선 및 상기 제 1 패시베이션막의 상층에 제 2 패시베이션막이 형성되어 있고, 상기 제 1 패시베이션막과 상기 제 2 패시베이션막을 관통하며 상기 아모르퍼스 실리콘 반도체층에 도달하는 소스/드레인 개구부와, 상기 제 2 패시베이션막을 관통하며 상기 드레인 배선에 도달하는 개구부를 갖고,상기 제 2 패시베이션막상에 배치되는 화소전극막에 의해 상기 드레인 개구부를 통해 상기 드레인배선에 접속되는 배선층과, 상기 소스개구부와 접속되는 회소전극이 형성되어 있는,것을 특징으로 하는 종전계형 액티브 매트릭스기판.
- 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체층이 기판의 법선방향에서 보아 거의 중첩되도록 적층된 적층체를 이루며, 게이트 전극과 게이트 배선과 빗살형상으로 형성된 공통전극과 박막 트랜지스터 영역이 형성되고,상기 적층체를 피복하는 제 1 패시베이션막을 통해 드레인 배선이 형성되고,상기 드레인 배선 및 상기 제 1 패시베이션막의 상층에 제 2 패시베이션막이 형성되어 있고, 상기 제 1 패시베이션막과 상기 제 2 패시베이션막을 관통하며 상기 아모르퍼스 실리콘 반도체층에 도달하는 소스/드레인 개구부와, 상기 제 2 패시베이션막을 관통하며 상기 드레인 배선에 도달하는 개구부를 갖고,화소전극막에 의해 상기 드레인 개구부를 통해 상기 드레인배선에 접속되는 배선층과, 상기 소스개구부와 접속되는 회소전극이 형성되고,상기 화소전극막은 상기 공통전극의 상방에 있어서의 상기 제 1 패시베이션막상에 빗살형상으로 형성됨과 동시에, 상기 제 2 패시베이션막에 피복되어 있는 것을 특징으로 하는 액티브 매트릭스기판.
- 제 1 항 내지 제 5 항의 어느 한 항에 있어서,상기 제 2 패시베이션막의 표면은 실질적으로 평탄화되고,이 평탄화된 표면에 상기 화소전극막이 배치되어 있는 것을 특징으로 하는 액티브 매트릭스기판.
- 제 2 항 또는 제 3 항에 있어서,상기 전극층은, 상기 제 1 패시베이션막 내지 제 2 패시베이션막에 형성된 개구부를 통하여 상기 화소전극막과 접속하는 것을 특징으로 하는 액티브 매트릭스기판.
- 제 1 항 내지 제 5 항의 어느 한 항에 있어서,상기 제 2 패시베이션막은 상기 아모르퍼스 실리콘 반도체층 및 상기 게이트절연막과 에칭의 선택비가 큰 재료에 의해 구성되는 것을 특징으로 하는 액티브 매트릭스기판.
- 제 8 항에 있어서,상기 제 2 패시베이션막은, 실리콘산화막, 또는 실리콘산화막 및 유기층간막의 적층체의 어느 하나인 것을 특징으로 하는 액티브 매트릭스기판.
- 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘 반도체 층이 기판의 법선방향에서 보아 거의 중첩되도록 적층된 적층체를 이루며, 게이트 전극과 게이트 배선과 박막 트랜지스터 영역이 형성되고,상기 적층체 및 상기 게이트배선을 피복하는 패시베이션막을 통하여 드레인배선이 형성되고,상기 게이트배선, 상기 적층체 및 상기 드레인배선의 상방에 있어서의 상기 패시베이션막상에 블랙매트릭스가 형성되고,상기 블랙매트릭스로 둘러싸인 영역에 색층이 형성되고,상기 패시베이션막 및 상기 블랙매트릭스를 피복하는 평탄화막이 형성되고,상기 패시베이션막, 상기 블랙매트릭스 및 상기 평탄화막을 관통하여 상기 아모르퍼스 실리콘층에 도달하는 소스/드레인 개구부와, 상기 블랙매트릭스 및 상기 평탄화막을 관통하여 상기 드레인배선에 도달하는 개구부를 갖고,상기 평탄화막에 배치되는 화소전극막에 의해 상기 드레인개구부를 통하여 상기 드레인배선에 접속되는 배선층이 형성되어 있는,것을 특징으로 하는 액티브 매트릭스기판.
- 제 10 항에 있어서,상기 화소전극막에 의해 상기 소스개구부와 접속되는 화소전극이 형성되고,상기 게이트배선상에 있어서의 상기 패시베이션막상에 용량전극층이 형성되며,상기 용량전극막은 상기 블랙매트릭스 및 상기 평탄화막에 형성된 개구부를 통하여 상기 화소전극에 접속되어 있는 것을 특징으로 하는 액티브 매트릭스기판.
- 제 1 항 내지 제 5 항, 제 10 항, 및 제 11 항의 어느 한 항에 있어서,상기 게이트전극은 상기 게이트배선으로부터 분기하고 있는 것을 특징으로 하는 액티브 매트릭스기판.
- 제 1 항 내지 제 5 항, 제 10 항, 및 제 11 항의 어느 한 항에 있어서,상기 화소전극막은 투명전극막으로 형성되고,상기 화소전극의 일단은 상기 게이트배선의 상방까지 연재하고 있는 것을 특징으로 하는 액티브 매트릭스기판.
- 제 1 항 내지 제 5 항, 제 10 항, 및 제 11 항의 어느 한 항에 있어서,상기 개구에 의해 노출된 아모르퍼스 실리콘 반도체층 표면에, 인이 도프된 n+층이 형성되고, 이 n+층을 통하여 상기 드레인배선 또는 상기 화소전극이 접속되어 있는 것을 특징으로 하는 액티브 매트릭스기판.
- (a) 절연성 기판상에 게이트 전극층과 게이트 절연막과 a-Si 층을 이 순서로 적층하고, 제 1 마스크를 사용하여 게이트 전극과 게이트 배선과 박막 트랜지스터 영역을 형성하는 공정과,(b) 상기 게이트 전극상에 제 1 패시베이션막과 드레인 전극층을 퇴적하고, 제 2 마스크를 사용하여 소정 영역의 상기 드레인 전극층을 제거함으로써 드레인 배선을 형성하는 공정과,(c) 상기 드레인 배선의 상층에 제 2 패시베이션막을 퇴적하고, 제 3 마스크를 사용하여 상기 아모르퍼스 실리콘 반도체층상의 소정 위치에 상기 제 1 및 제 2 패시베이션막을 관통하고, 소스/드레인 전극과 접속하기 위한 개구부를 형성함과 동시에 상기 드레인 배선상에 상기 제 2 패시베이션막을 관통하는 개구부를 형성하는 공정과,(d) 상기 제 2 패시베이션막 및 개구부 상층에 투명 전극층을 퇴적하고, 제 4 마스크를 사용하여 상기 드레인 전극용 개구부로 노출된 아모르퍼스 실리콘층에 접속되는 드레인 배선을 형성함과 동시에 상기 소스 전극용 개구부로 노출된 아모르퍼스 실리콘층과 상기 투명전극층으로 이루어지는 화소전극을 접속하는 공정,을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- (a) 절연성 기판상에 게이트 전극층과 게이트 절연막과 a-Si 층을 이 순서로 적층하고, 제 1 마스크를 사용하여 게이트 전극과 게이트 배선과 박막 트랜지스터 영역을 형성하는 공정과,(b) 상기 게이트 전극상에 제 1 패시베이션막과 드레인 전극층을 퇴적하고, 제 2 마스크를 사용하여 소정 영역의 상기 드레인 전극층을 제거함으로써 드레인 배선 및 축적용량전극을 형성하는 공정과,(c) 상기 드레인 배선의 상층에 제 2 패시베이션막을 퇴적하고, 제 3 마스크를 사용하여 상기 아모르퍼스 실리콘 반도체층상의 소정 위치에 상기 제 1 및 제 2 패시베이션막을 관통하고, 소스/드레인 전극과 접속하기 위한 개구부와, 상기 드레인배선상에 상기 제 2 패시베이션막을 관통하는 개구부와, 상기 퇴적용량전극과 접속하기 위한 개구부와, 를 형성하는 공정과,(d) 상기 제 2 패시베이션막 및 개구부 상층에 투명 전극층을 퇴적하고, 제 4 마스크를 사용하여 상기 드레인 전극용 개구부에 노출된 아모르퍼스 실리콘층에 접속되는 드레인 배선과, 상기 축적용량부를 접속하는 배선을 형성함과 동시에, 상기 소스 전극용 개구부에 노출된 아모르퍼스 실리콘층과 상기 투명전극층으로 이루어지는 화소전극을 접속하는 공정,을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- (a) 절연성 기판상에 게이트 전극층과 게이트 절연막과 a-Si 층을 이 순서로 적층하고, 제 1 마스크를 사용하여 게이트 전극과 게이트 배선과 공통전극과 박막 트랜지스터 영역을 형성하는 공정과,(b) 상기 게이트 전극상에 제 1 패시베이션막과 드레인 전극층을 퇴적하고, 제 2 마스크를 사용하여 소정 영역의 상기 드레인 전극층을 제거함으로써 드레인 배선과 화소전극을 형성하는 공정과,(c) 상기 드레인 배선의 상층에 제 2 패시베이션막을 퇴적하고, 제 3 마스크를 사용하여 상기 아모르퍼스 실리콘 반도체층상의 소정 위치에 상기 제 1 및 제 2 패시베이션막을 관통하고, 소스/드레인 전극과 접속하기 위한 개구부를 형성함과 동시에 상기 드레인 배선상에 상기 제 2 패시베이션막을 관통하는 개구부를 형성하는 공정과,(d) 상기 제 2 패시베이션막 및 개구부 상층에 투명 전극층을 퇴적하고, 제 4 마스크를 사용하여 상기 드레인 전극용 개구부에 노출된 아모르퍼스 실리콘층에 접속되는 드레인 배선을 형성함과 동시에 상기 소스 전극용 개구부로 노출된 아모르퍼스 실리콘층과 상기 투명전극층으로 이루어지는 화소전극을 접속하는 공정,을 적어도 갖는 것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- 제 17 항에 있어서,상기 (a) 의 공정에 있어서, 상기 게이트전극은 상기 게이트배선으로부터 분기하여 형성됨과 동시에, 상기 공통전극은 빗살형상으로 형성되고,상기 (b) 의 공정에 있어서, 상기 화소전극은 빗살형상으로 형성되는,것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- 제 15 항 내지 제 18 항의 어느 한 항에 있어서,상기 (c) 의 공정후, 상기 (d) 의 공전전에, 상기 제 2 패시베이션막의 표면을 실질적으로 평탄화하여 형성하는 공정을 갖고,상기 (d) 의 공정에 있어서, 상기 평탄화된 상기 제 2 패시베이션막의 표면에 상기 투명전극층을 형성하는,것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- 제 15 항 내지 제 18 항의 어느 한 항에 있어서,상기 (a) 의 공정에 있어서, 상기 게이트전극상의 상기 게이트절연막과 상기 아모르퍼스 실리콘층을 남기면서, 상기 게이트절연상의 상기 게이트절연막 및 상기 아모르퍼스 실리콘층을 선택적으로 제거하는 것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- (a) 절연성 기판상에 게이트 전극층과 게이트 절연막과 아모르퍼스 실리콘층을 이 순서로 적층하고, 제 1 마스크를 사용하여 게이트 전극과 게이트 배선과 박막 트랜지스터 영역을 형성하는 공정과,(b) 상기 게이트 전극상에 패시베이션막과 드레인 전극층을 퇴적하고, 제 2 마스크를 사용하여 소정 영역의 상기 드레인 전극층을 제거함으로써 드레인 배선을 형성하는 공정과,(c) 상기 게이트배선 및 상기 드레인배선의 상방의 상기 패시베이션막상에 블랙매트릭스를 형성함과 동시에, 상기 패시베이션막상에 있어서의 상기 블랙매트릭스로 둘러싸인 영역에 색층을 형성하는 공정과,(d) 상기 블랙매트릭스 및 상기 색층을 피복하는 평탄화막을 형성하는 공정과,(e) 제 3 마스크를 사용하여 상기 아모르퍼스 실리콘층상의 소정의 위치에 상기 패시베이션막, 상기 블랙매트릭스 및 상기 평탄화막을 관통하여, 소스/드레인전극과 접속하기 위한 개구부를 형성함과 동시에, 상기 드레인배선성에 상기 블랙매트릭스 및 상기 평탄화막을 관통하는 개구부를 형성하는 공정과,(f) 상기 평탄화막 및 개구부상층에 투명전극층을 퇴적하고, 제 4 마스크를 사용하여, 상기 드레인전극용의 개구부에 노출된 아모르퍼스 실리콘층에 접속되는 드레인배선을 형성함과 동시에, 상기 소스전극용의 개구부에 노출된 아모르퍼스 실리콘층과 상기 투명전극층으로 이루어지는 화소전극을 접속하는 공정,을 갖는 것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- 제 21 항에 있어서,상기 (b) 의 공정에 있어서, 상기 드레인배선의 형성과 함께 상기 게이트배선상에 있어서의 상기 패시베이션막상에 축적용량전극을 형성하고,상기 (e) 의 공정에 있어서, 상기 제 3 마스크를 사용하여, 상기 용량전극막상에 상기 블랙매트릭스 및 상기 평탄화막을 관통하고, 화소전극에 접속하기 위한 개구부를 형성하며,상기 (f) 공정에 있어서, 상기 제 4 마스크를 사용하여, 상기 개구부에 노출된 상기 용량전극막과 상기 투명전극층으로 이루어지는 화소전극을 접속하는,것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- 제 15 항 내지 제 18 항, 제 21 항, 및 제 22 항의 어느 한 항에 있어서,상기 (c) 또는 (e) 의 패시베이션막에 개구부를 설치하는 공정후, 상기 (d) 또는 (f) 의 투명전극층을 형성하는 공정전에, 상기 개구부에 의해 노출한 상기 아모르퍼스 실리콘 반도체층에 오옴 접촉층을 형성하는 공정을 구비하고,상기 투명전극층을 상기 오옴 접촉층에 접속하는 것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- 제 15 항 내지 제 18 항, 제 21 항, 및 제 22 항의 어느 한 항에 있어서,상기 제 2 패시베이션막은 상기 아모르퍼스 실리콘 반도체층 및 상기 게이트절연막과의 에칭의 선택비가 큰 재료로 구성되는 것을 특징으로 하는 액티브 매트릭스기판의 제조방법.
- 제 24 항에 있어서,상기 제 2 패시베이션막은 실리콘산화막 또는 실리콘산화막 및 유기층간의 적층체의 어느 하나인 것을 특징으로 하는 액티브 매트릭스기판.
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