JP2005037741A - アクティブマトリクス基板、表示装置、及び電子機器 - Google Patents

Abstract

【課題】 製造工程の効率化及びそれに伴う製造コストの低減を可能にし、かつ画素の高精細化に対応しつつ表示の高品位化を実現することができるアクティブマトリクス基板、及びこれを備えた表示装置を提供する
【解決手段】 本発明のアクティブマトリクス基板の画素領域４１には、薄膜トランジスタ３０と、この薄膜トランジスタに接続された蓄積容量７０とが設けられており、前記薄膜トランジスタ３０は、半導体層４２に設けられたチャネル領域と、このチャネル領域に絶縁膜を介して対向するゲート電極部３２，３３とを備えている。そして、前記半導体層４２を挟んで前記ゲート電極部３２，３３と反対側に、遮光膜及びバックゲート電極部として機能するバックゲート配線１５ｂ、及び前記蓄積容量７０の電極を成す容量電極部１５ａとが形成されている。
【選択図】 図３

Description

本発明は、アクティブマトリクス基板、表示装置、及び電子機器に関するものである。

液晶装置、ＥＬ（エレクトロルミネッセンス）装置等の表示装置として、アクティブマトリクス方式のものが従来から知られている。この種の表示装置に用いられるアクティブマトリクス基板では、平面視マトリクス状に配置された多数の画素からなる画像表示領域を備え、前記各画素に対応してＴＦＴ（薄膜トランジスタ）等のスイッチング素子が設けられている。また、画像表示領域のスイッチング素子に対して画像信号や走査信号を供給する駆動回路や検査回路等の周辺回路を、画像表示領域の外周部に設けた構成のものもある。

前記画素や周辺回路に用いられるＴＦＴとしては、多結晶シリコンが広く用いられているが、近年、その製造プロセスとして、半導体層を比較的低温にて形成する低温プロセスが注目されている。
このような低温プロセスを用いて作製された半導体層（低温ｐ−Ｓｉ）では、高温でシリコン薄膜を多結晶化して作製された半導体層（高温ｐ−Ｓｉ）に比して、製造時の加熱温度や半導体層の表面粗度などのプロセス上の制限が多く、また係る低温ｐ−Ｓｉを用いたＴＦＴは、比較的安価な表示装置に適用されることが多いことから、製造工程の簡素化、効率化が必須のものとなりつつある。さらに、この種の表示装置においても、表示の高品位化という一般的な要請は強く、画素の開口率や保持特性を損なうことなく高精細化（画素の狭ピッチ化）することが求められている。

そこで、特許文献１に記載の電気光学装置では、工程数の増加や、画素の非開口領域の拡大を伴うことなく画素の蓄積容量を増加させ、高精細化に対応するべく、ＴＦＴの光リークを防止するために設けられる遮光層と、画素の蓄積容量を構成する電極部とを、半導体層の下側（基板側）の同層に形成した構成が採用されている。
特開２０００−２６７１３１号公報

上記特許文献１に記載の技術は、画素の開口率を低下させることなく蓄積容量の増大を実現できることから、画素の高精細化に有効な技術である。しかしながら、画素を高精細化する場合、蓄積容量の効率化のみならず、画素のスイッチング素子の小型化や、表示装置の表示エリア外に設けられる周辺回路における集積度の向上が要求される。ところが、ＴＦＴ等のスイッチング素子に接続される配線やゲート電極を単に小型化、狭ピッチ化すると、それらの加工性が限界に達し、動作の安定性や信頼性に影響を及ぼすおそれがある。

本発明は、上記従来技術の問題点に鑑み成されたものであって、画素の高精細化、並びに表示画像の高品位化を実現でき、かつ簡便な製造工程にて製造可能なアクティブマトリクス基板、及びこれを備えた表示装置を提供することを目的としている。

本発明は、上記課題を解決するために、基材と、該基材上に配列形成された複数の画素領域とを備え、前記画素領域に、薄膜トランジスタと、該薄膜トランジスタに接続された蓄積容量とが設けられたアクティブマトリクス基板であって、前記薄膜トランジスタが、前記画素領域内の半導体層に形成されたチャネル領域と、該チャネル領域と絶縁膜を介して対向するゲート電極部とを備えてなり、前記半導体層を挟んで前記ゲート電極部と反対側に、複数の遮光部材を配置してなる遮光部材層が設けられ、前記遮光部材が、前記チャネル領域と対向する遮光膜と、バックゲート電極部と、前記蓄積容量の電極を成す容量電極部とを含むことを特徴とするアクティブマトリクス基板を提供する。
この構成によれば、同一の遮光部材層に同一の遮光性材料を用いて形成した遮光膜、バックゲート電極部、容量電極部とを備えたことで、遮光膜による薄膜トランジスタの光リークの防止、及びバックゲート電極部による薄膜トランジスタのオフ電流低減、動作安定化、並びに、容量電極部による蓄積容量の増大作用を得ることができ、画素の高精細化を実現することができるようになっている。すなわち、薄膜トランジスタのリーク電流、オフ電流の低減により保持特性を向上させて蓄積容量を小さくすることが可能になるとともに、蓄積容量自体の容量を増加させることで、蓄積容量の平面積を縮小することができる。これにより、画素領域における非開口領域を縮小し、画素の開口率を高めることができるようになっている。
また、上記遮光部材は、同一の遮光部材層に形成され、同一工程にて形成することができるため、工程数の増加を伴うことなく、アクティブマトリクス基板の高性能化を実現できる。

本発明のアクティブマトリクス基板は、前記薄膜トランジスタに対して電気信号を供給するべく前記画素領域の辺端部に延設された信号配線を備え、前記遮光部材層に、前記信号配線と平面的に重なって配置された遮光部材が設けられている構成とすることもできる。
これにより、画素領域を区画する遮光部材を備えた構成とすることができ、例えば液晶装置に当該アクティブマトリクス基板を適用する場合に、対向配置される基板側に、画素領域を区画するための遮光手段（ブラックマトリクス）を設ける必要が無くなる。対向基板側にブラックマトリクスを設ける場合、基板同士の組ずれを考慮して、アクティブマトリクス基板側の画素領域間の境界部より太くブラックマトリクスを形成する必要があるが、本構成では、上記組ずれを考慮する必要がないため、ブラックマトリクスとして機能する遮光部材が必要以上に太くならず、従って、画素領域の開口率を高めて、明るい表示を得ることができる。

本発明のアクティブマトリクス基板は、前記信号配線と平面的に重なって配置された遮光部材が、前記容量電極部の一部を成しており、前記半導体層が、前記信号配線と平面的に重なって配置された容量電極部と層厚方向で対向する位置まで沿設されている構成とすることができる。
この構成によれば、前記半導体層と、遮光部材とからなる容量を、信号配線と重なる位置で形成できるため、画素の開口率を低下させることなく蓄積容量を増大させることができ、高精細化に好適な構成を備えたアクティブマトリクス基板を提供することができる。

本発明のアクティブマトリクス基板は、前記遮光部材層に、前記バックゲート電極部と電気的に接続されたバックゲート配線が設けられており、前記バックゲート配線が、前記バックゲート電極部とその周辺領域を除く領域において、前記バックゲート配線に沿って延びる前記信号配線と、平面視において離間されている構成とすることができる。
この構成によれば、前記バックゲート配線と信号配線とのクロストークを防止することができるとともに、バックゲート配線と、信号配線との間の絶縁膜の膜厚を薄くすることができるため、バックゲート電極部を薄膜トランジスタに対して効果的に機能させることができ、また、遮光部材層に設けられた容量電極部を電極とする容量を増大させることができる。

本発明のアクティブマトリクス基板は、前記半導体層を挟んで前記容量電極部と反対側の層に、前記蓄積容量の電極を成す容量線が設けられており、前記容量線と、前記容量電極部とが電気的に接続されている構成とすることができる。
この構成によれば、半導体層を挟んで両側に、容量電極部と容量線とが配置されるため、容量電極部と半導体層、及び半導体層と容量線との間にそれぞれ容量が形成され、画素領域の蓄積容量を増大させることができる。これにより、蓄積容量の平面領域を縮小でき、画素の開口率を高めることができる。

本発明のアクティブマトリクス基板は、前記容量線を挟んで前記半導体層と反対側の層に、前記半導体層と電気的に接続された中間電極層が設けられ、前記中間電極層と、容量線とが、平面的に重なって配置されている構成とすることができる。
この構成によれば、前記中間電極層と、容量線とにより形成される容量を蓄積容量に付加することができるので、蓄積容量の増大により、その平面領域の縮小を実現でき、開口率のさらなる向上を実現することができる。

本発明のアクティブマトリクス基板は、前記蓄積容量を構成する容量電極部、半導体層、容量線、及び／又は中間電極層の平面領域が、層厚方向において前記基材側から順次狭くなるように形成されている構成とすることが好ましい。
この構成によれば、複数の導電膜（上記容量電極部、半導体層等）が積層された構造を有する蓄積容量を構成するに際して、１つの導電膜を覆って形成された絶縁膜の段差部を避けて、上層を形成することができる。これにより、導電膜間での容量リークが生じ難い蓄積容量を形成することができる。前記段差部では、絶縁膜の被覆性が不十分なものとなり易いため、この段差部を介して導電膜が対向していると、この段差部で電荷が貫通し、容量リークを生じることがある。本構成は、係る段差部による容量リークを防止することができる構成である。

本発明のアクティブマトリクス基板は、前記薄膜トランジスタが、複数の前記ゲート電極部と、該複数のゲート電極部と対向する複数のチャネル領域を備える構成とすることもできる。すなわち、マルチゲート構造の薄膜トランジスタを備えた構成とすることができ、画素用薄膜トランジスタのオフ電流を低減し、画素の保持特性を向上させることができる。

本発明のアクティブマトリクス基板は、上記マルチゲート構造において、前記ゲート電極部が、基板上に延在する走査線から分岐して、該走査線と交差する方向に延びる走査線分岐部に設けられている構成とすることができる。また、前記半導体層が、平面視蛇行形状を成して前記走査線と複数箇所で交差しており、該交差部に前記ゲート電極部が設けられている構成とすることもできる。

本発明のアクティブマトリクス基板は、前記バックゲート電極部が、前記チャネル領域と対向して配置されている構成とすることができる。この構成によれば、バックゲート電極部による薄膜トランジスタの動作安定、及びオフリーク電流の低減作用に加え、遮光部材であるバックゲート電極部により、チャネル領域を遮光することができるという利点が得られる。また、ゲート電極部と、バックゲート電極部とが協働してチャネル領域に電界を印加するように駆動することもできるため、薄膜トランジスタを小型化してもオン電流を確保することができる。

本発明のアクティブマトリクス基板は、前記画素領域の薄膜トランジスタに対して電気信号を供給する周辺回路をさらに備え、前記周辺回路に設けられた回路用薄膜トランジスタが、前記遮光部材層に形成されたバックゲート電極部を備えている構成とすることもできる。
このように回路用薄膜トランジスタにバックゲート電極部を設けることで、回路用薄膜トランジスタのゲート電極部との組み合わせにより、周辺回路の薄膜トランジスタの高密度化や小型化を実現できる。これにより、画素の高精細化に容易に対応できる、高集積化された周辺回路が得られる。
またこの構成によれば、前記遮光部材層を形成する際に、同時に回路用薄膜トランジスタのバックゲート電極部も形成でき、工程数の増加を伴わずに、係るバックゲート電極部を設けることができる。

本発明のアクティブマトリクス基板は、前記回路用薄膜トランジスタのチャネル領域と対向する位置に、前記遮光部材層に形成された遮光膜が設けられている構成とすることができる。この構成によれば、周辺回路の薄膜トランジスタの遮光膜も、前記遮光部材層を形成する際に同時に形成できるアクティブマトリクス基板とすることができる。

本発明のアクティブマトリクス基板は、前記回路用薄膜トランジスタを構成する半導体層の層厚方向両側に、それぞれゲート電極部と、前記バックゲート電極部とが形成されている構成とすることができる。
この構成によれば、バックゲート電極部によるオフ電流の低減作用を得ることができるとともに、バックゲート電極をゲートとして機能させ、マルチゲート構造の回路用薄膜トランジスタを形成することもできる

本発明のアクティブマトリクス基板は、前記周辺回路において、隣接して配置された前記回路用薄膜トランジスタのうち、一方の回路用薄膜トランジスタは、そのチャネル領域と対向配置されたゲート電極部を備え、他方の回路用薄膜トランジスタは、そのチャネル領域と対向配置された前記バックゲート電極部を備えている構成とすることもできる。
この構成によれば、隣接して配置された回路用薄膜トランジスタのそれぞれのゲートが、異なる層に形成されるので、ゲート電極部、バックゲート電極部の加工限界に制限されることなく回路用薄膜トランジスタを高密度に配置することができ、高精細化による駆動画素数の増加にも容易に対応可能な高集積の周辺回路を構成することができる。

本発明のアクティブマトリクス基板は、前記回路用薄膜トランジスタのゲート電極部及びバックゲート電極部のいずれかが複数設けられており、当該回路用薄膜トランジスタの動作方向で、前記ゲート電極部とバックゲート電極部とが交互に配置されている構成とすることができる。
この構成は、複数のゲートを備えた回路用薄膜トランジスタにおいて、複数のゲートを構成する電極部を、トランジスタの動作方向に沿って交互に別の層に形成した構成である。このような構成とすることで、ゲートの間隔を狭くした場合にも、同一層に形成されるゲート電極部あるいはバックゲート電極部同士の間隔は、上記ゲートの間隔の２倍以上となるため、これらの電極部の加工限界を超えてゲートの間隔を狭くでき、回路用薄膜トランジスタの小型化、及び周辺回路の高集積化を実現できる。

本発明のアクティブマトリクス基板は、前記回路用薄膜トランジスタに設けられたゲート電極部と、バックゲート電極部とが、平面視略同一位置に形成されている構成とすることができる。
この構成によれば、バックゲート電極部とゲート電極部とが協働して１つのチャネル領域への電界の印加を行うようにすることができ、従って薄膜トランジスタを小型化してもオン電流を確保できるようになる。

本発明のアクティブマトリクス基板は、前記画素用薄膜トランジスタに設けられたバックゲート電極部と、回路用薄膜トランジスタに設けられたバックゲート電極部とが、互いに異なる電圧を印加可能とされている構成とすることが好ましい。この構成によれば、例えば、画素用薄膜トランジスタにおいては動作の安定化、及びオフ電流の低減に用い、一方、周辺回路では、回路用薄膜トランジスタのゲートとして用いるといったバックゲート電極部の利用形態が適用可能になる。

次に、本発明の表示装置は、先に記載の本発明のアクティブマトリクス基板を備えたことを特徴とする。係る表示装置によれば、本発明のアクティブマトリクス基板を用いたことで、高輝度、高精細の表示を得ることができる。

次に、本発明の電子機器は、先に記載の本発明の表示装置を備えたことを特徴とする。この構成によれば、高輝度、高精細の表示部を備えた電子機器が提供される。

（第１の実施形態）
以下、本発明の第１の実施形態を、図面を参照して説明する。
図１（ａ）は、本発明に係るアクティブマトリクス基板を備えた表示装置の一例である液晶装置を各構成要素とともに対向基板側からみた平面構成図、図１（ｂ）は、図１（ａ）に示すＨ−Ｈ線に沿う断面構成図、図２は、液晶装置を構成するアクティブマトリクス基板上に設けられた各種配線や周辺回路等の電気的な構成を示すブロック図である。

［液晶装置の全体構成］
図１（ａ）及び図１（ｂ）に示すように、本実施形態の液晶装置は、ＴＦＴアレイ基板（アクティブマトリクス基板）１０と、対向基板２０とが平面視略矩形枠状のシール材５２によって貼り合わされ、このシール材５２に囲まれた領域内に液晶層５０が封入された構成を備えている。シール材５２内周側に沿って平面視矩形枠状の周辺見切り５３が形成され、この周辺見切りの内側の領域が画像表示領域５１とされている。シール材５２の外側の領域には、データ線駆動回路２０１及び外部回路実装端子２０２がＴＦＴアレイ基板１０の１辺（図示下辺）に沿って形成されており、この１辺に隣接する２辺に沿ってそれぞれ走査線駆動回路２０４，２０４が形成されて周辺回路を成している。ＴＦＴアレイ基板１０の残る１辺（図示上辺）には、画像表示領域５１の両側の走査線駆動回路２０４，２０４間を接続する複数の配線２０５が設けられている。また、対向基板２０の各角部においては、ＴＦＴアレイ基板１０と対向基板２０との間の電気的導通をとるための基板間導通材２０６が配設されている。本実施形態の液晶装置は、透過型の液晶装置として構成され、ＴＦＴアレイ基板１０側に配置された光源（図示略）からの光を変調して対向基板２０側から出射するようになっている。

なお、データ線駆動回路２０１あるいは走査線駆動回路２０４，２０４をＴＦＴアレイ基板１０の上に形成する代わりに、例えば、駆動用ＬＳＩが実装されたＣＯＦ（Chip On Film）基板とＴＦＴアレイ基板１０の周辺部に形成された端子群とを異方性導電膜を介して電気的及び機械的に接続するようにしてもよい。また、液晶装置においては、使用する液晶の種類、すなわち、ＴＮ（Twisted Nematic）モード、ＳＴＮ（Super Twisted Nematic）モード、垂直配向モード等の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、位相差板、偏光板等が所定の向きに配置されるが、ここでは図示を省略する。

このような構造を有する液晶装置の画像表示領域５１には、図３に示すように、走査線３ａ及びデータ線６ａがそれぞれＸ方向、Ｙ方向に複数本形成されており、各走査線３ａ、データ線６ａの交差部には、ＴＦＴ（薄膜トランジスタ）３０と、画素電極９と、蓄積容量７０とからなる画素領域４１がマトリクス状に配列形成されている。このＴＦＴ３０のゲート及びソースは、それぞれ走査線３ａ、データ線６ａに接続され、ドレインは画素電極９に接続されている。また、画素の保持特性を高めるべく付与されている蓄積容量７０は、画素電極９と並列に接続されている。

走査線駆動回路２０４は、主に垂直シフトレジスタから構成され、クロック信号線（図示略）を介して外部制御装置から入力される基準クロックに基づくパルス状の走査信号Ｇ１，Ｇ２，…Ｇｍを、一垂直走査期間内に線順次に走査線３ａに印加するようになっている。また、必要に応じて、容量線３ｂに対して所定の電圧、ないしパルス状の電気信号を印加できるようになっている。
データ線駆動回路２０１は、クロック信号線（図示略）を介して外部制御装置から入力される基準クロックに基づいて、各サンプリング駆動信号線１１１にサンプリング駆動信号Ｓ１，Ｓ２，…Ｓｎを順次供給する水平シフトレジスタ２０１ａと、画像信号線１１２を介して供給された画像信号ＶＩＤ１〜ＶＩＤ６をサンプリングするサンプルホールド回路２０１ｂとを備えて構成されている。

サンプルホールド回路２０１ｂは、データ線毎に設けられたサンプリングスイッチ（回路用薄膜トランジスタ）１３１を備えており、各サンプリングスイッチ１３１は、水平シフトレジスタ１１０からサンプリング駆動信号Ｓ１，Ｓ２，…Ｓｎが入力されると、６つの画像信号線１１２のそれぞれについてサンプリングされた画像信号ＶＩＤ１〜ＶＩＤ６を６つの隣接するデータ線６ａからなるグループ毎に順次印加するようになっている。これにより、一水平走査期間（走査線駆動回路２０４により１本の走査線３ａに走査信号が供給されている期間）に、各データ線６ａに対してサンプリングされた画像信号が供給されるようになっている。

［画素の詳細構成］
図３は、本実施形態の液晶装置を構成するＴＦＴアレイ基板１０上の１画素領域を示す平面構成図であり、図４は、図３のＡ−Ａ’線に沿う断面構成図、図５は、同、Ｂ−Ｂ’線に沿う断面構成図である。
図３に示すように、ＴＦＴアレイ基板上には、データ線６ａと、走査線３ａとが互いに交差して設けられ、これらのデータ線６ａと走査線３ａとによって区画された略矩形状の画素領域４１に、大略平面鈎形の半導体層４２が設けられている。走査線３ａは、データ線６ａと交差する方向に延びる走査線本線部３１と、この本線部３１から画素領域４１中央側へ延出された複数本（図３では２本）のゲート電極部（走査線分岐部）３２，３３とを有しており、これらのゲート電極部３２，３３が、前記半導体層４２の走査線本線部３１と平行に延びる部分と交差して配置されることで、デュアルゲート（ダブルゲート）構造のＴＦＴを構成している。

平面視略Ｌ形の半導体層４２の一端は、データ線６ａとの交差部に設けられたソースコンタクトホール５５を介してデータ線６ａと電気的に接続される一方、他端は画素領域４１の内側へ延設され、平面視Ｌ形の半導体容量電極４２ａを構成している。
この半導体容量電極４２ａは、前記走査線本線部３１と平行に延びる容量線３ｂと、平面的に重なって配置されている。平面視Ｌ形の半導体容量電極４２ａの図示上下方向に延びる部分は、データ線６ａと平面視で重なって画素領域４１の辺端部に延在している。

画素領域４１とほぼ重なる平面領域に形成された画素電極９は、ＩＴＯ等の透明導電材料からなり、半導体層４２に、中間電極層５８を介して電気的に接続されている。すなわち、画素コンタクトホール５７を介して画素電極９と中間電極層５８とが電気的に接続され、ドレインコンタクトホール５６を介して中間電極層５８とＴＦＴ３０の半導体層４２とが電気的に接続されることにより、画素電極９とＴＦＴ３０とが電気的に接続されている。また、上記中間電極層５８は、容量線３ｂと平面的に重なる位置に配置されている。

画素領域４１には、平面視Ｌ形の半導体容量電極４２ａと概略同形状で、この半導体容量電極４２ａと平面視略同一位置に配置された容量電極部１５ａと、走査線３ａに沿って延在し、半導体層４２の図示左右方向に延びる部分と平面的に重なって配置されたバックゲート配線１５ｂとが設けられている。これら容量電極部１５ａとバックゲート配線１５ｂとは、同一の遮光性材料を用いて、半導体層４２の下側の同層に形成されており、本発明に係る遮光部材層に形成された遮光部材１５を構成している。バックゲート配線１５ｂは、半導体層４２と対向する位置にて、ＴＦＴ３０のバックゲート電極部として機能するようになっている。
容量電極部１５ａは、半導体容量電極４２ａと平面的にほぼ重なって配置されており、上記した容量線３ｂとコンタクトホール５９を介して電気的に接続されている。このように、容量線３ｂと容量電極部１５ａとの導電接続部を、画素領域４１内に設けることで、容量電極部１５ａを画像表示領域外まで引き回す必要が無くなり、各層の段差による配線（特にデータ線６ａ）の断線や、配線間のクロストークを効果的に防止できる。

次に、図４及び図５に示す断面構造を見ると、ＴＦＴアレイ基板１０は、例えば石英、ガラス、プラスチック等からなる基板本体（基材）１０ａの一面側に、下地絶縁膜１１と、この下地絶縁膜１１上に部分的に遮光部材１５（容量電極部１５ａ、バックゲート配線１５ｂ）が形成されている。この遮光部材１５及び基板本体１０ａを覆って第１層間絶縁膜１２が形成され、この第１層間絶縁膜１２上にＴＦＴ３０が設けられている。すなわち、この下地絶縁膜１１と第１層間絶縁膜１２との間の層が、本発明に係る遮光部材層となっている。
下地絶縁膜１１は、遮光部材１５のパターニング工程におけるオーバーエッチングに対するバッファ層として機能し、第１層間絶縁膜１２は遮光部材１５とＴＦＴ３０とを絶縁する。また下地絶縁膜１１及び第１層間絶縁膜１２は、基板本体１０ａの表面の荒れや汚染等によるＴＦＴ３０の特性劣化を抑える作用を奏する。

ＴＦＴ３０は、上述したようにデュアルゲート構造であり、かつＬＤＤ構造を有している。より詳細には、ＴＦＴ３０は、ゲート電極部３２，３３と、半導体層４２の前記ゲート電極部３２，３３と対向する領域に形成された２箇所のチャネル領域１ａと、ゲート電極部３２，３３と半導体層４２とを絶縁するゲート絶縁膜を構成する絶縁薄膜２とを主体として構成されている。そして、前記２箇所のチャネル領域１ａの両側にそれぞれ形成されてＬＤＤ部を成す低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃと、これらのＬＤＤ部の両側に形成された高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅと、チャネル領域１ａ間に形成された高濃度ソース／ドレイン領域１ｆとを備えている。
本実施形態に係る半導体層４２は多結晶シリコンにより形成されており、基板上に成膜したアモルファスシリコンを、レーザーアニール法や、Ｎｉ助長固相成長法等の低温プロセスにより多結晶化したものを用いることが好ましい。

走査線３ａ、容量線３ｂ、及び絶縁薄膜２を覆って第２層間絶縁膜１３が形成されており、第２層間絶縁膜１３上には、データ線６ａ及び中間電極層５８が同層で形成されている。データ線６ａ及び中間電極層５８は、例えばＡｌ等の低抵抗金属を用いて形成される。
また、第２層間絶縁膜１３を貫通するソースコンタクトホール５５が形成され、このソースコンタクトホール５５を介してデータ線６ａと半導体層４２の高濃度ソース領域１ｄとが電気的に接続されている。一方、第２層間絶縁膜１３を貫通するドレインコンタクトホール５６が形成され、このドレインコンタクトホール５６を介して中間電極層５８と半導体層４２の高濃度ドレイン領域１ｅとが電気的に接続されている。

データ線６ａ及び中間電極層５８を覆うように第３層間絶縁膜１４が形成されており、第３層間絶縁膜１４上に画素電極９が形成されている。そして、前記中間電極層５８の平面領域において、上記第３層間絶縁膜１４を貫通する画素コンタクトホール５７が形成され、この画素コンタクトホール５７を介して画素電極９と中間電極層５８とが電気的に接続されている。以上の構成により、中間電極層５８を介して半導体層４２の高濃度ドレイン領域１ｅと画素電極９とが電気的に接続されている。
また、画素電極９及び第３層間絶縁膜１４上に、ラビング処理等の配向処理が施されたポリイミド膜などからなる配向膜１７が設けられている。

図３ないし図５に示したように、本実施形態の液晶装置では、半導体層４２の高濃度ドレイン領域１ｅが画素領域４１の中央部側へ延出されて形成された半導体容量電極４２ａの平面領域において、絶縁薄膜２，及び層間絶縁膜１２〜１４を介して複数の導電材料からなる部材が積層されて蓄積容量７０を構成している。
より詳細には、蓄積容量７０の形成領域において、上記半導体容量電極４２ａの下層側には、第１層間絶縁膜１２を介して遮光部材層の容量電極部１５ａが対向配置され、上記半導体容量電極４２ａの一部と、容量電極部１５ａの一部は、データ線６ａ側へ延出され、データ線６ａ平面的に重なる位置で対向している。半導体容量電極４２ａの上側には、絶縁薄膜２を介して容量線３ｂが対向配置されている。また第２層間絶縁膜１３を介して、容量線３ｂと中間電極層５８が対向配置されている。
そして、図５に示すように、半導体容量電極４２ａを挟持する容量電極部１５ａと容量線３ｂとがコンタクトホール５９を介して電気的に接続され、図４に示すように、半導体容量電極４２ａと中間電極層５８とがドレインコンタクトホール５７を介して電気的に接続されている。

このように、蓄積容量７０は、容量電極部１５ａと、半導体容量電極４２ａとからなる第１の蓄積容量部と、半導体容量電極４２ａと容量線３ｂとからなる第２の蓄積容量部と、容量線３ｂと中間電極層５８とからなる第３の蓄積容量部とを層厚方向に重畳した積層構造を有している。この構成により、蓄積容量７０では、画素領域４１に占める平面積を節約しつつ、大きな容量が得られるようになっており、その結果、画素領域４１の開口率を高めることができ、画素ピッチを狭くして高精細化した際にも明るい表示が得られるようになっている。

また、本実施形態の液晶装置では、図３及び図５に示すように、容量電極部１５ｂ、半導体容量電極４２ａ、容量線３ｂ、及び中間電極層５８の平面領域において、蓄積容量７０を形成している領域が、基板本体１０ａ側から順次小さく（狭く）なるように形成されている。これにより、１つの部材上に積層される部材の形成領域が、絶縁膜の段差部に掛からないようにすることができ、段差部による容量リークを防止することができるようになっている。

他方、対向基板２０は、基板本体２０ａの液晶層５０側にベタ状に形成された共通電極２１と、この共通電極２１を覆って形成された配向膜２２とを備えている。共通電極２１は、ＩＴＯ等の透明導電材料により形成でき、配向膜２２は、先のＴＦＴアレイ基板１０の配向膜１７と同様の構成とすることができる。また、カラー表示を行う場合には、各画素領域４１に対応して例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の色材層を備えたカラーフィルタを基板本体１０ａ又は２０ａ上に形成すればよい。

上記構成の画像表示領域を備えた本実施形態の液晶装置では、半導体層４２と基板本体１０ａとの間の遮光部材層に、遮光性材料からなるバックゲート配線１５ｂと、容量電極部１５ｂとを設けたことを大きな特徴としている。上記バックゲート配線１５ｂは、ＴＦＴ３０のチャネル領域を基板本体１０ａ側から覆うように形成されており、基板本体１０ａ側からＴＦＴ３０に入射する光を遮断する遮光膜としても機能する。
また、バックゲート配線１５ｂは、半導体層４２と平面的に重なる領域でＴＦＴ３０のバックゲート電極部として機能できるようになっており、このバックゲート電極部に対して、負の電位を与えることで、ＴＦＴ３０のオフリーク電流を抑えることができるようになっている。また、バックゲート電極部を負電位としない場合も、定電位に保持することで、ＴＦＴ３０の動作を安定化することが可能である。
さらに、本実施形態の液晶装置では、ＴＦＴ３０をマルチゲート構造とすることにより、１つのチャネル領域１ａの両側の電圧を低減し、オフリーク電流を低減しており、また各チャネル領域１ａを挟んで両側に低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃを形成したＬＤＤ構造を採用したことでオフ電流を低減することができるようになっている。

高精細液晶装置では、画素の液晶容量と蓄積容量との和が小さくなるため、スイッチング素子であるＴＦＴ３０のリーク電流が大きいと、その電荷漏れにより表示品質を保つことができなくなる。多結晶シリコンＴＦＴでは、オン電流も大きいがオフ電流も大きいため、特にリーク電流を抑えることが重要になる。本実施形態の液晶装置では、上記に挙げた作用によりリーク電流を低レベルに抑えることができるようになっている。そして、このようにリーク電流を効果的に低減できること、及び上述の積層構造の蓄積容量７０とにより、蓄積容量７０の平面積を縮小することが可能になり、画素の開口率を高めることができるようになっている。

本実施形態では、図３に示したように、バックゲート配線１５ｂと、走査線３ｂとが、平面的に離間されて配置されている。この構成により、電気信号を入力可能とされたバックゲート配線１５ｂと走査線３ｂとのクロストークを防止することができる。このように両者を平面的に離間する構成とすることで、バックゲート配線１５ｂと走査線３ｂとの間の絶縁膜（第１層間絶縁膜１２及び絶縁薄膜２）を薄くすることができるため、バックゲート配線１５ｂと同層に形成された容量電極部１５ａと、半導体容量電極４２ａとにより形成される容量を増加させることができ、蓄積容量面積の縮小に寄与する。

またさらに、上記蓄積容量７０の平面積を縮小できることは、低温プロセスを用いる場合における製造歩留まりの向上に有効に作用する。各層の絶縁膜を形成する際の成膜温度が低い場合には、絶縁膜の被覆性が低下しやすく、特に膜厚の薄い絶縁薄膜（ゲート絶縁膜）２では、ピンホールが発生しやすくなり、容量線３ｂとの間に形成している容量においてリークを生じ易くなる。そこで、上記蓄積容量７０の平面積を縮小できれば、容量線３ｂと半導体容量電極４２ａとの間に、上記ピンホールが配置され難くなり、その結果、容量リークによる動作不具合が低減され、高い製造歩留まりにて液晶装置を製造することが可能になる。

上記容量電極部１５ａ及びバックゲート配線１５ｂを、ＴＦＴ３０の下層側の同層に、同一の遮光性材料を用いて形成されているので、ＴＦＴ３０を形成する以前に、基板本体１０ａ上に、上記容量電極部１５ａ及びバックゲート配線１５ｂを、例えばＷＳｉ等の金属材料を用いてパターン形成することで、容易に形成することが可能であり、これにより、上記液晶装置の高精細化に有効な構成を実現することが可能になっている。
特許文献１にも記載されているように、従来の液晶装置においてもＴＦＴの基板側に遮光膜が形成されており、この遮光膜は、通常金属薄膜を基板全面に形成した後、パターニングすることで形成される。そこで、この遮光膜の形成工程において、上記容量電極部１５ａ及びバックゲート配線１５ｂをパターン形成するならば、従来に比して工程数の増加を伴うことなく製造することができる。このように、本実施形態の液晶装置は、製造容易性にも優れた液晶装置となっている。

また、図３に示したように、上記容量電極部１５ａの一部は、データ線６ａと平面視で重なって延在しており、かつ容量電極部１５ａは、遮光性材料からなるものであるので、容量電極部１５ａは、ＴＦＴアレイ基板１０において画素領域４１を区画するＢＭ（ブラックマトリクス）としても機能する。このような構成とすることで、データ線６ａに沿う方向のＢＭを、対向基板２０に設ける必要が無くなり、画素領域４１の開口率を向上させることができる。これは、対向基板２０側に設けるＢＭは、ＴＦＴアレイ基板１０と対向基板２０との組ずれを考慮してデータ線６ａの幅より太く形成されるが、ＴＦＴアレイ基板１０側にＢＭを設ける場合には、上記組ずれのマージンを取る必要が無くなり、図３に示したようにデータ線６ａと同程度以下の幅まで狭くすることが可能だからである。

［周辺回路］
次に、本実施形態の液晶装置における周辺回路（データ線駆動回路２０１、走査線駆動回路２０４）に実装される回路用薄膜トランジスタについて説明する。図６ないし図８は、図１及び図２に示した周辺回路に実装可能な回路用ＴＦＴの第１〜第３構成例をそれぞれ示す図である。

＜第１構成例＞
図６（ａ）は、第１構成例の回路用ＴＦＴの平面構成図であり、図６（ｂ）は、同図に示すＦ−Ｆ’線に沿う断面構成図である。図６（ａ）に示すように、本例は、２つの回路用ＴＦＴ８０，８１が隣接して配置されている場合に好適に用いることができる構成である。
回路用ＴＦＴ８０は、平面視矩形状の半導体層８００と、この半導体層８００の中央部に配置されたゲート電極部８１０と、チャネル領域８００ａと、このチャネル領域８００ａの両側にそれぞれ設けられたソース領域８００ｂ、及びドレイン領域８００ｃとを備えて構成されている。そして、図６（ｂ）に示すように、絶縁薄膜２と第２層間絶縁膜１３とを貫通して設けられた２つのコンタクトホール８３０を介して、ソース領域８００ｂと、ソース配線８２０とが電気的に接続され、ドレイン領域８００ｃとドレイン配線８４０とが、２つのコンタクトホール８５０を介して電気的に接続されている。

回路用ＴＦＴ８１は、上記回路用ＴＦＴ８１と略平行に配置されており、平面視矩形状の半導体層８０１と、この半導体層８０１の中央部に配置されたバックゲート電極部８１１と、チャネル領域８０１ａと、その両側に形成されたソース領域８０１ｂ、及びドレイン領域８０１ｃとを備えて構成されている。図６（ｂ）に示すように、絶縁薄膜２と第２層間絶縁膜１３とを貫通して設けられた２つのコンタクトホール８３１を介して、ソース領域８０１ｂと、ソース配線８２１とが電気的に接続され、ドレイン領域８０１ｃと、ドレイン配線８４１とが、２つのコンタクトホール８５１を介して電気的に接続されている。

このように２つの回路用ＴＦＴが隣接して配置されている場合に、一方の回路用ＴＦＴ８０のゲートを、半導体層８００の上層側に設けられたゲート電極部８１０により構成し、他方の回路用ＴＦＴ８１のゲートを、半導体層８００の下層側に設けられたバックゲート電極８１１により構成することで、半導体層８０，８１間の距離を短くしたとしても、ゲート電極部８１０とバックゲート電極部８１１とが異なる層に形成されていることから、加工性の限界により制限されることなく、ゲート電極部を配置することができる。従って、本構成の回路用ＴＦＴを採用するならば、高密度に回路用ＴＦＴが配置された、高精細液晶装置に好適な周辺回路を実現できる。

また、回路用ＴＦＴ８１のバックゲート電極部８１１は、図６（ｂ）に示すように、基板本体１０ａ上の下地絶縁膜１１と第１層間絶縁膜１２との間の層に形成されており、画素領域４１に設けられたバックゲート配線１５ｂと同層に、同一の遮光性材料を用いて形成されている。従って、本構成の回路用ＴＦＴ８０，８１を作製するに際しても、画素領域４１の遮光部材１５と同時にバックゲート電極８１１を形成することができ、工程数の増加を伴うことなく、高集積度の周辺回路を形成することができる。

＜第２構成例＞
図７（ａ）は、第２構成例の回路用ＴＦＴの平面構成図であり、図７（ｂ）は、同図に示すＧ−Ｇ’線に沿う断面構成図である。
本例の回路用ＴＦＴ９０は、平面視長方形状の半導体層９００と、この半導体層９００と交差する２本のゲート電極部９１０，９２０と、これらのゲート電極部９１０，９２０の間に配置されて半導体層９００と交差するバックゲート電極部９３０とを備えて構成されている。
これらのゲート電極部９１０，９２０とバックゲート電極部９３０と対向する半導体層９００の領域に３つのチャネル領域９００ａが形成されており、半導体層９００の両端部に、それぞれソース領域９００ｂと、ドレイン領域９００ｃとが形成され、チャネル領域９００ａ、９００ａ間にソース／ドレイン領域９００ｄが形成されている。絶縁薄膜２と第２層間絶縁膜１３とを貫通して設けられたコンタクトホール９５０を介してソース領域９００ｂとソース配線９５０とが電気的に接続されており、同様に貫設されたコンタクトホール９７０を介してドレイン領域９００ｃとドレイン配線９６０とが電気的に接続されている。
そして、上記バックゲート電極部９３０は、図７（ｂ）に示すように基板本体１０ａ上の下地絶縁膜１１と第１層間絶縁膜１２との間の層に形成されており、先の画素領域４１に設けられたバックゲート配線１５ｂと同層に、同一の遮光性材料を用いて形成されている。バックゲート電極部９３０は、２つのゲート電極部９１０，９２０とは独立に回路用ＴＦＴ９０のゲートとして機能するようになっている。

上記構成の本構成例の回路用ＴＦＴ９０では、図７に示したように、ゲート電極部９１０，９２０と、バックゲート電極部９３０とが、ＴＦＴ９０の動作方向（図７では半導体層９００の延在方向）において、平面視で交互に配置されている。この構成により、回路用ＴＦＴ９０を小型化した場合に、ゲート電極部９１０，９２０間には、半導体層９００を挟んで反対側のバックゲート電極部９３０が配置されるため、ゲートの間隔を狭くしても、同層のゲート電極部９１０，９２０同士の距離は確保される。従って、加工限界を超えてＴＦＴ９０を小型化でき、周辺回路の高集積化を実現することができる。
また、先の構成例と同様、バックゲート電極９３０には、画素領域４１の遮光部材１５と同工程にて形成でき、工程数の増加を伴わず形成できるという利点もある。

＜第３構成例＞
図８（ａ）は、第３構成例の回路用ＴＦＴの平面構成図であり、図８（ｂ）は、同図に示すＧ−Ｇ’線に沿う断面構成図である。
本例の回路用ＴＦＴ１００は、平面視長方形状の半導体層１０００と、この半導体層１０００に対して図８（ａ）上側から延出されて半導体層１０００と交差するゲート電極部１０１０と、図８（ａ）下側から延出されて半導体層１０００と交差するバックゲート電極部１０２０とを備えて構成され、上記ゲート電極部１０１０と、バックゲート電極部１０２０とは、平面視略同位置にて半導体層１０００と交差している。そして、これらのゲート電極部１０１０とバックゲート電極部１０２０とに挟まれた領域に半導体層１０００のチャネル領域１０００ａが形成されている。チャネル領域１０００ａの両側に、それぞれソース領域１０００ｂ、ドレイン領域１０００ｃが形成されており、図８（ｂ）に示すように、絶縁薄膜２と第２層間絶縁膜１３とを貫通して設けられたコンタクトホール１０５０，１０７０を介して、それぞれ、ソース領域１０００ｂとソース配線１０４０とが電気的に接続され、ドレイン領域１０００ｃとドレイン配線１０６０とが電気的に接続されている。

上記バックゲート電極部１０２０は、図８（ｂ）に示すように基板本体１０ａ上の下地絶縁膜１１と第１層間絶縁膜１２との間の層に形成されており、先の画素領域４１に設けられたバックゲート配線１５ｂと同層に、同一の遮光性材料を用いて形成されている。従って、先の構成例同様、画素領域の遮光部材１５と同工程にて形成することができる。

上記構成の回路用ＴＦＴ１００は、１つのチャネル領域を挟持してゲート電極部１０１０とバックゲート電極部１０２０とが配置されており、これらの電極部１０１０，１０２０が協働してチャネル領域に電界を印加できるようになっている。これにより、ＴＦＴ１００を小型化した場合にも、チャネル領域に対して十分な電界を印加でき、オン電流を確保できる。従って駆動能力を低下させることなくＴＦＴ１００の小型化を実現でき、周辺回路の高集積化を実現することができる。

上記第１〜第３構成例の回路用ＴＦＴは、例えば図２に示したサンプルホールド回路２０１ｂのサンプリングスイッチ１３１や、水平シフトレジスタ２０１ａ、走査線駆動回路２０４に適用されるラッチ回路のインバータ（相補型ＴＦＴ）、トランスミッションゲート等に適用することができる。そして、本実施形態に係る回路用ＴＦＴを用いることで、ＴＦＴの小型化、高密度化を実現でき、画素の高精細化による駆動画素数の増加に対応した周辺回路の高集積化を実現できる。

以上、詳細に説明したように、本実施形態の液晶装置は、その画像表示領域では、半導体層４２の下層側に、遮光性材料からなる容量電極部１５ａ及びバックゲート電極１５ｂが設けられたことで、ＴＦＴ３０のリーク電流の低減、及び蓄積容量７０の平面積の縮小を実現でき、もって画素領域４１を高開口率化することができる。また周辺回路においては、回路用ＴＦＴにバックゲート電極部が設けられたことで、回路用ＴＦＴの小型化、及び高密度化を達成でき、これにより高精細化に伴う駆動画素数の増加にも十分対応可能な周辺回路を実現できる。従って、上記画像表示領域及び周辺回路を備えた本実施形態の液晶装置によれば、画素を高精細化しても高品質の表示を得ることが可能である。

（第２の実施形態）
図９は、本発明の第２の実施形態による液晶装置の画素領域を示す平面構成図である。本実施の形態は、本発明に係る液晶装置の変形例であり、画素領域の構成が異なっている以外は、上記第１の実施形態の液晶装置と同様の構成を備えている。図９に示す構成要素のうち、図１ないし図５と同一の符号が付されたものは、これらの図に示す構成要素と概略同等の機能を有している。以下では、必要に応じて図１ないし図５を参照しつつ、この画素領域の構成について詳細に説明する。

また、本実施形態の画素領域の断面構造については、先の第１実施形態の液晶装置とほぼ同様であり、図９のＤ−Ｄ’線に沿う断面構造は、図４に示す断面構造と概略一致している。また、図９のＥ−Ｅ’線に沿う断面構造は、図５に示す断面構造と概略一致している（但し、本実施形態では、コンタクトホール５９は形成されていない。）。

図９に示す画素領域は、互いに交差して設けられたデータ線６ａと、走査線３ａとにより区画された領域であり、図示左右方向に延在する走査線３ａと交差するように半導体層４２が配置されてデュアルゲート構造のＴＦＴ３０を構成している。具体的には、画素領域４１の図示左下側に配置された半導体層４２の平面視略Ｕ字状（蛇行形状）のＴＦＴ形成部４２ｂが、走査線３ａと２箇所で交差し、これらの交差部の走査線３ａが、ＴＦＴ３０のゲート電極部３２，３３となっている。

ＴＦＴ形成部４２ｂの一端は、データ線６ａとの交差部に設けられたソースコンタクトホール５５を介してデータ線６ａと電気的に接続され、他端は、画素領域の内側へ延設されて平面視略矩形状の半導体容量電極４２ａを成している。半導体容量電極４２ａは、走査線３ａと略平行に延びる容量線３ｂと平面視でほぼ重なって配置されている。この容量線３ｂの上側には、中間電極層５８が、容量線３ｂと平面視で重なって設けられており、中間電極層５８は、ドレインコンタクトホール５６を介してＴＦＴ形成部４２ｂ（半導体層４２）と電気的に接続され、画素コンタクトホール５７を介して画素電極９と電気的に接続されている。

半導体容量電極４２ａと部分的に重なる領域を有する平面視略Ｕ字状の容量電極部１５ｂが設けられている。容量電極部１５ａは、半導体容量電極４２ａと平面視で重なる位置で容量を形成するとともに、係る位置を基端にデータ線６ａに沿って延びる部分は、ＴＦＴアレイ基板１０のＢＭ（ブラックマトリクス）として機能するようになっている。
尚、容量電極部１５ａは、１画素領域を見ると平面視Ｕ字状であるが、走査線３ａの延在方向に延びて形成されており、図９左右方向に延びる平面視櫛歯状の部材となっており、画像表示領域の外側にて周辺回路と接続可能に構成されている。

図９に示す画素領域の蓄積容量７０は、絶縁膜を挟持して積層された容量電極部１５ｂ、半導体容量電極４２ａ、容量線３ｂ、及び中間電極層５８により形成されており、先の実施形態と同様、３つの容量電極部が層厚方向で積層された構造により大容量の蓄積容量を実現している。これにより、画素の保持特性を損なうことなく蓄積容量７０の占有面積を縮小することが可能になり、その結果、高い開口率を得ることができるようになっている。

半導体容量電極４２ａと、走査線３ａとの間に、走査線３ａと部分的に重なる領域を有するバックゲート配線１５ｂが設けられている。バックゲート配線１５ｂは、図９に示すように画素領域内で蛇行しており、ＴＦＴ３０の形成領域では走査線３ｂ及びＴＦＴ形成部４２ｂと平面的に重なって配置され、それ以外の領域では、走査線３ａと平面的に離間されて延びる配線となっている。すなわち、バックゲート配線１５ｂは、上記ＴＦＴ形成部４２ｂと重なる位置にて、ＴＦＴ３０のバックゲート電極部、及び遮光膜として機能するようになっており、それ以外の領域では、走査線３ａとのクロストークを防止すべく平面的に離間されている。

これらの容量電極部１５ａと、バックゲート配線１５ｂとは、先の第１実施形態と同様に、半導体層４２の下側の同層に、同一の遮光性材料を用いて形成された遮光部材１５である。従って、これら容量電極部１５ａと縛ゲート配線１５ｂとは、従来遮光膜の形成工程とされていた工程にて同時に形成することができる。

上記構成を備えた本実施形態の液晶装置によれば、先の第１実施形態の液晶装置と同様、ＴＦＴ３０のリーク電流を低レベルに抑えることができ、また、蓄積容量７０の平面積を縮小できることで、画素領域の開口率を向上させることができ、高精細の液晶装置に好適な構成となっている。
また、本実施形態では、画素領域内に容量線３ｂと容量電極部１５ａとを導電接続するためのコンタクトホールが設けられていないため、第１実施形態に係る画素領域に比して蓄積容量７０の面積を拡大することが可能である。またさらに、容量電極部１５ａのＢＭとして機能する部分を、データ線６ａの延在領域の大部分に配置しているので、第３層間絶縁膜１３表面におけるデータ線６ａの形成領域で段差の形成が抑制される。これにより、データ線６ａに断線が生じ難くなり、液晶装置の信頼性向上に寄与し得る。

（電子機器）
図１０は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上記実施形態の液晶装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。

上記各実施の形態の表示装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、いずれの電子機器においても、明るく、高精細の表示が可能になっている。

図１（ａ）は、第１実施形態の液晶装置の平面構成図、（ｂ）は、（ａ）のＨ−Ｈ線に沿う断面構成図。 図２は、同、液晶装置の回路構成図。 図３は、同、１画素領域を示す平面構成図。 図４は、図３のＡ−Ａ’線に沿う断面構成図。 図５は、図３のＢ−Ｂ’線に沿う断面構成図。 図６（ａ）は、第１構成例の回路用ＴＦＴの平面構成図、（ｂ）は、同図（ａ）のＦ−Ｆ’線に沿う断面構成図。 図７（ａ）は、第２構成例の回路用ＴＦＴの平面構成図、（ｂ）は、同図（ａ）に示すＧ−Ｇ’線に沿う断面構成図。 図８（ａ）は、第３構成例の回路用ＴＦＴの平面構成図、（ｂ）は、同図（ａ）に示すＪ−Ｊ’線に沿う断面構成図。 図９は、第２実施形態の液晶装置の１画素領域を示す平面構成図。 図１０は、電子機器の一例を示す斜視構成図。

符号の説明

１０ ＴＦＴアレイ基板（アクティブマトリクス基板）、２０ 対向基板、１０ａ、２０ａ 基板本体、１ａ チャネル領域、３ａ 走査線、３ｂ 容量線、６ａ データ線、９ 画素電極、１５ 遮光部材、１５ａ 容量電極部、１５ｂ バックゲート配線（バックゲート電極部、遮光膜）、３０ （画素用）ＴＦＴ、４１ 画素領域、５０ 液晶層、５８ 中間電極層、７０ 蓄積容量、２０１ データ線駆動回路（周辺回路）、２０４ 走査線駆動回路（周辺回路）、８０，８１，９０，１００ 回路用ＴＦＴ、８１１，９３０，１０２０ バックゲート電極部

Claims (20)

1. 基材と、該基材上に配列形成された複数の画素領域とを備え、前記画素領域に、薄膜トランジスタと、該薄膜トランジスタに接続された蓄積容量とが設けられたアクティブマトリクス基板であって、
   前記薄膜トランジスタが、前記画素領域内の半導体層に形成されたチャネル領域と、該チャネル領域と絶縁膜を介して対向するゲート電極部とを備えており、
   前記半導体層を挟んで前記ゲート電極部と反対側に、複数の遮光部材を配置してなる遮光部材層が設けられ、
   前記遮光部材が、前記チャネル領域と対向する遮光膜と、バックゲート電極部と、前記蓄積容量の電極を成す容量電極部とを含むことを特徴とするアクティブマトリクス基板。
2. 前記薄膜トランジスタに対して電気信号を供給するべく前記画素領域の辺端部に延設された信号配線を備え、
   前記遮光部材層に、前記信号配線と平面的に重なって配置された遮光部材が設けられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
3. 前記信号配線と平面的に重なって配置された遮光部材が、前記容量電極部の一部を成しており、
   前記半導体層が、前記信号配線と平面的に重なって配置された容量電極部と層厚方向で対向する位置まで沿設されていることを特徴とする請求項２に記載のアクティブマトリクス基板。
4. 前記遮光部材層に、前記バックゲート電極部と電気的に接続されたバックゲート配線が設けられており、
   前記バックゲート配線が、前記バックゲート電極部とその周辺領域を除く領域において、前記バックゲート配線に沿って延びる前記信号配線と、平面視において離間されていることを特徴とする請求項２又は３に記載のアクティブマトリクス基板。
5. 前記半導体層を挟んで前記容量電極部と反対側の層に、前記蓄積容量の電極を成す容量線が設けられており、前記容量線と、前記容量電極部とが電気的に接続されていることを特徴とする請求項１ないし４のいずれか１項に記載のアクティブマトリクス基板。
6. 前記容量線を挟んで前記半導体層と反対側の層に、前記半導体層と電気的に接続された中間電極層が設けられ、前記中間電極層と、容量線とが、平面的に重なって配置されていることを特徴とする請求項５に記載のアクティブマトリクス基板。
7. 前記蓄積容量を構成する容量電極部、半導体層、容量線、及び／又は中間電極層の平面領域が、層厚方向において前記基材側から順次狭くなるように形成されていることを特徴とする請求項１ないし６のいずれか１項に記載のアクティブマトリクス基板。
8. 前記薄膜トランジスタが、複数の前記ゲート電極部と、該複数のゲート電極部と対向する複数のチャネル領域とを備えることを特徴とする請求項１ないし７のいずれか１項に記載のアクティブマトリクス基板。
9. 前記ゲート電極部が、基板上に延在する走査線から分岐して、該走査線と交差する方向に延びる走査線分岐部に設けられていることを特徴とする請求項８に記載のアクティブマトリクス基板。
10. 前記半導体層が、平面視蛇行形状を成して前記走査線と複数箇所で交差しており、該交差部に前記ゲート電極部が設けられていることを特徴とする請求項８に記載のアクティブマトリクス基板。
11. 前記バックゲート電極部が、前記チャネル領域と対向して配置されていることを特徴とする請求項１ないし１０のいずれか１項に記載のアクティブマトリクス基板。
12. 前記画素領域の薄膜トランジスタに対して電気信号を供給する周辺回路をさらに備え、
    前記周辺回路に設けられた回路用薄膜トランジスタが、前記遮光部材層に形成されたバックゲート電極部を備えていることを特徴とする請求項１ないし１１のいずれか１項に記載のアクティブマトリクス基板。
13. 前記回路用薄膜トランジスタのチャネル領域と対向する位置に、前記遮光部材層に形成された遮光膜が設けられていることを特徴とする請求項１２に記載のアクティブマトリクス基板。
14. 前記回路用薄膜トランジスタを構成する半導体層の層厚方向両側に、それぞれゲート電極部と、前記バックゲート電極部とが形成されていることを特徴とする請求項１２又は１３に記載のアクティブマトリクス基板。
15. 前記周辺回路において、隣接して配置された前記回路用薄膜トランジスタのうち、一方の回路用薄膜トランジスタは、そのチャネル領域と対向配置されたゲート電極部を備え、他方の回路用薄膜トランジスタは、そのチャネル領域と対向配置された前記バックゲート電極部を備えていることを特徴とする請求項１２ないし１４のいずれか１項に記載のアクティブマトリクス基板。
16. 前記回路用薄膜トランジスタのゲート電極部及びバックゲート電極部のいずれかが複数設けられており、当該回路用薄膜トランジスタの動作方向で、前記ゲート電極部とバックゲート電極部とが交互に配置されていることを特徴とする請求項１４に記載のアクティブマトリクス基板。
17. 前記回路用薄膜トランジスタに設けられたゲート電極部と、バックゲート電極部とが、平面視略同一位置に形成されていることを特徴とする請求項１４ないし１６のいずれか１項に記載のアクティブマトリクス基板。
18. 前記画素用薄膜トランジスタに設けられたバックゲート電極部と、回路用薄膜トランジスタに設けられたバックゲート電極部とが、互いに異なる電圧を印加可能とされていることを特徴とする請求項１２ないし１７のいずれか１項に記載のアクティブマトリクス基板。
19. 請求項１ないし１８のいずれか１項に記載のアクティブマトリクス基板を備えたことを特徴とする表示装置。
20. 請求項１９に記載の表示装置を備えたことを特徴とする電子機器。

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