CN113571571A - 多晶硅薄膜晶体管及其制备方法、显示面板、显示装置 - Google Patents

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Abstract

本发明公开了一种多晶硅薄膜晶体管的制备方法,该多晶硅薄膜晶体管的制备方法包括选取基板;在基板上制备栅极;在栅极和基板上制备栅极绝缘层;在栅极绝缘层上制备多层结构,多层结构包括第一有源层、第一非晶Si掺杂层、第二非晶Si掺杂层、源极和漏极;在多晶硅段、源极和漏极上制备具有过孔的保护层;在保护层上制备透明导电层,透明导电层通过过孔连通所述漏极。本发明的多晶硅薄膜晶体管的制备方法不受准分子激光退火的激光束的长度限制,能够应用于大型基板上,又因为在栅极绝缘层上制备了多层结构,且该第一有源层包括有在栅极绝缘层上依次排布的第一非晶硅段、多晶硅段和第二非晶硅段,因此可以减小漏电流,从而增大开关比。

Description

多晶硅薄膜晶体管及其制备方法、显示面板、显示装置
技术领域
本发明属于半导体技术领域,具体涉及一种多晶硅薄膜晶体管及其制备方法、显示面板、显示装置。
背景技术
随着信息技术的发展,人们对显示装置的需求得到了快速的增长。为了满足这种需求,以液晶显示装置(LCD,Liquid Crystal Display)、等离子体显示器(PDP,PlasmaDisplay Panel)、有机发光显示装置(OLED,Organic Light Emitting Diode)为代表的显示装置都得到了迅猛地发展。
薄膜晶体管(TFT,Thin Film Transistor)是LCD与OLED装置的主要组成部件,而薄膜晶体管性能直接影响到平板显示的性能。近年来,使用薄膜晶体管的电视屏幕、笔记本屏幕、移动通讯设备的屏幕等正在向高解析度发展,这些高解析度显示器需要更高的迁移率,而目前的非晶硅(Amorphous-Silicon)薄膜晶体管已无法满足这一需求。
多晶硅(Poly-Silicon)薄膜晶体管是新一代薄膜晶体管制造工艺的一个重要分支,其具有耗电低、开口率高、分辨率高、高亮度等优良特性,且与传统的非晶硅薄膜晶体管相比,利用多晶硅所制备的薄膜晶体管的载流子迁移率得到很大提高,存在巨大优势。但因多晶硅薄膜晶体管使用准分子激光退火(ELA,Excimer Laser Annealing),所以制备成本较高,且由于准分子激光退火的激光束的长度限制,很难应用于大型基板上,并且目前的低温多晶硅薄膜晶体管的漏电流也比较大,从而使得开关比降低。
发明内容
为了解决现有技术中存在的上述问题,本发明提供了一种多晶硅薄膜晶体管及其制备方法、显示面板、显示装置。本发明要解决的技术问题通过以下技术方案实现:
一种多晶硅薄膜晶体管的制备方法,包括:
选取基板;
在所述基板上制备栅极;
在所述基板和所述栅极上制备栅极绝缘层;
在所述栅极绝缘层上制备多层结构,所述多层结构包括第一有源层、第一非晶Si掺杂层、第二非晶Si掺杂层、源极和漏极,且所述第一有源层包括在所述栅极绝缘层上依次排布的第一非晶硅段、多晶硅段和第二非晶硅段,所述第一非晶Si掺杂层和所述第二非晶Si掺杂层分别位于所述第一非晶硅段和所述第二非晶硅段之上,所述源极和所述漏极分别位于所述第一非晶Si掺杂层和所述第二非晶Si掺杂层之上,所述多晶硅段位于所述第一非晶Si掺杂层和所述第二非晶Si掺杂层之间;
在所述多晶硅段、所述源极和所述漏极上制备具有过孔的保护层;
在所述保护层上制备透明导电层,所述透明导电层通过所述过孔连通所述漏极。
在本发明的一个实施例中,在所述栅极绝缘层上制备多层结构,包括:
在所述栅极绝缘层上制备第二有源层,所述第二有源层的材料为非晶硅材料;
在所述第二有源层上制备第三非晶Si掺杂层;
在所述第三非晶Si掺杂层上制备第一金属层;
通过刻蚀工艺刻蚀所述第三非晶Si掺杂层和所述第一金属层的第一预设区域以对应形成所述第一非晶Si掺杂层、所述第二非晶Si掺杂层、所述源极和漏极;
利用激光工艺照射所述第二有源层形成所述第一有源层。
在本发明的一个实施例中,利用激光工艺照射所述第二有源层形成所述第一有源层,包括:
利用固态激光照射所述第二有源层形成所述第一有源层。
在本发明的一个实施例中,在利用激光工艺照射所述第二有源层形成所述第一有源层之前,还包括:
利用激光工艺对所述第二有源层进行脱氢处理。
在本发明的一个实施例中,在所述栅极绝缘层上制备多层结构,包括:
在所述栅极绝缘层上制备第三有源层,所述第三有源层的材料为非晶硅材料;
在所述第三有源层上制备第四非晶Si掺杂层;
通过刻蚀工艺刻蚀所述第四非晶Si掺杂层的第二预设区域以形成所述第一非晶Si掺杂层、所述第二非晶Si掺杂层;
利用激光工艺照射所述第三有源层形成所述第一有源层;
在所述第一非晶Si掺杂层和所述第二非晶Si掺杂层上对应形成源极和漏极。
在本发明的一个实施例中,利用激光工艺照射所述第三有源层形成所述第一有源层,包括:
利用固态激光照射所述第三有源层形成所述第一有源层。
在本发明的一个实施例中,在利用激光工艺照射所述第三有源层形成所述第一有源层之前,还包括:
利用激光工艺对所述第三有源层进行脱氢处理。
本发明一个实施例还提供一种多晶硅薄膜晶体管,所述多晶硅薄膜晶体管利用上述任一项所述的多晶硅薄膜晶体管的制备方法制备而成,所述多晶硅薄膜晶体管包括:
基板;
栅极,所述栅极位于所述基板上;
栅极绝缘层,所述栅极绝缘层位于所述栅极和所述基板上;
第一有源层,所述第一有源层位于所述栅极绝缘层上,所述第一有源层包括在所述栅极绝缘层上依次排布的第一非晶硅段、多晶硅段和第二非晶硅段;
第一非晶Si掺杂层和第二非晶Si掺杂层,所述第一非晶Si掺杂层和所述第二非晶Si掺杂层分别位于所述第一非晶硅段和所述第二非晶硅段上,所述多晶硅段位于所述第一非晶Si掺杂层和所述第二非晶Si掺杂层之间;
源极和漏极,所述源极和所述漏极分别位于所述第一非晶Si掺杂层和所述第二非晶Si掺杂层上;
具有过孔的保护层,所述保护层位于所述多晶硅段、所述源极和所述漏极上;
透明导电层,所述透明导电层位于所述保护层上,且所述透明导电层通过所述过孔连通所述漏极。
本发明一个实施例还提供一种显示面板,包括上述任一项实施例所述的多晶硅薄膜晶体管。
本发明一个实施例还提供一种显示装置,包括上述任一项实施例所述的显示面板。
本发明的有益效果:
本发明的多晶硅薄膜晶体管的制备方法不受准分子激光退火的激光束的长度的限制,能够应用于大型基板上,另外因为在栅极绝缘层上制备了多层结构,且该第一有源层包括有在栅极绝缘层上依次排布的第一非晶硅段、多晶硅段和第二非晶硅段,因此可以减小漏电流,从而增大开关比。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1为本发明实施例的一种多晶硅薄膜晶体管的制备方法的流程示意图;
图2a-图2f为本发明实施例的一种多晶硅薄膜晶体管的制备方法的过程示意图;
图3为现有技术提供的一种准分子激光退火工艺制备多晶硅薄膜晶体管的过程示意图;
图4a-图4j为本发明实施例的另一种多晶硅薄膜晶体管的制备方法的过程示意图;
图5a-图5k为本发明实施例的又一种多晶硅薄膜晶体管的制备方法的过程示意图;
图6为本发明实施例的一种多晶硅薄膜晶体管的结构示意图。
附图标记说明:
基板-10;栅极-20;栅极绝缘层-30;多层结构-40;保护层-50;透明导电层-60;第二有源层-70;第三非晶Si掺杂层-80;第一金属层90;第三有源层-110;第四非晶Si掺杂层-120;第二金属层-130;第一非晶Si掺杂层-401;第二非晶Si掺杂层-402;源极-403;漏极-404;第一非晶硅段-405;多晶硅段-406;第二非晶硅段-407;过孔-501。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述,但本发明的实施方式不限于此。
实施例一
请参见图1、图2a-图2f,图1为本发明实施例的一种多晶硅薄膜晶体管的制备方法的流程示意图,图2a-图2f为本发明实施例的一种多晶硅薄膜晶体管的制备方法的过程示意图。本实施例提供了一种多晶硅薄膜晶体管的制备方法,该多晶硅薄膜晶体管的制备方法包括:
步骤1、请参见图2a,选取基板10;
步骤2、请参见图2b,在基板10上制备栅极20;
步骤3、请参见图2c,在基板10和栅极20上制备栅极绝缘层30;
步骤4、请参见图2d,在栅极绝缘层30上制备多层结构40,多层结构40包括第一有源层、第一非晶Si掺杂层401、第二非晶Si掺杂层402、源极403和漏极404,且第一有源层包括在栅极绝缘层30上依次排布的第一非晶硅段405、多晶硅段406和第二非晶硅段407,第一非晶Si掺杂层401和第二非晶Si掺杂层402分别位于第一非晶硅段405和第二非晶硅段407之上,源极403和漏极404分别位于第一非晶Si掺杂层401和第二非晶Si掺杂层402之上,多晶硅段406位于第一非晶Si掺杂层401和第二非晶Si掺杂层402之间;
步骤5、请参见图2e,在多晶硅段406、源极403和漏极404上制备具有过孔501的保护层50。
步骤6、请参见图2f,在保护层50上制备透明导电层60,透明导电层60通过过孔501连通漏极404。
具体地,本实施例首先在基板10上制备栅极20,然后在基板10和栅极20上制备栅极绝缘层30,之后又在栅极绝缘层30上制备了一多层结构40,且所制备的多层结构40包括有第一有源层、第一非晶Si掺杂层401、第二非晶Si掺杂层402、源极403和漏极404,该第一有源层包括有在栅极绝缘层30上依次排布的第一非晶硅段405、多晶硅段406和第二非晶硅段407,并且所制备的第一非晶Si掺杂层401位于第一非晶硅段405之上,所制备的第二非晶Si掺杂层402位于第二非晶硅段407之上,所制备的源极403位于第一非晶Si掺杂层401之上,所制备的漏极404位于第二非晶Si掺杂层402之上,同时所制备的多晶硅段406位于第一非晶Si掺杂层401和第二非晶Si掺杂层402之间,之后还要在多晶硅段406、源极403和漏极404上制备具有过孔501的保护层50,最后在保护层50上制备透明导电层60,透明导电层60通过过孔501连通漏极404,且第一非晶硅段405和第二非晶硅段407的材料为非晶硅(即α-Si),多晶硅段406的材料为多晶硅(即p-Si),因此,本实施例所采用的多晶硅薄膜晶体管的制备方法不需要采用准分子激光退火工艺,因此不会受准分子激光退火的激光束的长度的限制,对于基板的尺寸没有要求,能够实现在大尺寸的基板上制备多晶硅薄膜晶体管,另外,因为目前现有的低温多晶硅(LTPS,Low Temperature Poly-Silicon)薄膜晶体管的多晶硅因为导电性较好,所以漏电流会较大,而本实施例所制备的第一有源层为一种三段式结构,该三段式结构分别为第一非晶硅段405、多晶硅段406和第二非晶硅段407,且第一非晶硅段405位于源极403的下方,第一非晶硅段405与源极403直接接触,第二非晶硅段407位于漏极404的下方,第二非晶硅段407与漏极404直接接触,而多晶硅段406位于第一非晶Si掺杂层401和第二非晶Si掺杂层402之间,多晶硅段406与源极403和漏极404未有直接接触,这种结构可以减小漏电流,从而增大开关比。
实施例二
目前,通常制备多晶硅的工艺温度高于600℃,不适合普通的玻璃衬底。低温多晶硅的工艺温度一般低于600℃,因此常采用以激光为辅助的退火方式制备低温多晶硅。但此方法也具有一些问题,其制备工艺复杂,成本较高,除与α-Si相同工艺外,需另加脱氢、镭射、氢化、离子注入、离子激活等工序;请参见图3,图3为利用准分子激光退火方法制备LTPS的基本过程,因此在利用准分子激光退火方法进行大面积多晶化时,其均匀性难以得到保证,这是因为激光在应用时需要经过扩束,将点光源转化为线光源,能量会产生降低,以致生产的p-Si膜质不均。
请参见图4a-图4j,图4a-图4j为本发明实施例的另一种多晶硅薄膜晶体管的制备方法的过程示意图。本实施例基于上述原因,在实施例一的基础上还提供一种多晶硅薄膜晶体管的具体的制备方法,该多晶硅薄膜晶体管的具体的制备方法包括:
步骤1、请参见图4a,选取基板10。
具体地,本实施例的基板10的材料可以是玻璃、石英等半导体材料,也可以是有机物聚合物等。
优选地,本实施例的基板10的材料是玻璃。
步骤2、请参见图4b,在基板10上制备栅极20。
具体地,首先可以使用纯水或热硫酸等清洗液将基板10清洗干净,然后采用溅射法在基板10上形成一层金属薄膜,以一道光罩微影蚀刻制程来定义出栅极导体结构用于制作栅极20,栅极20的材料例如为Cu。
步骤3、请参见图4c,在基板10和栅极20上制备栅极绝缘层30。
具体地,例如可以利用化学气相沉积方法(CVD,Chemical Vapour Deposition)在基板10和栅极20上制备栅极绝缘层30,且栅极绝缘层30覆盖栅极20,栅极绝缘层30的材料例如可以为氮化硅和氧化硅中的一种或多种的组合。
步骤4、在栅极绝缘层30上制备多层结构40。
具体地,步骤4具体可以包括步骤4.1-步骤4.5,其中:
步骤4.1、请参见图4d,在栅极绝缘层30上制备第二有源层70,第二有源层70的材料为非晶硅材料。
具体地,例如可以利用化学气相沉积方法在栅极绝缘层30上制备非晶硅材料的第二有源层70。
步骤4.2、请参见图4e,在第二有源层70上制备第三非晶Si掺杂层80。
具体地,例如可以利用化学气相沉积方法在第二有源层70上制备第三非晶Si掺杂层80,第三非晶Si掺杂层80的材料为n+Si,n代表掺杂元素的类型,第三非晶Si掺杂层80的掺杂元素例如为P。
步骤4.3、请参见图4f,在第三非晶Si掺杂层80上制备第一金属层90。
具体地,例如可以利用化学气相沉积方法在第三非晶Si掺杂层80上制备第一金属层90,第一金属层90的材料例如为Cu。
步骤4.4、请参见图4g,通过刻蚀工艺刻蚀第三非晶Si掺杂层80和第一金属层90的第一预设区域以对应形成第一非晶Si掺杂层401、第二非晶Si掺杂层402、源极403和漏极404。
具体地,在第一金属层90上涂光刻胶,并对该光刻胶进行曝光、显影,并根据显影后的光刻胶,对第三非晶Si掺杂层80和第一金属层90的第一预设区域进行刻蚀,以将第一预设区域的第三非晶Si掺杂层80的材料和第一金属层90的材料刻蚀掉,以对应形成第一非晶Si掺杂层401、第二非晶Si掺杂层402、源极403和漏极404。
进一步地,因为第二有源层70为非晶硅材料,而非晶硅材料中含有大量的氢,容易出现氢爆现象,因此本实施例在进行步骤4.5之前,为了防止氢爆,可以先去除非晶硅材料的氢,即对第二有源层70进行脱氢处理,具体地可以利用激光工艺对第二有源层70进行脱氢处理。另外,本实施例优选地利用固态激光对第二有源层进行脱氢处理,是因为后续可以利用固态激光照射第二有源层70以形成第一有源层,这样只需要使用一台激光机台便可以进行脱氢这一工序,从而不需要增加专门的脱氢设备。
优选地,利用固态激光对第二有源层进行脱氢处理的工艺条件为:能量密度<100kw/cm2,照射范围<10μm,扫描速度为100~150mm/s,电流为1200mA~1300mA,在上述的工艺条件下,首先可以保证激光不会对位于第二有源层70下方的栅极20造成损坏,同时还能将第二有源层70中的氢去除的较为彻底,以达到脱氢效果。
步骤4.5、利用激光工艺照射第二有源层70形成第一有源层。
请参见图4h,在本实施例中,因为在第二有源层70上设置有第一非晶Si掺杂层401和第二非晶Si掺杂层402,且在第一非晶Si掺杂层401和第二非晶Si掺杂层402还分别设置有源极403和漏极404,因此利用激光工艺照射第二有源层70,仅有第一非晶Si掺杂层401和第二非晶Si掺杂层402之间的第二有源层70会有非晶硅材料变为多晶硅材料,从而形成包括有第一非晶硅段405、多晶硅段406和第二非晶硅段407的第一有源层,这种结构的第一有源层可以减小漏电流,增大开关比。
为了能够保证所形成的第一有源层的均匀性,本实施例具体可以利用固态激光照射第二有源层70以形成第一有源层。因为非晶硅材料的原子间形成的是一种无规则的网络结构,具有一定的结构缺陷、断键等,因此其载流子迁移率较低,因为激光的能量大小与由非晶硅材料形成的多晶硅材料中的晶粒大小相关,而固态激光为点光源激光,其激光能量比较大,在激光能量足够大的时候,可以使所形成的多晶硅材料的晶粒较大,减少晶界数量,而载流子迁移率与晶粒大小有关,晶粒越大,载流子迁移率越高,因此采用固态激光可以提高多晶硅薄膜晶体管的载流子迁移率;另外,固态激光不用进行扩束,且其仅需要使第一非晶Si掺杂层401和第二非晶Si掺杂层402之间的第二有源层70变为多晶硅材料,大大减小了激光照射的面积,因此可以保证多晶硅段406表面的均匀性,从而保证了第一有源层表面的均匀性,且利用固态激光进行激光退火工艺时,不需要增加光罩or mark(标记),从而降低了成本。
进一步地,固态激光例如可以选用Nd:YAG(掺钕钇铝石榴石)、GaN或InGaN等。
进一步地,利用固态激光照射第二有源层70以形成第一有源层的工艺条件为:能量密度<200kw/cm2,照射范围<10μm,扫描速度为50~100mm/s,电流为1400mA~1500mA。在上述的工艺条件下,首先可以保证激光不会对位于第二有源层70下方的栅极20造成损坏,同时还能将第一非晶Si掺杂层401和第二非晶Si掺杂层402之间的第二有源层70变为多晶硅材料,且使多晶硅材料中的晶粒比较大,从而达到提高载流子迁移率的效果,同时还能保证所形成的多晶硅段406表面的均匀性。
步骤5、请参见图4i,在多晶硅段406、源极403和漏极404上制备具有过孔501的保护层50。
具体地,使用化学气相沉积方法在多晶硅段406、源极403和漏极404上制备保护层50,然后通过干法蚀刻工艺在保护层50内形成贯通保护层50的过孔501,过孔501位于漏极404的上方,保护层50的材料例如可以为SiNx
步骤6、请参见图4j,在保护层50上制备透明导电层60,透明导电层60通过过孔501连通漏极404。
具体地,利用溅射镀膜法在保护层50上形成透明导电层60,透明导电层60覆盖过孔501,以使透明导电层60与漏极404连通,透明导电层60的材料例如为ITO(氧化铟锡,Indium tin oxide)。
本实施例以固态激光为退火工艺,精简了制备低温多晶硅时的工艺制程,同时还解决了由于激光照射面积过大,易造成的界面不均匀的问题,另外本实施例的多晶硅薄膜晶体管的制备方法提升了多晶硅界面的均匀程度,同时还提高了多晶硅薄膜晶体管的载流子迁移率。
实施例三
请参见图5a-图5k,图5a-图5k为本发明实施例的又一种多晶硅薄膜晶体管的制备方法的过程示意图。本实施例基于上述原因,在实施例一的基础上再提供一种多晶硅薄膜晶体管的具体的制备方法,该多晶硅薄膜晶体管的具体的制备方法包括:
步骤1、请参见图5a,选取基板10。
具体地,本实施例的基板10的材料可以是玻璃、石英等半导体材料,也可以是有机物聚合物等。
优选地,本实施例的基板10的材料是玻璃。
步骤2、请参见图5b,在基板10上制备栅极20。
具体地,首先可以使用纯水或热硫酸等清洗液将基板10清洗干净,然后采用溅射法在基板10上形成一层金属薄膜,以一道光罩微影蚀刻制程来定义出栅极导体结构用于制作栅极20,栅极20的材料例如为Cu。
步骤3、请参见图5c,在基板10和栅极20上制备栅极绝缘层30。
具体地,例如可以利用化学气相沉积方法(CVD,Chemical Vapour Deposition)在基板10和栅极20上制备栅极绝缘层30,且栅极绝缘层30覆盖栅极20,栅极绝缘层30的材料例如可以为氮化硅和氧化硅中的一种或多种的组合。
步骤4、在栅极绝缘层30上制备多层结构40。
具体地,步骤4具体可以包括步骤4.1-步骤4.5,其中:
步骤4.1、请参见图5d,在栅极绝缘层30上制备第三有源层110,第三有源层110的材料为非晶硅材料。
具体地,例如可以利用化学气相沉积方法在栅极绝缘层30上制备非晶硅材料的第三有源层110。
步骤4.2、请参见图5e,在第三有源层110上制备第四非晶Si掺杂层120。
具体地,例如可以利用化学气相沉积方法在第三有源层110上制备第四非晶Si掺杂层120,第四非晶Si掺杂层120的材料为n+Si,第四非晶Si掺杂层120的掺杂元素例如为P。
步骤4.3、请参见图5f,通过刻蚀工艺刻蚀第四非晶Si掺杂层120的第二预设区域以形成第一非晶Si掺杂层401、第二非晶Si掺杂层402。
具体地,在第三有源层110上涂光刻胶,并对该光刻胶进行曝光、显影,并根据显影后的光刻胶,对第四非晶Si掺杂层120的第二预设区域进行刻蚀,以将第二预设区域的第四非晶Si掺杂层120的材料刻蚀掉,以对应形成第一非晶Si掺杂层401、第二非晶Si掺杂层402。
进一步地,因为第三有源层110为非晶硅材料,而非晶硅材料中含有大量的氢,容易出现氢爆现象,因此本实施例在进行步骤4.4之前,为了防止氢爆,可以先去除非晶硅材料的氢,即对第三有源层110进行脱氢处理,具体地可以利用激光工艺对第三有源层110进行脱氢处理。另外,本实施例优选地利用固态激光对第三有源层110进行脱氢处理,是因为后续可以利用固态激光照射第三有源层110以形成第一有源层,这样只需要使用一台激光机台便可以进行脱氢这一工序,从而不需要增加专门的脱氢设备。
优选地,利用固态激光对第三有源层110进行脱氢处理的工艺条件为:能量密度<100kw/cm2,照射范围<10μm,扫描速度为100~150mm/s,电流为1200mA~1300mA,在上述的工艺条件下,首先可以保证激光不会对位于第三有源层110下方的栅极20造成损坏,同时还能将第三有源层110中的氢去除的较为彻底,以达到脱氢效果。
步骤4.4、利用激光工艺照射第三有源层110形成第一有源层。
请参见图5g,在本实施例中,因为在第三有源层110上设置有第一非晶Si掺杂层401和第二非晶Si掺杂层402,因此利用激光工艺照射第三有源层110,仅有第一非晶Si掺杂层401和第二非晶Si掺杂层402之间的第三有源层110会有非晶硅材料变为多晶硅材料,从而形成包括有第一非晶硅段405、多晶硅段406和第二非晶硅段407的第一有源层,这种结构的第一有源层可以减小漏电流,增大开关比。
为了能够保证所形成的第一有源层的均匀性,本实施例具体可以利用固态激光照射第三有源层110以形成第一有源层。因为非晶硅材料的原子间形成的是一种无规则的网络结构,具有一定的结构缺陷、断键等,因此其载流子迁移率较低,因为激光的能量大小与由非晶硅材料形成的多晶硅材料中的晶粒大小相关,而固态激光为点光源激光,其激光能量比较大,在激光能量足够大的时候,可以使所形成的多晶硅材料的晶粒较大,减少晶界数量,而载流子迁移率与晶粒大小有关,晶粒越大,载流子迁移率越高,因此采用固态激光可以提高多晶硅薄膜晶体管的载流子迁移率;另外,固态激光不用进行扩束,且其仅需要使第一非晶Si掺杂层401和第二非晶Si掺杂层402之间的第三有源层110变为多晶硅材料,大大减小了激光照射的面积,因此可以保证多晶硅段406表面的均匀性,从而保证了第一有源层表面的均匀性,且利用固态激光进行激光退火工艺时,不需要增加光罩or mark,从而降低了成本。
进一步地,固态激光例如可以选用Nd:YAG(掺钕钇铝石榴石)、GaN或InGaN等。
进一步地,利用固态激光照射第三有源层110以形成第一有源层的工艺条件为:能量密度<200kw/cm2,照射范围<10μm,扫描速度为50~100mm/s,电流为1400mA~1500mA。在上述的工艺条件下,首先可以保证激光不会对位于第三有源层110下方的栅极20造成损坏,同时还能将第一非晶Si掺杂层401和第二非晶Si掺杂层402之间的第三有源层110变为多晶硅材料,且使多晶硅材料中的晶粒比较大,从而达到提高载流子迁移率的效果,同时还能保证所形成的多晶硅段406表面的均匀性。
步骤4.5、在第一非晶Si掺杂层和第二非晶Si掺杂层上对应形成源极和漏极。
具体地,请参见图5h,首先例如可以利用化学气相沉积方法在第一非晶Si掺杂层401、第二非晶Si掺杂层402和多晶硅段406上制备第二金属层130,第二金属层130的材料例如为Cu。请参见图5i,在第二金属层130上涂光刻胶,并对该光刻胶进行曝光、显影,并根据显影后的光刻胶,对第二金属层130的第二预设区域进行刻蚀,以将第二预设区域的第二金属层130的材料刻蚀掉,以对应形成源极403和漏极404。
步骤5、请参见图5j,在多晶硅段406、源极403和漏极404上制备具有过孔501的保护层50。
具体地,使用化学气相沉积方法在多晶硅段406、源极403和漏极404上制备保护层50,然后通过干法蚀刻工艺在保护层50内形成贯通保护层50的过孔501,过孔501位于漏极404的上方,保护层50的材料例如可以为SiNx
步骤6、请参见图5k,在保护层50上制备透明导电层60,透明导电层60通过过孔501连通漏极404。
具体地,利用溅射镀膜法在保护层50上形成透明导电层60,透明导电层60覆盖过孔501,以使透明导电层60与漏极404连通,透明导电层60的材料例如为ITO。
本实施例以固态激光为退火工艺,精简了制备低温多晶硅时的工艺制程,同时还解决了由于激光照射面积过大,易造成的界面不均匀的问题,另外本实施例的多晶硅薄膜晶体管的制备方法提升了多晶硅界面的均匀程度,同时还提高了多晶硅薄膜晶体管的载流子迁移率。
实施例四
请参见图6,图6为本发明实施例的一种多晶硅薄膜晶体管的结构示意图。本发明实施例还提供一种多晶硅薄膜晶体管,该多晶硅薄膜晶体管由实施例一至实施例三任一项实施例所提供的制备方法制备而成,该多晶硅薄膜晶体管包括:
基板10;
栅极20,栅极20位于基板10上;
栅极绝缘层30,栅极绝缘层30位于栅极20和基板10上;
第一有源层,第一有源层位于栅极绝缘层30上,第一有源层包括在栅极绝缘层30上依次排布的第一非晶硅段405、多晶硅段406和第二非晶硅段407;
第一非晶Si掺杂层401和第二非晶Si掺杂层402,第一非晶Si掺杂层401和第二非晶Si掺杂层402分别位于第一非晶硅段405和第二非晶硅段407上,多晶硅段406位于第一非晶Si掺杂层401和第二非晶Si掺杂层402之间;
源极403和漏极404,源极403和漏极404分别位于第一非晶Si掺杂层401和第二非晶Si掺杂层402上;
具有过孔501的保护层50,保护层50位于多晶硅段406、源极403和漏极404上;
透明导电层60,透明导电层60位于保护层50上,且透明导电层60通过过孔501连通漏极404。
本发明实施例提供的多晶硅薄膜晶体管,其实现原理和技术效果与上述实施例所提供的多晶硅薄膜晶体管的制备方法类似,在此不再赘述。
实施例五
本发明实施例还提供一种显示面板,该显示面板包括有实施例四所提供的多晶硅薄膜晶体管,显示面板可以为用于液晶显示装置的显示面板,也可以为有机发光显示装置的显示面板,还可以为其它可以由本实施例的显示面板制备而成的液晶显示装置的显示面板,本实施例对此不做具体限定。另外,对于显示面板的其它结构均属于现有技术,在此不再赘述。
本发明实施例提供的显示面板,其实现原理和技术效果与上述实施例所提供的多晶硅薄膜晶体管的制备方法类似,在此不再赘述。
实施例六
本发明实施例还提供一种显示装置,该显示器包括实施例五所提供的显示面板,该显示装置可以液晶显示装置,也可以为有机发光显示装置,还可以为其它类型的显示装置,本实施例对此不做具体限定。另外,对于显示装置的其它结构均属于现有技术,在此不再赘述。
本发明实施例提供的显示装置,其实现原理和技术效果与上述实施例所提供的多晶硅薄膜晶体管的制备方法类似,在此不再赘述。
在本发明的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定。
在本发明中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方,或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外,本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外,本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。

Claims (10)

1.一种多晶硅薄膜晶体管的制备方法,其特征在于,包括:
选取基板;
在所述基板上制备栅极;
在所述基板和所述栅极上制备栅极绝缘层;
在所述栅极绝缘层上制备多层结构,所述多层结构包括第一有源层、第一非晶Si掺杂层、第二非晶Si掺杂层、源极和漏极,且所述第一有源层包括在所述栅极绝缘层上依次排布的第一非晶硅段、多晶硅段和第二非晶硅段,所述第一非晶Si掺杂层和所述第二非晶Si掺杂层分别位于所述第一非晶硅段和所述第二非晶硅段之上,所述源极和所述漏极分别位于所述第一非晶Si掺杂层和所述第二非晶Si掺杂层之上,所述多晶硅段位于所述第一非晶Si掺杂层和所述第二非晶Si掺杂层之间;
在所述多晶硅段、所述源极和所述漏极上制备具有过孔的保护层;
在所述保护层上制备透明导电层,所述透明导电层通过所述过孔连通所述漏极。
2.根据权利要求1所述的多晶硅薄膜晶体管的制备方法,其特征在于,在所述栅极绝缘层上制备多层结构,包括:
在所述栅极绝缘层上制备第二有源层,所述第二有源层的材料为非晶硅材料;
在所述第二有源层上制备第三非晶Si掺杂层;
在所述第三非晶Si掺杂层上制备第一金属层;
通过刻蚀工艺刻蚀所述第三非晶Si掺杂层和所述第一金属层的第一预设区域以对应形成所述第一非晶Si掺杂层、所述第二非晶Si掺杂层、所述源极和漏极;
利用激光工艺照射所述第二有源层形成所述第一有源层。
3.根据权利要求2所述的多晶硅薄膜晶体管的制备方法,其特征在于,利用激光工艺照射所述第二有源层形成所述第一有源层,包括:
利用固态激光照射所述第二有源层形成所述第一有源层。
4.根据权利要求2所述的多晶硅薄膜晶体管的制备方法,其特征在于,在利用激光工艺照射所述第二有源层形成所述第一有源层之前,还包括:
利用激光工艺对所述第二有源层进行脱氢处理。
5.根据权利要求1所述的多晶硅薄膜晶体管的制备方法,其特征在于,在所述栅极绝缘层上制备多层结构,包括:
在所述栅极绝缘层上制备第三有源层,所述第三有源层的材料为非晶硅材料;
在所述第三有源层上制备第四非晶Si掺杂层;
通过刻蚀工艺刻蚀所述第四非晶Si掺杂层的第二预设区域以形成所述第一非晶Si掺杂层、所述第二非晶Si掺杂层;
利用激光工艺照射所述第三有源层形成所述第一有源层;
在所述第一非晶Si掺杂层和所述第二非晶Si掺杂层上对应形成源极和漏极。
6.根据权利要求5所述的多晶硅薄膜晶体管的制备方法,其特征在于,利用激光工艺照射所述第三有源层形成所述第一有源层,包括:
利用固态激光照射所述第三有源层形成所述第一有源层。
7.根据权利要求5所述的多晶硅薄膜晶体管的制备方法,其特征在于,在利用激光工艺照射所述第三有源层形成所述第一有源层之前,还包括:
利用激光工艺对所述第三有源层进行脱氢处理。
8.一种多晶硅薄膜晶体管,其特征在于,所述多晶硅薄膜晶体管利用权利要求1至7任一项所述的多晶硅薄膜晶体管的制备方法制备而成,所述多晶硅薄膜晶体管包括:
基板;
栅极,所述栅极位于所述基板上;
栅极绝缘层,所述栅极绝缘层位于所述栅极和所述基板上;
第一有源层,所述第一有源层位于所述栅极绝缘层上,所述第一有源层包括在所述栅极绝缘层上依次排布的第一非晶硅段、多晶硅段和第二非晶硅段;
第一非晶Si掺杂层和第二非晶Si掺杂层,所述第一非晶Si掺杂层和所述第二非晶Si掺杂层分别位于所述第一非晶硅段和所述第二非晶硅段上;
源极和漏极,所述源极和所述漏极分别位于所述第一非晶Si掺杂层和所述第二非晶Si掺杂层上;
具有过孔的保护层,所述保护层位于所述多晶硅段、所述源极和所述漏极上;
透明导电层,所述透明导电层位于所述保护层上,且所述透明导电层通过所述过孔连通所述漏极。
9.一种显示面板,其特征在于,包括权利要求8所述的多晶硅薄膜晶体管。
10.一种显示装置,其特征在于,包括权利要求9所述的显示面板。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101540332A (zh) * 2008-03-17 2009-09-23 株式会社日立显示器 显示装置及其制造方法
CN101740499A (zh) * 2008-11-07 2010-06-16 乐金显示有限公司 包括薄膜晶体管的阵列基板及其制造方法
US20200105796A1 (en) * 2018-09-30 2020-04-02 Chongqing Hkc Optoelectronics Technology Co., Ltd. Array substrate, method for fabricating array substrate and display

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101540332A (zh) * 2008-03-17 2009-09-23 株式会社日立显示器 显示装置及其制造方法
CN101740499A (zh) * 2008-11-07 2010-06-16 乐金显示有限公司 包括薄膜晶体管的阵列基板及其制造方法
US20200105796A1 (en) * 2018-09-30 2020-04-02 Chongqing Hkc Optoelectronics Technology Co., Ltd. Array substrate, method for fabricating array substrate and display

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