KR100329303B1 - 반도체장치제조방법 - Google Patents

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후꾸나가다께시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

금속 원소 밀도는 결정화를 가속화하는 촉매 금속을 사용함으로써 약 550 ℃ 에서 4 시간 처리에 의해 얻어진 결정 실리콘막에서 더 낮게 된다. 동시애, 높은 결정성을 갖는 결정 실리콘막은 얻어질 수 있다. 상기 목적을 위해, 산화막(13)은 초기에 이러한 유리 기판 상에 형성된 비정질 실리콘막 상에 극단적으로 형성된다. 니켈 등과 같은 촉매 원소의 10 내지 200 ppm (조정이 필요함)으로 부가된 초산염 수용액은 적하된다. 상기 상태는 소정 시간 동안 유지된다. 이어서, 회전 드라잉(spin drying)는 회전기(spinner)를 사용함으로써 수행된다. 상기 막은 550 ℃에서 4 시간 동안 처리함으로써 결정화된다. 이어서, 배치된 니켈 성분이 플루오르화 산처리에 의해 제거된다. 또한, 결정 실리콘막은 레이저 광선 조사에 의해 얻어진다. 이어서, 550 ℃에서 4시간동안 처리함으로써 금속 원소의 낮은 밀도 및 적은 결함 밀도를 갖는 결정 실리콘은 얻어진다.

Description

반도체 장치 제조 방법
본 발명은 결정 반도체(crystslline semiconductor)를 사용하는 반도체 장치를 제조하기 위한 방법에 관한 것이다.
박막 반도체들을 사용하는 박막 트랜지스터들(TFTs)은 공지되어 있다. 이들 TFT들은 기판 상의 반도체 박막을 사용하여 구성된다. 이들 TFT는 다양한 집적 회로에 사용된다. 그들은 특히 전자 광학 장치의 스위칭 소자로서, 특히, 액티브 매트릭스형 액정 표시(LCD) 장치 내의 각각의 픽셀에 제공된 스위칭 소자로서, 그리고 주변 회로부에 형성된 구동 소자로서 주목된다.
반도체 박막이 TFT에 이용된다면, 비정질(amorphous) 실리콘막이 편리하게 이용될 수 있다. 그러나, 그와 같은 실리콘막은 전기 특성이 낮아지는 문제가 있다. TFT의 특성을 개선하기 위하여, 결정 실리콘박막이 이용된다. 결정 실리콘막은 다결정 실리콘, 폴리실리콘, 미세 결정 실리콘 또는 등등으로 칭하게 된다. 그와 같은 결정 실리콘막을 얻기 위하여, 비정질 실리콘막은 결정화하도록 상기 막을 가열함으로써 처음 형성된다.
그러나, 가열에 의한 실리콘막의 결정화에 있어서 600 ℃ 가열 온도 및 20 시간 또는 그 이상의 시간이 필요한 문제점이 있고, 유리 기판에 이용될 때는 보다 큰 어려움이 따른다. 예를 들어, 코닝(Corning) 7059 유리는 5593 ℃ 의 유리 비대칭점(glass skew point)을 갖는다. 기판의 최대화를 고려할 때, 600 ℃ 에서 실리콘막을 가열한다는 것은 문제가 있다. 다시 말해서, 코닝 7059 유리 기판이 이용되어 600 ℃ 또는 보다 큰 온도에서 20 시간 또는 그 이상의 시간동안 그 유리 기판이 가열될 때, 그 기판의 수축과 뒤틀림이 매우 현저히 나타난다.
상기 문제를 해결하기 위하여, 가능한 최저 온도에서의 가열이 요구된다. 한편, 가열 처리 시간은 생산성을 높일 수 있게 가능한 한 짧게 되도록 요구된다.
비정질 실리콘막이 가열에 의해 결정화될 때, 실리콘막 전체가 결정화되어, 그 기판의 부분 결정화 또는 기판의 특정 영역의 결정화 제어에 저해되는 문제가 야기된다.
상기 문제를 해결하기 위한 방법으로서, 일본 미심사 특허 출원 제 HEI 2-140915 호 및 일본 미심사 특허출원 제 HEI 2-260524 호에는 기판을 열치리에 따라 비정질 실리콘막 내의 결정 원자력(crystal nuclei)을 구성하게 될 영역이나 일부를 인위적으로 형성하여 기판을 선택적으로 결정화하는 기술에 관해 설명하고 있다.
일본 미심사 특허 출원 제 HEI 2-140915 호에는, 비정질 실리콘막 상에 알루미늄 층을 형성하고, 이러한 비정질 실리콘이 실리콘 기판을 가열함으로써 수반되는 알루미늄을 접촉하는 부분 내의 결정 원자력을 성장시킴으로써 이러한 결정 원자핵으로부터 결정 성장의 구조를 설명하고 있다. 또한, 일본 미심사 특허 출원 제 HEI 2-260524 호에는 주석이 주입되는 영역에서 결정 원자핵을 성장시키기 위해 이온 도핑 방법으로 비정질 실리콘에 주석(Sn)을 도핑하기 위한 구조를 설명하고 있다.
그러나, Al 및 Sn은 실리콘막으로 침입 및 확산을 막기 위해 실리콘과 함께 합금을 구성하는, 치환 금속(substitute metals)이다. 그로 인해, 실리콘과 함께 합금 코어(alloy core)를 형성하는 금속의 일부가 결정 원자핵을 구성한다. 그 결정체는 그 일부로부터 성장하도록 허용한다. Al 및 Sn이 도입되었을 때, 그 Al 및 Sn이 도입되는 일부(Al 및 Sn, 실리콘의 합금층)로부터 결정 성장이 진행하는 결정화 특성이 있다. 일반적으로, 상기 결정화는 두 단계를 진행한다. 그 두 단계는 개시 코어(initial core)의 생성 및 그 코어로부터의 결정 성장이다. 실리콘에 대한 치환 금속 원소인 Al 및 Sn 은개시 코어의 생성에 효과적이지만, 그 이후의 결정성장에는 거의 효과적이지 못하다.
따라서, Al 및 Sn이 이용될 때, 가열 처리에 의한 비정질 실리콘막의 결정화에 비교하여 낮은 레벨의 온도를 설정할 수 없을 뿐만 아니라 짧은 레벨의 가열 시간도 설정할 수 없다. 다시 말해서, Al 및 Sn의 이용은 종래의 단순한 열처리에 의해 실행되는 비정질 실리콘막의 결정화 처리 보다 우수성이 현저히 떨어짐을 알 수 있다.
본 발명의 발명자에 의해 도입된 연구는 비정질 실리콘막을 가열함에 따라, 비정질 실리콘막의 표면 상에 실리콘을 투입시키는 니켈, 파라듐, 등과 같은 매우 소량의 원소를 침착시켜 약 5 시간 동안 550 ℃의 온도에서 비정질 실리콘막이 결정화될 수 있다는 사실을 명백히 하였다. 상기 경우에 있어서, 결정체 성장은 개시코어를 생성하는 단계뿐만 아니라 그 이후의 단계에서도 용이하게 일어날 수 있으며, 그 결과로 가열 처리를 기초로한 종래 기술과 비교할 때 가열 온도가 보다 크게 낮아지고, 가열 시간도 매우 짧게 될 수 있다.
상기 기술한 소량의 원소(결정화를 위한 금속 원소)를 도입하기 위하여, 플라즈마 처리 및 증착(Vapor deposition)이 실행된 이후에, 이온 주입을 더 이용할수 있다. 플라즈마 처리는 전극과 같은 금속 원소를 포함하는 재료를 사용하여 질소, 수소 등과 같은 분위기에서 플라즈마를 생성하여 평행 핑면형(parallel plane type) 플라즈마 CVD 시스템 또는 포지티브 컬럼형(positive colum type) 플라즈마 CVD 시스템에서 금속 원소를 비정질 실리콘 막에 도핑하기 위한 처리로 칭한다.
상기 결정화를 가속하기 위한 금속 원소로서, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag 또는 Au와 같은 침입 금속들(invasive metals)이 이용될 수 있다. 그들 침입 금속 원소는 가열 처리에서 실리콘막으로 확산된다. 그로 인해, 상기 침입된 원소가 실리콘막 내에 확산할 때 동시에 실리콘은 금속화된다. 다시 말해, 비정질 실리콘막의 결정화는 침입된 원소가 확산하는 장소에서 촉매 반응으로 가속화 된다.
따라서, 결정화가 결정체 원자핵으로부터 점차적으로 진행되는 경우에 이용된 방법과 상이한 방법으로 상기 결정화는 처리될 수 있다. 예를 들어, 상기 금속 원소가 비정질 실리콘 막의 특정 장소로 도입된 이후에 기판이 가열될 때, 그들 금속 원소가 도입되는 영역으로부터 박막 면과 평행한 방향으로 결정화가 진행된다. 그 결정화의 길이는 수십 ㎛ 또는 그 이상으로 연장된다. 부가하여, 상기 금속 원소가 비정질 실리콘 막의 전체 표면으로 도입될 때, 그 전체 막은 균일하게 결정화 될 수 있다. 이는 그 전체 막이 다결정 또는 미세 결정 구조를 갖지만, 특정 장소에서 명확한 입자 경계부를 갖지 않음을 알 수 있다. 결과적으로, 상기 막의 임의의 부분을 사용하여 균일한 특성을 갖는 장치를 형성할 수 있다.
또한, 상기 침입 원소들(intrusive elements)이 실리콘 막으로 바로 확산되기 때문에, 도입된 원소량(도핑된 원소)은 매우 중요하게 된다. 다시 말해서, 도핑된 양이 적을 때, 결정화를 가속하는 효과는 작게되고, 바람직한 결정성을 얻을 수 없다. 그 양이 너무 클 때, 실리콘의 반도체 특성은 소실된다.
따라서, 비정질 실리콘막으로 도입되는 최적량의 원소가 존재한다것을 의미한다. 예를 들어, 상기 결정화를 가속화하는 금속 원소로서 니켈이 이용될 때, 결정화를 가속화하는 효과는 1 × 1015cm-3또는 그 이상의 밀도로 얻어질 수 있고, 반도체 특성은 1 × 1019cm-3또는 그 이하의 밀도로 저하되지 않음을 명확히 알 수 있다. 본 명세서에서는 상기 밀도를 SIMS(secondary ion mass spectrometer)에 의해 얻어진 최소 값으로 정의된다.
또한, 상기 기술한 니켈 이외의 다른 금속 원소에 대해서도 니켈과 같은 동일한 농도 범위 내에서 효과가 얻어질 수 있다.
원소들의 최적 범위를 제공하도록 비정질 실리콘막 내로의 도입에서, 결정화 후에 결정 실리콘막에 상기 니켈의 결정화를 가속시키는 원소들의 양(결정화를 가속시키는 원소는 금속 원소로 칭함)을 조정할 필요가 있다.
금속 원소와 같은 니켈을 이용하는 경우에, 비정질막이 형성되고, 결정체 실리콘막이 플라즈마 처리에 의해 니켈을 주입시켜 형성된다. 그로 인해, 결정화 공정은 상세하게 연구되었고, 다음 요점들이 명확하게 되었다.
(1) 니켈의 밀도는 니켈이 직접 도입되는 영역에서 높게 된다.
(2) 니켈의 밀도는 니켈이 기판과 평행한 방향으로 실리콘 결정체가 성장하는 영역의 첨단부(tip portion)로 직접 도입되는 영역으로부터 높다.
(3) 니켈의 밀도가 플루오르화 수소산 처리(hydrofluoric acid treatment)에 의해 높게되는 영역에 무한한 수의 기공(pores)이 형성된다.
제 10 도는 상기 요점(3)에 관한 광학 마이크로스코프로 얻어진 사진을 나타낸다. 제 11 도는 제 10 도의 사진을 개략적으로 도시한 도면이다. 제 11 도는 제 10 도에 대응한다. 제 10 도의 사진에 도시된 좌측부는 니켈이 직접 도입된 부분(참조 번호(801)로 표시된 영역에 대응)이다. 부가하여, 중앙부(제 11 도의 참조번호(803)로 표시된 영역)는 기판과 평행한 방향으로 실리콘 결정체가 성장(제 11 도의 화살표(802)로 도시됨)된 영역이다. 또한, 제 10 도의 우측 영역(제 11 도의 참조부호(805)로 표시된 영역에 대응)은 실리콘이 비정질로 감아 있는 영역이다.
제 10 도에 나타난 것처럼, 무한한 수의 기공이 형성된 선형 영역은 실리콘 결정체가 기판(참조 번호(803)에 대응)과 평행한 방향으로 성장된 영역과 비정질 영역(제 11 도의 화살표(805)에 대응) 사이에 존재한다. 상기 영역은 기공이 형성되도록 완전히 제거된다. 그로 인해, 상기 영역(제 11 도의 참조 번호(804)로 표시됨)은 니켈의 고밀도가 존재하는 결정 성장의 첨단부임을 명백히 알 수 있다. 또한, 제 10 도에 도시된 확장 상태의 관찰 하에서, 제 11 도의 참조 번호(803)에 의해 표시된 기판과 평행한 방향으로 실리콘 결정체가 성장된 영역 내에 무한한 수의 기공이 형성됨을 알 수 있다.
본 명세서에 기술된 발명은 상기 실험의 결과를 통해 얻어졌다. 열처리에 의해 광속 원소의 작용으로 결정화된 결정 실리콘막은 플루오르화 수소산 처리(물론,버퍼 산(buffer acid)이 이용될 수 있음)되어, 막 내에 나타나는 금속 원소의 고밀도를 갖는 부분이 제거됨으로써 막 내 금속 원소의 저밀도를 갖는 결정 실리콘을 제공한다.
본 발명은 금속 원소를 이용하여 600 ℃ 또는 보다 낮은 온도에서 열 처리에 의해 형성된 걸정성(crystallinity)을 갖는 결정 박막 반도체를 제조하기 위한 방법을 제공하도록 의도된다. 상기 방법은 다음 요구 조건 중 최소한 하니를 만족한다.
(1) 금속 원소량은 기판으로 도입되는 동안 제어되고, 그 양은 그 도입량의 최소가 되도록 설정된다.
(2) 상기 방법은 큰 생산 능력을 갖게 된다.
(3) 열처리에서 얻어진 결정성보다 더 높은 결정성을 제공한다.
(4) 결정 실리콘막 내의 금속 원소의 농도는 최소화된다.
본 발명은 상기 목적을 만족시키기 위해 다음 수단을 사용하여 결정 실리콘막을 제공한다.
비정질 실리콘막 또는 상기 금속 원소를 포함하는 화합물과 접촉하여 비정질 실리콘막의 결정화를 가속시키는 금속 원소의 단일 물질(simple substance)을 포함하여, 그 단일 물질 또는 화합물은 상기 비정질 실리콘막의 일부 또는 전체를 결정화하기 위해 상기 비정질 실리콘막과 접촉되는 단일 물질 또는 화합물과 열저리된다. 적당한 레벨로 희석된 농도에서 플루오르화 수소산, 버퍼산 또는 플루오르화 수소산을 포함하는 에칭제를 이용함으로써, 상기 기판은 플루오르하 수소산 처리(에칭 처리)에 따라 배치(니켈이 한정된 영역에서 보다 높은 밀도를 제공하기 위해 편향됨)된 금속 원소(배치된 영역에서 금속과 함께 실리사이드를 완전 형성함)를 제거하고, 그 결과로서 금속 소자의 밀도는 막 내에서 감소된다. 그로 인해, 상기 에칭 처리에서 형성된 기공(무한한 수의 기공이 배치된 금속 및 실리콘을 형성하는 실리사이드의 제거 결과로서 형성됨)은 레이저 광선 또는 강한 광선으로 기판을 조사(irradiating)함으로써 결정성 면에서 우수한 실리콘 막을 제공하기 위해 제거된다. 또한, 상기 레이저 광선 또는 강한 광선으로 기판의 조사 이후에 열처리를 함으로써, 막 내의 결함 밀도(defect density)가 감소된다. 상기 플루오르화 수소산에 이용되는 용매는 실리콘 화합물이 에칭될 수 있는 동안 어떤 종류가 될 수도 있다. 물론, 실리콘 그 자체를 에칭할 수 있는 용매가 이용될 수 있다.
상기 구조에서, 상기 기판은 레이저 광선 또는 강한 광선으로 조사 없이 열처리될 수도 있다. 그렇지 않으면, 기판은 열 처리 없이 레이저 광선 또는 강한 광선으로 조사될 수 있다. 그러나, 가열에 의한 어니일링 공정과 함께 래이저 광선 또는 강한 광선 조사의 조합은 매우 유효한 승수 효과(multiplier effect)를 얻을 수 있다. 즉, 레이저 광선 또는 강한 광선으로 기판의 조사는 양호한 결정성을 갖는 실리콘막을 제공하기 위해 상기 에칭 공정에서 형성된 기공부(pore portions)(특히, 수평 성장 영역(제 11 도의 참조부호(803)로 표시된 영역))를 제거하는 효과를 갖는다. 또한, 상기 레이저 광선 또는 강한 광선 조사는 열 처리를 수행함으로써 막 내의 결함을 감소시키는 효과를 갖는다. 그로 인해, 결정성 면에서 우수하면서 소수의 결함을 갖는 결정 실리콘을 얻을 수 있다.
결정화를 가속하는 금속 원소를 도입하기 위한 방법으로서, 비정질 실리콘막의 표면 상에 금속 원소를 포함하는 용매를 코팅하는 단계를 이용하는 방법이 있다. 상기 방법의 이용은 금속 원소의 양을 제어하는데 용이하다. 그 금속 원소는 비정질 실리콘막의 상부 표면 또는 하부 표면으로 도입될 수 있다. 그 금속 윈소가 상부 표면으로 도입될 때, 금속 원소를 포함하는 용매는 비정질 실리콘막을 형성한 후에 비정질 실리콘막으로 코팅된다. 금속 원소가 비정질 실리콘막의 하부 표면으로 금속 원소를 포함하는 용매는 비정질 실리콘 막을 형성하기 이전에 베이스 표면(base surface)으로 코팅되어, 그 금속 원소는 베이스 표면과 접촉을 유지한다.
부가적으로, 본 발명의 명세서에 기술한 발명을 이용하여 형성된 결정 실리콘막을 사용하여 반도체 장치의 PN 접합, PI 접합, NI 접합 등과 같은 적어도 하나의 전기 접합부를 구성하는데 이용된다. 그러한 반도체는 박막 트랜지스터(TEF), 다이오드 및 광학 센서를 포함한다. 또한, 본 발명을 비용하여 저항기 및 캐패시터를 형성할 수 있다.
결정화를 가속하는 원소를 포함하는 용매를 비정질 실리콘에 코팅하기 위한 방법에서, 수용액, 유기 용매 용해제 등이 용해제로서 이용될 수 있다. 상기 표현 중에 "포함한다(contain)"는 다음 두 가지 의미가 있다. 금속 원소가 화합물로서 포함된다는 것과, 금속 원소가 내부에 분산되도록 허용함으로써 용해제에 포함된다는 점이다.
금속 원자를 포함하는 용매로서, 물, 알코올, 산 또는 암모늄과 같은 이온용매(polar solvents)로 선택된 용매로서 이용될 수 있다.
니켈이 촉매로서 이용되어 이온 용매에 포함될 때, 니켈은 니켈 화합물로서 도입된다. 그 니켈 화합물은 니켈 취화물(nickel bromide), 니켈 초산염, 니켈 수산염, 니켈 탄산염, 니켈 염화물, 니켈 요오드화물, 니켈 질산염, 니켈 황산염, 니켈 포름산염, 니켈 아세틸 초산염, 4-사이클헥실 니켈 낙산염(4-cyclohexyl nickel butyrate), 니켈 산화물 및 니켈 수산화물로부터 전형적으로 선택될 수 있다. 부가하여, 금속 원소를 포함하는 용매로서, 벤젠, 톨루엔, 크실렌, 탄소 4염화물, 클로로포름 및 에테르를 포함하는 촉매가 이용될 수 있다.
이러한 경우에서, 니켈은 니켈 화합물로서 도입된다. 그 니켈 화합물은 니켈 아세틸-초산염 및 니켈 2-에틸헥산노익 산(2-ethylhexanoic acid)으로부터 전형적으로 선택될 수 있다.
또한, 금속 원소가 포함된 용해제 내의 표면 활성제(active asent)를 이용하는 것이 유용하다. 상기 목적은 그 흡착 작용(adsorption)을 제어하기 위하여 코팅된 표면에 대해 응착력(adhesion)을 높이기 위함이다. 상기 표면 활성제는 코팅될 표면 상에 앞서서 코팅될 수 있다.
니켈 단일 물질이 금속 원소로서 이용될 때, 니켈은 용해제로 되는 산성으로 용해시킬 필요가 있다.
상술된 내용은 금속 원소 니켈이 완전히 용해된 용해제로 이용되는 실시예에 관한 것이다. 심지어 니켈이 완전히 용해되지 않는다 해도, 유상액(emulsion)과 같은 물질이 이용되어, 니켈 단일 물질 또는 니켈 화합물을 구비한 파우더(powder)는확산 촉매로 균일하게 확산된다. 그렇지 않으면, 용해제를 형성하는 산화막이 이용될 수 있다. 한 용해제로서, 도오꾜 오자 고교 가부시끼 가이샤에서 제조된 OCD(Ohks Diffusion Source)가 이용될 수 있다. 그 OCD 용해제가 이용될 때, 실리콘 산화막은 약 200 ℃ 온도에서 베이킹 처리(baking)에 의해 수반된 기판 표면 상에 OCD 용해제를 코팅함으로써 쉽게 형성될 수 있다. 또한, 불순물이 자유롭게 도핑될 수 있기 때문에, 그 불순물 도핑이 본 발명에 적용될 수 있다. 이 경우에 있어서, 금속 원소는 산화막에 포함될 수 있다. 산화막이 비정질 실리콘막과 접촉하여 제공된 이후에, 그 기판은 가열(350 ℃ 내지 400 ℃에서)되어, 금속 원소는 비정질 실리콘 막으로 확산한다. 산화막이 제거된 후에, 그 기판은 결정화를 위해 열처리 될 수 있다. 결정화를 위한 열처리는 450 ℃ 내지 600 ℃에서 실행될 수 있는데, 예를 들어, 약 4 시간 동안 550 ℃에서 실행될 수 있다.
그런데, 상기 절차는 니켈 이외의 다른 재료가 금속 원료로서 이용되는 경우에 적용될 수 있다.
결정화를 가속하기 위한 금속 원소로서, 니켈이 이용된다. 니켈이 기판 내에 포함되도록 하기 위해 용해제 용매로서 물 등과 같은 이온 용매가 이용될 때, 그들 용매를 비정질 실리콘막에 직접 적용하는 것은 그들 용해제의 반발 작용(repulsion)을 가끔 초래한다. 이러한 경우에, 얇은 산화막이 100Å 두께 또는 보다 얇게 형성되고, 그로 인해 금속 원소를 포함하는 용해제가 적용되어, 그 결과로서 용해제는 균일하게 적용될 수 있다. 부가하여, 습한 상태(moist state)를 개선하기 위한 방법은 표면 활성제 등과 같은 물질을 용해제에 부가하여 유효하게 된다.
부가하여, 니켈 2-에틸헥산노익 산의 톨루엔 용해제와 같은 비이온 용매(nonpolar solvent)는 비정질 실리콘막의 표면 상에 집적 적용되는 용해제로서 이용된다. 그러한 경우에 있어서, 레지스트(resist)의 코팅에 이용되는 응착제와 같은 재료를 적용하는 것이 유효하다. 그러나, 코팅량이 너무 많을 때, 비정질 실리콘으로 금속 원소의 도핑은 방해된다는 사실을 주의할 필요가 있다.
용해제에 포함된 금속 원소의 량은 용해제의 종류에 좌우된다. 그러나, 일반적으로 용해제에 포함된 니켈량은 1ppm 내지 200ppm 또는 양호하게 1ppm 내지 50ppm(중량)으로 설정되는 것이 바람직하다. 상기는 니켈 밀도 및 플루오르화 산의 저항을 통해 결정된 값이다.
열 처리에 의해 결정화된 실리콘막의 결정성은 열처리 이후의 레이저 광선으로 조사하여 더 높게 될 수 있다. 부가하여, 열 처리에 의해 부분 결정화가 발생할 때, 결정체는 열 처리에 의해 그 일부에서 보다 더 성장하게 되어 결정성의 보다 높은 상태를 실현한다.
레이저 광선으로서, 펄스 발생 엑시머 레이저 광선이 이용될 수 있다. 예를들어, (248nm 파장을 갖는)KrF 엑시머 레이저, (308nm 파장을 갖는)XeCl 엑시머 레이저, (351nm 및 353nm 파장을 갖는)XeF 엑시머 레이저, (193m 파장을 갖는)ArF 엑시머 레이저, 및 (483nm 파장을 갖는)XeF 엑시머 레이저 등이 이용될 수 있다. 또한, 여기(exciting) 방법으로서, 방전 여기 방법, X-레이 여기 방법, 광선 여기 방법, 마이르로파 방전 여기 방법, 및 전자 비임 여기 방법이 이용될 수 있다.
또한, 레이저 광선을 대신하여, 강한 광선, 특히 적외선을 이용하는 방법이 채택될 수 있다. 상기 적외선은 광선에 의해 거의 흡수되기 어렵고, 실리콘 박막에 의해 쉽게 흡수될 수 있기 때문에, 유리 기판 상에 형성된 실리콘 박막은 선택적으로 가열될 수 있어서, 그 방법은 매우 유용하게 된다. 적외선을 이용하는 방법은 고속 열 어니일(RTA) 또는, 고속 열처리(RTP)로서 칭하게 된다.
본 발명에서, 또한, 열처리는 상기 레이저 광선 조사에 의해 결정화와 함께 실행될 수 있다. 열 처리 조건은 비정질 실리콘막을 결정화하기 위한 열치리와 동일한 조건으로 될 수 있다. 물론, 그 두 가지 열처리 조건은 완벽하게 같지 않을 수 있다. 그 열처리는 400 ℃ 또는 그 이상에서 실행될 수도 있다.
그러한 열처리는 레이저 광선 또는 강한 광선 조사 이후에 실행되어 결정 실리콘막 내의 결함을 감소시킬 수 있다. 제 8 도는 전자 회전 공진(ESR) 방법에 의해 회전 밀도가 측정될 때 실례의 조건의 항목들에 기재된 조건하에 제조된 결정 실리콘막의 회전 밀도를 측정한 결과를 도시한다. 제 8 도에 도시된 실례 조건의 항목에 기재되어 있는 것은 질소 분위기에서 가열 시간과 가열 온도이다. 기호(LC)는 레이지 광선 조사를 가리킨다. "free of Ni"로 기재된 실례를 제외하고는 결정화를 위한 금속 원소로서 니켈이 이용되었다. 부가하여, g 값은 스펙트럼의 위치를 나타내는 인덱스(index)로 칭하고, g=2.0055 는 댕글링 본드(dangling bond)로부터 얻은 스펙트럼으로 칭한다. 결과적으로, 제 8 도에 도시된 회전 밀도는 막 내의 댕글링 본드에 대응함을 이해할 수 있다.
제 8 도는 실례(4) 및 막 내의 댕글링 본드가 막 내에서 가장 적은 경우에회전 밀도가 가장 작다는 것을 도시한다. 상기는 막 내의 결함과 레벨이 가장 작다는 것을 도시한다. 예를 들어, 실례(3)가 실례(4)와 비교될 때, 회전 밀도가 10 분의 1 의 비율로 감소될 수 있음을 알 수 있다. 다시 말해서, 결정 실리콘막 내의 걸함 및 레벨이 10 분의 1 의 비율 보다 더 크게 감소될 수 있음을 도시한다.
실례(2)와 실례(3) 사이의 비교에 따라, 회전 밀도는 레이저 광선으로 실례들을 조사에 의해 거의 변화하지 않는다. 이것은 레이저 광선 조사가 막 내의 결함을 감소시키는 면에 있어 거의 영향을 주지 않음을 의미한다. 그리나, 광-전달형 전자 마이크로스코프 사진으로 막의 분석은 레이저 조사에 의해 결정성을 가속시키는 효과가 크다는 것을 나타낸다. 결과적으로, 레이저 광선은 가열에 의해 결정화되었던 결정 실리콘막의 결정성을 가속화하는데 매우 효과적이다. 또한, 결정성이 열 처리에 의해 성장되는 막을 처리하는 것은 막 내의 결점을 감소시키는데 매우 효과적이다. 그러므로, 막 내의 우수한 결정성과 낮은 결함 밀도를 갖는 실리콘막을 얻을 수 있다.
그런데, 본 발명에 따라, 그 결정체는 금속 원소를 포함하는 용해제를 선택적으로 코팅하여 선택적으로 성장될 수 있다. 특히, 상기 경우에 있어서, 결정체는 용해제가 코팅되는 영역에서 용해제가 코팅되지 않는 영역까지 대략 펑행한 방향으로 실리콘 막의 표면 상에 성장될 수 있다. 실리콘막 표면 상에 대략 평행한 방향으로 결정체가 성장되는 영역은 본 명세서에서 수평으로 결정체가 성장된 영역으로 칭한다.
상기 수평으로 결정체가 성장된 영역은 금속 원소의 저농도를 가짐을 알 수있다. 반도체 장치의 활성층 영역으로, 결정 실리콘막의 이용은 유익하게 된다. 결과적으로, 결정체가 상기 수평 방향으로 성장되는 영역을 이용하여 반도체 장치의 활성층 영역을 형성하는 것은 상기 장치의 제조에 있어 유익하게 된다.
본 발명은 니켈이 금속 원소로서 이용될 때 가장 확실한 효과를 얻을 수 있다. 바람직하게 이동될 수 있는 다른 종류의 금속은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag 및 Au를 포함한다.
상기 금속 원소를 도입하는 방법은 수용액, 알코을 등의 이용에 제한을 두지 않는다. 금속 원소를 포함하는 재료는 광범위하게 이용될 수 있다. 예를 들어, 금속 원소를 포함하는 금속 화합물 및 산화물이 이용될 수 있다.
본 발명에 있어서, 결정화 속도를 증가시키기 위한 레이저 광선 또는 강한 광선 조사의 단계 또는, 막 내의 결함을 감소시키기 위한 열처리 단계는 두 번 또는 그 이상으로 선택적 반복될 수 있다. 또한, 다수의 횟수로 레이저 광선을 이용하여 기판을 조사하는 것 또한 효과적이다. 이러한 경우에 있어서, 조사 에너지 밀도는 각각의 레이저 광선 조사에 대해 점차적으로 증가될 수 있다. 예를 들어, 그기판은 레이저 광선으로 두 번 조사될 때이다. 약한 레이저 광선이 첫 번채 레이저광선 조사로 인가되고, 그후 강한 레이저 광선이 두 번째 레이저 광선 조사로 인가될 수 있다. 그러한 방법에 의해, 나머지의 금속 성분의 효과를 감소시킬 수 있다.
결정화를 가속화하는 침입 원소의 동작에 의해, 비정질체는 낯은 온도에서 짧은 시간에 결정화될 수 있다.
특히, 결정 실리콘막은 종래의 기술에서는 불가능했던 550 ℃ 에서 약 4 시간 동안 열처리하여 얻을 수 있다. 또한, 실리콘에 침입한 침입 원소가 결정화를 가속화하는 동안 실리콘 막 내로 확산하기 때문에, 그 결정 성장은 결정 원자핵의 결정 성장과 다르다. 그로 인해, 확실하지 못한 입자 경계부를 갖는 결정 실리콘막을 얻을 수 있다.
한정된 니켈 실리사이드부는 플루오르화 수소산을 이용한 처리에 의해 제거될 수 있고, 결정 실리콘 막은 금속 원자의 동작에 따라 가열 처리되어 결정화된다. 다시 말해, 니켈의 농도가 한정적으로 높게 되는 영역(니켈 실리사이드가 상기 영역 내에 형성됨)을 제거할 수 있다. 그로 인해, 막 내의 급속 원소의 농도는 낮게 될 수 있다. 그러므로, 플루오르화 산을 이용한 처리 이후에 레이저 광선 또는 강한 광선의 조사에 의해, 막 내의 형성된 미세 기공은 제거될 수 있다. 그후, 다른 열 처리에 의해, 작은 결점과 높은 결정성을 갖는 실리콘막을 얻을 수 있다.
플루오르화 산 처리에 의하여, 막 내의 금속 원소의 농도는 약 1/10 또는 1/100 의 비율까지 감소될 수 있다. 심지어 도입된 금속 원소량이 1 × 1015내지 1 × 1019cm-3인 경우에도, 막 내의 금속 원소 농도는 플루오르화 산을 이용한 상기 처리에 의해 1 × 1018cm-3또는 그 이하로 설정될 수 있다.
또한, 막 내의 결함은 다른 열처리 이후에 레이저 광선 조사로 감소될 수 있다. 플루오르화 산 처리용 애칭제로서, 일반적으로 이용되는 버퍼산이 이용될 수 있다. 그러나, 플루오르화 수소산, 과산화수소 및 물의 혼합물을 포함하는 EFM 을 이용하는 것이 효과적이다. 그런데, 본 명세서의 금속 원소 농도는 SIMS(Secondaryion mass spectrum)에 의해 얻어진 농도 분포의 최소값으로서 정의된다.
또한, 본 명세서에 기술한 본 발명에 있어서, 실리콘의 경정화를 촉진시키는 금속 원소를 이용한 열처리에 의한 결정화가 실행될 때, 비정질 실리콘막의 결정화 온도 보다 더 높거나 동일한 가열 온도로 설정하는 것이 바람직하다 상기 상태에 있어시, 매우 높은 결정성을 갖는 결정 실리콘막은 짧은 시판에서 얻을 수 있다.
그러나, 유리 기판의 열 저항이 낮은 경우에, 기판의 변형이 현저히 나타낸다. 그러므로, 비록 비용은 많이 들지만, 높은 열저항을 갖는 기판 및 수정 기판을 이용하는 것이 유익하다.
비록, 비정질 실리콘막의 결정 온도가 비정질 실리콘막의 형성 방법 및 형성 조건에 따라 변화한다 할지라도, 일반적으로, 580 ℃ 내지 620 ℃ 이다. 그러므로, 상기 상태에 있어서, 620 ℃ 또는 보다 높은 변형점(distortion point)을 갖는 유리 기판 및 수정 기판을 사용하는 것이 필요하다. 또한, 가열 온도가 유리 기판의 변형점보다 작거나 동일한 온도에서 실행되고, 수정 기판이 이용되는 것이 필요하다.
금속 원소의 제거뿐만 아니라 유기 물질의 제거에 의해 장치의 특성을 더 개선하기 위한 방법은 오존(ozone water)과 같은 강한 산화성을 갖는 용매를 이용하는 공정과, 그 공정 이후에 EPM 과 같은 플루오르화 수소산을 포함하는 에칭제를 이용하는 에칭 공정을 포함한다. 그와 같은 에칭제는 산화물에 대한 높은 제거 효과를 갖는다.
상기 공정들에 있어서, 활성층의 표면 상에 존재하는 유기 물질 및 금속 원소는 강한 산화성을 갖는 용매에 의해 산화물이 되고, 그로 인해, 그 산화물에 대해 에칭 제거하여, 활성층의 노출된 표면이 깨끗한 상태로 된다. 그러므로, 유기 물질과 금속 원소로 인한 포획 레벨(trap level)의 형성을 억제하는 효과가 있다. 상기는 제조된 박막 트랜지스터의 특성에서 현저히 나타나는 효과이다.
제 1 실시예
제 1 실시예에 있어서, 결정화 가속 금속 원소가 가열에 의한 결정화 이후에 비정질 실리콘막 상에 코팅되는 수용액 내에 포함되어, 버퍼산 처리에 의해 결정화되는 실리콘 내에 한정된 금속 원소를 제거한다. 또한, 레이저 광선 조사에 의해, 이미 제거되었던 금속 성분 일부내의 기공(결함)은 제거되어, 금속 원소의 작은 함유 밀도 및 우수한 결정성을 갖는 실리콘막을 제공한다.
제 1A 도 내지 제 1D 도를 참조하면, 반도체를 제조하기 위한 방법이 금속원소(니켈이 이용됨)를 도입하는 단계까지 설명되었다. 기판은 코닝 7059 유리이다. 기판의 사이즈는 100mm × 100mm 이다.
비정질 실리콘막은 플라즈마 CVD 또는 LPCVD 에 의해 치리되어, 100 내지 1500Å 두께로 비정질 실리콘막을 형성한다. 그 비정질 실리콘막은 플라즈마 CVD에 의해 1000Å 두께로 형성된다(제 1A 도).
그후, 상기 실리콘막은 플루오르화 산 처리되어, 착색(stains) 및 자연 산화막을 제거한다. 그러므로, 산화막(13)은 10 내지 50Å 두께로 형성된다. 그 착색이 무시될 수 있을 때, 자연 산화막은 산화막(13) 대신에 이용될 수 있다.(제 1B 도) 그런데, 산화막(13)은 매우 얇고, 그 막의 정확한 두께는 명확하지 못하다. 그러나, 그 두께는 약 20Å으로 생각된다. 그 산화막(13)은 산소 분위기에서 UV 광선 조사에 의해 형성된다. 그 막은 5 분 동안 UV 광선 조사에 의해 형성된다. 산화막(13)을 형성하기 위한 방법으로, 열 산화막이 이용될 수 있다. 또한, 수산화물이 이용될 수 있다.
상기 산화막(13)은, 습기 특성(moisture characteristics)의 개선을 위해 니켈을 포함하는 식초산염 용해제를 코팅하는 단계에서 식초산염 용해제가 비정질 실리콘막의 전체 표면에 걸쳐 확장하도록 하는데 이용된다. 예를 들어, 식초산염 용해제가 비정질 실리콘막의 표면 상에 직접 코팅될 때, 그 비정질 실리콘막은 식초산염 용해제를 반발 작용한다. 그로 인해, 니켈은 비정질 실리콘막의 전체 표면으로 도입될 수 없다. 즉, 균일한 결정성을 수행할 수 없다.
그로 인해, 식초산염 용해제는 니켈로 도핑된 것을 준비한다. 니켈의 농도는 25ppm 이다. 그러면, 식초산업 용해제의 2ml는 비정질 실리콘 막(12) 상의 산화막(13)의 표면에 도핑된다. 그 상태는 5 분 동안 유지된다. 그후, 회전기(spinner)는 회전 드라잉(spin drying)(2000rpm 및 60 초)을 실행하는데 이용된다(제 1C 도 및 제 1D 도).
상기 식초산염 용해제내의 니켈 밀도는 1ppm 또는 그 이상인데, 바람직하게는 10ppm 또는 그 이상이다. 니켈 2-에틸헥산노익산의 톨루엔 용해제와 같은 비이온 용매가 이용될 때, 산화막(13)은 필요 없게 되기 때문에, 그 금속 원소는 비정질 실리콘막 상에 직접 도입된다.
니켈은 포함하는 층은 1 번 또는 여러 번 니켈 용해제를 코팅하는 단계를 실행하여 회전 드라잉 처리 이후에 비정질 실리콘막(12)의 표면 상에 몇 Å 내지 수백 Å 평균 두께로 형성될 수 있다. 이 경우에 있어서, 상기 층 내의 니켈은 연속가열 공정에서 확산되어, 결정화를 가속하는 촉매로서 작용한다. 그런데, 상기 층은 반드시 완전한 층이 되는 것은 아니다.
상기 용해제의 코팅 이후에, 상기 상태는 1 분 동안 유지된다. 실리콘막(12)에 최종적으로 포함된 니켈의 밀도는 제어될 수 있다. 가장 큰 제어 요소는 용해제의 농도이다.
그후, 질소 분위기에서 550 ℃ 가열 온도로 4 시간 동안 가열이 이용된다. 결과적으로, 기판(11) 상에 형성된 결정 실리콘 박막(12)이 형성될 수 있다.
비록, 상기 가열 처리가 450 ℃ 또는 보다 높은 온도에서 실행된다해도, 가열 시간은 보다 낮은 온도에서 길게되어야 함으로 생산성이 저하된다. 또한, 가열온도가 550 ℃ 또는 보다 높게 될 때, 기판으로서 이용된 유리 기판의 열 저항은 문제로서 주목된다.
상기 실시예에 있어서, 비정질 실리콘막의 표면 상에 금속 원소를 도입하거나, 비정질 실리콘막 아래에 금속 원소를 도입하기 위한 방법은 이용될 수 있다. 후자에 있어서, 비정질 실리콘막을 형성하기 전에, 금속 원소를 포함하는 용해제는 베이스 막 상에 금속막을 도입하기 위해 이용된다.
여기서, 니켈 원소가 막의 전체 표면에 도입되기 때문에, 결정치는 기판에 관련된 수직 방향으로 막의 전체 표면 상에 성장된다. 결정 실리콘막(12)이 열처리에 의해 얻어질 때, 그 막은 1/100 버퍼산을 이용하여 처리된다. 상기 단계에서,막 내의 한정된 니켈 성분(니켈 실리사이드로서 존재함)은 제거된다. 여기서, 니켈성분을 제거하여, 막의 니켈 밀도를 감소시킬 수 있다. 그로 인해, KrF 엑시머 레이저(248nm 파장 및 30nsec 펄스폭을 가짐)의 몇몇 쇼트(shot)는 질소 분위기에서 200 내지 350mJ/cm2의 전력 밀도에서 점화(firs)된다. 이전 단계에서 제거되는 니켈 성분 부분(미세 기공을 보유)은 레이저 광선 조사에 의해 제거될 수 있다.
상기 단계는 적외선 조사에 의해 실행될 수 있다. 상기 단계예서, 엑시머 레이저 광신의 펄스폭을 확장하는 것이 효과적이다. 상기 이유는 레이저 광선 조사에 의해 발생된 실리콘막 표면의 용해 시간이 연장될 수 있고, 미세 부분에서 결정 성장은 가속될 수 있기 때문이다.
상기 레이저 광선 조사는 실리콘막의 결정성을 더 높일 수 잇고 버퍼산을 사용하는 처리 단계에서 발생되는 미세 기공을 제거할 수 있다. 그로 인해, 상기 레이저 광선 이후에, 4 시간 열 처리는 질소 분위기에서 550 ℃ 온도로 실행된다. 상기 열처리는 400 ℃ 또는 보다 높은 온도에서 처리될 수 있다. 레이저 광선 조사 이후의 열 처리에 의해, 실리콘막 내의 결점을 감소시킬 수 있다. 그러므로, 막 내의 적은 질소 농도에 따라 결정 실리콘막을 얻을 수 있고, 우수한 결정성 및 적은 결점을 얻을 수 있다.
제 2 실시예
제 2 실시예는 1200Å 두께의 실리콘 산화막이 선택적으로 형성되는 한 예로서, 실리콘 산화막은 제 1 실시예에 따른 반도체 장치를 제조하기 위한 방법에 따라 니켈을 선택적으로 도입하는 마스크로서 이용된다.
제 2A 도 내지 제 2C 도는 제 2 실시예에 따라 반도체를 제조하는 단계의 개요를 도시한다. 시작에 있어서, 유리 기판(코닝 7059, 10cm 평방) 상에 1000Å 또는 보다 두꺼운 두께의 실리콘 산화막(21)이 형성되는데, 특정 실시예에서는 1200 Å 의 두께이다. 발명자애 의해 도입된 실험에 있어서, 실리콘 산화막(21)의 두께가 500Å 이 될 수 있음을 확인되었다. 만일, 막의 특성이 미세하게 되어 있다면, 그 두께는 그것보다 심지어 더 얇게 될 수 있다.
그후, 실리콘 산화막(21)은 정상 포토리소그래픽 패턴 공정에 의해 필요한 페턴으로 페터닝된다. 그로 인해, 얇은 실리콘 산화막(20)은 산소 분위기에서 UV 광선 조사에 의해 형성된다. 그 얇은 실리콘 산화막(20)은 산소 분위기에서 5 분 동안 UV 광선 조사에 의해 형성된다. 그런데, 실리콘 산화막(20)의 두께가 악 20Å 내지 50Å 인 것으로 고려되었다. 그런데, 습기 특성을 개선하기 위한 실리콘 산화막에 대해서, 용해제가 패턴의 사이즈와 일치할 때, 니켈은 마스크 실리콘막의 하이드로피릭(hydrophilic) 특성과 함께 양호하게 부가될 수 있다. 그러나, 그와 같은 예는 특별한 경우이다. 일반적으로, 실리콘 산화막(20)을 이용하는 것이 안전하다.
그와 같은 상태에 있어서, 제 1 실시예에서처럼, 100ppm 의 니켈을 포함하는 식초산염 용해제의 5ml 적하(drip)된다. 부가하여, 이때, 회전기를 사용하여 50rpm 으로 10 초 회전 코팅이 실행되어 기판의 전체 표면을 통해 균일한 물을 형성한다. 또한, 상기 상태에서, 상기 기판은 회전기를 이용하여 2000rpm으로 60 초 회전 드리이 처리 이후에 5 분 동안 유지된다. 그런데, 상기 기판은 회전기를 통해 0 내지 150rpm으로 회전하는 동안 유지될 수 있다(제 2B 도).
그후, 비정질 실리콘막(12)은 (질소 분위기에서),550 ℃ 온도로 4 시간 가열되어 결정화된다. 이때, 결정체는 니켈이 도입되는 영역(22)으로부터 니켈이 도입되지 않는 영역까지 수평 방향으로 참조부호(22)로 표시된 것처럼 성장된다. 제 2C 도에 도시된 것처럼, 참조부호(24)는 니켈이 비정질 실리콘막(12)을 결정화하기 위해 직접 도입되는 영역을 가리킨다. 참조 번호(25)는 결정화가 수평 방향으로 실행되는 영역을 가리킨다. 상기 결정체가 상기 영역(25)에서 축 방향<111>으로 대략 성장됨을 확인했다. 또한, TEM 포토그래피(광선 전송형 전자 마이크로스코프 포토그래피)에서, 그 결정체가 기판과 평행한 방향으로 브랜치 형태의 구조 또는 컬럼형태의 구조로 성장됨을 확인했다.
상기 열처리 이후에 결정화 공정을 실행한 후에는, 한정된 결정 성분을 제거하기 위해 1/100 버퍼산이 이용된다. 비록, 1/100 버퍼산이 이용되었다고 할지라도, 그 밀도는 대략 결정될 수 있다. 여기에 이용된 에칭제로서, 플루오르화 산 또는 플루오르화 산을 포함하는 용해제가 이용될 수 있다. 그 용해제로서, 실리콘 실리사이드 또는 실리콘 산화막을 에칭 가능하게 하는 용해제이다.
상기 XeCl 엑시머 레이저(308nm 파장을 가짐)는 실리콘막(12)의 결정성을 더 증가시키기 위해 이용된다. 이전의 에칭 공정에 의해 형성된 여러 기공(한정된 니켈 실리사이드의 제거로서 형성됨)은 상기 단계에서 레이저 조사에 의해 제거될 수 있다. 다시 말해서, 실리콘 막의 표면은 레이저 광선 조사에 의해 용해되어, 그 여러 기공들을 제거한다. 또한, 상기 단계에서, 이전의 열처리에 의해, 결정화는, 기판과 평행한 방향으로 컬럼형태 또는 브랜치 형태로 결정이 성장되는 부분내의 컬럼들 사이 또는 브랜치들 사이에서 진행한다.
또한, 상기 기판 또는, 상기 레이저 광선 조사 공정의 레이저 광선에 따라 조사되는 표면을 가열하는 것이 유익하게 된다. 그 기판 또는 표면은 약 200 내지 400 ℃ 온도에서 양호하게 가열된다.
상기 레이저 광선 조사 이후에, 기판 또는 표면은 질소를 포함하는 분위기에서 550 ℃ 온도에서 4 시간 동안 가열되어, 막 내의 결함을 더 감소시킨다.
제 2 실시예에서, 용해제 밀도 및 유지 시간을 변화시켜, 니켈이 직접 도입되는 영역내의 니켈 밀도는 1 × 1015원자 cm-3내지 1 × 1019원자 cm-3으로 제어될 수 있다. 동일한 방법으로, 수평 성장의 밀도를 상기 보다 더 낮은 레벨로 제어할 수 있다.
제 2 실시예에 도시된 방법에서 형성된 결정 실리콘막은 그 막이 플루오르화 산에 대한 저항으로 도움을 주는 특성을 갖는다. 상기는 상기 막이 플루오르화 산처리로 한번 처리되는 점을 고려할 때 매우 당연하다.
예를 들어, 결정 실리콘막 상에, 형성된 실리콘 산화막은 게이트 절인막 또는 중간층 절연체로서 기능을 한다. 그 이후에, 기공을 형성하는 단계를 통해 전극을 형성하는 것이 종종 필요하다. 그와 같은 경우에, 버퍼산으로 실리콘막을 제거하는 단계는 정상적으로 채택된다. 그러나, 결정 실리콘막이 플루오르화 산에 대해낮은 저항을 가질 때, 단지 실리콘 산화막을 제거하는 것은 어렵다. 그래서, 심지어 결정 실리콘이 에칭되는 경우에도 문제가 발생한다.
그러나, 결정 실리콘막이 플루오르화 산에 대한 저항을 갖는 경우에, 실리콘 산화막 및 결정 실리콘막 사이의 에칭 속도(선택 속도)의 차이는 단지 실리콘 산화막이 반도체 제조 방법에서 매우 중요하게 되는 선택적 제거될 수 있을 때만 결과로서 크게 얻을 수 있다.
결정체가 수평 방향으로 성장되는 영역이 금속 원소의 작은 밀도 및 양호한 결정성을 갖기 때문에, 반도체 장치의 활성 영역과 같은 영역의 이용은 매우 유용하게 된다. 예를 들어, TFT 의 채널 형성 영역과 같은 영역의 이용은 매우 유용하게 될 수 있다.
제 3 실시예
제 3 실시에는 TFT 가 본 발명의 방법을 이용하여 얻어지는 한 실시예이다. 제 3 실시예의 TFT 는 액티브 매트릭스형 액정 디스플레이 장치의 픽셀부 또는, 구동 회로에 이용될 수 있다. 그런데, TFT 의 응용 범위가 액정 디스플레이 장치 뿐만 아니라 일반적으로 불리 우는 TFT 집적 회로에도 적용될 수 있음은 당연하다.
제 3A 도 내지 제 3E 도는 제 3 실시예에 따라 반도체를 제조하는 단계를 도시한다. 베이스 실리콘 막(도시하지 않음)은 2000Å 의 두께로 형성된다. 상기 실리콘 산화막은 확산으로부터 불순물을 방지하기 위해 제공된다.
그후, 한 비정질 실리콘막이 제 1 실시예에서와 마찬가지로 500Å 두께로 형성된다. 그로 인해, 자연 산화막을 제거하기 위한 플루오르화 산 처리 이후에, 얇은 산화막은 산소 분위기에서 UV 광선 조사에 의해 약 20Å 두께로 형성된다. 상기 앎은 산화막을 제조하기 위한 방법은 탄소 과산화물 처리 또는 열 산화를 포함하는 방법이 될 수 있다.
그후, 10ppm 니켈을 포함하는 식초산임 용해제가 코팅되고, 상기 막은 회전기를 사용하여 회전 드라이 처리를 수행하기 위해 5 분 동안 유지된다. 그 이후에, 실리콘 산화막(20 및 21)은 4 시간 동안 550 ℃ 열처리로 실리콘 막을 결정화 처리이후에 버퍼산에 의해 제거된다(상기 단계까지, 상기 방법은 제 1 실시예에 도시된 제조 방법과 동일하다).
열처리에 의해, 비정질 성분과 결정 성분의 혼합물을 포함하는 실리콘막을 얻어질 수 있다. 상기 결정 성분은 결정 원자력이 존재하는 영역이다. 이후에, 플루오르화 산 처리를 위해 1/100 버퍼산이 이용된다. 또한, 플루오르화 산 처리에 의해 발생되는 기공들은 제거되고, 실리콘막의 결정성은 200 내지 300mJ로 KrF 엑시머 레이저 광선 조사에 의해 가속된다. 레이저 광선 조사에서, 기판은 약 400℃로 가열된다. 상기 공정을 통해, 결정체는 결정 성분에 존재하는 결정 원자핵을 코어로서 이용하여 성장된다.
결정화된 실리콘막은 섬(island) 형태 영역(104)을 형성하기 위해 페터닝된다. 그 섬 형태 영역(104)은 TFT 의 활성층을 구성한다. 그로 인해, 200Å 에서 1500Å까지의 실리콘 산화막(105), 예를 들어, 본 명세서에는 1000Å 의 실리콘 산화막이 형성된다. 또한, 실리콘 산화막은 게이트 절연막(도. 3A)으로 제공된다.
상기 실리콘 산화막(105)의 제조에 있어서 주의가 필요하다. 여기서, TEOS는 RF 플라즈마 CVD 에 의해 150 내지 600 ℃ 또는, 바람직하게 300 내지 450 ℃ 기판 온도애서 분해 및 증착되는 재료로서 이용된다. TEOS 및 산소의 압력비는 1:1 내지 1:3으로 설정된다. 그 이외에, 압력은 0.05 내지 0.5 Torr로 설정되고, RF 전력은 100 내지 250W로 설정된다. 또한, TEOS 는, 350 내지 600 ℃ 또는, 바람직하게 400 내지 550 ℃ 의 기판 온도에서 감압 CVD 및 대기압 CVD 에 의해 실리콘 산화막을 형성하기 위한 재료로서 오존 기체와 함께 이유된다. 상기 실리콘 산화막의 형성 후에, 상기 막은 30 내지 60 분 동안 산소 또는 오존 분위기에서 400 내지 600 ℃ 에서 어니일 처리된다.
상기 상태에서, 실리콘 영역(104)의 결정화는 KrF 엑시머 레이저(248nm 파장 및 20n 초의 펄스폭을 갖는다) 또는, 강한 광선 조사에 의해 가속화될 수 있다. 특히, RTA(적외선을 이용한 고속 열 어니일 처리)에서, 유리 기판을 가열하지 않고 단지 실리콘만을 선택적으로 가열시킬 수 있다. 또한, 실리콘과 실리콘 산화막 사이의 계면에서 계면 레벨이 감소될 수 있기 때문에, 그 방법은 절연 게이트 전계효과 반도체 장치의 제조에 이용될 수 있다.
상기 레이저 광선 조사이후에, 실리콘 산화막은 질소 분위기에서 4 시간동안 550 ℃ 열처리된다.
2000Å 내지 1㎛ 두께를 갖는 알루미늄막은 게이트 전극(106)을 형성하기 위해 막을 패터닝한 이후에 전자 비임 증기 증착 공정으로 형성된다. 알루미늄막은 Sc 의 0.15 내지 0.1 wt%로 도핑될 수 있다. 그후, 기판은 약 7pH를 갖는 주석산 1 내지 3%를 포함하는 에틸렌 글리콜 내에 침전된다. 캐소드를 구성하는 플라티늄을사용하여, 알루미늄의 게이트 전극은 애노드를 구성하는데, 그 애노드는 산화 처리된다. 애노드의 산화에 있어서, 전압은 일정한 전류에서 초기에 220V 까지 상승하고, 그 상태는 1 시간동안 유지되어, 양극 산화를 완료한다. 제 3 실시예에서, 적당한 전압 상승 속도는 2 내지 5V/min 이다. 규격이 정해진 전류의 조건하에서, 양극 산화물(107)은 1500 내지 3500Å 두께로 형성된다. 예를 들어, 2000Å으로 형성된다(제 3B도).
이온 도핑(또한 플라즈마 도핑으로 칭한다)에 의해, 불순물(인)은 마스크로서 게이트 전극부를 사용하여 자체-정렬로 TFT 의 섬 형태 실리콘막으로 도핑된다. 도핑 기체는 인(PH3)이 된다 그 도즈는 4 × 1015cm-3이다.
제 3C 도의 도시된 것처럼, KrF 엑시머 레이저(248nm 파장과 20n 초 펄스폭을 가짐)는 조사되어, 상기 불순물 영역의 도입에 의해 결정성이 저하되는 부분의 결정성을 증가시킨다. 그 레이저의 에너지 밀도는 150 내지 400mJ/㎠ 이고, 바람직하게는 200 내지 250mJ/㎠ 이 된다. 상기 방식으로, N-형 불순물(인) 영역(108 및 109)이 형성된다. 그들 영역의 시트 저항은 200 내지 800Ω/평방이다.
상기 단계에서, 레이저 광선을 대신하여, 그 레이저 광선과 같은 세기를 갖는 강한 광선이 플래쉬 램프가 실례를 가열하기 위해 단시간동안 1000 내지 1200 ℃(실리콘 모니터의 온도)를 상승시키는데 이용되는 고속 열 처리(RTP) 또는 고속열 어니일링(RTA)의 채용으로 이용될 수 있다.
그 이후에, 산소와 함께 갖는 재료로서 TEOS를 사용하는 플라즈마 CVD 또는,오존과 함께 TEOS를 이용하는 대기 압력 CVD 또는 저압 CVD 에 의해 전체 표면을 통해 계층 절연체(100)로서 3000Å 두께로 실리콘 산화막이 형성된다. 기판 온도는 250 내지 450 ℃, 예를 들어 350 ℃ 온도가 된다. 막이 형성된 이후에, 실리콘 산화막은 표면을 평면화 처리하도록 기계적으로 접지된다(제 3D 도).
그후, 계층 절연체(110)는 제 1E 도에 도시된 것처럼 에칭되어, Cr 또는 Ti 질화물을 갖는 Cr 배선(112 및 113)을 형성한 이후에 TET의 소스/드레인 내에 접촉홀을 형성한다.
니켈이 플라즈마 처리를 사용하여 도입되는 결정 실리콘막은 실리콘 산화물과 비교된 버퍼산에 대해 낮은 선택성을 갖기 때문에, 결정 실리콘 산화막은 상기 접촉홀을 형성하는 단계에서 종종 에칭된다.
그러나, 니켈이 제 3 실시예에 도시된 것처럼 10ppm 의 저농도로 수용액을 이용하여 도입될 때, 상기 접촉홀은 플루오르화 산에 대한 높은 저항으로 인하여 양호한 재생성으로 안정하게 형성될 수 있다.
실리콘 산화막은 수소로 1 내지 2 시간동안 300 내지 400 ℃로 어니일 처리되어, 실리콘의 수소 첨가를 종료한다 이러한 방식으로, TFT 는 완성된다. 그로인해, 동시에 제조된 다수의 TFT 는 매트릭스와 같은 구성으로 배열되어, 액티브 매트릭스형 액정 디스플레이 장치를 완료한다. 상기 TFT 는 소스/드레인 영역(108/109) 및 채널 형성 영역(114)을 갖는다. 그 외에도, 참조번호(115)는 NI 전기 접촉부를 가리킨다.
제 3 실시예의 구조가 채택될 때, 활성층에 존재하는 니켈 밀도가 약 3 ×1018원자 cm-3또는 1 × 1015원자 cm-3내지 3 × 1018원자 cm-3임을 고려한다.
제 3 실시예의 TFT 에 있어서, N-채널의 이동도는 150 ㎠/Vs 또는 그 이상이 된다. 그 외에도, TFT 는 작은 Vth및 양호한 특성을 가짐을 확인했다. 또한, 이동도의 변화가 ±10% 또는 그 이하임을 확인했다. 그 이동도에서 그와 같은 작은 변화는 레이저 광선 조사에 의해 결정성의 가속 및 열처리에 의해 불완전한 결정화 를 초래한다는 점을 고려한다. 단지 레이저 광선만이 이용될 때, N-채널에서 150㎠/Vs 또는 그 이상의 이동도를 쉽게 얻을 수 있다. 그러나, 그 변화는 너무 크기 때문에, 제 3 실시예처럼 균일한 이동도를 얻을 수 없다.
제 4 실시예
제 4 실시예에 있어서는, 제 2 실시예에서처럼 니켈을 선택적으로 도입하고, 니켈이 도입되는 부분으로부터 수평 방향(기판과 평행한 방향)으로 결정체가 성장하는 영역을 사용하여, 한 전자 장치가 형성되는 실시예를 설명한다. 그와 같은 구조가 채택될 때, 장치의 활성층 영역내의 니켈 밀도는 보다 낮게 될 수 있기 때문에, 장치의 전기적 안정성 및 실현성으로 매우 양호한 구조를 얻을 수 있다.
제 4A 도 내지 제 4F 도는 제 4 실시예에 따라 반도체 장치를 제조하는 단계를 도시한다. 초기에, 기판(201)은 크리닝(cleaned) 처리되고, 재료 기체 TEOS(tetra ethoxy silane) 및 산소로서 이용하는 플라즈마 CVD 에 의해 2000Å 두께를 가진 실리콘 산화물을 구비한 베이스막(202)이 형성된다. 그후, 플라즈마 CVD 에 의해, 500 내지 1500Å, 예를 들어 1000Å 두께를 갖는 진성(I-형) 비정질 실리콘막(203)이 형성된다. 그후, 연속적인 방법으로, 500 내지 2000Å, 예를 들어, 1000Å 두께를 갖는 실리콘 산화막(205)이 플라즈마 CVD 에 의해 형성된다. 그후, 실리콘 산화막(205)은 선택적으로 에칭되어, 비정질 실리콘이 노출되는 영역(206)을 형성한다.
그후, 상기 제 2 실시예에 도시된 방법에 의해, 코팅되는 용해제(이 경우에 식초산염 용해제)는 결정화를 가속화하는 금속 원소인 니켈을 포함한다. 그 식초산염 용해제 내의 니켈 밀도는 100ppm 이다. 또한, 각각의 단계에서 상세한 순서와 조건은 제 3 또는 제 4 실시예에 도시된 방법과 같다.
그 이후에, 4 시간동안 500 내지 620 ℃, 예를 들어 500 ℃ 의 질소 분위기에서 어니일 처리가 실행되어, 실리콘막(203)을 결정화한다.
그 결정화에 있어서, 결정체 성장은, 니켈 및 실리콘 막이 화살표로 도시된 것처럼 기판과 평행한 방향으로 서로 접촉되는 영역(206)으로부터 시작한다. 영역(204)은 니켈이 결정화를 위해 직접 도입되는 영역으로 칭하고, 영역(203)은 결정화가 수평 방향으로 진행하는 영역으로 칭한다. 부호(203)에 의해 표시된 수평으로 성장된 결정은 약 25㎛ 의 사이즈를 갖는다. 또한, 결정체 성장의 방향이 대략 <111>축 방향임을 확인했다(제 4A 도).
상기 열처리에 의한 결정화 이후에, 1/100 버퍼산을 이용하여 플루오르화 산처리가 실행된다. 적외선 조사는 플루오르화 산 처리에서 발생된 기공들(한정된 니켈 성분(니켈 실리사이드)이 제거되는 부분)의 어니일 처리를 가속하고, 실리콘막(203)의 결정성을 증가시킨다. 상기 단계는 1.2㎛ 파장을 갖는 적외선의조사에 의해 실행된다. 상기 단계는 몇 분 동안 고온 열 처리와 같은 효과를 제공한다.
적외선의 광원으로서, 할로겐 램프가 이용된다. 적외선의 밀도는 조정되기 때문에, 모니터의 단일 결정 실리콘 웨이퍼 상의 온도는 900 내지 1200 ℃ 사이의 범위에 있다. 실리콘 웨이퍼에 구체화되는 열결합 온도는 적외선의 광원으로 역귀환되도록 조정된다. 제 4 실시예에 있어서, 온도는 50 내지 200 ℃/초의 일정한 속도로 상승하고, 그 온도는 자연 냉각으로 20 내지 100 ℃ 까지 강하한다. 적외선 조사에 있어서, 실리콘 막은 선택적으로 가열되기 때문에, 유리 기판의 가열은 최소화된다.
실리콘막은 4 시간동안 질소 분위기에서 550 ℃ 열처리되어, 막 내의 결합을 감소시킨다. 그후, 실리콘 산화막(205)은 제거된다. 동시에, 영역(206)의 표면에 형성된 산화막은 같은 시간에 제거된다. 그로 인해, 실리콘막(204)이 패터닝된 이후에, 그 막은 섬 형태 활성층 영역(208)을 형성하기 위해 건식 에칭 처리된다. 이때, 제 4A 도의 참조 부호(206)의 영역은 니켈이 직접 도입되어 니켈 성분이 제거되는 영역이다. 상기는 비교적 높은 밀도로 니켈이 존재하는 영역이기도 하다. 그이외에, 니켈이 비교적 높은 밀도로 존재함을 확인했다. 이것은 니켈의 농도가 중간 영역과 비교할 때 높게됨을 알 수 있다. 결과적으로, 상기 실시예에 있어서, 니켈의 고밀도를 갖는 그들 영역은 활성층(208)에서 채널 형성 영역을 중복하지 않는다. 이것은 장치의 활성층으로 니켈의 작은 밀도로 높게 결정 영역을 사용 가능하게 한다.
상기 이후에, 실리콘막은 1 시간동안 10atm 대기압 및 500 내지 600 ℃, 전형적으로 550 ℃ 온도로 유지하고, 100vol% 수증기를 포함하며, 실리콘 산화막(209)을 형성하기 위해 활성층(실리콘막)(208)의 표면을 산화한다. 그 실리콘 산화막의 두께는 1000Å으로 설정된다. 실리콘 산화막(209)은 암모니아 분위기(1atm 압력, 100%)에서 400 ℃ 의 기판을 유지한 후에, 예를 들어 열 산화에 의해 형성된다. 그후, 상기 상태에서, 기판은 0.6 내지 4㎛, 예를 들어 30 내지 180 초 동안 0.8 내지 1.4㎛ 피크 파장을 갖는 적외선으로 조사하여, 실리콘 산화막(209)을 질화 처리한다. 그런데, 0.1 내지 10% HCL은 이때 분위기 내에 혼합될 수 있다(제 4B도).
연속으로, 알루미늄(0.01 내지 0.2% Sc를 포함)은 3000 내지 8000Å, 예를들어 6000Å 두께를 갖는 막으로 스퍼더링 처리하여 형성된다. 그후, 알루미늄박은 게이트 전극(210)을 형성하기 위해 패터닝된다(제 4C 도).
알루미늄 전극의 표면은 양극화되기 때문에, 산화층(21)은 그 표면에 형성된다. 그 양극 산화는 1 내지 5% 주석산을 포함하는 에틸렌 글리콜로 실행된다. 그결과 산화물층(211)의 두께는 2000Å 이다. 그런데, 그 산화층(21)이 연속 이온 도핑으로 오프셋 게이트를 형성하기 위한 두께를 형성하기 때문에, 오프셋 게이트 영역의 길이는 상기 양극 산화에서 결정될 수 있다(제 4D 도).
N-전도형 주입 불순물(인)은 게이트 전극부를 사용하여 이온 도핑(플라즈마 도핑으로도 칭함)에 의해 활성층 영역(소스/ 드레인, 채널을 구성)으로 자체-정렬 도핑되는데, 즉, 게이트 전극(210) 및 산화층(211)은 마스크로서 게이트 전극의 주변에 제공된다. 도핑 기체는 인(PH3)이고, 가속 전압은 60 내지 90kV, 예를 들어 80kV 이다. 그 도즈는 1 × 1015내지 8 × 1015cm-2, 예를 들어, 4 × 1015cm-2이다. 결과로, N-형 불순물 영역(212 및 213)이 형성된다. 불순물 영역 및 게이트 전극은 오프셋 상태로 배치되는 X 의 거리로 분리된다. 그와 같은 오프셋 상태는 누설 전압(오프 전류로도 칭함)의 감소 면에서 효과적이고, 게이트 전극에 대한 역전압(N-채널 TFT 인 경우 마이너스 전압)의 응용이 효과적이다. 특히, 액티브 매트릭스 픽셀이 제 4 실시예에서 제어되는 TFT 에서, 누설 전류가 작게 되어 픽셀 전극에 축적된 전기 충전이 바람직한 영상을 제공하기 위해 이루어져야 하기 때문에, 오프셋을 제공하는 것이 효과적이다.
이후에, 기판은 레이저 광선 조사에 어니일 처리된다. 레이저 광선으로, KrF 엑시머 레이저(248nm 파장 및 20n 초 펄스폭을 가짐)가 이용되지만, 다른 레이저 광선이 이용될 수 있다. 레이저 광선 조사 조건은 다음 정의된다. 에너지 밀도가 200 내지 400mJ/㎠, 예를 들어, 250mJ/㎠ 이다. 한 장소는 레이저 광선의 2 내지 10 쇼트로 조사되는데, 예를 들어, 레이저 광선 조사의 2 쇼트로 조사된다. 레이저 광선 조사의 시간에, 레이저 광선 조사 효과는 200 내지 450 ℃ 에서 기판을 가열하여 향상될 수 있다(제 4E도).
다음, 6000Å 두께 실리콘 산화막(214)은 플라즈마 CVD 에 의해 계층 절연체로서 형성된다. 또한, 투명성 폴리마이드막(215)은 표면을 펑면화하기 위하여 회전코팅 공정에 의해 형성된다.
그후, 접촉홀이 계층 절연체(214 및 215)내에 형성되고, TFT 의 전극 및 배선(217 및 218)은 티타늄 질화물 및 알루미늄과 같은 금속 재료의 다층막으로 형성된다. 최종적으로, 그 기판은 30 분동안 수증기의 1atm 기압으로 350 ℃ 어니일 처리하여, TFT를 갖는 액티브 매트릭스 픽셀 회로를 형성한다(제 4F 도).
제 4 실시예에서 형성된 TFT 는 높은 이동도를 얻을 수 있기 때문에, TFT 는 액티브 매트릭스 액정 디스플레이 장치내의 구동 회로에 이용될 수 있다.
제 5 실시예
제 5A 도 내지 제 5D 도는 제 5 실시예에 따른 방법에서 제조된 반도체의 횡단면도이다. 초기에, 2000Å 두께를 갖는 실리콘 산화물 베이스막(502)이 스퍼터링 공정에 의해 기판(코닝 7059)(501)상에 형성된다. 상기 기판이 베이스막의 형성 이전 또는 이후의 변화 온도보다 높은 온도에서 어니일 처리되기 때문에, 기판은 0.1 내지 1.0 ℃/min 에서 변화 온도보다 낮은 온도로 점차 냉각된다. 그로 인해, 온도의 상승에 따르는 다음 단계(본 발명의 열 어니일 처리 및 열 산화 공정을 포함)에서 기판의 수축이 작게되고, 마스크 교환(mating)이 필요하다. 코닝 7059 기판은 0.03 내지 1.0 ℃/min, 양호하게는 0.1 내지 0.3 ℃/min, 1 내지 4 시간동안 620 내지 660 ℃ 온도에서 점진적인 어니일 처리가 따른다. 그 기판은 온도가 400 내지 500 ℃로 떨어질때 얻을 수 있다.
다음, 진성(I-형) 반도체 비정질 실리콘은 500 내지 1500Å, 예를 들어 1000 Å 두께로 형성된다. 그후, 제 1 실시예에 도시된 방법으로, 결정화를 가속화하는 금속 원소로서, 니켈이 비정질 실리콘막의 표면에 도입된다. 그후, 기판은 결정화를 위해 질소 분위기(atm 압력)내의 550 ℃ 에서 4 시간동안 어니일 처리된다. 그러면, 1/50 버퍼산은 막 내에 한정된 니켈 성분이 제거되는 플루오르화 산 처리를 위한 것이다. 그후, KrF 엑시머 레이저는 결정화를 위한 것이다. 그후, KrF 엑시머 레이저는 결정화를 더 가속화하기 위해 조사된다. 그러면, 기판을 지소 분위기에서 4 시간동안 550 ℃ 온도로 열처리된다. 그후, 실리콘 막은 섬 형태 실리콘막(503)(TFT 의 활성층)을 형성하기 위해 10 내지 1000㎛ 평방의 사이즈로 표현된다(제 5A 도).
그후, 70 내지 90% 수증기를 포함하는 1 기압 산소 분위기는 1.5:1.9 수소/산소 비율로 피로제닉 재반응 공정(pyrogenic reactive process)에 의해 500 내지 750 ℃, 전형적으로는 600 ℃ 온도로 형성된다. 상기 기판은 실리콘 막의 표면을 산화하기 위해 3 내지 5 시간 동안 분위기 상태로 유지하여, 500 내지 1500Å, 예를 들어 1000Å 두께로 실리콘 산화막(504)을 형성한다. 초기 산화막의 표면이 50 Å 또는 그 이상의 감소되어 실리콘막의 상부 표면부 상의 스트레인이 실리콘의 계면 및 실리콘 산화물에 도달하지 않음을 주시한다. 즉, 실리콘의 클린 계면 및 실리콘 산화물을 얻을 수 있다. 실리콘 산화막의 두께가 실리콘막의 두께의 2 배가되기 때문에 산화된다. 결과적으로, 1000Å 두께를 갖는 실리콘 산화막이 1000Å 두께로 실리콘 산화막을 얻기 위해 산화된다면, 나머지 실리콘막의 두께는 500Å 이다.
일반적으로, 감소된 두께로 인하여 실리콘 산화막(게이트 절연막) 및 활성층은 개선된 이동도 및 감소된 오프 전류로서 보다 양호한 특성을 제공한다. 반면에,초기 비정질 실리콘막의 결정화는 증가된 두께로 보다 쉽게 된다. 결과적으로, 활성층의 두께는 특성 및 공정을 통해 불일치된다. 본 발명은 제 1 시간 동안 상기 문제를 해결한다. 즉, 결정화 이전에, 비정질 실리콘막을 두껍게 형성되어, 양호한 결정막을 제공한다. 그러면, 실리콘막은 산화를 통해 얇게 되어 TFT로서 특성을 개선한다. 또한, TFT 는 비정질 성분, 또는 재결합 중앙에 존재하는 입자 경계계면이 쉽게 산화되기 때문에, 그 활성층의 재결합 중앙은 감소된다. 그로 인해 생산품의 산출 비율은 증가하게 된다.
실리콘 산촤막(504)이 얼 산화에 의해 형성된 이후에, 기판은 디니트로겐 일산화물(dinitrogen monoxide)(1atm 기압, 100%) 분위기에서 600 ℃ 온도로 2 시간 동안 어니일 처리된다.(제 5B 도)
이후에, 감압 CVD 에 의해 3000 내지 8000Å, 예를 들어 6000Å 두께를 갖는 막으로 다결정 실리콘(0.01 내지 0.2% 인을 포함)이 형성된다. 그로 인해, 그 실리콘막은 패터닝되어 게이트 전극(505)을 형성한다. 그후, 그 실리콘막은 마스크로서 이용되어, 활성층영역(소스/드레인 및 채널을 구성)에 n-전도형 주입 불순물(이 경우에 인)을 이온 도핑(플라즈마 도핑으로 칭함)하여 자체-정렬로 도핑된다. 도핑기체로서, 인(PH3)이 이용된다. 가속 전압은 60 내지 90kV, 예를 들어 80kV 이다. 그 도즈는 1 × 1015내지 8 × 1015cm-2, 예를 들어 5 ×1015cm-3이다, 결과로서, N-형불순물 영역(506 및 507)이 형성된다.
이후에, 기판은 레이저 광선 조사로 어니일 처리된다. 레이저 광선으로서,KrF 엑시머 레이저(248nm 파장 및 20nsec 펄스폭을 가짐)가 이용된다. 그러나, 다른 종류의 레이저 광선이 이용될 수 있다. 그 레이저 광선 조사 조건은 다음과 같이 정의된다. 그 에너지 밀도가 200 내지 400mJ/㎠, 예를 들어 250mJ/㎠ 이다. 한 장소는 레이저 광선의 2 내지 10 쇼트 조사된다, 그 효과는 레이저 광선 조사에서 200 내지 450 ℃로 기판을 가열하여 향상시킬 수 있다(제 5C 도).
또한, 그 공정은 인접(near) 적외선을 이용하는 렘프 어니일링하여 실행될 수 있다. 인접 적외선은 비정질 실리콘에 의해 흡수되는 것보다 결정 실리콘에 의해 보다 쉽게 흡수될 수 있기 때문에, 1000 ℃ 또는 보다 높은 온도에서 열 어니일처리에 비해 효과적인 어니일 처리를 실행할 수 있다. 반면에, 인접 적외선은 유리기판에 의해 거의 흡수될 수 없기 때문에 유리 기판에 의해 먼(far) 적외선이 흡수되지만[가시 또는 인접 적외선(0.5 내지 4㎛ 파장을 가짐)은 흡수되지 않음], 유리 기판은 고온으로 가열되지 않는다. 또한, 상기 공정은 짧은 시간에 완료될 수 있다. 또한, 상기 방법은 유리 기판의 수축으로 문제가 제기되는 단계에서 가장 적당한 방법이다.
다음, 6000Å 두께를 갖는 실리콘 산화막(508)은 플라즈마 CVD 에 의해 계층 절연체로서 형성된다. 그 계층 절연체로서, 폴리아미드가 이용된다. 또한, 티타늄질화물 및 알루미늄과 같은 금속 재료 다층의 TrT 의 전극/배선(509 및 510)을 형성하기 위해 접촉홀이 형성된다. 최종적으로, 상기 기판은 1atm 압력의 수증기 분위기에서 30 분 동안 350 ℃ 어니일링 처리되어, TFT를 완성한다(제 5D 도).
상기 방법으로 얻어진 TFT 의 이동도는 110 내지 150cm2/Vs 이고, S 값은 0.2 내지 0.5 V/디지트이다. 또한, p 형 TFT 가 동일한 방법으로 소스/드레인에 붕소를 도핑하여 제조될 때, 이동도는 90 내지 120cm2/Vs 가 되고, S 값은 0.4 내지 0.6V/디지트가 된다. 상기 경우가, 게이트 절연막이 공지된 PVD 및 CVD 에 의해 형성되는 경우와 비교될 메, 이동도는 20% 까지 감소되고, S 값은 20% 또는 그 이상감소된다.
실현성에 있어서, 제 5 실시예의 TFT 는 1000 ℃ 고온 열 산화로 제조된 TFT와 비해 양호 결과를 나타낸다.
제 6 실시예
제 6A 도 내지 제 6F 도는 제 6 실시예에서 제조된 반도체의 횡단면도이다. 제 6 실시예에 도시된 TFT 는 액티브 매트릭스형 액정 디스플레이 장치의 픽셀부에 배열된 TFT로 칭한다.
2000Å 두께 실리콘 산화 베이스막(52)이 기판(코닝 7059) 상에 형성된다. 또한, 비정질 실리콘막이 200 내지 1500Å 의 두께로 형성된다. 진성(I-헝) 비정질 실리콘막은 8000Å 두께로 형성된다. 질소 분위기에서 4 시간 동안 550 ℃ 열처리 후에, 제 1 실시예의 방법에 따라 금속 원소 니켈이 도입되어, 그 실리콘막을 결정막으로 변환한다. 그후, 1/70 버퍼산은 플루오르화 산 처리로 기판을 처리하는데 이용되어, 그 막 내의 한정된 니켈 성분을 제거한다. 그후, 상기 결정 실리콘막의 결정성은 kKF 엑시머 레이저 광선 조사에 의해 보다 더 가속화된다. 또한, 그 기판은 니켈 분위기상태에서 4 시간 동안 550 ℃ 열 처리 된다.
따라서, 얻어진 결정 실리콘막은 특정 영역에서 크리너 입자 경계가 없는 결정 실리콘막이 될 수 있다. 상기 표면의 임의 장소에서, TFT 의 활성층은 형성될 수 있다. 즉, 전체막의 균일하게 결정화되기 때문에, TFT 의 활성층을 구성하는 전체 결정 실리콘막은 TFT 가 매트릭스 구성에 형성되는 경우에도 균일하게 형성될 수 있다. 결과로서, 특성 면에서 작은 변화를 갖는 다수의 TrT를 얻을 수 있다. 부가하여, 막 내의 니켈 성분은 매우 작게 형성될 수 있고, 그 결과로 장치의 안정성을 높게 할 수 있다.
그후, 결정 실리콘을 구비한 섬 형태 영역(53)은 기판을 패터닝하여 형성된다. 그후, 그 섬 형태 영역을 커버하기 위해 1000Å 구제 실리콘 산화막(54)이 형성된다. 제 6 도를 이용하여 한 TFT 가 형성된 경우와 아래에 설명된다. 실제로, 여러 TFT 는 매트릭스 구성에 필요한 수로 동시에 형성된다.
다음, 스퍼터링 공정에 의해 3000 내지 8000Å 두께, 예를 들어, 6000Å 두께로 알루미늄막(0.1 내지 0.3wt% Sc를 포함)이 증착된다. 그후, 100 내지 400Å 두께로 형성된 얇은 양극 산화막이 알루미늄막의 표면상에 형성된다. 그로 인해, 약 1㎛ 두께로 포토레지스트가 회전 코팅 공정에 의해 처리된 알루미늄막 상에 형성된다. 그후, 게이트 전극(55)은 공지된 포토리소그래피 공정에 의해 형성된다. 여기서, 포토레지스트 마스크(56)는 게이트 전극 상에 유지된다(제 6A도).
상기 기판은 수산염의 10% 용해제로 침전된다. 그후, 기판은 10 내지 500 분 동안, 예를 들어 200 분 동안 5 내지 50V 또는 8V 의 정격 전압으로 양극 산화 처리되기 때문에, 다공성(porDUS) 양극 산화물(57)은 게이트 전극 측면 상에 약 5000 Å 두께로 형성된다, 마스크 재료(56)가 게이트 전극의 상부 표면상에 형성되기 때문에, 양극 산화는 거의 진행하기 어렵다(제 6B 도).
상기 마스크 재료가 제거되고, 게이트 전극의 상부 표면이 노출되고, 기판은 3% 수산화물의 에틸렌 글리콜 용해제(암모늄으로 자연 조정된 PH)에 침전된다. 그후, 전류는 1 내지 5V/min, 예를 들어 4V/min 에서 전체를 통과하여, 양극 산화동안 100V 까지 전압을 상승시킨다. 상기 단계에서, 게이트의 상부 표면뿐만 아니라 게이트 전극의 측면까지도 양극 산화로 처리되기 때문에, 미세 비기공(nonporus)양극 산화물(58)이 1000Å 두께로 형성된다. 양극 산화물의 저항 전압은 50V 또는 그 이상이다(제 6C 도).
상기 실리콘 산화물(54)은 건식 에칭 공정에 의해 에칭된다. 그 애칭에 있어서, 양극 산화물(37 및 38)은 에칭되지 않으며, 실리콘 산화막만이 에칭된다. 그 양극 산화물 아래의 실리콘 산화막은 에칭되지 않고, 게이트 절연막(59)으로서 남는다(제 6D도).
다음, 인산, 아세트산 및 질산의 혼합산은 다공 양극 산화물(57)을 에칭하는데 이용되어, 비다공 양극 산화물(58)을 노출시킨다. 그후, 불순물(인)은 플라즈마 도핑에 의해 마스크로서 다공 양극 산화물(37) 및 게이트 전극(35)을 이용하여 실리콘 영역(33)으로 도핑된다. 그 도핑 기체는 인(PH3)이다. 그 가속 전압은 5 내지 30kV, 예를 들어, 10kV 이다. 그 도즈는 1 × 1014내지 8 × 1015cm2, 예를 들어 2× 1015cm-2이다.
상기 도핑에서, 인의 고밀도는 게이트 절연막으로 커버되지 않은 영역(60)내에 도핑된다. 게이트 절연막(59)으로 커버된 영역(61)에서, 게이트 절연막(59)은 저지되기 때문에, 도핑량은 작다. 제 6 실시예에서, 단지 D.1 내지 5% 불순물만이 영역(60)과 비교하여 도핑된다. 결과로서, N 형 높은 불순물 밀도 영역(60) 및 P형 낮은 불순물 밀도(61)가 형성된다(제 6E 도)
이후에, 게이트 절연막의 상부 표면은 레이지 광선으로 조사되어, 레이저 어니일 처리는 도핑된 불순물을 활성화하도록 실행된다. 그후, 실리콘 산화막(62)은 플라즈마 CVD 에 의해 계층 절연체로서 6000Å 의 두께로 형성된다. 그후, 픽셀 전극이 되는 ITO 전극(64)이 형성된다. 또한, 티타늄 질화물 및 알루미늄과 같은 금속 재료의 다층을 갖는 TFT 드레인 및 소스 영역의 전극/배선(63)을 헝성하기 위해 접촉홀이 형성된다. 상기 기판은 1 atm 압력 수소 분위기에서 30 분 동안 350 ℃에서 어니일 처리된다. 상기 단계에서, TFT 는 완성된다(제 6F 도)
제 6 실시예에 있어서, 소위 저밀도 드레인(얕게 도핑된 드레인, LDD) 구조와 같은 구조를 얻을 수 있다. 비록, LDD 구조가 핫 캐리어에 의해 저하를 억제하는 효과가 나타난다 할지라도, 제 6 실시예에서 제조된 TFT 에서 동일한 효과를 얻을 수 있다. 그러나, 공지된 LDD를 얻기 위한 공정과 비교할 때, 제 6 실시예는 한 도핑 공정으로 LDD를 얻을 수 있는 특징이 있다. 부가하여, 제 6 실시예는 다공 양극 산화물(57)에 의해 정의된 게이트 절연막(59)을 이용하여 높은 불순물 밀도 영역(60)을 정의하는 특징이 있다. 즉, 불순물 영역은 다공 양극 산화물(57)에 의해 간접적으로 정의된다. 그후, 본 발명에 도시된 것처럼, LDD 영역의 폭(X)은 다공양극 산화물의 폭에 의해 실제 결정된다.
제 6 실시예에 따른 방법을 이용하여, 보다 높은 집적도가 형성될 수 있다. 그로 인해, 이때, TFT 에 적당하게 LDD 영역 또는 오프셋 영역의 폭(X)을 변경하기 쉽다. 특히, 오프셋 전류가 감소되어, 제 6 실시예는 픽셀 전극에서 전기적 로드를 유지하는 TFT에 대해 가장 적절하다.
제 7 실시예
제 7 도는 집적 회로를 사용하는 전기 광학 시스템에 대한 블록선도이며, 디스플레이, CPU, 및 메모리를 장착한 상기 시스템은 유리 기판 상에 장착된다. 여기에서, 입력 포트는 외부측으로부터의 신호 입력을 판독하여 상기 신호를 영상 신호를 변환시킨다. 보조 메모리는 각각의 픽셀에 정보를 제공하고 비휘발성 메모리로서 그 정보를 각각 정정하기 위한 메모리이다. 다시 말해, 전자-광학 시스템의 픽셀 내에 포인트 결함이 존재할 때, 포인트 결함에 따른 정정된 신호는 결함을 커버하기 위해 그 결함을 둘러싸는 픽셀로 전송된다. 부가하여, 그 픽셀이 주위 픽셀에 비해 어두울 때, 주위 픽셀로서 동일한 밝기를 형성하기 위해 어두운 신호에 보다 큰 신호가 전송된다.
CPU 및 메모리는 통상 컴퓨터에 이용되는 것과 같다.
특히, 상기 메모리는 RAM으로 각각의 픽셀에 대응하는 영상 메모리를 갖는 다. 또한, CPU 는 기판의 배면이 영상 정보에 따라 조사될 수 있는 백 광선(backlight)을 변화시킬 수 있다.
그후, 오프셋 영역 및 LDD 영역의 폭을 제공하기 위해, 배선의 3 내지 5 시스템이 형성되어 양극 산화를 개별적으로 변화시킨다. 전형적으로, 액티브 매트릭스 회로에 있어서, 채널 길이는 10㎛로 설정되고, 그 LDD 영역의 폭은 0.4 내지 1㎛, 예를 들어 0.6㎛ 로 설정된다. 상기 드라이버에 대하여, N-채널형 TFT 의 채널 길이는 8㎛ 로 설정되고, 그 채널 폭은 200㎛ 로 설정되며, LDD 영역의 폭은 0.2 내지 0.3㎛ 로, 예를 들어 0.25㎛ 로 설정된다. 상기 같은 방법에 있어서, P-형 TFT 의 채널 길이는 5㎛ 로 설정되고, 채널폭은 10㎛ 로 설정된다. LDD 영역의 폭은 0 내지 0.2㎛, 예를 들어, 0.1㎛ 로 설정된다. 디코더에 대하여, N-채널 TFT 의 채널 길이는 8㎛ 로 설정되고, 그 채널 폭은 10㎛ 로 설정된다. LDD 영역의 폭은 0.3 내지 0.4㎛, 예를 들어 0.35㎛ 로 설정된다. 동일한 방법으로, P 형 채널 TFT 의 채널폭은 5㎛ 로 설정되고, 그 채널폭은 500㎛ 로 설정된다. 그 LDD 영역의 폭은 0 내지 0.2㎛, 예를 들어, 0.1㎛ 로 설정될 수 있다. 또한, CPU, 입력 포트, 고정 메모리 및 제 6 도의 메모리의 NTFT 및 PTFT 에 있어서, LDD 영역의 폭은 고주파수 동작 및 저전력 소비 디코더와 같이 최적화 될 수 있다. 그로 인해, 전자-광학 시스템(74)은 절연 표면을 갖는 동일한 기판 상에 형성될 수 있다.
본 발명은 고저항 영역의 폭이 그 이용에 따른 2 내치 4 종류 심지어 더 많은 종류로 변화되는 특징이 있다. 또한, 그 영역은 채널 형성 영역으로 동일한 전도 형태뿐만 아니라 채널 형성 영역과 동일한 재료로 형성되지 않을 수도 있다. 즉, N-형 불순물의 매우 소량은 P 형 불순물의 소량이 PTFT 에서 도핑되는 동안NTFT 에 도핑된다. 또한, 고저항 영역의 형성에 대해 탄소, 산소, 질소 등의 선택된 도핑은 핫 캐리어로부터 오프 전류를 갖는 트레드 오프 및 저하, 실현성, 주파수 특성을 보호하는데 효과적이다.
또한, 픽셀 전극에 제공된 TFT를 구동하기 위한 구동 회로의 TFT 로서 제 3A 도 내지 제 5D 도에 도시된 TFT를 이용하는 것이 바람직하다.
제 8 실시예
제 8 실시예는 다음의 설명에서 개략적으로 보여주는 단계들로 실시예가 제조되는 것을 특징으로 한다.
(1) 결정 실리콘막이 니켈 원소를 이용한 열처리로 결정화된다.
(2) 실리콘막에 놓여진 니켈 성분(니켈 실리사이드)을 제거하기 위해 플루오르화 산으로 상기 스텝에서 결정화된 실리콘막을 처리하도록 1/100 버퍼산이 사용된다.
(3) 단계(1)에서 결정화된 실리콘막의 결정성은 레이저 광선 조사로 가속화된다.
(4) 소스/드레인 영역을 형성하기 위해 불순물 이온을 도핑하는 마스크로서 이용되는 게이트 전극이 형성된다.
(5) 도핑 불순물의 작용 및 소스/드레인 영역의 재결정화는 열처리에 의해 행해진다.
상술한 바와 같이, 실시예 8 은 니켈 레이저 광선 소사 열처리의 열처리 제거 사이클이 행해지는 것을 특징으로 한다. 여기서 최초의 열처리는 비정질 실리콘막을 결정화하기 위해 행해진다. 레이저 광선 조사는 비정질 실리콘막을 결정화하기 위해 행해진다. 두 번째 열처리는 소스/드레인 영역에 도핑된 불순물의 작용과 소스/드레인 영역의 재결정화를 위해 행해지며 채널 형성 영역의 결함을 제거하기 위해 행해지는 것이다.
제 9A 도 내지 9D 도에 도시한 TFT 의 제조 스텝에 대해서 설명하기로 한다. 처음에 유리 기판(901) 상에는 스퍼터링 공정에 의해 2000Å 의 두께로 베이스 실리콘 산화막(902)이 형성된다. 다음에 플라즈마 CVD 및 강압 CVD 에 의해 1000Å의 두께로 비정질 실리콘막이 형성된다. 이때 비정질 실리콘막의 표면상에 니켈 원소를 넣기 위해 니켈 아세테이트가 사용된다. 다음에 결정 실리콘막(903)을 제공하도록 열처리에 의해 비정질 실리콘막이 결정화된다. 550 ℃ 에서 4 시간의 열처리로 결정 실리콘막이 얻어진다.
상기 열처리를 완료한 후, 상기 결정 실리콘막에 놓여 있는(편향된) 니켈 성분을 제거하는 플루오르화 산 처리로 기판을 처리하기 위해 1/100 버퍼산이 사용된다. 다음에 결정 실리콘 막(903)(제 9A 도)의 결정성의 결정화를 가속하기 위해 300mJ/㎠ 의 세기의 XeCl 엑시머 레이저(308 nm 의 파장)와 XeF 엑시머 레이저로 기판이 조사된다.
다음, TFT 의 활성층을 형성하도록 결정 실리콘막(903)이 패터닝된다. 게이트 절연막을 구성하는 실리콘 산화막은 플라즈마 CVD 에 의해 1000Å 의 두께로 형성된다. 게이트 절연막 형성후 주성분으로서 알루미늄 함유막이 5000Å 의 두께로 형성된다. 다음에 막은 게이트 전극(905)을 형성하도록 패터닝되고, 게이트전극(905)은 막을 전해액에서 양극 산화시키는 애노드로서 사용됨으로써 게이트 전극(905)의 주변에는 산화층(906)이 형성케 된다. 산화층(905)은 2000Å 의 두께로 형성된다.
게이트 전극(905)의 산화물층(906)과 게이트 전극(905)의 주변은 불순물 이온을 도핑하는 마스크로서 사용됨으로써 소스 영역(907), 드레인 영역(911), 채널 형성 영역(909), 및 오프셋 게이트 영역(908, 910)이 자기 정렬로 형성된다. 여기에 N 타입 채널 TFT를 제공하도록 불순물 이온으로서 인이온이 사용된다. 이때 소스/드레인 영역은 이온 충격으로 인해 무결정된다(제 9B 도).
(C)에서 보여준 스텝에서 소스 영역(907)및 드레인 영역(911)이 재결정화되고 도핑된 인 이온이 500 ℃ 에서 2 시간의 열처리로 활성화된다. 이 스텝에서 결정 오프셋 게이트 영역(908)과 비정질 소스 영역(907) 사이의 계면으로부터 화살표(912)로 도시한 결정이 성장된다. 이러한 결정 성장은 결정의 코어(핵)로서 작용하는 오프셋 게이트 영역과 함께 진행한다. 부가적으로 결정 오프셋 게이트(910)와 비정질 드레인 영역(911) 사이와 계면으로부터 화살표(912)로 도시한 결정이 성장된다. 상기 결정화는 소스/드레인 영역에서 방전된 인 이온의 작용에 의해 500 ℃ 또는 그 이하에서 손쉽게 진행한다. 또한, 오프셋 게이트 영역으로부터 연속 결정구조가 얻어지므로, 격자 부정합으로 인한 결합 농도가 보호된다.
스텝(C)에서의 열처리는 300 ℃ 이상에서 행해진다. 실시예 8 에서, 게이트 전극에는 알루미늄이 사용된다. 또한 유리 기판은 내열의 문제를 가지고 있어 300 ℃ 내지 600 ℃ 에서 열처리가 행해진다.
심볼(C)로 도시한 열처리 스텝은 열처리 전이나 후에 강한 광에 의한 어닐링과 레이저 광선에 의한 어닐링을 결합하는 데 유효하다.
층간 절연막은 플라즈마 CVD 공정에 의해 6000Å 의 두께로 형성된다. 또한, 소스 전극(914) 및 드레인 전극(915)이 형성된다. 다음에 막은(D)에서 보여준 TFT 를 완료하도록 350 ℃ 의 수소 분위기에서 열처리에 의해 수소화된다.
실시예 8 에서는 오프셋 게이트 영역(908, 910)을 구성하는 구조의 실시예가 보여지고 있다. 오프셋 게이트 영역이 형성되지 앉았을 때 (C)에서 보여준 열처리로 결정 채널 형성 영역에서 소스/드레인 영역으로 결정화가 진행한다.
비정질 실리콘막은 금속 원소를 주입함으로써 단기간의 저온에서 결정화된다. 또한 실리콘막은 국부 금속 성분을 제거하기 위해 플루오르화 산 처리된다. 또한, 반도체 장치는 레이저 광선이나 강한 광선으로 조사된 결정 실리콘 막을 이용하여 제조하며 높은 생산성과 양호한 특성을 가진 장치가 제조되도록 열처리된다.
특히 막에서 낮은 금속 원소 밀도를 가진 결정 실리콘막이 종래 기술과 비교하여 저온에서 얻어진다. 이러한 결정 실리콘막을 이용하여 특성의 변화가 적은 안정한 TFT 가 얻어진다.
제 9 실시예
이 실시예에서 TFT 의 활성층이 니켈을 사용함으로써 결정화된 결정 실리콘 막을 사용하여 형성되고 그 활성층에 대한 여러 가지 클리닝이나 에칭(금속요소 및 여러 가지 불순물 제거용 클리닝 또는 에칭)이 수행될 때 이들 효과는 아래와 같다.
이 실시예에서 활성층에 대한 다양한 클리닝 또는 에칭 처리 조건에 의해 얻은 TFT 의 여러 가지 특성을 상호 비교한다.
제 12 도는 활성층에 대한 여러 가지 클리닝 또는 에칭 처리 조건을 나타낸다. TFT 형성시의 차이는 제 12 도의 상이한 조건들뿐이다.
제 12 도의 조건에서 번호 1 은 1/50 의 BHF(버퍼 플루오르화 수소산)를 사용하여 활성층의 표면을 클리닝(에칭)하기 위한 조건을 나타난다. 번호 2는 플루오르화 수소산과 과산화수소와 물의 혼합 용액을 희석시킴으로써 얻은 FRM으로 활성층 표면을 클리닝하기 위한 조건을 나타낸다. 번호 3 은 활성층 표면을 FPM으로 클리닝 한 후에 활성층을 오존수로 클리닝하기 위한 조건을 나타낸다. 번호 4 는 활성층을 오존수로 클리닝 한 후에 활성층을 FPM으로 클리닝하기 위한 조건을 나타낸다. 번호 5 는 활성층 표면을 과산화수소 황산염 과산화수소 암모니아, 과산화수소 염화수소산 및 1/100 플루오르화수소산의 혼합액으로 클리닝하기 위한 조건을 나타낸다. 번호 6 은 활성층을 과산화수소 황산염으로 클리닝 한 후에 활성층을 FPM으로 클리닝하기 위한 조건을 나타낸다. 번호 7 은 활성층을 오존수로 클리닝 한 후에 표면 활성제를 포함하는 BHF 로 활성층을 클리닝하기 위한 조건을 나타낸다.
제 12 도에 도시된 바와 같은 여러 가지 조건으로 클리닝 처리를 행한 후, 게이트 절연막이 형성된다. 또한, 게이트 전극, 소스 및 드레인 영역, 층간 절연막 및 소스 및 드레인 전극이 형성되어 각 TFT를 완성한다.
제 13 도는 그 얻어진 TFT 의 임계전압 Vth데이터를 나타낸다. 횡축의 기판번호는 제 12 도의 실험 수치에 대응한다. 제 13 도로부터 알 수 있는 바와 같이 실험 조건 2 내지 7 에서 생성된 TFT 는 대개 N 채널형에서의 Vth가 +2 내지 +3V 이고 P 채널형에서의 Vth가 -1 내지 -2V 인 특성을 벗어난다(트랜지스터는 게이트 전극에 인가된 전압이 0V 이상일 때 오프상태이다). 이리한 특성은 실제로 TFT 가 이용되는 경우에서 보다 양호하다. 그러나 조건 1 에서는 P 채닐형의 Vth특성이 N 채널형의 특성과 상이함으로 그것도 더 양호하지는 않다.
제 14 도는 Vth값의 편차 정도를 나타내는 표준 편차를 나타낸다. 조건 1, 4 및 7 에서는 편차가 적은 Vth특성을 얻는다. 이것은 이들 조건 1, 4 및 7 에서는 Vth특성이 균일한 TFT를 얻을 수 있음을 나타낸다.
그러나 제 13 도에 도시된 바와 같이 조건 1에서의 특성은 더 양호하지는 않다. 따라서 Vth특성과 그 편차에 대한 총평가면에서 조건 4 와 7 이 더 양호하다.
제 15 도는 제 12 도의 각 조건에 대응하는 오프 전류 특성, 특히 N 채널형에서 VD= 14V, VG= -4.5V 인 경우와 P 채널형에서 VD= 14V, VG= 4.5V 인 경우에서의 오프 전류값을 나타낸다. 제 15 도로부터 알 수 있는 바와 같이 조건 4 및 7에서는 N 채널형과 P 채널형에서의 최소 오프 전류값을 얻는다.
제 16 도는 제 15 도에 도시된 오프 전류값의 표준 편차를 도시한다. 제 15 도로부터 조건 4 에서는 편차가 적은 오프 전류 특성을 얻는다. 상기 자료로부터 다음의 결론을 얻을 수 있다. 즉 클리닝을 오존수로 수행하고 나서 플루오르화산을포함하는 에칭제로 클리닝(에칭)을 수행하는 경우 편차가 적은 양호한 특성의 TFT를 얻을 수 있다.
다음은 상기 처리들에 의해서 양호한 효과를 얻는 이유를 나타낸다.
이상적인 상태에서는 활성층 표면에서의 실리콘 원자의 결합이 수소 원자에 의해 완료될 것이 요구된다. 그러나 실제로는 실리콘 원자들의 결합 수는 유기물질과 같은 불순물에 의해서 실질적으로 완료된다. 이 상태는 고밀도의 포획 레벨(trap level)의 발생으로 이어진다. 결정화 촉진을 위한 금속 원소들이 활성층 표면에 노출되어 있다면 포획 레벨은 그 노출된 위치에서 생성된다. 또한 TFT 의 활성층이 패터닝에 의해서 형성되는 경우 불포화 결합(dangling band)이 활성층 표면에 형성된다. 특히 플라즈마에 의해 드라이 에칭에 수행되는 경우 이것은 플라즈마 손상에 의해 현저하게 표시된다. 따라서 이러한 상태는 고밀도의 포획 레벨 생성으로 이어진다.
이러한 포획 레벨 Vth의 천이(Shift) 및 그 편차에 의해서 오프 전류값과 그 편차가 증가한다. 즉 포획 레벨을 통해서 캐리어를 이동시킴으로써 Vth가 천이하고 오프 전류값이 증가한다. 또한, 포획 레벨을 통해서 캐리어를 이동시키는 것은 불안정함으로 Vth와 오프 전류가 천이의 편차가 발생한다.
이러한 상태에서 제 12 도의 조건 4 및 7 에서 도시된 바와 같은 처리들이 활성층 표면에 대해서 수행되는 경우 활성층 표면에 노출되어 있는 유기 물질과 금속 원소와 같은 불순물이 제거될 수 있다. 즉 유기 물질과 금속 원소는강산화(strong oxidation)를 갖는 오존수로 처리하고 이어서 플루오르화 수소산을 포함하는 에칭제용액으로 더 에칭함으로써 산화되며, 그 산화물이 제거되어 활성층 표면에 노출된 포획 레벨을 감소시킬 수 있다.
제거되어야 할 유기 물질과 금속 원소를 산화물로 변경시키고 그 산화물을 제거하기 위해서는 먼저 강산화성의 오존수로 처리를 행하는 것이 중요하다.
명세서에서 공개된 본 발명을 사용함으로써 얻어진 결정 실리콘막을 사용하면 각가지 유형의 반도체 장치를 제조하는데 유용하다.
제 1A 도 내지 제 1D 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 도시한 도면.
제 2A 도 내지 제 2C 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 도시한 도면.
제 3A 도 내지 제 3E 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 도시한 도면.
제 4A 도 내지 제 4F 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 도시한 도면.
제 5A 도 내지 제 5D 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 도시한 도면.
제 6A 도 내지 제 6F 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 도시한 도면.
제 7 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법의 단계를 도시한 도면.
제 8 도는 ESR측정 결과를 도시한 도면.
제 9A 도 내지 제 9D 도는 본 발명의 실시예에 따른 반도체 장치를 제조하기위한 방법을 도시한 도면.
제 10 도는 플루오르화 산 처리(fluoric acid treatment)에 따른 결정 실리콘막의 박막 상태를 설명하는 사진.
제 11 도는 제 10 도에 도시된 사진을 도시한 모델도.
제 12 도는 활성층에 대한 크리닝(cleaning) 또는 에칭(etching) 처리의 상이한 조건을 도시한 도면.
제 13 도는 제 12 도의 조건에서 얻어진 TFT 의 한계 전압(Vth) 데이타를 도시한 도면.
제 14도는 제 13 도에서 Vth값의 편차 정도를 나타내는 표준 편차를 도시한 도면.
제 15 도는 제 12 도의 각각의 조건에 대응하는 오프(off) 전류 특성을 도시한 도면.
제 16 도는 제 15 도에 도시된 오프-전류간의 표준 편차를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11:기판 12:비정질 실리콘막
13:산화막 20, 21:실리콘 산화막

Claims (20)

  1. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면 상에 반도체막을 형성하는 단계와;
    상기 반도체의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와;
    상기 반도체막을 결정화하도록 상기 촉매 물질이 제공된 상기 반도체막을 가열하는 단계와;
    상기 가열 단계 후에 상기 반도체막으로부터 상기 촉매 물질을 제거하는 단계와;
    레이저 광선 또는 강한 광선으로 상기 반도체막을 조사하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면 상에 반도제막을 형성하는 단계와;
    상기 반도체막의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와;
    상기 반도체막을 결정화하도록 상기 촉매 물질이 제공된 상기 반도체막을 가열하는 단계와,
    상기 가열 단계 후에 상기 반도체막으로부터 상기 촉매 물질을 제거하는 단계와;
    상기 제거 단계 후에 상기 반도체막을 단열하는 단계와;
    상기 반도체막을 적어도 하나의 반도체층으로 패터닝하는 단계를 포함하는 반도체 장치 제조 방법.
  3. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면 상에 반도체막을 형성하는 단계와;
    상기 반도체막의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와;
    상기 반도체막을 결정화하도록 상기 촉매 물질이 제공된 상기 반도체막을 가열하는 단계와,
    상기 가열 단계 후에 상기 반도체막으로부터 상기 촉매 물질을 제거하는 단계와;
    상기 제거 단계 후에 레이저 광선 또는 강한 광선으로 상기 반도체막을 조사하는 단계와;
    상기 제거 단계 후에 상기 반도체막을 가열하는 단계와;
    상기 반도체막을 적어도 하나의 반도체층으로 패터닝하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 촉매 물질은 상기 촉매 물질이 다른 부분들보다 더 큰 농도에서 포함된 부분들로부터 제거되는, 반도체 장치 제조 방법.
  5. 제 1항 내지 제 2 항 중 어느 한 항에 있어서,
    상기 촉매 물질은 상기 가열 공정에서 상기 반도체막 내로 확산하는 침입형 원자를 포함하는, 반도체 장치 제조 방법.
  6. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면 상에 비정질 반도체막을 형성하는 단계와;
    상기 비정질 반도체막 내로 상기 비정질 반도제막의 결정화를 촉진시킬 수 있는 촉매 물질을 도입하는 단계와;
    상기 비정질 반도제막을 결정화하도록 상기 촉매 물질이 도입된 상기 비정질 반도체막을 가열하는 단계와;
    상기 결정화된 반도체막으로부터 상기 촉매 물질을 제거하는 단계와;
    레이저 광선 또는 강한 광선으로 상기 결정화된 반도체막을 조사하는 단계를 포함하며,
    상기 가열 단계 및 조사 단계는 적어도 2 번 반복되는, 반도체 장치 제조 방법.
  7. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면 상에 반도체막을 형성하는 단계와;
    상기 반도체막의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와;
    상기 반도체막을 결정화하도록 상기 촉매 물질이 제공된 상기 반도체막을 가열하는 단계와;
    상기 가열 단계 후에 상기 반도체막으로부터 상기 촉매 물질을 제거하는 단계와;
    레이저 광선 또는 강한 광선으로 상기 반도체막을 조사하는 단계를 포함하며;
    상기 레이저 광선 또는 강한 광선은 여러 번 조사되며, 상기 광선의 에너지 밀도는 점진적으로 증가되는, 반도체 장치 제조 방법.
  8. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면 상에 비정질 반도체막을 형성하는 단계와;
    상기 비정질 반도체막의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 비정질 반도체막과 접촉하여 배치하는 단계와;
    상기 배치 단계 후에 결정 반도제막을 얻도록 상기 촉매 물질이 제공된 상기 비정질 반도체막을 가열하는 단계와;
    상기 가열 단계 후에 상기 결정 반도체막으로부터 상기 촉매 물질을 제거하는 단계와;
    상기 제거 단계 후에 레이저 광선 또는 강한 광선으로 상기 결정 반도체막을 조사하는 단계를 포함하며,
    상기 가열 단계는 450 내지 600 ℃에서 수행되는, 반도체 장치 장치 제조 방법.
  9. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면을 갖는 기판 상에 반도체막을 형성하는 단계와;
    상기 반도제막의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와;
    상기 반도체막을 결정화하기 위하여 상기 촉매 물질이 제공된 상기 반도체막을 가열하는 단계와;
    상기 가열 단계 후에 상기 반도체막으로부터 상기 배치된 촉매 물질을 제거하는 단계와;
    상기 제거 단계 후에 레이저 광선 또는 강한 광선으로 상기 반도체막을 조사하는 단계와;
    상기 반도체막을 적어도 하나의 반도체층으로 패터닝하는 단계를 포함하는 반도체 제조 방법.
  10. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면을 갖는 기판 상에 반도체막을 형성하는 단계와;
    상기 반도체막의 결정화를 촉진시키기 위한 원소를 포함하는 상기 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와,
    상기 반도체막을 결정화하기 위해 가열함으로써 상기 반도체막 내로 상기 촉매 물질을 확산시키는 단계로서, 그에 의해 상기 촉매 물질은 상기 결정화된 반도체막 내에 국부화(localized)되는, 상기 확산 단계와;
    상기 가열 단계 후에 상기 반도체막으로부터 상기 국부화된 촉매 물질을 제거하는 단계와;
    상기 제거 단계 후에 레이저 광선 또는 강한 광선으로 상기 반도체막을 조사하는 단계와;
    상기 반도체막을 적어도 하나의 반도체층으로 패터닝하는 단계를 포함하는 반도체 장치 제조 방법.
  11. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면을 갖는 기판 상에 반도체막을 형성하는 단계와;
    상기 반도체막의 결정화를 촉진시킬 수 있는 상기 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와;
    상기 반도체막을 가열시킴으로써 상기 반도체막 내로 상기 촉매 물질을 확산시키는 단계와;
    상기 반도체막으로부터 상기 확산된 촉매 물질을 제거하는 단계로서, 그에 의해 다수의 기공들은 상기 반도체막에서 생성되는, 상기 제거 단계와;
    상기 기공들을 감소시키기 위해 레이저 광선 또는 강한 광선으로 상기 반도체막을 조사하는 단계와;
    이어서, 상기 반도체막 상에 절연막을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  12. 제 9 항, 제 10 항, 및 제 11 항 중 어느 한 항에 있어서,
    상기 촉매 물질의 제거 단계 전에 오존수로 처리함으로써 상기 반도체막의 표면 상의 불순물을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
  13. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면상에 반도체막을 형성하는 단계와;
    상기 반도체막의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 반도체막과 접촉하여 배치하는 단계와;
    상기 반도체막을 결정화하기 위해 상기 촉매 물질이 제공된 상기 반도체막을 가열하는 단계와;
    오존수로 처리함으로써 상기 반도체막의 표면 상의 유기 불순물들을 제거하는 단계와;
    상기 유기 불순물들을 제거하는 상기 단계 후에 상기 반도체막으로부터 상기 촉매 물질을 제거하는 단계와;
    상기 촉매 물질의 제거 단계 후에, 레이저 광선 또는 강한 광선으로 상기 반도제막을 조사하는 단계를 포항하는 반도체 장치 제조 방법.
  14. 제 1 항 내지 제 3 항, 제 6 항, 제 7 항, 제 8 항, 제 9 항, 제 10 항, 제 11 항, 및 제 13 항 중 어느 한 항에 있어서,
    상기 제거 단계는 플루오르화 수소산을 포함하는 에칭제를 사용하여 상기 결정 반도체막을 에칭하는 단계를 포함하는, 반도체 장치 제조 방법.
  15. 반도체 장치를 제조하기 위한 방법에 있어서,
    절연 표면을 갖는 기판 상에 반도체막을 형성하는 단계와;
    상기 반도체막의 결정화를 촉진시킬 수 있는 촉매 물질을 상기 반도체막에 제공하는 단계와;
    상기 반도체막을 결정화하도록 상기 촉매 물질이 제공된 상기 반도체막을 가열하는 단계와;
    플루오르화 수소산물 포함하는 에칭제로 상기 결정화된 반도체막을 처리하는 단계와;
    상기 처리 단계 후에 레이저 광선 또는 강한 광선으로 상기 결정화된 반도체 막을 조사하는 단계를 포함하는 반도체 장치 제조 방법.
  16. 제 1 항 내지 제 3 항, 제 6 항, 제 7 항, 제 8 항, 제 9 항, 제 10 항, 제 11 항, 및 제 13 항, 및 제 15 항 중 어느 한 항에 있어서,
    상기 촉매 물질은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag, 및 Au로 구성되는 그룹으로부터 선택되는, 반도체 장치 제조 방법.
  17. 제 1 항 내지 제 3 항, 제 6 항, 제 7 항, 제 8 항, 제 9 항, 제 10 항, 제 11 항, 및 제 13 항, 및 제 15 항 중 어느 한 항에 있어서,
    상기 조사 단계는 적외선으로 수행되며, 상기 적외선의 강도는 모니터의 단일 결정 실리콘 웨이퍼 상의 온도가 900 내지 1200 ℃ 사이의 범위에 이르도록 조정되는, 반도체 장치 제조 방법.
  18. 제 17 항에 있어서,
    상기 단일 결정 실리콘 웨이퍼 상의 온도는 50 내지 200 ℃/sec의 일정한 속도로 상승하는, 반도체 장치 제조 방법.
  19. 제 1 항 내지 제 3 항, 제 6 항, 제 7 항, 제 8 항, 제 9 항, 제 10 항, 제 11 항, 및 제 13 항, 및 제 15 항 중 어느 한 항에 있어서,
    상기 가열은 450 내지 600 ℃에서 수행되는, 반도체 장치 제조 방법.
  20. 제 1 항 내지 제 3 항, 제 6 항, 제 7 항, 제 8 항, 제 9 항, 제 10 항, 제 11 항, 및 제 13 항, 및 제 15 항 중 어느 한 항에 있어서,
    상기 레이저 광선 또는 상기 강한 광선은 산소를 포함하는 분위기 또는 대기에서 조사되는, 반도체 장치 제조 방법.
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