KR100379859B1 - 표시용반도체칩의제조방법 - Google Patents

표시용반도체칩의제조방법 Download PDF

Info

Publication number
KR100379859B1
KR100379859B1 KR1019950010644A KR19950010644A KR100379859B1 KR 100379859 B1 KR100379859 B1 KR 100379859B1 KR 1019950010644 A KR1019950010644 A KR 1019950010644A KR 19950010644 A KR19950010644 A KR 19950010644A KR 100379859 B1 KR100379859 B1 KR 100379859B1
Authority
KR
South Korea
Prior art keywords
thin film
laser
semiconductor thin
laser irradiation
area
Prior art date
Application number
KR1019950010644A
Other languages
English (en)
Other versions
KR950034850A (ko
Inventor
이노마스미쓰
하야시히사오
구니이마사후미
우라조노다께노부
니시하라시즈오
미네기시마사히로
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR950034850A publication Critical patent/KR950034850A/ko
Application granted granted Critical
Publication of KR100379859B1 publication Critical patent/KR100379859B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

표시용 반도체칩의 제조방법에서는, 먼저 성막공정을 행하여 절연기판위에 반도체박막을 형성한다. 다음에, 반도체박막의 가열처리를 포함하는 일련의 처리를 행하여 1칩분의 면적구획에 박막트랜지스터를 집적형성한다. 또한, 면적구획내에 1화면(프레임)분의 화소전극을 형성한다. 일련의 처리에 있어서 레이저조사(照射)공정을 행하여, 면적구획에 대하여 레이저펄스를 원쇼트로 조사하여 1칩분의 반도체박막의 가열처리를 동시에 행한다(즉, 반도체박막의 일괄 가열처리를 행한다). 이 일괄 가열처리에 의하여 반도체박막의 결정화(結晶化)가 촉진된다. 또는, 반도체박막에 불순물을 주입한 후의, 일괄 가열처리에 의하여, 불순물의 활성화를 도모한다.

Description

표시용 반도체칩의 제조방법
본 발명은 표시용 반도체칩의 제조방법에 관한 것이고, 더욱 상세하게는, 레이저 조사(照射)에 의하여 반도체박막을 열처리하는 방법에 관한 것이다.
고해상도디스플레이로서, 스위칭소자에 다결정실리콘박막트랜지스터를 사용한 대형으로 고정세(高精細)의 액정표시장치가 유망시되고 있다. 다결정실리콘박막트랜지스터를 사용하여 대형 고정세의 액정표시장치를 양산하기 위하여는, 저가격의 유리기판을 채용할 수 있는 저온프로세스의 확립이 필수이다. 저온프로세스의 수법으로서 종래부터 크게 기대되어 온 것은 레이저빔을 비정질(非晶質)실리콘 등의 반도체박막에 조사하여, 저융점유리기판위에 고품질의 다결정실리콘을 형성하는 기술이다.
제1도는 종래의 레이저조사방법을 나타낸 모식도이다. 가공대상으로 될 표시용 반도체칩(101)은 투명절연기판(102)의 위에 반도체박막(103)을 형성한 적충구조를 가지고 있다. 반도체박막(103)에 설정된 소정의 면적구획(104)에 대하여 레이저빔(105)을 조사한다. 종래는 레이저출력이 작았으므로, 1회의 레이서조사로는 100㎛2정도의 좁은 영역을 조사할 수 있는 레벨에 그치고 있었다. 따라서, 화면사이즈의 대형화에 따른 대면적의 반도체박막(103)을 처리하기 위하여는, 레이저빔(105)을 주사(走査)시키거나, 레이저조사영역을 스텝형으로 이동하여, 전체의 반도체박막을 조사하고 있엇다. 즉, 종래는 레이저조사영역을 교축함으로써 에너지밀도를 크게 하는 것이 주이고, 이로써 비정질실리콘 또는 비교적 입경(粒徑)이 작은 다결정실리콘으로 이루어지는 반도체박막을 완전 용융하여 그 대입경화(大粒徑化)를 도모하고 있었다. 그러나, 이 방법으로는, 1칩당의 조사시간이 증가되어 버려서, 스루풋이 저하된다. 또, 레이저빔의 조사를 주사하면, 국소적으로 온도차가 발생하여 결정(結晶)입경의 불균일이 커진다. 이로써, 이동도나 임계치전압 등 박막트랜지스터의 전기특성에 큰 불균일이 생긴다.
이 점에 대하여, 제2도를 참조하여 설명을 가한다.
종래와 레이저조사에 의한 대면적 반도체박막(103)의 결정화는 제2도에 나타낸 바와 같이, 작은 영역에의 조사를 주사함으로써 행하고 있었다. 이것으로는, 레이저쇼트와 다음의 레이저쇼트와의 중복부(106)에서 결정의 불균일화가 생겨 버려서 이 부분에 작성한 박막트랜지스터의 전기특성이 불균일하다. 예를 들면, 중복영역(106)에서는 레이저조사가 복수회 행해지는 것에 대하여, 다른 영역에서는 레이저조사가 한번밖에 행해지지 않으므로 가열온도에 불균일이 생기게 된다.
전술한 종래예의 외에, 각종의 레이저조사방식이 종래부터 제안되어 있다. 예를 들면, 일본국 특개소 60(1985)-245124호 공보에 개시(開示)된 반도체장치의 제조방법에서는, 파장 150nm∼350nm의 레이저펄스를 200mJ/㎠∼500mJ/㎠의 에너지밀도로 조사하여, 반도체박막의 결정화를 도모하고 있다. 그러나, 이 종래예에서는기판위에 비결정화영역과 결정화영역이 혼재(混在)하고 있으며, 양자에 대하여 박막트랜지스터를 집적형성하고 있다. 이것으로는, 박막트랜지스터의 전기특성에 비결정화영역과 결정화영역에서 상위가 생겨서 제어성이 손상된다.
또, 일본국 특개평 3(1991)-273621호 공보에 개시된 반도체메모리의 제조방법에서는, 메모리셀단위 (수십 ㎛ 사이즈의 극소영역)로 레이저어닐을 실시하고, 또한 메모리셀의 사이에 미조사(未照射)영역을 남기고 있다. 이것으로는, 대규모의 회로칩을 한번에 레이저조사할 수는 없다.
또한, 일본국 특개평 5(1993)-66422호 공보에 개시된 액정표시장치의 제조방법에서는, 수평주사회로 및 수직주사회로를 형성할 영역에, 각각 원쇼트(one shot)씩 레이저 펄스를 조사하여 반도체박막의 결정화를 행하고 있다. 이 경우, 결정화된 영역을 연속시킬 필요가 있어서, 레이저조사영의 사이의 이음매에서 결정입경이 불균일하다.
본 발명의 목적은 열처리시간을 단축함으로써 입경을 균일하게 하여 대량 생산이 가능한 대형 사이즈의 반도체박막의 표시용 반도체칩의 제조방법을 제공하는 것에 있다.
전술한 종래의 기술의 과제를 해결하기 위하여 다음의 수단을 강구하였다. 즉, 본 발명에 관한 표시용 반도체칩의 제조방법은 기본적인 수순으로서, 절연기판위에 반도체박막을 형성하는 성막공정과, 이 반도체박막의 가열처리를 포함하는 일련의 처리를 행하여 1칩분의 면적구획에 박막트랜지스터를 집적형성하는 처리공정과, 이 면적구획내에 1화면(프레임)분의 화소전극을 형성하는 공정을 행한다. 본발명의 특징사항으로서, 상기 처리공정은 이 면적구획에 대하여 레이저펄스를 원쇼트로 조사하여 1칩분의 반도체박막의 일괄 가열처리를 행하는 레이저조사공정을 포함한다. 이 레이저조사공정은 일괄 가열처리에 의하여 반도체박막의 결정화를 행하는 것이다. 또는, 이 레이저조사 공정은 이 반도체박막에 불순물을 주입한 후의 일괄 가열처리에 의하여 이 불순물의 활성화를 행하는 것이다. 경우에 따라서는, 상기 레이저조사공정은 반도체박막에 불순물을 주입한 후의 단계에서 실시하고, 일괄 가열처리에 의하여 반도체박막의 결정화 및 불순물의 활성화를 동시에 행해도 된다.
상기 레이저조사공정은 절연기판에 미리 설정된 복수의 면적구획에 대하여 레이저 펄스를 순차 원쇼트로 조사한다. 이 경우, 서로 인접하는 면적구획의 사이에 배설된 분리대(分離帶)를 제외하고 개개의 면적구획에 대하여 레이저펄스를 원쇼트조사한다. 개개의 면적구획이 사각형인 경우에는, 이것에 정합(整合)한 사각형의 단면을 가지는 레이저펄스를 원쇼트조사한다.
레이저조사의 조건으로서는, 예를 들면 40나노초(nanosecond) 이상으로 설정된 펄스시간으로 레이저펄스의 원쇼트조사를 행한다. 이 때, 절연기판을 상온(常溫)보다 상승 또는 하강시킨 온도상태에서 이 일괄 가열처리를 행하여, 반도체박막의 결정화를 제어할 수 있다. 또, 성막공정의 단계에서, 미리 레이저펄스의 흡수깊이보다 작은 막두께로 반도체박막을 형성하여 두면, 완전한 결정화 또는 활성화를 행할 수 있다.
경우에 따라서는, 마이크로렌즈어레이를 통하여 레이저펄스의 원쇼트조사를행함으로써, 개개의 박막트랜지스터의 소자영역으로 될 반도체박막의 부분에 레이저펄스를 선택적으로 집중시킬 수 있다. 또, 면적구획의 중앙부로부터 주변부에 향하여 조사에너지밀도가 높아지도록 레이저펄스의 단면강도분포를 제어하여 원쇼트조사를 행하면 된다.
또 경우에 따라서는, 절연기판에 대하여 레이저펄스를 경사방향으로부터 입사하는 사방(斜方)레이저조사공정을 행해도 된다. 구체적으로는, 이 사방레이저조사공정에서는 절연기판의 법선(法線)방향에 대하여 30°∼60°의 입사각범위에서 레이저펄스를 조사한다. 이 사방레이저조사공정은, 예를 들면 일괄 가열처리에 의하여 비정질실리콘으로 이루어지는 반도체박막의 결정화를 행하기 위하여 채용된다. 이 때, 절연기판을 550℃∼650℃의 온도범위로 유지한 상태에서 일괄 가열처리를 행하여, 비정질실리콘의 결정화를 촉진할 수 있다.
본 발명에 의하면, 미리 설정된 면적구획에 대하여 레이저펄스를 원쇼트로 조사하여 1칩분의 반도체박막의 일괄 가열처리를 행한다. 이로써, 레이저조사공정이 시간 단축되어 양산화가 가능하게 된다. 이 레이저조사공정은 일괄 가열처리에 의하여 반도체박막의 결정화를 도모하기 위한 것이다. 일괄 가열에 의하여 균일성이 양호한 결정이 얻어지므로, 프로세스조건이 안정화되고 또한 박막트랜지스터의 전기특성의 균일성을 확보할 수 있다. 이 레이저조사공정은 반도체박막의 결정화뿐만 아니고, 반도체박막에 불순물을 주입한 후의 일괄 가열처리에 의하여 불순물의 활성화를 행하는 경우에도 유효하다. 반도체박막에 레이저펄스를 조사하면, 그 에너지가 반도체박막의 표면만에서 흡수되고, 그 후 열전도에 의하여 박막내부가 용융하여 재결정화가 행해진다. 또는, 어닐되어 결정입경이 커진다. 또한, 반도체박막에 주입된 불순물이 활성화된다. 이와 같이, 레이저펄스조사에서는 기판 전체를 고온으로 하지 않고 저온으로 반도체박막의 결정화나 불순물의 활성화 등이 행해진다.
본 발명에 관한 레이저조사공정은 40나노초 이상으로 설정된 펄스시간으로 레이저펄스의 원쇼트조사를 행한다. 1회의 레이저펄스 조사시간을 충분하게 함으로써, 반도체박막을 원쇼트로 용융 결정화할 수 있고, 결정입경의 균일성의 향상 및 스루풋의 향상을 기대할 수 있다. 또, 레이저조사공정에서는 절연기판을 미리 상온보다 승온 또는 하강한 온도상태에서 일괄 가열처리를 행할 수 있다. 이로써, 레이저조사로 일단 용융된 반도체박막의 냉각속도를 제어할 수 있으므로, 결정입경, 불순물의 활성화정도 등을 최적으로 조정할 수 있다. 또한, 레이저펄스의 흡수깊이보다 작은 막두께로 반도체박막을 형성함으로써, 반도체박막의 완전한 용융이 가능하게 되고, 결정의 대입경화를 도모할 수 있다.
본 발명의 다른 측면에 의하면, 마이크로렌즈어레이를 통하여 레이저펄스의 원쇼트 조사를 행하고 있으며, 개개의 박막트랜지스터의 소자영역으로 될 반도체박막의 부분에 레이저펄스를 선택적으로 집중시키고 있다. 이로써, 레이저펄스의 원쇼트에 포함되는 에너지를 효율적으로 활용할 수 있다.
본 발명의 다른 측면에 의하면, 면적구획의 중앙부로부터 주변부에 향하여 조사에너지밀도가 높아지도록 레이저펄스의 단면강도분포를 제어하여 원쇼트조사를 행하고 있다. 비교적 대면적의 레이저어닐에서는, 조사영역의 주변부로부터열방산(熱放散)이 일어나므로, 주변부의 냉각속도는 중앙부의 냉각속도보다 커진다. 이것 (예를 들면, 중앙부와 주변부 사이의 냉각속도의 차이)을 보충하기 위하여, 레이저펄스의 단면강도 분포를 주변부에 향하여 높아지도록 미리 설정하여, 냉각속도의 균일화를 도모하고 있다.
본 발명의 또 다른 측면에 의하면, 절연기판에 대하여 레이저펄스를 경사방향으로부터 입사하는 사방레이저조사공정을 채용하고 있다. 예를 들면, 절연기판의 법선방향에 대하여 30°∼60° 의 입사각 범위에서 레이저펄스를 조사함으로써, 수직레이저조사에 비하여 일괄 가열처리의 범위를 확대할 수 있다. 즉, 사방레이저조사를 행한 경우, 레이저펄스의 단면적에 비하여 조사면적이 확대되므로, 레이저펄스의 원쇼트보다 광범위의 면적을 일괄 가열처리할 수 있다. 단, 사방레이저조사는 수직레이저조사에 비하여 단위면적당의 조사에너지밀도가 낮아진다. 이것을 보충하기 위하여, 절연기판을 고온으로 유지한 상태에서 사방레이저조사를 행하면 된다. 예를 들면, 비정질실리콘으로 이루어지는 반도체박막의 결정화를 행하는 경우에는, 절연기판을 550℃∼650℃의 온도 범위로 가열한 상태에서 사방레이저조사를 행하면 된다. 그리고, 법선방향에서 대하여 60°의 입사각범위에서 레이저펄스를 조사하면, 수직레이저조사에 비하여 조사면적이 2배로 되는 한편, 에너지밀도가 1/2로 된다.
다음에, 도면을 참조하여 본 발명의 적합한 실시예에 대하여 상세히 설명한다.
제3도는 본 발명에 관한 표시용 (예를 들면 표시패널) 반도체칩의 제조방법의 기본적인 공정을 나타낸 모식도이다. 본 제조방법은 먼저 최초에 성막공정을 행하여, 비교적 저융점 (예를 들면 600℃ 이하)의 유리재료로 이루어지는 투명한 절연기판(1)의 위에 반도체박막(2)을 형성한다. 이 반도체박막(2)은 전구(前驅)상태에서는 비정질(非晶質) 또는 비교적 작은 입경을 가지는 다결정(多結晶)이고, 예를 들면 비정질실리콘이나 다결정실리콘으로 이루어진다. 다음에, 반도체박막(2)의 가열처리를 포함하는 일련의 처리를 행하여, 1칩분의 면적구획(3)에 박막트랜지스터를 집적형성한다. 본 실시예에서는 면적구획(3)내에 매트릭스어레이 (박막트랜지스터 및 화소용 전극을 포함함)(4), 수평주사회로(5), 수직주사회로(6)를 포함하고 있다. 이들에는 모두 박막트랜지스터가 집적형성된다. 최후에, 매트릭스어레이(4)에 1화면분의 화소전극을 형성하여 표시용 반도체칩(7)을 완성한다.
본 발명에 의하면, 상기 일련의 처리공정은 레이저조사(照射)공정을 포함하고 있으며, 면적구획(3)에 대하여 레이저펄스(8)를 원쇼트(one shot)로 조사하여 1칩분의 반도체박막(2)의 일괄 가열처리를 행한다. 이 레이저조사공정은 일괄 가열에 의하여 반도체박막(2)의 결정화를 행하는 것을 목적으로 한다. 예를 들면, 반도체박막(2)이 전구상태에서 비정질실리콘일 때에는, 일괄 가열에 의하여 일단 용융한 후 결정화하여 비교적 대입경(大粒徑)의 다결정실리콘이 얻어진다. 반도체박막(2)이 전구상태에서 비교적 입경이 작은 다결정인 경우에는, 일괄 가열에 의하여 용융한 후 다시 결정화하여 비교적 대입경의 다결정실리콘으로 전환할 수 있다. 그리고, 이 레이저조사공정은 결정화를 목적으로 하는 경우에 한하지 않고, 반도체박막(2)에 불순물을 주입한 후의 일괄 가열에 의하여 불순물의 활성화를행하는 경우에도 사용된다. 또한, 일괄 가열에 의하여 반도체박막(2)의 결정화 및 불순물의 활성화를 동시에 행하는 것도 가능하다.
레이저펄스(8)로서 엑시머레이저광을 사용할 수 있다. 엑시머레이저광은 강력한 펄스자외광(紫外光)이므로, 실리콘 등으로 이루어지는 반도체박막(2)의 표면층에서 흡수되어, 그 부분의 온도를 상승시키지만, 절연기판(1)까지 가열하지는 않는다. 절연기판(1)에 성막하는 전구막(前驅膜)으로서는, 저온에서 작성할 수 있는 플라즈마 CVD실리콘막 등을 선택할 수 있다. 유리재료로 이루어지는 투명절연기판(1)에 예를 들면 두께 30nm의 플라즈마 CVD실리콘막을 성막한 경우, XeCl엑시머레이저광을 조사했을 때의 용융임계치에너지는 13OmJ/㎠정도이다. 막두께 전체가 용융하는데는 예를 들면 220mJ/㎠정도의 에너지가 필요하다. 용융되고나서 고화(固化)하기까지의 시간은 대략 70ns이다.
일반적으로, 절연기판(1)은 대형의 웨이퍼로 이루어지고, 표시용 반도체칩(7)을 다수개 취할 수 있도록 되어 있다. 즉 절연기판(1)에는 미리 복수의 면적구획(3)이 설정되어 있고, 레이저조사공정에서는 개개의 면적구획에 대하여 레이저펄스(8)를 순차 원쇼트로 조사한다. 이 경우, 서로 인접하는 면적구획(3)의 사이에 배설된 분리대(分離帶)(9)를 제외하고 개개의 면적구획(3)에 대하여 레이저펄스(8)를 원쇼트조사한다. 본 예에서는 면적구획(3)은 사각형을 가지고 있으며, 이것에 정합(整合)하여 사각형의 단면(10)을 가지는 레이저펄스(8)를 원쇼트로 조사한다.
구체적인 조사조건으로서는, 예를 들면 40나노초 이상으로 설정된 펄스시간으로 레이저펄스(8)의 원쇼트조사를 행하고 있다. 이 때, 절연기판(1)을 상온(常溫)보다 상승 또는 하강시킨 온도상태에서 일괄 가열처리를 행하여, 반도체박막(2)의 결정화를 제어하고 있다. 또한, 레이저펄스(8)의 흡수깊이보다 작은 막두께로 반도체박막(2)을 형성하고 있으며, 완전한 용융화를 도모하고 있다.
경우에 따라서는, 마이크로렌즈어레이를 통하여 레이저펄스(8)의 원쇼트조사를 행하여, 개개의 박막트랜지스터의 소자영역으로 될 반도체박막(2)의 부분에 레이저펄스를 선택적으로 집중시켜서, 레이저에너지의 효율적인 이용을 도모해도 된다. 또한, 면적 구획(3)의 중앙부로부터 주변부에 향하여 조사에너지밀도가 높아지도록 레이저펄스(8)의 단면강도분포를 제어하여 원쇼트조사를 행해도 되고, 절연기판(1)을 통한 방열(放熱)의 온도구배를 균일화하고 있다. 또, 제3도의 예에서는 레이저펄스(8)를 절연기판(1)에 대하여 수직입사하여 레이저조사를 행하고 있으나, 이 대신에 레이저펄스(8)를 절연기판(1)에 대하여 경사방향으로부터 입사하여 가열처리를 행해도 된다. 이렇게 함으로써, 레이저펄스(8)의 단면(10)이 가지는 면적보다 면적구획(3)을 크게 설정하는 것이 가능하게 된다.
전술한 바와 같이, 본 발명은 대면적의 표시용 반도체칩(7)을 펄스에너지의 레이저로 한번에 어닐하는 것을 특징으로 하고 있다. 본 예에서는 비정질실리콘 또는 비교적 미소입경의 다결정실리콘으로 이루어지는 반도체박막(2)에 대하여 레이저펄스(8)를 일괄 조사하고 있다. 면적구획(3)은 조사영역으로 되고, 분리대(9)는 비조사영역으로 된다. 레이저조사영역인 면적구획(3)에는 매트릭스어레이(4), 수평주사회로(5), 수직주사회로(6)가 배설되어 있고, 모두 박막트랜지스터를 포함하고있다. 이 표시용 반도체칩(7)에 있어서는, 박막트랜지스터의 총수는 100kbit 이상이고, 면적구획(3)의 대각(對角)치수는 14mm 이상이다. 이 대각치수는 예를 들면 3인치정도에까지 이른다. 면적구획(3)에 대하여는 예를 들면 파장이 300nm∼350nm의 엑시머레이저광을 조사하고, 그 에너지밀도는 200mJ/㎠∼400mJ/㎠ 정도로 설정되어 있다. 비조사영역인 분리대(9)에는 박막트랜지스터는 작성하지 않고, 표시용 반도체칩(7)의 스크라이브(scribe)영역으로서 사용한다. 이 결과, 표시용 반도체칩(7)에는 레이저조사영역과 비레이저조사영역의 양자가 존재하게 된다.
제4도는 제3도에 나타낸 표시용 반도체칩(7)에 집적형성되는 박막트랜지스터(TFT)의 일예를 나타낸 모식적인 단면도이다. 본 예에서는 플레이너(planar)형의 박막트랜지스터가 형성되어 있다. 제4도에 나타낸 바와 같이, 투명절연기판(11)의 위에는 TFT의 소자영역을 구성하는 반도체박막(12)이 형성되어 있다. 이 반도체박막(12)은 전술한 레이저펄스의 원쇼트조사에 의하여 결정화한 실리콘으로 이루어진다. 반도체박막(12)의 위에는 게이트절연막(13)을 개재하여 알루미늄과 실리콘의 합금 등으로 이루어지는 게이트전극 G이 패터닝형성되어 있다. 이 게이트전극 G의 양측에 위치하는 반도체박막(12)의 부분에는 n형의 불순물이 고농도로 주입되어 있고, TFT의 소스영역 S 및 드레인영역 D을 구성하고 있다. 양자의 사이에 채널영역 Ch이 배설된다. 이온인플랜테이션 등에 의하여 고농도로 주입된 불순물은 동일하게 레이저펄스의 원쇼트조사에 의하여 활성화되어 있다. 이러한 구성을 가지는 TFT는 PSG 등으로 이루어지는 제1 층간 절연막(14)에 의하여 피복되어 있다. 그 위에는 금속알루미늄 등으로 이루어지는 배선(15)이 패터닝형성되어 있고, 콘택트홀을 통하여 TFT의 소스영역 S 및 드레인영역 D에 도통하고 있다. 그리고, 제3도의 매트릭스어레이(4)에 형성되는 박막트랜지스터에 대하여는, 드레인영역 D에 대하여 배선(15)에 대신하여 화소전극이 접속되게 된다. 배선(15)의 위에는 다시 PSG 등으로 이루어지는 제2 층간절연막(16)이 피복되어 있다. 그 위에는 P -SiN 등으로 이루어지는 패시베이션막(17)이 성막되어 있다.
제5도는 제3도에 나타낸 표시용 반도체칩(7)에 형성되는 박막트랜지스터의 다른 예를 나타낸 단면도이다. 본 예의 TFT는 역스태거드(reverse-staggered)형이고, 투명절연기판(21)의 위에 예를 들면 알루미늄과 실리콘의 합금 등으로 이루어지는 게이트전극 G이 패터닝형성되어 있다. 그 위에는 게이트절연막(22)을 개재하여 반도체박막(23)이 성막되어 있다. 이 반도체박막(23)은 전술한 레이저펄스의 원쇼트조사에 의하여 결정화한 실리콘 등으로 이루어진다. 게이트전극 G의 양측에서 반도체박막(23)의 위에는 불순물확산층(24)을 개재하여 알루미늄 등으로 이루어지는 배선(25)이 패터닝형성되어 있다. 이러한 구성을 가지는 TFT는 P-SiN 등으로 이루어지는 패시베이션막(26)에 의하여 피복되어 있다.
다음의 표 1에 본 발명에 따른 레이저조사방법의 구체적인 조건을 나타낸다. 비교를 위하여 종래의 조사방법에 대하여도 조건을 나타낸다.
표 1
표 1에 나타낸 구체예에서는, 5cm×5cm의 면적구획에 대하여 레이저펄스를 원쇼트 조사하였다. 이 때의 에너지밀도는 200mJ/㎠∼450mJ/㎠였다. 종래법에서는 5cm×5cm의 면적구획에 대하여 25회로 나누어 레이저펄스를 분할조사하였다. 따라서, 1회당의 레이저조사면적은 1cm×1cm이고, 따라서 원쇼트레이저펄스조사를 토탈 25회 행하여 5cm×5m의 전면적구획에 조사하였다. 1칩당의 레이저처리시간은 조사시간과 주사(走査)시간과의 합으로 주어진다. 본 발명의 경우, 원쇼트조사이므로 주사시간은 0이고, 레이저처리시간은 조사시간 150nsec와 같다. 한편, 종래법에서는 1회당의 조사시간이 150nsec이고, 주사시간이 100msec이므로, 25회 레이저조사를 행하면 토탈처리시간은 2.5sec로 된다. 따라서, 본 발명법은 종래법에 비하여 현저하게 스루풋이 개선되어 있다. 그리고, 본 발명에 따라서 처리한 반도체박막의 결정입경은 100nm∼150nm였다. 결정입경은 투과형 전자현미경(TEM)으로 측정하였다. 종래법으로 처리한 경우의 결정입경은 20nm∼150nm였다. 이 결과로부터 명백한 바와 같이, 레이저펄스의 원쇼트조사에 의하여 결정입경의 불균일도 축소되었다.
제6도는 본 발명에 관한 레이저조사방법을 다수개 취하는 방식에 적용한 예를 나타낸 모식도이다. 본 예에서는 직경 5인치의 투명절연기판(웨이퍼)(31)에 미리 설정된 복수의 면적구획(32)에 대하여 레이저펄스를 순차 원쇼트로 조사하고, 합계 9개의 표시용 반도체칩을 얻고 있다. 본 방법에서는, 서로 인접하는 면적구획(32)의 사이에 배설된 분리대(33)를 제외하고 개개의 면적구획(32)에 대하여 레이저펄스를 원쇼트조사하고 있다. 제6도에 나타낸 바와 같이 각 면적구획은 가로치수 a, 세로치수 c의 사이즈이다. 한편, 분리대(33)의 세로폭치수는 b이고, 가로폭치수는 d이다. 본 예에서는 a가 b보다 크게 설정하고, c가 d보다 크게 설정하고 있다. 그리고, 종횡의 분리대(33)는 후공정에서 스크라이브라인에 이용되는 것이다.
다음에, 제7A도∼제7O도의 공정도를 참조하여 본 발명에 관한 표시용 반도체칩의 제조방법의 한 구체예를 상세히 설명한다.
먼저 최초에, 제7A도의 공정에서 투명절연기판(41)을 준비한다. 다음에, 제7B도의 공정에서 투명절연기판(41)의 위에 LPCVD법으로 비정질실리콘막(42)을 성막한다. 다음에, 제7C도의 공정에서 비정질실리콘막(42)의 위에 레지스트(43)를 게이트전극의 형상에 맞추어서 패터닝한다. 제7D도의 공정에서 레지스트(43)를 통하여 n형의 불순물은 이온주입하여 소스영역 S 및 드레인영역 D을 형성한다.
이어서, 제7E도의 공정에서, 비정질실리콘막(42)의 위에 무반사코팅(44)을 형성한다. 이 무반사반사코팅(44)은 예를 들면 SiO2, SiN, SiON 등으로 이루어진다. 다음에, 제7F도의 공정에서 레이저펄스를 원쇼트조사하여, 비정질실리콘막(42)의결정화를 행하는 동시에, 소스영역 S 및 드레인영역 D에 주입된 불순물의 활성화를 도모한다. 이 때, 무반사코팅(44)은 레이저펄스의 조사에너지의 흡수효율을 향상시키는 효과가 있다. 이 제7F도의 레이저조사공정 후, 제7G도의 공정에서 사용이 끝난 무반사코팅을 에칭에 의하여 제거하고, 결정화한 실리콘막(42)만을 남긴다. 다음에, 제7H도의 공정에서 포토레지스트에 의하여 패터닝을 실시하여 드라이에칭으로 실리콘막(42)의 불요부분을 제거한다. 또한, 감압 CVD에 의하여 SiO2를 성막하여 게이트절연막(45)을 형성한다.
다음에, 제7I도의 공정에서 알루미늄과 실리콘의 합금으로 이루어지는 금속막(46)을 성막한다. 이어서, 제7J도의 공정에서 금속막을 소정의 형상으로 패터닝하여 게이트전극(47)으로 가공한다. 이 패티닝은 인산을 사용한 웨트에칭에 의하여 행한다. 제7K도의 공정에서 PSG로 이루어지는 제1 층간절연막(48)을 CVD법에 의하여 성막한다. 제7L도의 공정에서 웨트에칭에 의하여 콘택트홀을 제1 층간절연막(48) 및 게이트절연막(45)에 개구한다.
다음에, 제7M도의 공정에서 금속알루미늄을 스퍼터링에 의하여 성막한 후, 소정의 형상으로 패터닝하여 소스영역 S 및 드레인영역 D에 연통하는 배선(49)을 형성한다. 또한, 제7N도의 공정에서 CVD법에 의하여 PSG로 이루어지는 제2 층간절연막(50)을 성막한다. 최후에, 제7O도의 공정에서 플라즈마 CVD법에 의하여 P-SiN막(51)을 형성한다. 이 후, P-SiN막(51)을 캡막으로 하여 제1 층간절연막(48) 및 제2 층간절연막(50)으로부터 수소를 실리콘막(42)에 도입한다. 이상에 의하여 플레이너형의 박막트랜지스터(TFT)가 완성된다.
다음에, 제8A도∼제10C도를 참조하여 본 발명에 관한 표시용 반도체칩의 제조방법의 다른 실시예를 상세히 설명한다.
먼저 최초에, 제8A도의 공정에서 투명절연기판(61)을 준비한다. 이 투명절연기판(61)은 비교적 저융점의 유리재료로 이루어지고, 내열(耐熱)온도는 600℃를 약간 넘는 정도이다. 만일 필요하면, 투명절연기판(61)의 표면에 SiO2등으로 이루어지는 투명 절연층을 형성한다. 단, 본 예에서는 이 투명절연층은 형성하지 않았다. 이 투명절연기판(61)의 위에 박막트랜지스터의 활성층으로 될 반도체박막(62)을 성막한다. 예를 들면, 감압 CVD법에 의하여 비정질실리콘 또는 입경이 미세한 다결정실리콘을 성막한다. 본 예에서는 감압 CVD법에 의하여 비정질실리콘막을 퇴적하였다. 다음에, 제8B도의 공정에서 비정질실리콘막(62)을 소정의 형상으로 패터닝하여 박막트랜지스터의 소자영역으로 한다. 그리고, 이 패터닝은 후술하는 레이저어닐 후에 행해도 된다. 소자영역에 대하여 이온주입 등에 의하여 불순물을 도핑하여 소스영역 S 및 드레인영역 D을 형성한다. N채널형의 박막트랜지스터를 형성하는 경우에는 예를 들면 비소를 도핑하고, P채널형의 트랜지스터를 형성하는 경우에는 붕소를 도핑한다. 도즈량은 3×1015/㎠ 정도이다. 다음에, 제8C도의 공정에서 레이저처리효율을 올리기 위하여 반사방지막(63)을 미리 성막한다. 이 반사방지막은 예를 들면 SiO2로 이루어지고 30nm∼100nm의 두께로 퇴적한다. 그리고, 이 반사방지막(63)은 투명절연기판(61)의 내열온도 이하에서 작성할 필요가 있다. 이어서, 제8D도의 공정에서 반사방지막(63)측으로부터 레이저펄스를 조사한다. 그 에너지는 150mJ/㎠∼500mJ/㎠이고, 펄스폭은 40나노초 이상으로 설정되어 있다. 이 레이저조사에 의하여 실리콘박막(62)의 채널영역 Ch으로 될 부분이 결정화하는 동시에, 소스영역 S 및 드레인영역 D에 주입된 불순물의 활성화를 동시에 행할 수 있다. 레이저펄스의 원쇼트조사에 의하여 투명절연기판(61)의 내열온도 이하에서 실리콘막의 결정화와 불순물의 활성화를 행하는 것이 가능하게 된다.
제9도에 레이저빔의 구체적인 조사방법을 나타낸다. 제9도에 나타낸 바와 같이, 레이저빔(64)에 의하여 원쇼트로 조사되는 면적구획(65)은 최소한 표시용 반도체칩으로서 사용하는 회로 및 화소를 모두 포함하는 것으로 한다.
다음에, 제10A도의 공정으로 이행하여, 레이저조사 후 불필요하게 된 반사방지막(63)을 박리한다. 그 후, 채널영역 Ch의 위에 게이트절연막(66)을 형성한다. 이 게이트절연막(66)은 SiO2나 P-SiN 등으로 이루어지고, 15Onm정도의 두께를 가지고 있다. 게이트절연막(66)의 위에 게이트전극(67)을 형성한다. 그 재료로서 여기서는 알루미늄을 사용하고 있으며, 600℃ 이하에서의 가공을 가능하게 하고 있다. 또한, PSG로 이루어지는 제1 층간절연막(68)을 500nm의 두께로 성막하였다. 이 제1 층간절연막(68)에 소스영역 S에 연통하는 콘택트홀(69)을 개구한다. 다음에, 제10B도의 공정에서 소스영역 S에 연통하는 배선(70)을 패터닝형성한다. 그 위에 PSG를 500nm의 두께로 성막하여 제2 층간절연막(71)을 형성한다. 제2 층간절연막(71) 및 제1 층간절연막(68)을 통하여 드레인영역 D에 연통하는 콘택트홀(72)을 개구한다.최후에, 제10C도의 공정에서 제2 층간절연막(71)의 위에 ITO를 성막하여 소정의 형상으로 패터닝하여 화소전극(73)으로 한다. 이와 같이 하여 표시용 반도체칩의 매트릭스어레이에 포함되는 화소전극구동용 박막트랜지스터가 완성된다.
본 실시예에 의하면 레이저빔의 펄스시간을 40나노초 이상으로 설정하고 있다. 이로써, 원쇼트로 비정질실리콘박막을 용융하는 것이 가능하게 되어 균일한 결정화를 할수 있게 되었다. 그리고, 본 예에서는 실리콘박막의 결정화와 소스영역 및 드레인영역의 활성치를 동시에 행하였지만, 이 대신에 소스영역 및 드레인영역의 형성 전에 레이저조사를 행하여 결정화만을 일으킬 수도 있다. 또, 이미 결정화 한 실리콘박막에 소스 영역 및 드레인영역을 형성하고, 다시 레이저조사를 행함으로써 활성화를 도모해도 되는 것은 물론이다.
다음에, 제11A도∼제11C도를 참조하여, 레이저조사를 행할 때 기판온도를 조정하여 결정화의 제어를 행하는 방법을 설명한다. 여기서는 박막트랜지스터의 활성층을 작성하는 공정까지를 설명한다.
먼저, 제11A도의 공정에서 600℃정도의 내열온도를 가지는 투명절연기판(81)의 위에 비정질 또는 미소한 입경을 가지는 다결정실리콘박막(82)을 성막한다. 다음에, 제 11B도의 공정에서 실리콘박막(82)의 위에 반사방지막(83)을 성막한 후, 레이지빔을 원쇼트조사한다. 레이저조사할 때, 투명절연기판(81)을 100℃∼500℃의 사이에서 가열하든가, 또는 -10℃∼5℃의 사이에서 냉각한다. 즉, 투명절연기판(81)을 상온보다 상승 또는 하강시킨 온도상태에서 레이저펄스의 원쇼트조사에 의하여 실리콘박막(82)을 가열하고, 실리콘박막의 결정화를 행할 때 그결정입경을 제어한다. 즉, 실리콘박막(82)이 레이저조사에 의하여 용융된 후 고화되기 까지의 온도구배를 조정하도록 하고 있다.
투명절연기판(81)을 상온보다 상승시킨 경우에는, 전술한 온도구배가 비교적 완만하게 되어 결정입경은 커진다. 역으로 투명절연기판(81)의 온도를 상온보다 하강시킨 경우에는 전술한 온도구배가 급하게 되어 결정입경을 작게 할 수 있다. 그 후, 제11C도의 공정에서 사용이 끝난 반사방지막(83)을 제거하고, 후공정으로 이행하여 박막트랜지스터를 형성한다. 본 예에서는 소스영역 및 드레인영역을 형성하기 전에 실리콘박막(82)에 대하여 레이저조사를 행하여 결정화만을 일으키고 있다. 이 대신에, 레이저조사공정을 뒤로 옮김으로써 실리콘박막의 결정화와 소스영역 및 드레인영역의 활성화를 동시에 행할 수도 있다. 또, 이미 결정화된 실리콘박막에 소스영역 및 드레인영역을 형성하여 재차 레이저조사를 행함으로써 소스영역 및 드레인영역의 활성화를 도모하는 것도 가능하다. 이 경우에는 최초의 레이저조사에 의하여 결정입자의 사이즈제어를 행하여, 다음의 레이저조사에 의하여 불순물의 활성화정도를 제어하는 것도 가능하다.
다음의 표 2에 기판온도와 결정입경과의 관계를 나타낸다.
표 2
상기 표 2의 데이터는 기판을 가열 또는 냉각한 상태에서, 레이저조사 (에너지 350mJ /㎠)를 행하여 결정화시킨 경우의 평균 결정입경을 나타내고 있다. 이 때, 1회에 레이저조사하는 면적구획은 최소한 표시용 반도체칩에 포함되는 회로 및 화소를 전부 포함하는 것으로 한다. 기판온도를 상온 25℃로 유지한 경우에는, 평균입경은 115nm였다. 기판온도를 200℃까지 상승시킨 경우에는 평균입경은 163nm였다. 역으로 기판온도를 0℃까지 하강시킨 경우에는 평균입경은 43nm였다. 일반적으로, 결정입경이 클수록 박막트랜지스터의 디바이스특성이 향상된다. 그러나, 그 반면 개개의 디바이스특성이 불균일한 경향이 있다. 한편, 결정입경이 작으면 디바이스특성의 불균일은 억제되지만 박막트랜지스터의 성능 그 자체가 저하되어 버린다. 박막트랜지스터가 필요로 하는 특성에 따라서 결정입경을 제어하는 것이 가능하게 된다.
다음에, 제12A도 및 제12B도를 참조하여 레이저조사의 대상으로 될 반도체박막의 막두께를 레이저 흡수깊이보다 작게 함으로써, 결정입자의 사이즈를 제어할 수 있는 것을 설명한다.
제12A도에 나타낸 바와 같이, 투명절연기판(81)의 위에 비정질 실리콘박막(82)을 140nm의 두께로 성막하였다. 즉, 실리콘박막(82)의 막두께를 조사하는 레이저의 흡수 깊이보다 얇게 하였다. 예를 들면, XeCl엑시머레이저의 파장은 308nm이고, 이 레이저에 대하여 비정질실리콘박막의 흡수깊이는 160nm이다. 따라서, 본 예에서는 실리콘박막(82)의 막두께를 흡수깊이 160nm보다 작은 140nm로 하고 있다. 다음에, 제12B도에 나타낸 바와 같이 비정질실리콘박막(82)의 위에 반사방지막(83)을 성막한 후, 파장 308nm를 가지는 레이저펄스의 원쇼트조사를 행하였다. 이 때의 에너지밀도는 350mJ/㎠로 하였다. 그리고, 비교를 위하여 krF엑시머레이저를 사용하여 동일한 조건에 의하여 레이저펄스의 원쇼트조사를 행하였다. KrF엑시머레이저의 파장은 248nm이고, 비정질실리콘박막의 흡수깊이는 131nm로 된다. 따라서, KrF엑시머레이저를 사용한 경우에는 실리콘박막(82)의 막두께 140nm가 흡수깊이 131nm보다 큰 것으로 된다.
표 3에 평균입경의 측정결과를 나타낸다. 레이저흡수깊이 160nm를 가지는 레이저펄스로 막두께 140nm의 비정질실리콘박막을 원쇼트로 조사한 경우에는, 평균입경 1640nm가 얻어졌다. 한편, 레이저흡수깊이 131nm의 레이저펄스로 동일하게 막두께 140nm의 비정질실리콘박막을 원쇼트조사한 경우에는, 평균입경 1105nm가 얻어졌다.
표 3
이상의 결과로부터 명백한 바와 같이, 레이저의 흡수깊이가 반도체박막의 두께보다 깊으면, 동일 에너지를 조사해도 반도체박막 전체가 용융되므로, 결정화할 때에 커다란 입경이 얻어진다. 한편, 레이저의 흡수깊이보다 반도체박막이 두꺼우면 레이저가 도달하지 않은 부분이 용융곤란으로 되고, 냉각이 신속하게 진행하므로 얻어지는 결정입경은 작다. 본 예에서는 소스영역 및 드레인영역의 형성 전에 레이저조사를 행하여 실리콘박막의 결정화만을 일으키고 있으나, 이것의 대신에 결정화와 소스영역 및 드레인영역의 활성화를 동시에 행할 수도 있다. 또, 최초의 레이저조사에 의하여 결정화한 반도체박막에 소스영역 및 드레인영역을 형성한 후, 2회째의 레이저조사를 행함으로써 소스영역 및 드레인영역의 활성화만을 선택적으로 실시할 수 있다. 최초의 레이저조사로 결정입자의 사이즈제어를 행하는 동시에, 다음의 레이저조사에 의하여 불순물의 활성화 정도를 제어하는 것이 가능하게 된다. 이 때, 레이저조사된 반도체박막의 소스영역 및 드레인영역에 있어서 횡방향의 불순물확산이 균일화되어 트랜지스터 전기특성의 불균일이 작아진다.
제13도는 본 발명에 따라서 형성된 박막트랜지스터의 전기특성과, 종래기술로 작성한 박막트랜지스터의 전기특성을 비교하여 나타낸 그래프이다. 이 그래프의 횡축에는 게이트전압 VSG을 취하고 있으며, 종축에는 드레인전류 IDS를 취하고 있다. 제13도에 나타낸 바와 같이, 본 발명에 관한 박막트랜지스터는 종래의 박막트랜지스터에 비하여 전기특성이 개선되어 있고, 온전류가 커지는 동시에, 오프전류가 억제되어 있다.
제14도는 제3도에 나타낸 레이저조사방법의 변형예를 나타낸 모식적인 사시도이다. 제3도와 대응하는 부분에는 대응하는 참조번호를 붙여서 이해를 용이하게 하고 있다. 본 예에 있어서도, 소정의 면적구획(3)에 대하여 레이저펄스(8)를 원쇼트로 조사하여 1칩분의 반도체박막(2)의 일괄 가열처리를 행하여 결정화를 도모하고 있다. 상이한 점은 엑시머레이저광원 (도시하지 않음)과 반도체박막(2)과의 사이에 마이크로렌즈어레이(91)를 개재시킨 것이고, 개개의 박막트랜지스터의 소자영역으로 될 반도체박막(2)의 부분에 레이저펄스(8)를 선택적으로 집중시키고 있다.이러한 방식에 의하여 레이저에너지의 이용효율이 좋아지고, 또 결정화에 필요한 처리시간을 단축할 수 있다.
제15도는 마이크로렌즈어레이(91)의 광학적인 작용을 나타낸 모식적인 단면도이다. 표시용 반도체칩의 매트릭스어레이부에는 전술한 바와 같이 화소전극을 구동하기 위한 박막트렌지스터가 집적형성된다. 이 박막트랜지스터가 형성되는 소자영역외의 부분은 매트릭스어레이부의 투명화를 도모하기 위하여 패터닝에 의하여 제거된다. 따라서, 제 15도에 나타낸 소자영역(92)외에 위치하는 반도체박막(2)의 부분은 결정화시킬 필요가 없고, 소자영역(92)만에 레이저펄스(8)를 조사시키면 된다. 그래서, 마이크로렌즈어레이(91)에 형성된 개개의 마이크로렌즈(93)와 소자영역(92)을 서로 얼라인멘트한 상태에서 레이저펄스(8)를 조사하면, 소자영역(92)만에 레이저광을 집중시킬 수 있다.
제16도는 제15도에 나타낸 반도체박막(2)의 평면상태를 나타낸 모식도이다. 매트릭스어레이(4)의 내부에 있어서 소자영역(92)만이 선택적으로 레이저펄스의 조사를 받아 결정화하고 있다. 그 이외의 영역에서는 반도체박막(2)이 비결정상태에 있다. 최소한 매트릭스어레이(4)의 내부에 있어서, 비결정상태에 있는 반도체박막(2)은 후공정에서 에칭제거된다. 그리고, 매트릭스어레이(4)의 외측에는 제3도에 나타낸 바와 같이 수평주사회로나 수직주사회로가 형성될 경우도 있다. 이 경우에는 매트릭스어레이(4)와 마찬가지로 레이저펄스의 원쇼트조사를 행하여 결정화할 필요가 있다. 이 부분에는 레이저펄스를 직접 조사하거나 또는 매트릭스어레이(4)와 마찬가지로 마이크로렌즈어레이를 통하여 레이저펄스를 조사해도 된다.
이상 설명한 바와 같이, 고출력레이저장치를 사용하여, 예를 들면 1∼10cm 각(角)정도의 비교적 대면적구획을 1회의 레이저펄스조사로 결정화할 수 있다. 본 방식에서는 레이저조사를 받는 면적구획중에서 반도체박막의 결정성을 균일화하기 위하여, 호모지나이저(homogenizer)라고 하는 광학계(光學系)를 통하여, 레이저펄스의 단면강도분포를 대략 일정하게 하고 있다. 그리나, 비교적 대면적구획의 레이저어닐링에서는, 레이저펄스조사영역의 주변부로부터 열방산(熱放散)이 일어나므로, 조사영역 전체에 걸쳐서 레이저펄스의 단면강도분포를 일정하게 하면 면적구획 주변부의 냉각속도가 중앙부의 냉각속도보다 커진다. 이것으로부터 주변부는 중앙부에 비교하면 결정화과정에서의 온도구배가 커지므로, 주변부의 결정입경은 중앙부의 결정입경에 비교하면 작아져 버려서, 동일 면적구획내에서도 반도체박막의 결정성이 균일하게 되지 않는 경우가 있다. 이와 같은 상태의 반도체박막을 사용하여 트랜지스터를 작성하면 결정입경의 차로부터 동일 칩내에 있어서 TFT의 특성에 불균일이 생겨버린다. 이것에 대처하기 위하여, 예를 들면 레이저조사영역의 주변부에 따라서 선택적으로 반사방지막을 형성하고, 실질적으로 주변영역의 온도를 상승시킴으로써 레이저조사영역내의 결정성을 향상시키는 방법이 있다. 그러나, 이 방법은 미리 반사방지막을 패터닝하여 반도체박막의 위에 형성하여 둘 필요가 있어서 공정수의 증가를 초래한다.
이상의 점을 감안하여, 제17도에 나타낸 실시예에서는, 면적구획(3)의 중앙부로부터 주변부에 향하여 조사에너지밀도가 높아지도록 레이저펄스(8)의 단면강도분포를 제어하여, 원쇼트조사를 행하도록 하고 있다.
제17도에 나타낸 바와 같이, 먼저 저융점유리 등으로 이루어지는 절연기판(1) (웨이퍼)에 비정질실리콘을 성막한다. 이 비정질실리콘은 플라즈마 CVD법으로 성막해도 되고, 마그네트론스퍼터로 성막해도 된다. 또한, LPCVD 법에 의하여 500℃ 정도의 기판온도조건으로 Si2H6, SiH4등을 열분해해도 된다. 또는, LPCVD법 등으로 성막한 다결정실리콘에 Si+이온을 타입하여 비정질화해도 된다. 본 실시예에서는, SiH4와 수소의 혼합가스를 원료기체로서 사용하고, 플라즈마 CVD법에 의하여 기판온도 150℃∼250℃의 조건으로 비정질실리콘을 성막하였다. 그리고, 절연기판(1)으로서 코닝사(Coning Company)제 7059유리를 사용하였다. 성막한 상태에서는 비정질실리콘중에 다량의 수소를 함유하므로, 질소가스분위기중에서 450℃로 기판을 가열하여 30분간 어닐하여 수소가스를 방출시켰다. 이 비정질실리콘막에 대하여 소정의 면적구획(3)을 레이저펄스(8)로 원쇼트조사하였다. 여기서는, 파장 308nm의 엑시머레이저펄스를 에너지밀도 150mJ/㎠∼450mJ/㎠, 펄스계속시간 100ns∼1000ns 정도, 기판온도 20℃∼450℃ 정도의 범위에서 조사하였다. 레이저조사의 대상으로 되는 면적구획(3)은 5×5㎠의 사이즈로 되어 있다.
면적구획(3)의 대각선 A-A에 따른 레이저펄스(8)의 단면강도분포를 제18도의 그래프에 나타낸다. 제18도에 나타낸 바와 같이, 레이저빔강도는 조사대상으로 되는 면적구획의 중앙부에서 낮고 주변부에서 높아지도록 설정하고 있다. 구체적으로는, 주변부의 레이저빔강도는 중앙부보다 1∼70% 정도 높게 설정한다. 제18도의 그래프는 제17도에 나타낸 대각선 A-A에 따른 단면강도분포를 나타내고 있으나, 다른방위에 대하여도 동일한 강도분포로 되어 있다. 따라서, 대각선 A-A의 중점(中点)을 통하는 수선(垂線)을 축으로 하여, 제18도에 나타낸 프로파일을 회전시킨 형상이 레이저펄스의 3차원적인 에너지분포를 나타내게 된다. 이와 같이 에너지분포를 설정함으로써, 주변부로부터의 열방산에 의한 온도저하를 방지할 수 있고, 레이저조사의 대상으로 되는 면적구획 전체에 걸쳐 균일한 결정입경을 얻을 수 있다. 이와 같은 레이지펄스의 단면강도분포는 간단한 광학계를 사용하여 주변부의 빔강도를 상대적으로 증가하고, 중앙부의 빔강도를 상대적으로 감소함으로써 실현할 수 있다.
5 ×5㎠의 치수를 가지는 면적구획에 있어서, 중앙부의 1㎠중의 평균 결정입경과, 주변부 1㎠중의 평균 결정입경을 다음의 표 4에 나타낸다. 이 표 4에는 비교예로서, 종래의 호모지나이저만을 사용한 경우의, 역시 중앙부 및 주변부 각각 1㎠중의 결정입경을 나타낸다. 이 결정입경은 평면 TEM에 의하여 실측하였다. 그리고, 표 4중에 나타낸 데이터는 기판온도 400℃에서 레이저어닐을 행한 경우의 것이다.
표 4
결정입경(nm)
상기 표 4로부터 명백한 바와 같이, 종래예에서는 중앙부의 결정입경이 100∼150nm인데 대하여, 주변부의 결정입경은 10∼90nm이고, 동일 면적구획내에서 결정입경에 큰 차가 나 있다. 이에 대하여 본 발명을 채용한 경우, 중앙부의 결정입경이 100∼150nm인데 대하여, 주변부의 결정입경은 90∼150nm으로 되어 있고, 동일 면적구획내에서 대략 균일한 결정입경이 얻어지고 있다. 그리고, 본 실시예에서는 레이저빔어닐링을 예로 하여 설명하였으나, 전자빔을 사용한 어닐링에도 마찬가지로 적용할 수 있는 것은 명백하다.
제19도는 제3도에 나타낸 레이저조사방법의 변형예를 나타낸 모식적인 사시도이다. 제3도와 대응하는 부분에는 대응하는 참조번호를 붙여서 이해를 용이하게 하고 있다.
본 예에 있어서도 소정의 면적구획(3)에 대하여 레이저펄스(8)를 원쇼트로 조사하여 1칩분의 반도체박막(2)의 일괄 가열처리를 행하여 결정화를 도모하고 있다. 상이한 점은 제3도에 나타낸 수직레이저조사에 대신하여 사방(斜方)레이저조사를 채용하고 있는 것이다. 구체적으로는, 절연기판(1)의 법선(法線)방향에 대하여 30°∼60°의 입사각 범위에서 레이저펄스(8)를 조사한다. 이로써, 레이저펄스(8)의 단면(10)보다 확대된 면적구획(3)을 일괄 가열처리할 수 있다. 단, 사방레이저조사는 제3도에 나타낸 수직레이저조사에 비하여 단위면적당의 조사에너지밀도가 더욱 저하된다. 입사각이 30° 보다 작아지면 조사에너지밀도가 상당히 저하되므로 반도체박막(2)의 결정화가 충분히 행해지지 않는 경우가 있다. 또, 입사각을 60° 보다 크게 하면 조사면적의 확대효과가 눈에 띄지 않게 된다. 본 예에서는 입사각을 정확히 60°에 설정하여 사방레이저조사를 행하고 있다. 이로써, 레이저펄스(8)의 단면적에 비하여 면적구획(3)의 면적을 2배로 할 수 있다. 본 예에서는 사방레이저조사에 의한 일괄 가열처리로 비정질실리콘으로 이루어지는 반도체박막(2)의 결정화를 행하고 있다. 이 경우, 절연기판(1)을 미리 550℃∼650℃의 온도범위로 유지한 상태로 일괄 가열처리를 행하고, 조사에너지밀도의 저하분을 보충하면서 비정질실리콘의 결정화를 촉진하고 있다.
전술한 바와 같이, 본 예에서는 60°의 입사각을 가지고 사방레이저조사를 행하여, 수직레이저조사에 비하여 2배 이상의 면적구획(3)을 결정화할 수 있다. 동시에, 절연기판(1)을 550℃∼650℃의 범위에서 미리 가열하여 두고, 이 상태에서 결정화를 실시한다. 이 기판온도는 실리콘의 고상성장(固相成長)을 일으키는 조건이고, 레이저조사와의 상호작용에 의하여 결정사이즈나 그 균일성이 향상된다. 기판가열상태에서의 비정질실리콘은 격자구조의 변동이 가능한 에너지를 가지고, 이 상태에서는 비교적 소량의 온도상승으로 결정화가 진행한다. 여기에 레이저펄스를 입사함으로써, 단시간에 다결정실리콘에의 전이(轉移)가 가능하게 된다. 또, 상온으로부터의 레이저조사에 비하여, 기판내에 있어서의 레이저조사시의 온도분포 불균일성이 없어지고, 실리콘의 결정입경 사이즈는 안정되게 된다.
레이저조사를 받는 면적구획(3)에는 매트릭스어레이(4)와 수평주사회로(5) 및 수직주사회로(6)가 형성되고, 표시용 반도체칩(7)을 구성한다. 이 표시용 반도체칩(7)은 예를 들면 박막트랜지스터의 총수가 100kbit 이상에 달하고, 대각치수로 28mm 이상의 칩치수를 가지고 있다. 면적구획(3)에 대하여 예를 들면 파장 300nm∼350nm의 레이저펄스(8)를 사방조사한다. 레이저펄스(8)의 에너지밀도는 200mJ/㎠∼400mJ/㎠에 설정되어 있다. 레이저펄스의 비조사영역에는 박막트랜지스터는 형성되지 않고, 표시용 반도체칩간의 분리대(9)로서 사용된다.
제20도는 제19도에 나타낸 사방레이저조사의 구체예를 나타내고 있다. 이 사방레이저조사공정은, 예를 들면 제7F도에 나타낸 수직레이저조사공정에 대신하여 행해지는 것이다. 이 점을 감안하여, 이해를 용이하게 하기 위하여 제7F도에 나타낸 공정도와 대응하는 부분에는 대응하는 참조번호를 붙이고 있다.
제20도에 나타낸 바와 같이, 석영 등으로 이루어지는 투명절연기판(41)의 표면에는 비정질실리콘막(42)이 성막되어 있다. 이 비정질실리콘막(42)에는 미리 불순물이 고농도이며 선택적으로 이온주입되어 있고, 박막트랜지스터의 소스영역 S 및 드레인영역 D이 형성되어 있다. 또, 레이저조사효을을 높이기 위하여, SiO2, SiN, SiON 등으로 이루어지는 무반사코팅(44)이 형성되어 있고, 조사에너지의 흡수효율을 향상시킨다. 이 상태에서 레이저펄스를 사방조사하여, 비정질실리콘막(42)의 결정화와 소스영역 S 및 드레인영역 D의 활성화를 동시에 실시한다. 그 후, 상측의 무반사코팅(44)을 에칭제거하고, 결정화된 실리콘막(42)만을 남긴다. 또한, 포토레지스트에 의하여 패터닝을 실시하고, 드라이에칭으로 실리콘막(42)의 불요부분을 제거하여, 소자영역을 형성한다. 그 위에 감압 CVD법 등에 의하여 SiO2를 성막하여 게이트절연막으로 한다. 또한, AlSi 등의 금속막을 성막하여, 이것을 게이트전극에 패터닝한다. 이어서, PSG 등으로 이루어지는 제1 층간절면막을 성막하여 콘택트홀을 개구하여 소스영역 S 및 드레인영역 D에 접속하는 배선을 배설한다. 최후에, PSG 등으로 이루어지는 제2 층간절연막을 성막하여, 그 위에 플라즈마 CVD로P-SiN막을 겹쳐서 수소화처리를 행한다. 이상에 설명한 공정은 수직레이저조사에 대신하여 사방레이저조사를 사용한 점을 제외하고, 제7A도∼제7O도에 나타낸 제조공정과 동일하다.
이상 설명한 바와 같이, 본 발명에 의하면, 소정의 면적구획에 대하여 레이저펄스를 원쇼트로 조사하여 1칩분의 반도체박막의 일괄 가열처리를 행하고 있다. 이로써, 레이저조사에 의한 반도체박막의 가열처리가 시간단축되어, 양산화가 가능하게 된다는 효과가 있다. 균일성이 양호한 결정이 얻어지므로, 프로세스조건의 안정성이나 박막트랜지스터 특성의 균일성을 확보할 수 있고, 주사회로 등을 동일 기판상에 포함한 대면적의 표시용 반도체칩을 형성할 수 있다는 효과가 있다.
본 발명에 의하면, 레이저펄스의 원쇼트조사로 일괄 가열에 의하여 반도체박막의 결정화를 행하고 있다. 이로써, 면적구획내의 반도체박막의 결정화가 균일하게 진행하므로, 표시용 반도체칩에 집적형성된 박막트랜지스터의 전기특성의 불균일이 축소화된다는 효과가 있다.
본 발명에 의하면, 반도체박막에 불순물을 주입한 후 레이저펄스의 원쇼트조사에 의하여 일괄 가열치리하여 불순물의 활성화를 행하고 있다. 이로써, 레이저조사된 반도체박막의 소스영역 및 드레인영역에 있어서의 횡방향의 불순물확산이 균일화되어 박막트랜지스터의 전기특성이 일정하게 된다는 효과가 있다.
본 발명에 의하면, 서로 인접하는 면적구획의 사이에 배설된 분리대를 제외하고 개개의 면적구획에 대하여 레이저펄스를 원쇼트조사한다. 이로써, 분리대에 따른 칩마다의 스크라이브라인이 명확하게 되고, 예를 들면 액정셀 등의 조립 등을행할 경우에 얼라인멘트정밀도가 향상된다는 효과가 있다.
본 발명에 의하면, 40나노초 이상으로 설정된 펄스시간으로 레이저펄스의 원쇼트조사를 행하고 있다. 1회의 레이저펄스조사시간을 길게 함으로써 반도체박막을 1회의 레이저조사로 충분히 용융할 수 있고, 결정균일성의 향상 및 스루풋의 향상을 기대할 수 있다는 효과가 있다.
본 발명에 의하면, 절연기판을 상온보다 상승 또는 하강시킨 온도상태에서 레이저펄스의 원쇼트조사를 행하여 일괄 가열처리를 실시하고 있다. 이로써, 일단 용융된 반도체박막의 냉각속도를 조정하는 것이 가능하게 되고, 반도체박막의 결정화와 소스영역 및 드레인영역의 확산길이 및 불순물의 활성화를 제어할 수 있다는 효과가 있다.
본 발명에 의하면, 레이저펄스의 흡수깊이보다 작은 막두께로 반도체박막을 형성하고 있다. 이로써, 반도체박막을 전면적으로 용융할 수 있고, 결정의 대입경화를 용이하게 달성하는 것이 가능하게 된다는 효과가 있다.
본 발명에 의하면, 마이크로렌즈어레이를 통하여 레이저펄스의 원쇼트조사를 행하여 개개의 박막트랜지스터의 소자영역에 대하여 레이저에너지를 선택적으로 집중시키고 있다. 이로써, 레이저에너지의 효율적 이용이 가능하게 된다는 효과가 있다.
본 발명에 의하면, 소정의 면적구획의 중앙부로부터 주변부에 향하여 조사에너지밀도가 높아지도록 레이저펄스의 단면강도분포를 제어하여 원쇼트조사를 행하고 있다. 이로써, 대면적의 일괄 레이저어닐링에 있어서도 빔조사면적내에서의 결정성을 균일하게 유지할 수 있다는 효과가 있다.
본 발명에 의하면, 절연기판에 대하여 레이저펄스를 경사방향으로부터 입사하는 사방레이저조사를 행하고 있다. 이로써, 레이저펄스의 단면적보다 큰 조사면적을 일괄하여 가열처리하는 것이 가능하게 되어 반도체제조프로세스를 한층 효율화할 수 있다는 효과가 있다. 사방레이저조사와 합하여 절연기판의 가열을 행함으로써, 반도체박막의 결정화를 보다 촉진할 수 있다.
제1도는 종래의 레이저조사처리를 나타낸 모식도.
제2도는 종래의 레이저조사처리를 나타낸 다른 모식도.
제3도는 본 발명에 관한 표시용 반도체칩의 제조방법의 일예를 나타낸 모식도.
제4도는 본 발명에 따라서 제조된 표시용 반도체칩에 포함되는 박막트랜지스터의 구성예를 나타낸 모식적인 단면도.
제5도는 마찬가지로 박막트랜지스터의 다른 구성예를 나타낸 모식적인 단면도.
제6도는 본 발명에 관한 레이저조사처리를 다수개 취한 웨이퍼에 적용한 예를 나타낸 모식적인 평면도.
제7A도∼제7O도는 본 발명에 관한 표시용 반도체침의 제조방법의 구체예를 나타낸 공정도.
제8A도∼제8D도는 본 발명에 관한 표시용 반도체칩의 제조방법의 다른 실시예를 나타낸 공정도.
제9도는 제8A도∼제8D도에 나타낸 공정에서 행해지는 레이저조사처리를 나타낸 설명도.
제10A도∼10C도는 본 발명에 관한 표시용 반도체칩의 제조방법의 다른 실시예를 나타낸 공정도.
제11A도∼제11C는 본 발명에 관한 표시용 반도체칩의 제조방법의 다른 실시예를 나타낸 공정도.
제12A도 및 제12B도는 본 발명에 관한 표시용 반도체칩의 제조방법의 또 다른 실시예를 나타낸 공정도.
제13도는 본 발명과 종래방법에 따라서 형성된 박막트랜지스터의 전기특성을 나타낸 그래프.
제14도는 마이크로렌즈어레이를 사용한 레이저빔조사방법을 나타낸 설명도.
제15도는 마이크로렌즈어레이의 기능설명을 위한 모식적인 단면도.
제16도는 마이크로렌즈어레이를 통하여 레이저조사를 받은 반도체박막의 표면상태를 나타낸 모식도.
제17도는 본 발명에 관한 레이저조사처리의 개량예를 나타낸 설명도.
제18도는 제17도에 나타낸 레이저펄스의 단면강도분포를 나타낸 그래프.
제19도는 본 발명에 관한 레이저조사처리의 개량예 (사방레이저조사)를 나타낸 설명도.
제20도는 제19도에 나타낸 사방레이저조사의 구체예를 나타낸 모식적인 단면도.
※ 도면의 주요부분에 대한 부호의 설명
(1): 절연기판, (2): 반도체박막, (3): 면적구획, (4): 매트릭스어레이,(5): 수평주사회로, (6): 수직주사회로, (7): 표시용 반도체칩, (8): 레이저펄스, (9): 분리대.

Claims (18)

  1. 표시 장치와 주변 회로용 매트릭스 어레이를 각각 포함하는 복수 개의 어레이 기판을 구비하는 웨이퍼의 제조 방법으로서,
    표면을 갖는 절연 웨이퍼 기판을 제공하는 단계,
    상기 절연 웨이퍼 기판 상에 반도체 박막을 형성하는 단계, 그리고
    상기 반도체 박막을 처리하여 다결정 반도체 박막을 활성층으로 각각 포함하는 집적 박막 트랜지스터를 형성하는 단계
    를 포함하며,
    상기 박막 트랜지스터 형성 단계는 40ns 이상의 지속 시간을 갖는 사각형의 펄스 레이저를 조사하되 상기 반도체 박막의 하나의 면적 구획(sectioned areas)을 원쇼트(single shot)로 결정화하는 레이저 조사 단계를 포함하고,
    상기 레이저 조사 단계에서는 상기 절연 웨이퍼 기판을 상온보다 높거나 낮은 온도 상태에서 일괄 가열처리를 함으로써 반도체 박막의 결정화를 제어하는 웨이퍼 제조 방법.
  2. 표시 장치용 반도체 칩을 복수 개 포함하는 웨이퍼를 제조하는 방법으로서,
    행과 열의 어레이로 정렬되어 정해지며, 박막 트랜지스터와 박막 트랜지스터를 포함하는 수평 주사 회로와 박막 트랜지스터를 포함하는 수직 주사 회로로 이루어진 매트릭스 어레이를 각각 포함하도록 처리될 복수 개의 면적 구획을 구비하는표면을 갖는 절연 웨이퍼 기판을 제공하는 단계,
    상기 웨이퍼 기판의 상기 표면 상에 레이저 펄스 흡수 깊이보다 얇은 막두께를 갖는 실리콘 반도체 박막을 형성하는 단계,
    상기 반도체 박막 상에 무반사 코팅층을 형성하는 단계,
    원쇼트의 레이저 펄스를 한 면적 구획에 한번씩 조사함으로써 상기 면적 구획 전체에 조사하여 각 면적 구획의 상기 반도체 박막을 결정화하는 레이저 조사 단계.
    상기 무반사 코팅층을 제거하는 단계, 그리고
    각 면적 구획에 존재하는 상기 결정화된 반도체 박막을 처리하여 상기 결정화된 반도체 박막을 활성층으로 포함하는 복수 개의 박막 트랜지스터를 제공하는 단계
    를 포함하고,
    상기 레이저 조사 단계에서는 상기 절연 웨이퍼 기판을 상온보다 높거나 낮은 온도 상태에서 일괄 가열처리를 함으로써 반도체 박막의 결정하를 제어하는 웨이퍼 제조 방법.
  3. 표시 장치용 어레이 기판을 복수 개 포함하는 웨이퍼를 제조하는 방법으로서,
    행과 열의 어레이로 정렬되어 정해지며, 박막 트랜지스터와 박막 트랜지스터를 포함하는 수평 주사 회로와 박막 트랜지스터를 포함하는 수직 주사 회로로 이루어진 매트릭스 어레이를 각각 포함하도록 처리될 복수 개의 면적 구획을 구비하는 표면을 갖는 절연 웨이퍼 기판을 제공하는 단계,
    상기 절연 웨이퍼 기판에 반도체 박막을 형성하는 단계,
    상기 반도체 박막을 처리하여 다결정 반도체 박막을 활성층으로 각각 포함하는 집적 박막 트랜지스터를 형성하는 단계, 그리고
    상기 박막 트랜지스터에 연결된 화소 전극을 상기 매트릭스 어레이에 형성하는 단계
    를 포함하고,
    상기 박막 트랜지스터 형성 단계는 사각형의 레이저를 한번에 하나의 면적구획을 원쇼트로 순차로 조사하여 상기 면적 구획들의 상기 반도체 박막을 결정화하는 레이저 조사 단계를 포함하고,
    상기 레이저 조사 단계에서는 상기 절연 웨이퍼 기판을 상온보다 높거나 낮은 온도 상태에서 일괄 가열처리를 함으로써 반도체 박막의 결정화를 제어하는 웨이퍼 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 조사 단계 전에 상기 반도체 박막에 불순물을 주입하는 단계를 추가로 포함하는 웨이퍼 제조 방법.
  5. 제2항에서,
    상기 각 면적 구획에 제공된 박막 트랜지스터 어레이에 상기 각 박막 트랜지스터용 화소 전극을 형성하는 단계를 포함하는 웨이퍼 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에서,
    상기 레이저 조사 단계는 서로 이웃하는 면적 구획들 사이에 구비되어 있는 분리대(separation band)를 제외한 각 면적 구획 상에 원쇼트 레이저 펄스를 조사하는 단계를 포함하는 웨이퍼 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에서,
    상기 면적 구획은 사각형 구조를 갖고, 상기 레이저 펄스도 사각형 구조를 갖는 웨이퍼 제조 방법.
  8. 제2항 또는 제3항에서,
    상기 레이저 조사 단계는 40ns 이상으로 설정된 펄스 시간 동안 원쇼트 레이저 펄스를 조사하는 단계를 포함하는 웨이퍼 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에서,
    상기 레이저 조사 단계는 상기 절연 기판의 온도를 제어하여 상기 반도체 박막의 결정화를 제어하는 단계를 포함하는 웨이퍼 제조 방법.
  10. 제1항 내지 제3항 중 어느 한 항에서,
    상기 레이저 조사 단계는 마이크로렌즈 어레이를 통하여 원쇼트 레이저를 조사하여 각 박막 트랜지스터의 소자 영역에 대응하는 상기 반도체 박막 부분에 선택적으로 상기 레이저 펄스를 집중시키는 단계를 포함하는 웨이퍼 제조 방법.
  11. 제1항 또는 제3항에서,
    상기 반도체 박막 형성 단계는 레이저 펄스 흡수 깊이보다 얇은 두께로 상기 반도체 박막을 형성하는 단계를 포함하는 웨이퍼 제조 방법.
  12. 제1항 내지 제3항 중 어느 한 항에서,
    상기 레이저 조사 단계는 상기 레이저 펄스의 단면 강도 분포(cross-section intensity distribution)를 제어하는 원쇼트 레이저 펄스를 조사하여 면적 구획의 중심부에서 주변부쪽으로 조사 에너지 분포가 증가하도록 하는 단계를 포함하는 웨이퍼 제조 방법.
  13. 제1항 내지 제3항 중 어느 한 항에서,
    상기 레이저 조사 단계는 상기 절연 기판에 대해 경사 방향으로 상기 레이저 펄스를 조사하는 경사 레이저 조사 단계를 포함하는 웨이퍼 제조 방법.
  14. 제13항에서,
    상기 경사 레이저 조사 단계는 상기 절연 기판의 법선 방향에 대해 30도 내지 60도의 입사 각도로 상기 레이저 펄스를 조사하는 단계를 포함하는 웨이퍼 제조 방법.
  15. 제 14항에서,
    상기 경사 레이저 조사 단계는 일괄 가열 처리(batch heat treatment)에 의해 비정질 실리콘으로 이루어진 상기 반도체 박막을 결정화하는 단계를 포함하는 웨이퍼 제조 방법.
  16. 제15항에서,
    상기 경사 레이저 조사 단계는 상기 절연 기판이 550℃ 내지 650℃의 온도에서 유지되는 상태에서 상기 일괄 가열 처리를 수행하여, 비정질 실리콘의 결정화를 수행하는 웨이퍼 제조 방법.
  17. 제1항 내지 제3항 중 어느 한 항에서,
    상기 절연 웨이퍼 표면 상에 형성된 상기 반도체 박막은 비정질 또는 다결정 실리콘을 포함하는 웨이퍼 제조 방법.
  18. 제1항 내지 제3항 중 어느 한 항에서,
    상기 조사 단계는 300nm 내지 350nm의 파장, 약 200mJ/㎠ 내지 약 400mJ/㎠의 에너지 밀도, 40ns 이상의 펄스 시간, 그리고 약 160nm의 레이저 흡수 깊이를 갖는 엑시머 레이저 펄스를 이용하는 웨이퍼 제조 방법.
KR1019950010644A 1994-05-02 1995-05-01 표시용반도체칩의제조방법 KR100379859B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP94-116007 1994-05-02
JP1994-116007 1994-05-02
JP11600794 1994-05-02
JP25761694A JP3326654B2 (ja) 1994-05-02 1994-09-27 表示用半導体チップの製造方法
JP1994-257616 1994-09-27
JP94-257616 1994-09-27

Publications (2)

Publication Number Publication Date
KR950034850A KR950034850A (ko) 1995-12-28
KR100379859B1 true KR100379859B1 (ko) 2003-07-18

Family

ID=26454407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950010644A KR100379859B1 (ko) 1994-05-02 1995-05-01 표시용반도체칩의제조방법

Country Status (6)

Country Link
US (2) US5888839A (ko)
EP (1) EP0681316A3 (ko)
JP (1) JP3326654B2 (ko)
KR (1) KR100379859B1 (ko)
MY (1) MY114876A (ko)
SG (1) SG48688A1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7364955B2 (en) 2004-06-12 2008-04-29 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having single crystalline silicon layers
US7566602B2 (en) 2004-06-12 2009-07-28 Samsung Electronics Co., Ltd. Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers
KR20130018014A (ko) * 2011-08-12 2013-02-20 삼성디스플레이 주식회사 박막 트랜지스터 결정화 방법, 박막 트랜지스터 표시판 및 그 제조 방법
KR20150000045A (ko) * 2013-06-21 2015-01-02 엘지디스플레이 주식회사 열처리 장치 및 열처리 방법
US11909091B2 (en) 2020-05-19 2024-02-20 Kymeta Corporation Expansion compensation structure for an antenna

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP3326654B2 (ja) * 1994-05-02 2002-09-24 ソニー株式会社 表示用半導体チップの製造方法
JP3421882B2 (ja) * 1994-10-19 2003-06-30 ソニー株式会社 多結晶半導体薄膜の作成方法
TW297138B (ko) * 1995-05-31 1997-02-01 Handotai Energy Kenkyusho Kk
US6555449B1 (en) 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US6759628B1 (en) * 1996-06-20 2004-07-06 Sony Corporation Laser annealing apparatus
JP3349355B2 (ja) * 1996-08-19 2002-11-25 三洋電機株式会社 半導体膜のレーザーアニール方法
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP3503427B2 (ja) * 1997-06-19 2004-03-08 ソニー株式会社 薄膜トランジスタの製造方法
KR100269312B1 (ko) * 1997-10-14 2000-10-16 윤종용 실리콘막의결정화방법및이를이용한박막트랜지스터-액정표시장치(tft-lcd)의제조방법
JP3844613B2 (ja) 1998-04-28 2006-11-15 株式会社半導体エネルギー研究所 薄膜トランジスタ回路およびそれを用いた表示装置
JP2003309456A (ja) * 1998-04-28 2003-10-31 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ回路およびそれを用いた半導体表示装置
JP2000183358A (ja) * 1998-07-17 2000-06-30 Sony Corp 薄膜半導体装置の製造方法
US6350673B1 (en) * 1998-08-13 2002-02-26 Texas Instruments Incorporated Method for decreasing CHC degradation
TW457553B (en) * 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus
JP4403599B2 (ja) * 1999-04-19 2010-01-27 ソニー株式会社 半導体薄膜の結晶化方法、レーザ照射装置、薄膜トランジスタの製造方法及び表示装置の製造方法
US6426245B1 (en) 1999-07-09 2002-07-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3422290B2 (ja) 1999-07-22 2003-06-30 日本電気株式会社 半導体薄膜の製造方法
US6368945B1 (en) * 2000-03-16 2002-04-09 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification
AU2000240180A1 (en) * 2000-03-21 2001-10-03 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
US6830993B1 (en) 2000-03-21 2004-12-14 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
KR100857398B1 (ko) * 2000-05-31 2008-09-08 소니 가부시끼 가이샤 반도체 장치의 제조 방법
US6521492B2 (en) * 2000-06-12 2003-02-18 Seiko Epson Corporation Thin-film semiconductor device fabrication method
US7078321B2 (en) 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6518589B2 (en) 2000-06-22 2003-02-11 Progressant Technologies, Inc. Dual mode FET & logic circuit having negative differential resistance mode
US6544465B1 (en) * 2000-08-18 2003-04-08 Micron Technology, Inc. Method for forming three dimensional structures from liquid with improved surface finish
EP1259985A2 (en) 2000-10-10 2002-11-27 The Trustees Of Columbia University In The City Of New York Method and apparatus for processing thin metal layers
WO2002042847A1 (en) 2000-11-27 2002-05-30 The Trustees Of Columbia University In The City Of New York Process and mask projection system for laser crystallization processing of semiconductor film regions on a substrate
TWI221539B (en) * 2000-11-30 2004-10-01 Hannstar Display Corp Method for forming bumps utilized for manufacturing LCD
JP4837170B2 (ja) * 2001-01-12 2011-12-14 株式会社Ｉｈｉ レーザアニール方法及び装置
JP2004520715A (ja) 2001-04-19 2004-07-08 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 単一走査、連続動作の逐次的横方向結晶化を行う方法及びシステム
DE10125653C1 (de) * 2001-05-25 2002-11-07 Siemens Ag Vorrichtung zur interaktiven Rehabilitationsunterstützung mit Gestikerkennung
US6942155B1 (en) * 2001-05-31 2005-09-13 Alien Technology Corporation Integrated circuits with persistent data storage
US7377445B1 (en) 2001-05-31 2008-05-27 Alien Technology Corporation Integrated circuits with persistent data storage
JP4784955B2 (ja) * 2001-07-18 2011-10-05 株式会社 液晶先端技術開発センター 薄膜半導体装置の製造方法
TW552645B (en) * 2001-08-03 2003-09-11 Semiconductor Energy Lab Laser irradiating device, laser irradiating method and manufacturing method of semiconductor device
US7372630B2 (en) * 2001-08-17 2008-05-13 Semiconductor Energy Laboratory Co., Ltd. Laser, irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
DE10141352A1 (de) * 2001-08-23 2003-06-05 Osram Opto Semiconductors Gmbh Verfahren zur Oberflächenbehandlung eines Halbleiters
US7160763B2 (en) 2001-08-27 2007-01-09 The Trustees Of Columbia University In The City Of New York Polycrystalline TFT uniformity through microstructure mis-alignment
JP4397571B2 (ja) * 2001-09-25 2010-01-13 株式会社半導体エネルギー研究所 レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
US7026227B2 (en) * 2001-11-16 2006-04-11 Semiconductor Energy Laboratory Co., Ltd. Method of irradiating a laser beam, and method of fabricating semiconductor devices
US7351638B1 (en) * 2001-12-18 2008-04-01 Advanced Micro Devices, Inc. Scanning laser thermal annealing
WO2003084688A2 (en) 2002-04-01 2003-10-16 The Trustees Of Columbia University In The City Of New York Method and system for providing a thin film
WO2003092061A1 (en) * 2002-04-23 2003-11-06 Advanced Lcd Technologies Development Center Co., Ltd. Crystallization device and crystallization method, and phase shift mask
US7023500B2 (en) * 2002-06-05 2006-04-04 Hitachi, Ltd. Display device with active-matrix transistor having silicon film modified by selective laser irradiation
KR101118974B1 (ko) 2002-08-19 2012-03-15 더 트러스티스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 균일성을 제공하도록 기판 상의 박막 영역을 레이저 결정화처리하는 방법 및 시스템, 그리고 그러한 박막 영역의 구조
JP5030382B2 (ja) 2002-08-19 2012-09-19 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上のフィルム領域を処理して、こうした領域内及びその端部領域をほぼ均一にするレーザ結晶化プロセス及びシステム
KR20050047103A (ko) 2002-08-19 2005-05-19 더 트러스티스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 다양한 조사 패턴을 포함하는 원 샷 반도체 가공 시스템 및방법
US7332431B2 (en) * 2002-10-17 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101191837B1 (ko) 2003-02-19 2012-10-18 더 트러스티스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 순차적 측면 고상화 기술을 이용하여 결정화되는 복수의 반도체 박막을 가공하는 방법 및 장치
JP4373115B2 (ja) * 2003-04-04 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4511803B2 (ja) * 2003-04-14 2010-07-28 株式会社半導体エネルギー研究所 Ｄ／ａ変換回路及びそれを内蔵した半導体装置の製造方法
US6967340B2 (en) * 2003-08-19 2005-11-22 Alps Electric Co., Ltd. Ion beam irradiation device and operating method thereof
WO2005029551A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions
TW200519503A (en) * 2003-09-30 2005-06-16 Adv Lcd Tech Dev Ct Co Ltd Crystallization apparatus, crystallization method, device and phase modulation element
JP2006294751A (ja) * 2005-04-07 2006-10-26 Toshiba Corp 半導体集積回路及びその製造方法
WO2007103643A2 (en) * 2006-03-08 2007-09-13 Applied Materials, Inc. Method and apparatus for thermal processing structures formed on a substrate
US7569463B2 (en) 2006-03-08 2009-08-04 Applied Materials, Inc. Method of thermal processing structures formed on a substrate
DE102006018801A1 (de) * 2006-04-22 2007-10-25 Carl Zeiss Laser Optics Gmbh Vorrichtung sowie Verfahren zum Erhitzen eines Substrats
JP5480480B2 (ja) * 2007-09-03 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW200942935A (en) 2007-09-21 2009-10-16 Univ Columbia Collections of laterally crystallized semiconductor islands for use in thin film transistors and systems and methods for making same
CN101919058B (zh) 2007-11-21 2014-01-01 纽约市哥伦比亚大学理事会 用于制备外延纹理厚膜的系统和方法
JP5515276B2 (ja) * 2008-10-31 2014-06-11 大日本印刷株式会社 半導体装置の製造方法及び半導体装置
JP5594741B2 (ja) * 2009-03-05 2014-09-24 株式会社日本製鋼所 結晶質膜の製造方法および結晶質膜製造装置
JP2010245316A (ja) * 2009-04-07 2010-10-28 Sumco Corp エピタキシャルウェーハの製造方法
EP2239084A1 (en) * 2009-04-07 2010-10-13 Excico France Method of and apparatus for irradiating a semiconductor material surface by laser energy
JP2011071261A (ja) * 2009-09-25 2011-04-07 Ushio Inc レーザーアニール装置
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
EP2364809A1 (en) * 2010-02-26 2011-09-14 Excico France Method and apparatus for irradiating a semiconductor material surface by laser energy
JP5495043B2 (ja) * 2010-04-23 2014-05-21 株式会社ブイ・テクノロジー レーザアニール方法、装置及びマイクロレンズアレイ
JP5517832B2 (ja) * 2010-08-20 2014-06-11 住友重機械工業株式会社 レーザアニール装置及びレーザアニール方法
JP2014170686A (ja) * 2013-03-04 2014-09-18 Toshiba Corp 表示素子の製造方法、表示素子及び表示装置
US20200402823A1 (en) * 2018-03-07 2020-12-24 Sakai Display Products Corporation Laser annealing device, laser annealing method, and active matrix substrate production method
CN112216603A (zh) * 2019-07-10 2021-01-12 创能动力科技有限公司 用于晶片的激光处理方法及半导体装置
EP3970899B1 (en) * 2020-09-18 2023-11-22 Laser Systems & Solutions of Europe Method of and system for uniformly irradiating a frame of a processed substrate having a plurality of frames

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5687361A (en) * 1979-12-19 1981-07-15 Hitachi Ltd Semiconductor device and its manufacture
JPH06342899A (ja) * 1993-03-23 1994-12-13 Tdk Corp 固体撮像装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61163631A (ja) * 1985-01-14 1986-07-24 Ricoh Co Ltd 薄膜形成方法
JPS5821319A (ja) * 1981-07-30 1983-02-08 Fujitsu Ltd レ−ザアニ−ル方法
JPS5890723A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp レ−ザビ−ム照射による物性変化方法
JPS60117613A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置の製造方法
JPH07118443B2 (ja) * 1984-05-18 1995-12-18 ソニー株式会社 半導体装置の製法
US4713518A (en) * 1984-06-08 1987-12-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device manufacturing methods
CN1004245B (zh) * 1984-10-29 1989-05-17 株式会社半导体能源研究所 电子器件的制造方法
JPH03273621A (ja) * 1990-03-23 1991-12-04 Sony Corp 半導体メモリの製造方法
JPH04282869A (ja) * 1991-03-11 1992-10-07 G T C:Kk 薄膜半導体装置の製造方法及びこれを実施するための装置
JPH0562924A (ja) * 1991-09-04 1993-03-12 Sony Corp レーザアニール装置
JPH0566422A (ja) * 1991-09-04 1993-03-19 Sony Corp 液晶表示装置の製造方法及びセンサの製造方法
JPH05129332A (ja) * 1991-11-06 1993-05-25 Fujitsu Ltd 薄膜トランジスタの製造方法
KR100269350B1 (ko) * 1991-11-26 2000-10-16 구본준 박막트랜지스터의제조방법
JP3200639B2 (ja) * 1992-05-19 2001-08-20 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
MY109592A (en) * 1992-11-16 1997-03-31 Tokyo Electron Ltd Method and apparatus for manufacturing a liquid crystal display substrate, and apparatus and method for evaluating semiconductor crystals.
TW435820U (en) * 1993-01-18 2001-05-16 Semiconductor Energy Lab MIS semiconductor device
US5471330A (en) * 1993-07-29 1995-11-28 Honeywell Inc. Polysilicon pixel electrode
KR100299292B1 (ko) * 1993-11-02 2001-12-01 이데이 노부유끼 다결정실리콘박막형성방법및그표면처리장치
JP3326654B2 (ja) * 1994-05-02 2002-09-24 ソニー株式会社 表示用半導体チップの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5687361A (en) * 1979-12-19 1981-07-15 Hitachi Ltd Semiconductor device and its manufacture
JPH06342899A (ja) * 1993-03-23 1994-12-13 Tdk Corp 固体撮像装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7364955B2 (en) 2004-06-12 2008-04-29 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having single crystalline silicon layers
US7566602B2 (en) 2004-06-12 2009-07-28 Samsung Electronics Co., Ltd. Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers
KR20130018014A (ko) * 2011-08-12 2013-02-20 삼성디스플레이 주식회사 박막 트랜지스터 결정화 방법, 박막 트랜지스터 표시판 및 그 제조 방법
KR101884890B1 (ko) * 2011-08-12 2018-08-03 삼성디스플레이 주식회사 박막 트랜지스터 결정화 방법, 박막 트랜지스터 표시판 및 그 제조 방법
KR20150000045A (ko) * 2013-06-21 2015-01-02 엘지디스플레이 주식회사 열처리 장치 및 열처리 방법
KR102045441B1 (ko) 2013-06-21 2019-11-18 엘지디스플레이 주식회사 열처리 장치 및 열처리 방법
US11909091B2 (en) 2020-05-19 2024-02-20 Kymeta Corporation Expansion compensation structure for an antenna

Also Published As

Publication number Publication date
MY114876A (en) 2003-02-28
KR950034850A (ko) 1995-12-28
US6248606B1 (en) 2001-06-19
JPH0823105A (ja) 1996-01-23
EP0681316A3 (en) 1998-01-07
EP0681316A2 (en) 1995-11-08
JP3326654B2 (ja) 2002-09-24
US5888839A (en) 1999-03-30
SG48688A1 (en) 1998-05-18

Similar Documents

Publication Publication Date Title
KR100379859B1 (ko) 표시용반도체칩의제조방법
US6066516A (en) Method for forming crystalline semiconductor layers, a method for fabricating thin film transistors, and method for fabricating solar cells and active matrix liquid crystal devices
US6020224A (en) Method for making thin film transistor
US7169690B2 (en) Method of producing crystalline semiconductor material and method of fabricating semiconductor device
US7749819B2 (en) Method for manufacturing semiconductor device
GB2338598A (en) Method of crystallising an amorphous silicon layer for a thin film transistor by a laser scanning technique
JPH07249779A (ja) 半導体装置の作製方法
KR19980086477A (ko) 반도체 장치의 제조 방법 및 반도체 장치
JPH06260502A (ja) アクティブマトリクス基板の製造方法
KR100398829B1 (ko) 다결정반도체박막의작성방법
KR100753568B1 (ko) 비정질 반도체층의 결정화방법 및 이를 이용한 액정표시소자의 제조방법
CN1929151B (zh) 薄膜晶体管及其结晶制备方法、半导体器件和显示器
KR100809858B1 (ko) 결정질 반도체 재료 제조 방법 및 반도체 장치 제조 방법
JP3477969B2 (ja) アクティブマトリクス基板の製造方法及び液晶表示装置
KR100782769B1 (ko) 정렬키, 정렬키 형성 방법 및 이를 이용한 레이저 결정화방법
JPH09213965A (ja) 半導体装置の製造方法
KR100761346B1 (ko) 결정질 실리콘의 제조방법
KR100700179B1 (ko) 실리콘 결정화 방법
KR100498635B1 (ko) 레이저 어닐링 방법을 적용한 다결정 실리콘 막 제조 방법
KR100966431B1 (ko) 결정화 특성이 향상된 액정표시장치의 제조방법
JP4147492B2 (ja) 結晶質半導体材料の製造方法および半導体装置の製造方法
JP2002151408A (ja) 半導体薄膜の製造方法
JPH04186633A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130322

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140324

Year of fee payment: 12

EXPY Expiration of term