JPH0774351A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、少なくとも１つのアナログ信号処
理系を含む回路が構成される場合において、素子面積の
増加を抑えて雑音の低減が図れるようにした半導体装置
を提供することを目的とする。 【構成】Ｐ型半導体基板11の表面のゲート電極14が形成
される部分にｎ型埋込層12を形成し、その両側にドレイ
ン15およびソース16を形成する。ドレイン15はそれぞれ
ｎ型の第１および第２のドレイン不純物層151 、152 を
重ねて構成し、その相互間はＰ型絶縁層171 で分離され
る。ソース16も第１および第２のソース不純物層161 、
162 を重ねて構成され、Ｐ型絶縁層172 で分離されてい
るもので、第２のドレイン不純物領域152 の先端が、ゲ
ート電極の下部まで延長して形成されるようにしてい
る。そして、第１のドレイン不純物領域はソースに対す
る電位差がそれ以外のソースに対する電位差以下に設定
されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、基板表面に形成され
た絶縁ゲート型素子を含む集積回路に係るものであり、
特に少なくとも１つのアナログ信号系を有する回路性能
が改善されるようにした半導体装置に関する。

【０００２】

【従来の技術】半導体集積回路技術において、その微細
化が進められているものであるが、この微細化が進むに
伴って１個の半導体基板中に、できるだけ多くの機能が
搭載されるようにする傾向がある。例えば、微細加工技
術を用いてアナログ機能と共にディジタル機能を１チッ
プ上に配置形成するようにした、いわゆるアナデジ集積
デバイスが考えられている。

【０００３】この様なアナデジ集積デバイスは、集積度
を上げ易く且つ低消費電力型であるとする観点から、電
界効果型素子であるＭＯＳＦＥＴあるいは相補型ＭＯＳ
ＦＥＴによって製作される。しかし、この様なＭＯＳＦ
ＥＴは、この素子自身から発生する比較的低周波の雑音
が、システム性能特にアナログ回路の出力精度を著しく
悪くする要因となることがある。

【０００４】この様な素子自身から発生する雑音の中
で、特にフリッカ雑音（または１／ｆ雑音）と呼ばれる
非常に大きな低周波成分は、直流から数百ＫＨｚの広い
周波数範囲にまたがって存在しているものであり、した
がってこの雑音を信号成分から分離することが困難であ
る。ＭＯＳＦＥＴにあっては、他の能動素子と比較して
このフリッカ雑音電圧レベルが高いものであり、またこ
の雑音周波数の上限値が高いものであることから、アナ
ログ要素として最大の問題点とされ、高精度のアナログ
集積デバイスとしてこの様なＭＯＳＦＥＴがほとんど用
いられていないものであり、アナデジ集積デバイスにお
いても、その機能を大幅に制限する要因となっている。

【０００５】ＭＯＳＦＥＴにおけるフリッカ雑音は、ゲ
ート酸化膜界面の結晶性の乱れと関係することが知られ
ている。基板を構成するシリコンとゲート酸化膜を構成
する二酸化シリコンとは、それぞれ結晶性（格子定数や
結晶系）が異なるものであるため、その境界に不整合の
状態が生ずる。したがって、この両者の結合面において
は、原子レベルで未結合の部分（ダングリングボンド）
を含むようになる。また界面から離れた部分において
も、ゲート酸化膜の形成中において熱ストレスその他の
要因によって、ダングリングポンドが発生するもので、
これらの結晶不全は界面準位あるいは各種トラップ準位
等不整なエネルギーレベルを形成する。

【０００６】一方、ソース・ドレイン間を移動する電子
キャリアまたは正孔キャリアは界面を通過し、その際一
部のキャリアは界面準位またはトラップ準位に捕獲され
る。このキャリアの捕獲は確率的に行われるもので、し
たがってある種のランダム性が備わっている。さらに準
位からのキャリアの放出においてもランダム性が備わっ
ているものであり、ある瞬間に流れているキャリアは本
来のゲート信号に追従した成分に加え、ランダムに変化
する成分が加わったものとして検出される。この様な捕
獲放出反応は、非常にゆっくりした速度をもっているも
ので、また反応速度の低い準位程大きくなるため、周波
数レベルで考えた場合に低周波になる程信号の揺らぎが
大きくなる。

【０００７】従来において、キャリア放出のランダム性
を緩和することによって雑音の影響を少なくする手法と
して、単に素子面積（ゲート部）を増加させることによ
って信号自体のレベルを高くすることが知られている。
この手法は、オペアンプ等の汎用アナログ集積回路にお
いて常套的に採用されている手段である。ここでは、雑
音電圧はゲート幅の平方根にしたがって変化するもので
あるため、ゲート幅を必要なだけ大きくすることによっ
て、雑音レベルを実効的に下げるようにしている。

【０００８】しかし、この様にゲート幅を大きくする方
法は、素子面積を多く要するようになる問題を有する。
例えば、雑音電圧を半減させるためにはゲート面積を４
倍にする必要がある。したがって、雑音を任意のレベル
に減らすためには、実質的に実用にならないほど大きな
面積を要する。そして、さらにアナログ機能を増やせ
ば、これに対応して素子面積を増加させなければならな
い。

【０００９】この様にして素子面積を増加させれば、こ
の半導体装置の製作時において半導体ウエハ面のばらつ
き要因が多くなり、またこれに対応して複数の素子をな
るべく広い範囲に分布させ、さらにこれらを並列に接続
して単一の素子を構成させるようにする等の回路上の工
夫も行われている。この様な工夫は、単一機能の素子に
おいて回路レイアウト上で最適化の余地のある場合に有
効であるが、多数のアナログ素子を集積しようとする場
合には、現実的に不可能である。

【００１０】原理的には、フリッカ雑音を低減するため
にはキャリアの通過する経路（チャネル）を界面から隔
離すればよい。しかし、ＭＯＳＦＥＴの場合にはゲート
制御を行わなければならないものであるため、チャネル
を界面から完全に離すことができない。しかし、チャネ
ルの中心値を界面より下に置く方法については、埋込チ
ャネル型が知られている。

【００１１】これは基板表面の導電型を基板とは逆にす
ると共に、深さ方向の分布を適正化することによって基
板表面のエネルギー構造を湾曲させ、この湾曲部を利用
して界面以外の部分にキャリアを通過させるようにす
る。しかし、このままではゲートが零電位に設定されて
もゲート・ドレイン間電流が流れるノーマリオンの状態
となるため、しきい値電圧を適正化するようにゲート材
料の仕事関数を基板材料の仕事関数より高く設定し、ノ
ーマリオフの状態に戻す必要がある。すなわち、この様
なことから明らかなように、チャネルを通過するキャリ
アは必ずしも酸化膜界面の影響を受けないわけではな
く、したがって単にＭＯＳＦＥＴの埋込もチャネル型に
するだけのことでは、雑音の低減はあまり期待できな
い。

【００１２】この様な方法とは別に、回路的な工夫によ
って雑音を低減することが可能であり、例えばＭＯＳＦ
ＥＴ演算増幅器の直流特性を改善するために使用される
チョッパ安定化回路は、フリッカ雑音の低減効果をもっ
ている。チョッパ動作が周波数シフト効果をもっている
ものであるため、入力信号と雑音の周波数スペクトルが
重ならないようにできるからである。

【００１３】しかしながら、チョッパ安定化回路を構成
するためには、少なくとも２個の演算増幅器と８個のＭ
ＯＳＦＥＴが必要となるものであり、このためにかなり
の面積が必要とされる。第２にフリッカ雑音に代わって
チョッパクロックが新たな雑音となり、このチョッパ雑
音のレベルはしばしばフリッカ雑音よりも大きくなる傾
向にある。そして第３に周波数シフトを行うには、信号
がある周波数帯域に収まる必要があるため、一般の信号
を扱うことができない。

【００１４】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、回路構成上の工夫を特に行
なうことなく、また素子面積の増加が抑えられるように
して雑音の低減が図れるようにした、特に少なくとも１
つのアナログ信号系を有する回路性能が改善された半導
体装置を提供しようとするものである。

【００１５】

【課題を解決するための手段】この発明に係る半導体装
置は、第１導電型の半導体基板の表面のゲート領域に対
応して形成されたチャネルを構成する第２導電型の埋込
層を形成し、前記半導体基板の表面にゲート絶縁膜を介
して第２導電型の不純物がドープされた材料によりゲー
ト電極を形成するもので、前記半導体基板の前記ゲート
領域に隣接して第２導電型の不純物がドープされた第１
のドレイン領域を形成すると共に、この第１のドレイン
領域の下方に先端が前記ゲート電極の下方にまで延出さ
れた第２導電型の第２のドレイン領域を形成し、前記第
１および第２のドレイン領域の間に絶縁層が介在される
ようにする。また、前記半導体基板の前記第１のドレイ
ン領域と反対側で前記埋込領域を挟んで対向設定されよ
うにして第２導電型のソース領域を形成するもので、前
記第１のドレイン領域はゲート絶縁膜界面を通過するキ
ャリア成分が、また前記第２のドレイン領域はそれ以外
のキャリアがそれぞれ流入されるようにしている。

【００１６】

【作用】この様に構成される半導体装置においては、埋
込チャネル型構造の素子とされるもので、埋込層の不純
物濃度を所定の値に設定することにより、チャネルの中
心位置を界面から離れるようにし、さらにゲート絶縁膜
（酸化膜）と部分的に接触したキャリアは、第１のドレ
イン領域から逃がすことができ、さらに上記界面を通過
するキャリア以外を第２のドレイン領域において検出す
ることにより、雑音の要因である酸化膜界面の影響が排
除される。すなわち、キャリアは界面を通過する成分を
逃がし電極部によってカットし、それ以外の大半を占め
る信号成分のみを第２のドレイン領域に流入させるよう
にすることにより、ゲート酸化膜界面からのランダムな
キャリアの放出や再結合による変動が最小限に抑えられ
る。したがって、特殊な回路を使用したりまた素子面積
を犠牲にすることなく、ＭＯＳＦＥＴの低雑音化が図れ
る。

【００１７】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はＭＯＳＦＥＴの断面構造を示すもの
で、Ｐ型の半導体基板11の表面部にチャネルを構成する
ｎ型の埋込層12が形成されている。基板11の表面の埋込
層12に対応する部分には、ゲート絶縁膜（酸化膜）13を
介してゲート電極14が設定されるもので、このゲート電
極14はＰ型（ボロン等）の不純物を高ドープしたポリシ
リコンによって構成する。このゲート電極14と基板11の
仕事関数の差によって、このＭＯＳＦＥＴはノーマリオ
フの動作をすることが可能とされる。

【００１８】埋込層12の両側に位置して、それぞれドレ
イン15並びにソース16が形成されるものであるが、ドレ
イン15は基板11の表面に位置して埋込層12に近接される
ｎ型の第１のドレイン不純物領域151 と、この第１のド
レイン不純物領域151 より深い位置に設定される同じく
ｎ型の第２にドレイン不純物領域152 とによって構成さ
れる。また、ソース16も同様に構成されるｎ型の第１の
ソース不純物領域161と、その下の深い位置に設定され
るｎ型の第２のソース不純物領域162 とによって構成さ
れる。この第１のドレイン不純物領域151 と第２のドレ
イン不純物領域152 との間は、それぞれＰ型の絶縁層17
1 および172 によって分離され、その相互間が電気的に
直接接触されないようにしている。

【００１９】ここで、第２のドレイン不純物領域152 の
埋込層12側の端部は、ゲート絶縁膜13の直下に重なるよ
うに突き出されている。これは、埋込層13によるチャネ
ル形成の横方向範囲がゲート電極14の範囲内となるた
め、確実にキャリアが流入されるようにするための措置
であり、第２のドレイン不純物領域152 は第１のドレイ
ン不純物領域151 の下部に重なる構造とされる。

【００２０】ゲート電極14の側壁部分には、絶縁膜を介
してポリシリコン層181 および182が形成されているも
ので、このポリシリコン層181 および182 は高不純物濃
度状態とされていて、その抵抗値が充分に低くなってい
る。このポリシリコン層181および182 は、それぞれ第
１のドレイン不純物領域151 および第１のソース不純物
領域161 に接触されているもので、ドレイン不純物領域
151 と接触されるポリシリコン層181 は金属電極19を介
して外部に導出される。また、第２のドレイン不純物領
域152 および第２のソース不純物領域162 は、それぞれ
金属電極20および21を介して外部に導出される。

【００２１】この様に構成されるＭＯＳＦＥＴは、アナ
ログ回路の能動素子として用いることによって、フリッ
カ雑音の低減が可能とされるもので、この様なＭＯＳＦ
ＥＴを実現するための製造過程を以下に説明する。

【００２２】まず、図２の（Ａ）に示すようにＰ型不純
物濃度が“２×１０¹⁵cm^-3”のシリコン単結晶ウエハ31
（半導体基板11の対応）に対して、その表面約０．１μ
ｍをリンのイオン注入によって、不純物濃度“５×１０
¹⁵cm^-3”のｎ型層32（埋込層12の原形）を形成する。

【００２３】その後、（Ｂ）図で示すように通常のＭＯ
Ｓプロセスによってゲート酸化膜33を形成し、さらにゲ
ート電極をポリシリコン層34により形成する。ただし、
ゲートポシリコン層34に対しては、“１×１０²⁰cm^-3”
以上のボロンをＰ型高濃度不純物濃度となるまで導入す
る。このイオン導入手段は、イオン打ち込みによって
も、また固層拡散によってもよい。

【００２４】ここで、ゲート電極のためのポリシリコン
層はｎ型層32の全面に形成するもので、その後ゲート領
域をエッチングすることによってゲートポリシリコン層
34とされ、その後熱酸化等によって側壁酸化膜35を形成
する。この際、高濃度ポリシリコンの層の酸化速度は、
単結晶シリコンの３倍程度であるため、熱酸化後の適正
なエッチングによって、シリコン単結晶ウエハ31上の酸
化膜厚を零にすることが可能である。

【００２５】次に、（Ｃ）図で示すようにｎ型層32の表
面のゲート電極部を含む全面に、厚さ約０．２μｍのポ
リシリコン層36を、ＤＰＣＶＤ等の方法によって堆積す
る。このポリシリコン層36を堆積する方法は任意選択で
きるものであるが、不純物が極力導入されないようにす
る。そして、（Ｄ）図で示すようにこのポリシリコン層
36の表面よりイオン注入し、その表面から厚さ０．２μ
ｍの深さ以内に砒素を導入する。この様な砒素導入工程
によって、ポリシリコン層36の砒素の表面濃度は“５×
１０²⁰cm^-3”程度とされるように打ち込み条件を設定す
る。

【００２６】この様にしてポリシリコン層36が形成され
たならば、図３の（Ａ）で示すようにゲート電極部の側
壁部分のみがポリシリコン層361 および362 として残留
するようにウエッチエッチングする。この状態で、単結
晶ウエハ31を回転させながら４５°の斜め方向から硼素
を注入して硼素を打ち込んだＰ型層371 および372 を形
成するもので、ここでは約０．１μｍ程度ｎ型層32の下
部に潜るような打ち込み条件を設定する。

【００２７】この際の打ち込み深さは０．１μｍ程度で
あり、基板表面であるｎ型層32の表面におけるＰ型層37
1 および372 の不純物濃度は“５×１０¹⁸cm^-3”程度と
する（この部分が絶縁層151 、152 を構成する）。

【００２８】続いて、（Ｃ）図に示すように垂直の方向
から砒素をイオン注入するもので、この際の打ち込み深
さは０．２μｍ、表面の不純物濃度は“１×１０¹⁸c
m^-3”程度とする。このとき、基板表面では硼素濃度の
方が高いものであるため、表面ではＰ型層371 および37
2 が形成され、その下部にｎ型層381 および382 が形成
されるようになる（この部分が第２のドレイン領域を構
成する）。

【００２９】この様な状態で熱処理を施すことによって
不純物を拡散させるもので、この不純物拡散によって
（Ｄ）図に示すようにＰ型層371 、372 、およびｎ型層
381 、382 のそれぞれ先端が０．１μｍづつ前進するも
のであり、またポリシリコン層361 および362 において
全体にリンが行きわたるようになって、その抵抗値は充
分に低い状態とされる。このとき、ポリシリコン層361
および362 に打ち込み量の大きいリンも、Ｐ型層371 お
よび372 の表面部分に拡散されてｎ型の領域が現れ、ｎ
型層391 および392 が形成される（この部分が第１のド
レイン領域を形成する）。

【００３０】次に、図４の（Ａ）に示すように基板表面
をレジスト40によってマスクし、この状態で（Ｂ）図の
ようにＰ型層371 および372 の端部分に砒素イオンを注
入する。これによってｎ型領域381 および382 は表面に
露出導出されるようになる。その後、（Ｃ）図のように
レジスト40を除去し、再度不純物の拡散活性化を熱処理
によって行うことにより、活性層とすることができ、こ
れに対して金属配線並びに所定の絶縁膜を形成すること
によって、図１で示したような半導体装置が製造され
る。

【００３１】上記実施例においてはドレイン15およびソ
ース16をそれぞれ上下に２分した不純物領域によって形
成し、その相互間に絶縁層が介在される構造としたが、
この構造はドレイン15においてのみ実施すればよい。す
なわち、図５で示すようにソース16はｎ型のソース不純
物領域161 のみによって構成する。この様にソース16を
１領域によって構成することにより素子面積をさらに有
効に利用できる。

【００３２】さらにこれまでの実施例においては、埋込
層12を半導体基板11の表面に形成するようにした。しか
し、この埋込層12は図６で示すように半導体基板11の表
面より下部に埋込形成するようにしてもよい。この場
合、キャリアは埋込層12を中心に通過するものであるの
で、酸化膜界面を通過するキャリア成分はさらに減少す
るようになり、その成分もドレイン不純物領域152 を介
して外部に放出されるので、雑音低下の効果はさらに高
くなる。

【００３３】

【発明の効果】以上のようにこの発明に係る半導体装置
によれば、ゲート絶縁膜（酸化膜）の界面を通過するキ
ャリアが排除されるようになるものであるため、信号成
分の中でランダム性が激減されるようになって、フリッ
カ雑音を最小限に抑制することができるようになる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る半導体装置を説明す
る断面構成図。

【図２】（Ａ）〜（Ｄ）は上記半導体装置の製造方法を
その過程にしたがって順次説明する断面構成図。

【図３】（Ａ）〜（Ｄ）は図２に続く製造工程を順次説
明するための断面構成図。

【図４】（Ａ）〜（Ｃ）はさらに図３に続く製造工程を
順次説明するための断面構成図。

【図５】この発明の第２の実施例に係る半導体装置を示
す断面構成図。

【図６】この発明の第３の実施例に係る半導体装置を示
す断面構成図。

【符号の説明】

11…半導体基板、12…ｎ型埋込層、13…ゲート絶縁膜、
14…ゲート電極、15…ドレイン、151 、152 …第１およ
び第２のドレイン不純物領域、16…ソース、161 、162
…第１および第２のソース不純物領域、171 、172 …絶
縁層、181 、182 …ポリシリコン層、19、20、21…金属
電極。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 この半導体基板の表面のゲート領域に対応して形成され
   たチャネルを構成する第２導電型の埋込層と、 前記半導体基板の表面にゲート絶縁膜を介して前記ゲー
   ト領域に対応して形成された、第２導電型の不純物がド
   ープされた材料によって構成されたゲート電極と、 前記半導体基板の前記ゲート領域に隣接する部分に形成
   された、第２導電型の不純物がドープされた第１のドレ
   イン領域と、 この第１のドレイン領域の下方の積層される位置に形成
   されてその先端が前記ゲート電極の下方にまで延出され
   た、同じく第２導電型の第２のドレイン領域と、 前記第１および第２のドレイン領域の間に介在され、こ
   の両者を絶縁設定する絶縁層と、 前記半導体基板の前記第１のドレイン領域と反対側で隣
   接し、前記埋込領域を挟んで対向設定される第２導電型
   のソース領域とを具備し、 前記第１のドレイン領域はゲート絶縁膜界面を通過する
   キャリア成分が、また前記第２のドレイン領域はそれ以
   外のキャリアがそれぞれ流入されるようにしたことを特
   徴とする半導体装置。
2. 【請求項２】 前記第１のドレイン領域は、前記チャネ
   ルを形成する埋込層と同等もしくはより浅い位置に配置
   形成されるようにした請求項１記載の半導体装置。
3. 【請求項３】 前記第２のドレイン領域は、前記第１の
   ドレイン領域よりも深い位置で且つ前記埋込層よりも深
   い位置に配置されるようにした請求項１記載の半導体装
   置。
4. 【請求項４】 前記ゲート電極の仕事関数が前記半導体
   基板の仕事関数より大きくなる材料によって構成される
   ようにした請求項１記載の半導体装置。