JPH0353534A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特にＭＯＳＦＥＴの微細
化にともなう短チャネル効果の改善を図ったものに関す
る． 〔従来の技術〕 第３図は従来の半導体装置である電界効果型トランジス
タ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ　Ｆｉｅ
ｌｄ　ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ　　：以下Ｍ
ＯＳＦＥＴという）を示す断面図であり、図において、
ｌはソース電極、２はバックゲート電極、３はゲート電
極、４はゲート酸化膜、５はドレイン電極、６はソース
拡散層、７はドレイン拡散層、８は基板である．なおこ
の第３図は以下の第５図を簡略化して描いたものである
． 次にその製造方法について第５図を参照して説明する． ■　まず、Ｐ型のシリコン基板あるいはボロン注入後熱
拡散によって形成されたＰウエル８内において、個々の
トランジスタの基板内の電気的な絶縁性を保つため、窒
化１１！２１をマスクとし、この分離領域にボロンを注
入し、酸化し、フィールド酸化膜２２を形成する（第５
図（ａ））．■　次に、プラズマエッチングにより、窒
化膜を除去し、トランジスタの闇値電圧制御用にボロン
を注入する（第５図Ｏ）））。

■　パンチスルー防止用にステップ■よりも少し高いエ
ネルギーで、即ち深部に入るようにボロンを注入する。

その後、熱処理を加え、注入領域２３．２４を活性化さ
せる（第５図（Ｃ））．■　自然酸化膜（放置中に形成
される約１０人程度の酸化膜）をウェットエッチングで
除去し、ウェット酸化によりゲート酸化膜４を形或する
リシリコン２５を堆積させる。レジストを付け、写真製
版によりゲート上のレジスト２６を形成する（第５図（
ｅ））。

■　レジスト２６をマスクとして、ポリシリコン２５を
エッチングする（第５図（ｆ））。

■　砒素または燐を注入し、ソース／ドレインのｎ゛拡
散層６．７を形成する。この場合、酸化膜を工・ンチン
グし、酸化膜なしで注入してもかまわない。

■　レジストを除去し、熱処理によりｎ″層を活性化さ
せる。

■　全体を保護膜２６で覆い、レジストをつけ、写真製
版により、ｎ゛層上に開口部を作り、保護膜２６，ゲー
ト酸化膜をエッチングする．その後、レジストをプラズ
マエッチで除去する。

［相］　ソース電極，ドレイン電極用のアルミ２８を堆
積し、配線する。バックゲート電極は一般に上記アルミ
配線を形成するとき、同時に形成し、下部からではなく
、ソース電極と同様に上部よりとる。

なお、以上の説明は第６図のｖ−ｖ線断面について行な
ったものである。

次に動作について説明する。ソース電極ｌを接地し、バ
ックゲート電極２を接地、あるいは負の電圧を印加し、
ゲート電極３に正の電圧を印加すると、ゲート酸化膜４
下のＰ型シリコン基板の表面が反転し、チャネルが形成
される。次にドレイン電極５に正の電圧を印加すると、
ソース拡散層６からチャネル、ドレイン拡散層７へ電子
が流れ、ドレイン電流としてドレイン電極５に吸収され
る。

このドレイン電流はシリコン表面のチャネル部分を流れ
るためその量はゲート印加電圧によって制御される。

ソース拡散層６より出た電子は電界によりエネルギーを
得、高エネルギー状態でシリコン格子に衝突し、電子正
孔対を発生することでエネルギーを失う。ここで発生し
た電子はドレイン電界に引かれドレイン電流となり、正
札は基板８側へ流れ基板電流となる。一部の正孔はソー
ス拡散層６近傍に集まり、ソース拡散層６、基板８間の
電位障壁を下げ、ソース拡散層６より電子が多く出るよ
うになる．この状態が顕著となるとバイポーラ動作を引
き起こし、プレークダウンする。

〔発明が解決しようとする課題〕

従来のＭＯＳＦＥＴは以上のように構威されているので
、この構造のまま微細化すると、第４図に示すようにチ
ャネルがドレイン空乏層ｌ２にまで伸び、基板表面から
深部に形成される。チャネル表面を流れる電子１０はゲ
ート印加電圧によって制御されるが、深部を流れる電流
１ｌはゲート印加電圧によっては制御されず、パンチス
ルー現象を生ずるという問題があった． この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、短チャンネル効果を伴うこと
なく微細化可能なＭＯＳＦＥＴ半導体装置を得ることを
目的とする。

〔課題を解決するなめの手段〕

この発明に係るＭＯＳＦＥＴ半導体装置は、ソース拡散
層及びドレイン拡散層の下に絶縁膜層を形成し、その絶
縁膜層はほぼチャネルの深さと同じにするとともにゲー
ト中央部分ではｋ＠縁膜間に間隔を持たせたものである
． 〔作用〕 この発明におけるＭＯＳＦＥＴでは、上述のように絶縁
膜層を構威したことにより、チャネル以外の電流経路は
とれないようになる． 〔実施例〕 以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による半導体装置を示し、
図において、１はソース電極、２はバックゲート電極、
３はゲート電極、４はゲート酸化膜、５はドレイン電極
、６はソース拡散層、７はドレイン拡散層、８は基板、
９は基板中に形成された絶縁膜であるシリコン酸化膜層
である。

次にその製造方法について第７図を参照して説明する。

■　Ｐ型のシリコン基板８を酸化し、全面に酸化膜９を
形成する。その上にＰ型にドープしたポリシリコンを堆
積させる．このときポリシリコンｌ３の厚さはソース・
ドレイン拡散層の深さより少し薄くする（０６２μｍ以
下）．レーザアニールによりポリシリコン１３を単結晶
化する（第７図（ａ））． ■　レジストを付け、写真製版で開口し、シリコンＩｉ
ｌ３．酸化膜９をエッチングする（第７図（ロ））。

■　レジストを除去し、エビタキシャル或長によって開
口部を埋める（第７　ｍ（ｃ））　，　　１　４はその
埋め込み部である． ■　次に分離層を形戒する．分離領域に相当する部分の
シリコン層をエッチングし、酸化膜を堆積し埋め込む。

酸化膜は絶縁膜なので、従来のようなボロンによるＰ“
の形成はしなくてよい（第７図（イ））． ■　あとは従来の■ないし［相］と同様のプロセスによ
り、本実施例の半導体装置が得られる．次に動作につい
て説明する．動作は従来のＭＯＳＦＥＴと同様であるが
、ＭＯＳＦＥＴが微細化され、ドレイン空乏層がソース
空乏層に接し、パンチスルー現象を生じる場合でもシリ
コン酸化膜層９によりパンチスルー電流経路を遮断する
ことができる．また衝突電離現象で発生した正孔はソー
ス近傍に集まることもできず、第２図に示す経路でソー
ス・ドレイン絶縁膜間より基板へ流れる。

なお、上記実施例ではバックゲート電極２を素子下部に
取り付けたが、これは基板のＰ領域と短絡していればど
こに取りつけてもよいものである。

〔発明の効果〕

以上のように、この発明に係る半導体装置によれば、絶
縁膜層をソース・ドレイン拡散層下に配置するようにし
たので、バンチスルー電流を防止することができ、素子
の微細化に寄与でき、その結果微細化可能なＭＯＳＦＥ
Ｔを得られる効果がある．またバイボーラ動作を起こす
原因となる正孔が集まるソース近傍領域においても絶縁
膜層で囲んでいるため、耐圧向上をも達或できる効果が
ある。

【図面の簡単な説明】

第ｌ図はこの発明の一実施例による半導体装置を示す断
面図、第２図は上記実施例における動作時の正札電流の
流れを示す図、第３図は従来の半導体装置を示す断面図
、第４図は従来の半導体装置における動作時の電流経路
図、第５図は従来の半導体装置の製造工程を示すプロセ
スフロ一図、第６図は従来の半導体装置の平面図、第７
図は本発明の一実施例による半導体装置の製造工程を示
すプロセスフロ一図である。 図において、１はソース電極、２はバックゲート電極、
３はゲート電極、４はゲート酸化膜、５はドレイン電極
、６はソース拡散層、７はドレイン拡散層、８は基板、
９は基板中に入れた酸化膜、１０はチャネルを流れる電
流、１ｌはバンチスルー電流、１２は正孔電流の経路で
ある．なお図中同一符号は同一又は相当部分を示す．第 １ 図 １：ノーノ１間々 第 ２ 図 １２　：ｉＸ　ｅｙｌ　’）ＲＩｆ 第 ３ 図 第 ４ 図 ｉ’ｌ：／Ｉ゜ンチ，；？／ｌｘ−ｅ潟第 ５ 図 第 ５ 図 第 ５ 図 第 ６ 図 第 ７ 図 ５． 補正の対象 手続補正書 （自発） 平成 ２年 ３月 １６日 １． 事件の表示 特願平１−１　８９２５２号 ２． 発明の名称 半導体装置 ３， ４． 補正をする者 事件との関係　　　特許出願人 住　所　　東京都千代田区丸の内二丁目２番３号名　称
　　（６０１）三菱電機株式会社代表者　志岐守哉

Claims (1)

【特許請求の範囲】
1. （１）電界効果型トランジスタを構成する半導体装置に
   おいて、 ソース・ドレイン拡散層直下にチャネル深さ程度の絶縁
   層を形成し、 かつ、ゲート中央直下の領域においては絶縁膜間に間隔
   をもたせたことを特徴とする半導体装置。