FR2778495A1 - Dispositif semiconducteur a structure mos et procede de fabrication d'un tel dispositif - Google Patents
Dispositif semiconducteur a structure mos et procede de fabrication d'un tel dispositif Download PDFInfo
- Publication number
- FR2778495A1 FR2778495A1 FR9814151A FR9814151A FR2778495A1 FR 2778495 A1 FR2778495 A1 FR 2778495A1 FR 9814151 A FR9814151 A FR 9814151A FR 9814151 A FR9814151 A FR 9814151A FR 2778495 A1 FR2778495 A1 FR 2778495A1
- Authority
- FR
- France
- Prior art keywords
- layer
- insulation
- film
- region
- insulation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 63
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 62
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000009413 insulation Methods 0.000 claims description 187
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 82
- 239000012535 impurity Substances 0.000 claims description 49
- 229910052681 coesite Inorganic materials 0.000 claims description 41
- 229910052906 cristobalite Inorganic materials 0.000 claims description 41
- 239000000377 silicon dioxide Substances 0.000 claims description 41
- 235000012239 silicon dioxide Nutrition 0.000 claims description 41
- 229910052682 stishovite Inorganic materials 0.000 claims description 41
- 229910052905 tridymite Inorganic materials 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000003864 humus Substances 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 241
- 230000005669 field effect Effects 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 239000004020 conductor Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000001035 drying Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241001137251 Corvidae Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 208000037656 Respiratory Sounds Diseases 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 206010037833 rales Diseases 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
On forme des première et seconde pellicules d'isolation (81, 82), dans cet ordre, sur une couche SOI (3) de façon à recouvrir une électrode de grille (6) et une paroi latérale (5), et on les attaque par voie sèche avec un rapport de sélectivité (la vitesse d'attaque de la seconde pellicule (82) est supérieure). On enlève ensuite par attaque par voie humide une partie à nu de la première pellicule (81). Une pellicule de protection contre le siliciure (8) est ainsi formée seulement sur une surface plane (3S) de la couche SOI (3), et des couches de siliciure (71, 72) sont formées dans des couches n+ (12, 13). Cette structure permet d'éviter une attaque de la couche SOI dans la formation d'une pellicule de SiO2 pour la protection contre le siliciure.
Description
La présente invention concerne un dispositif à semiconducteur et un
procédé pour le fabriquer, et elle concerne plus particulièrement une technique pour l'amélioration des caractéristiques d'un circuit de
protection d'entrée dans un circuit intégré complexe (ou LSI).
Dans un transistor a effet de champ MOS, la formation d'une protection contre le siliciure est un procédé bien connu pour améliorer
effectivement une aptitude à supporter une variation d'amplitude de ten-
sion d'un signal d'entrée qui est applique a une region de source/drain.
Ce procédé consiste par exemple à former une pellicule de SiO2 sur une électrode de grille et sur des parois latérales, et à transformer ensuite en siliciure une partie de surface d'une couche de type n+ non recouverte par la pellicule de SiO2, comme représenté sur la figure 33, ce qui a pour effet d'augmenter une résistance de la région de source/drain près de
l'électrode de grille, en ne convertissant pas la région en siliciure.
Cependant, dans une structure MOS utilisant la technique sili-
cium sur isolant (ou SOI pour "Silicon On Insulator"), du fait que la cou-
che SOI est très mince (son épaisseur est par exemple d'environ 100
nm), il y a une possibilité que la couche SOI soit attaquée dans une opé-
ration d'attaque pour former la pellicule de SiO2, pour la protection con-
tre le siliciure. Si la couche SOI est attaquée elle aussi, une partie de la
couche SOI devient mince à cause de la différence de niveau, et la cou-
che de siliciure qui devait à l'origine s'étendre à partir d'une surface de la couche SOI jusqu'à l'intérieur de celle-ci, atteint une interface entre la
couche SOI et une pellicule d'oxyde enterré, ce qui a pour effets dés-
avantageux d'occasionner un courant de fuite et d'enlever la pellicule de siliciure. On envisagera ceci ci-dessous en se référant à des coupes de
différentes étapes qui sont représentées sur les figures 29 à 35.
Pour éviter une transformation en siliciure de la région de source/drain proche de l'électrode de grille, en recouvrant la région avec la pellicule de SiO2, on accomplit habituellement une série d'étapes qui sont représentées sur les figures 29 à 33. Plus précisément, on forme une électrode de grille et des régions de source/drain, comme représenté sur la figure 29, et on dépose une pellicule de SiO2, comme représenté
sur la figure 30. Ensuite, on dépose une matière de réserve sur une par-
tie de la pellicule de SiO2 qui doit remplir la fonction de la partie de pro-
tection contre la formation de siliciure, comme représenté sur la figure 31, et on effectue une attaque par voie sèche pour former une pellicule
de SiO2 destinée à constituer la partie de protection contre le siliciure.
Après ceci, on enlève une matière de réserve inutile. On forme ensuite
une couche de siliciure, comme représenté sur la figure 33.
Du fait que la couche de Si qui forme la couche SOI est très
mince, d'environ 100 nm, dans certains cas la couche de Si est egale-
ment attaquée dans l'attaque par voie humide, et il en résulte qu'une
différence de niveau, comme représenté sur la figure 34, est créée loca-
lement dans une surface de la couche de Si. Dans cette condition, lors-
qu'une partie découverte déterminée de la région de source/drain est transformée en siliciure, la pellicule d'oxyde enterré et une couche de siliciure viennent en contact, comme représenté sur la figure 35. Du fait que la couche de siliciure adhère faiblement à la pellicule d'oxyde enterré dans cette condition, il y a une possibilité que la couche de siliciure soit
enlevée, en fonction de la force de la contrainte thermique qui est appli-
quée dans des étapes ultérieures. En outre, même si la couche de sili-
ciure n'est pas enlevée, un courant de fuite peut être produit entre deux
couches de siliciure, à travers la pellicule d'oxyde enterré, et par consé-
quent il peut apparaître une influence appréciable sur des caractéristi-
ques d'un transistor, comme un fonctionnement défectueux d'un transis-
tor. En ce qui concerne ce point, la publication de brevet japonais ouvert à l'examen du public 64-20663 indique que dans une opération d'attaque par voie sèche pour former une paroi latérale d'une électrode de grille d'un transistor MOS, on forme à l'avance sur une surface d'une
couche de semiconducteur une pellicule de SiN, à titre de pellicule d'ar-
rêt d'attaque, de façon qu'elle recouvre les deux côtes de l'électrode de grille et d'une pellicule d'isolation de grille, et on forme ensuite une paroi latérale de façon à recouvrir la pellicule de SiN. Cependant, cet art anté- rieur qui suggère essentiellement une paroi latérale d'une structure à double couche, constituée par la pellicule de SiN et la pellicule de SiO2,
ne peut pas être une solution effective au problème ci-dessus.
La présente invention porte sur un dispositif à semiconducteur.
Conformément à un premier aspect de la présente invention, le dispositif à semiconducteur comprend: une couche sous-jacente; une couche de semiconducteur formée sur une surface de la couche sous-jacente; une pellicule d'isolation de grille formée sur une première région dans une surface plane de la couche de semiconducteur; une électrode de grille
formée sur une surface de la pellicule d'isolation de grille; une paroi laté-
rale formée sur des seconde et troisième régions adjacentes à la pre-
mière région, dans la surface plane de la couche de semiconducteur, re-
couvrant des surfaces latérales de la pellicule d'isolation de grille et des
surfaces latérales de l'électrode de grille; une première pellicule d'isola-
tion formée sur des quatrième et cinquième régions, respectivement ad-
jacentes aux seconde et troisième régions, dans la surface plane de la couche de semiconducteur, sur des surfaces des parois latérales et sur une surface de l'électrode de grille; une seconde pellicule d'isolation
formée sur une surface de la première pellicule d'isolation, et étant cons-
tituée par un matériau différent de celui de la première pellicule d'isola-
tion; une première couche d'impureté du premier type de conductivité s'étendant à partir d'une partie centrale de la première région jusqu'à
l'intérieur de la couche de semiconducteur; une seconde couche d'impu-
reté du second type de conductivité, adjacente à la première couche d'impureté, s'étendant à partir de l'une de parties périphériques de la première région, de la seconde région, de la quatrième région et d'une sixième région extérieurement adjacente à la quatrième région, jusqu'à
l'intérieur de la couche de semiconducteur; une troisième couche d'impu-
reté du second type de conductivité, adjacente à la première couche d'impureté, s'étendant à partir de l'autre des parties périphériques de la première région, de la troisième région, de la cinquième région et d'une septième région extérieurement adjacente à la cinquième région, jusqu'à
l'intérieur de la couche de semiconducteur; une première couche de sili-
ciure formée sur la sixième région et à l'intérieur de la seconde couche d'impureté se trouvant immédiatement au-dessous de la sixième région, dont une surface inférieure se trouve à l'intérieur de la seconde couche d'impureté; et une seconde couche de siliciure formée sur la septième
région et à l'intérieur de la troisième couche d'impureté située immédia-
tement au-dessous de la septième région, dont une surface inférieure est
située à l'intérieur de la troisième couche d'impureté.
Selon un second aspect de la présente invention, le dispositif à semiconducteur du premier aspect comprend en outre: une troisième
pellicule d'isolation formée sur une surface de la seconde pellicule d'iso-
lation.
Selon un troisième aspect de la présente invention, dans le dis-
positif à semiconducteur du second aspect, la première pellicule d'isola-
tion et la troisième pellicule d'isolation sont constituées par le même matériau. Selon un quatrième aspect de la présente invention, dans le dispositif à semiconducteur du premier aspect, la première pellicule
d'isolation est une pellicule de SiO2.
Selon un cinquième aspect de la présente invention, dans le dispositif à semiconducteur du premier aspect, la première pellicule
d'isolation est une pellicule de SiN.
Selon un sixième aspect de la présente invention, le dispositif à semiconducteur comprend: une couche de semiconducteur; une pellicule
d'isolation de grille formée sur une surface de la couche de semiconduc-
teur; une électrode de grille formée sur une surface de la pellicule d'iso-
lation de grille; une paroi latérale formée sur la surface de la couche de semiconducteur, pour recouvrir des surfaces latérales de la pellicule d'isolation de grille et des surfaces latérales de l'électrode de grille; et des première seconde couches d'isolation formées sur la surface de la couche de semiconducteur, dans cet ordre, par attaque par voie sèche,
pour recouvrir des surfaces des parois latérales et une surface de l'élec-
trode de grille, et dans le dispositif à semiconducteur, une vitesse d'atta-
que de la seconde couche d'isolation est fixée de façon à être supérieure a celle de la première couche d'isolation, dans l'attaque par voie sèche,
Selon un septième aspect de la présente invention, dans le dis-
positif a semiconducteur du sixième aspect, une partie de la première couche d'isolation qui est découverte avec la seconde couche d'isolation
après l'attaque par voie sèche, est enlevée par attaque par voie humide.
Selon un huitième aspect de la présente invention, dans le dis-
positif à semiconducteur du septième aspect, la première couche d'isola-
tion comprend des première et seconde pellicules d'isolation consistant en matériaux différents, et la vitesse d'attaque de la seconde couche
d'isolation est fixée de façon à être supérieure à celle de la seconde pel-
licule d'isolation qui est adjacente à la seconde couche d'isolation.
La présente invention porte également sur un procédé de fabri-
cation d'un dispositif à semiconducteur. Selon un neuvième aspect de la présente invention, le procédé comprend les étapes suivantes: (a) on fournit une couche de semiconducteur, une pellicule d'isolation de grille formée sur une surface de la couche de semiconducteur, une électrode de grille formée sur une surface de la pellicule d'isolation de grille, une paroi latérale formée sur la surface de la couche de semiconducteur, pour recouvrir des surfaces latérales de la pellicule d'isolation de grille et des surfaces latérales de l'électrode de grille; (b) on forme une première couche d'isolation sur des surfaces de la paroi latérale, une surface de
l'électrode de grille et une partie a nu de la surface de la couche de se-
miconducteur; (c) on forme une seconde couche d'isolation sur une sur-
face de la première couche d'isolation; (d) on forme une couche de ma-
tière de réserve sur une surface de la seconde couche d'isolation et on définit un motif dans la couche de matière de réserve de façon qu'elle se
trouve au-dessus d'une région de surface située dans une plage prédé-
terminée entourant une région dans laquelle la paroi latérale est formée
sur la surface de la couche de semiconducteur; (e) on attaque les se-
conde et première seconde couches d'isolation par attaque par voie sè-
che, avec une vitesse d'attaque de la seconde couche d'isolation fixée de façon à être supérieure à celle de la première couche d'isolation; (f) on
enlève une partie à nu de la première couche d'isolation qui est décou-
verte avec la seconde couche d'isolation après l'attaque par voie sèche, en procédant par attaque par voie humide; et (g) on enlève la couche de
matière de réserve.
Selon un dixième aspect de la présente invention, dans le pro-
cédé du neuvième aspect, la première couche d'isolation comprend une première pellicule d'isolation et une seconde pellicule d'isolation, la vi- tesse d'attaque de la seconde couche d'isolation est fixée de façon à être
supérieure à celle de la seconde pellicule d'isolation, I'étape (b) com-
prend les étapes (b-1) consistant à former la première pellicule d'isola-
tion avec un matériau qui équivaut à celui de la seconde couche d'isola-
tion, sur la surface de la couche de semiconducteur; et (b-2) consistant a former la seconde pellicule d'isolation avec un matériau différent de celui de la seconde couche d'isolation, sur une surface de la première pellicule d'isolation, et l'étape (f) comprend les étapes (f-1) consistant à enlever une partie à nu de la seconde pellicule d'isolation après l'attaque par voie sèche, par une première attaque par voie humide; et (f-2) consistant à enlever une partie à nu de la première pellicule d'isolation après la
première attaque par voie humide, par une seconde attaque par voie hu-
mide.
Conformément à la présente invention, le dispositif à semicon-
ducteur qui a une partie de protection contre le siliciure recouvrant une pellicule d'isolation de grille, une électrode de grille et une paroi latérale recouvrant les surfaces latérales de la pellicule d'isolation de grille et de l'électrode de grille, a une caractéristique qui consiste en ce que la partie de protection contre le siliciure a une structure multicouche, consistant
essentiellement en un ensemble de pellicules d'isolation.
Dans le dispositif à semiconducteur des premier à cinquième aspects, du fait qu'un ensemble de pellicules d'isolation sont formées
séquentiellement sur la couche de semiconducteur, la surface de la cou-
che de semiconducteur ne présente pas de différence de niveau et est plane, et l'épaisseur de pellicule de la couche de semiconducteur est
uniforme de la première région jusqu'à la sixième région. Par consé-
quent, la surface inférieure de la couche de siliciure qui est formée sur la sixième région et dans la seconde couche d'impureté n'atteint jamais
la couche sous-jacente, et les problèmes tels que la génération d'un cou-
rant de fuite et l'enlèvement de la pellicule de siliciure n'apparaissent jamais. Le dispositif à semiconducteur du quatrième ou du cinquième aspect a l'avantage d'utiliser à titre de base une pellicule d'isolation
flexible et pratique. telle qu'une pellicule de SiO2 ou une pellicule de SiN.
Dans le dispositif à semiconducteur du sixième aspect, du fait qu'on utilise dans l'attaque par voie sèche un rapport de sélectivité tel
que (vitesse d'attaque de la seconde couche d'isolation) > (vitesse d'at-
taque de la première couche d'isolation), la partie de la seconde couche
d'isolation qui doit être attaquée est enlevée, et ensuite l'attaque est ar-
rêtée à la surface de la première couche d'isolation. Plus précisément, la première couche d'isolation peut être utilisée à titre de couche d'arrêt
d'attaque, et il est possible d'éviter que la surface de la couche de semi-
conducteur ne soit attaquée par l'attaque par voie sèche, dans la forma-
tion des première et seconde couches d'isolation.
Dans le dispositif à semiconducteur du septième aspect, du fait que seule la partie de la première couche d'isolation qui est découverte avec la seconde d'isolation est enlevée par attaque par voie humide, on obtient une structure dans laquelle la première couche d'isolation est
formée sur la surface de la seconde couche de semiconducteur, et la se-
conde couche d'isolation est formée sur la surface de la première couche
d'isolation. Par conséquent, la surface à nu de la couche de semicon-
ducteur après l'attaque par voie humide n'est pas attaquee, et on peut obtenir une surface plane de la couche de semiconducteur. Ceci permet par exemple de former la couche de siliciure seulement sur la surface de
la couche de semiconducteur et à l'intérieur de la couche de semicon-
ducteur, lorsque la couche de siliciure est formée dans le dispositif a se-
miconducteur.
Dans le dispositif à semiconducteur du huitième aspect, on ob-
tient une couche d'arrêt d'attaque ayant une structure à trois couches.
Avec le procédé des neuvième et dixième aspects, (i) du fait que la première couche d'isolation peut remplir la fonction de la couche d'arrêt d'attaque pour l'attaque par voie sèche, il est possible d'éviter que la surface de la couche de semiconducteur ne soit attaquée dans l'étape d'attaque par voie sèche, et (ii) du fait que la partie à nu de la première
couche d'isolation après l'étape (e) est enlevée par attaque par voie hu-
mide, on peut finalement obtenir une surface plane de la couche de se-
miconducteur qui n'a jamais ete attaquée au cours du processus. Du fait que la couche de siliciure peut ainsi être formée seulement a l'interieur de la couche de semiconducteur, sans venir en contact avec l'interface lorsque la couche de siliciure est formée ultérieurement dans le dispositif à semiconducteur, les problèmes tels que la génération d'un courant de
fuite et l'enlèvement de la pellicule de siliciure n'apparaissent jamais.
Le procédé du dixième aspect a un avantage qui consiste en ce que la seconde pellicule d'isolation, très éloignée de la surface de la couche de semiconducteur, peut remplir la fonction de la couche d'arrêt
pour l'attaque par voie sèche.
Dans la présente invention, du fait que la couche de protection contre le siliciure ne fait apparaître aucune différence de niveau dans la surface du semiconducteur, on peut obtenir une surface plane pour la
couche de semiconducteur, et on peut obtenir une bonne couche de sili-
ciure. Un but de la présente invention est de procurer un dispositif a
semiconducteur dans lequel une région de surface d'une couche de se-
miconducteur pour former une couche de siliciure, et celle pour former une partie de protection contre le siliciure sont au même niveau et ne
forment qu'une seule surface, et de procurer un procédé pour la fabrica-
tion du dispositif à semiconducteur.
D'autres caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre de modes de
réalisation, données à titre d'exemples non limitatifs. La suite de la des-
cription se réfère aux dessins annexes, dans lesquels:
La figure 1 est une coupe montrant un dispositif à semicon-
ducteur conforme à un premier mode de réalisation préféré de la pré-
sente invention;
La figure 2 est une vue en plan montrant un dispositif à semi-
conducteur conforme au premier mode de réalisation préféré de la pré-
sente invention;
Les figures 3 et 4 sont des coupes montrant un premier exem-
ple;
Les figures 5 et 6 sont des coupes montrant un second exem-
pie;
Les figures 7 et 8 sont des coupes montrant un troisieme exem-
ple; Les figures 9 et 10 sont des coupes montrant un quatrième
exemple;
Les figures 11 à 28 sont des coupes montrant des étapes pour la fabrication d'un dispositif à semiconducteur conforme à un second mode de réalisation préféré de la présente invention; et Les figures 29 à 35 illustrent des problèmes qu'on rencontre
dans l'art antérieur.
Le premier mode de réalisation préféré La figure 1 est une coupe montrant une structure d'un transistor
à effet de champ MOS sur une couche SOI, qui est un exemple de dispo-
sitif à semiconducteur conforme à la présente invention, et la figure 2 est
une vue en plan du transistor à effet de champ MOS de la figure 1.
Comme on le comprend d'après les figures 1 et 2, la figure 1 est une
coupe selon la ligne [-[l de la figure 2.
Les figures 1 et 2 montrent une tranche de monocristal de Si. 1, une couche sous-jacente 2 qui est une pellicule d'oxyde enterré (ou BOX pour "buried oxide") et une couche de silicium sur isolant (ou SOI pour
"Silicon On Insulator") ou une couche de semiconducteur, 3, qui est for-
mée sur une surface 2S de la couche sous-jacente 2. Par conséquent, dans le mode de réalisation préféré, la couche SOI 3 est formée par le procédé SIMOX. Plus précisément, des atomes d'oxygène sont injectés dans la tranche de monocristal de Si à partir de sa surface, et la tranche est ensuite recuite à une température constante pour faire diffuser à l'intérieur de la tranche, à partir de sa surface et de son voisinage, les atomes d'oxygène qui sont injectés, pour former ainsi une pellicule de
SiO2 ayant une épaisseur de quelques centaines de nanomètres à l'inté-
rieur de la tranche. Il en résulte que la couche SOI 3, qui est la couche de semiconducteur ayant une épaisseur d'environ 100 nm, est formée entre la surface 2S de la pellicule d'oxyde enterré 2 et une surface 3S de
la tranche de monocristal de Si, 1.
Le transistor à effet de champ MOS est formé sur la surface
plane 3S de la couche SOI 3 et à l'intérieur de la couche SOI 3. Plus pré-
cisément, une pellicule d'isolation de grille 4 est formée sur une première région R1 (une partie centrale R1C, autre que des parties périphériques, qui occupe la majeure partie de la région R1, correspond à une région de
surface d'une couche p- 9 qu'on envisagera ultérieurement) dans la sur-
face 3S uniformément plane, et en outre une électrode de grille ou une électrode de commande 6 en silicium polycristallin ou autre, est formée sur une surface 4S de la pellicule 4. Une paroi latérale 5 est formée de façon à recouvrir des surfaces latérales 6W de l'électrode de grille 6 et des surfaces latérales 4W de la pellicule d'isolation de grille 4, sur une seconde région R2 et une troisième région R3 adjacentes à la première région R1, à l'intérieur de la surface plane 3S, et sur des régions R8 et
R9 o la couche p- 9 n'est pas formée, comme représenté sur la figure 2.
En outre, la première couche d'impureté 9 (couche p-) ayant des premiè-
res impuretés du premier type de conductivité (type p) avec une concen-
tration relativement faible, est formée à l'intérieur de la couche SOI 3, en s'étendant à partir de la partie centrale R1C de la première région R1, dans la surface plane 3S, jusqu'à la seconde surface 2S de la pellicule d'oxyde enterré 2, immédiatement au-dessous. Une seconde couche d'impureté 10 (par exemple une région de source) ayant des secondes impuretés du second type de conductivité (type n) est formée de façon à être adjacente à la première couche d'impureté 9, en s'étendant jusqu'à la surface 2S de la pellicule d'oxyde enterré 2, à partir des régions se
trouvant dans la surface plane 3S, plus précisément l'une des parties pé-
riphériques RS1 de la première région adjacente à la partie centrale R1C, la seconde région R2, une quatrième région R4 qui est extérieurement
adjacente à la seconde région R2 et une sixième région R6 qui est exté-
rieurement adjacente à la quatrième région R4.
La seconde couche d'impureté 10 comprend: ( une couche n-
14 ayant les secondes impuretés à une concentration relativement faible,
s'étendant à partir d'une position située au-dessus d'une partie périphé-
rique RS1 de la première région R1 et d'une partie R21 de la seconde région R2 ayant une interface avec la paroi latérale 5, jusqu'à l'intérieur de la couche 10, et (2) une couche n+ 12 ayant les secondes impuretés à une concentration relativement élevée, s'étendant à partir du reste de la seconde région R2 (extérieurement adjacente à la partie R21) et de la quatrième région R4 dans la surface plane 3S adjacente au reste de la région R2, jusqu'a l'intérieur de la couche 10. En outre, une troisième couche d'impureté (par exemple une région de drain) ayant les secondes impuretés du second type de conductivité, est formée de façon que la première couche d'impureté 9 soit intercalée entre la seconde couche d'impureté 10 et la troisième couche d'impureté, et elle s'étend jusqu'à la surface 2S de la pellicule d'oxyde enterré 2, à partir des régions situées dans la surface plane 3S. plus précisément l'autre partie périphérique
RS2 de la première région R1 adjacente à la partie centrale R1, la troi-
sième région R3, une cinquième région R5 extérieurement adjacente à la
région R3 et une septième région R7 extérieurement adjacente à la cin-
quième région R5.
Une partie de protection contre le siliciure, 8, consistant en un ensemble de couches, est stratifiée sur la surface plane 3S de façon à recouvrir l'électrode de grille 6 et la paroi latérale 5. Plus précisément, une première pellicule d'isolation 81 est formée sur la quatrième région R4 et la cinquième région R5 dans la surface plane 3S n'ayant aucune différence de niveau, sur des surfaces 5W de la paroi latérale 5 et sur
une surface 6S de l'électrode de grille 6, et une seconde pellicule iso-
lante 82, consistant en un matériau différent de celui de la pellicule 81, est formée sur une surface 82S de la pellicule 81 de façon à recouvrir la surface 81S. Les pellicules 81 et 82 sont constituées par des matériaux différents. La partie de protection contre le silicium, 8, a la structure en
couches consistant en un ensemble de pellicules isolantes, et elle recou-
vre les régions R1 à R5 dans la surface plane 3S qui ne sont pas recou-
vertes par une couche de siliciure qu'on envisagera ultérieurement. La
partie 8 n'atteint pas les parties à résistance élevée, 16 et 17, se trou-
vant immédiatement au-dessous des régions R4 et R5 des couches n+ 12 et 13 dans les seconde et troisième couches d'impureté 10 et 11. Par conséquent, les parties à résistance élevée 16 et 17 des couches n+ 12 et 13 ont chacune la même épaisseur que les couches 9, 14 et 15 dans la
couche SOI 3. L'épaisseur est désignée par dl sur la figure 1.
Une première couche de siliciure 71, qui est une couche n+ convertie en siliciure, est formée sur la sixième région R6 dans la surface plane 3S et dans la couche n+ 12 de la seconde couche d'impureté 10, jusqu'à une profondeur dl (< dl) à partir de la région R6. Une seconde couche de siliciure 72, qui est une couche n* convertie en siliciure, est formée sur la septième région R7 dans la surface plane 3S et dans la couche n+ 13, jusqu'à la profondeur de d2 à partir de la région R7. Par conséquent, les surfaces inférieures 7B des première et seconde cou- ches de siliciure 71 et 72 sont situées dans les couches n+ 12 et 13, sans venir en contact avec la surface 2S, et les première et seconde couches de siliciure 71 et 72 remplissent la fonction de parties à faible résistance
respectives (la résistance par carré est par exemple de 10 /QE) des se-
conde et troisième couches d'impureté. La résistance par carré de la par-
tie à résistance élevée dans les couches n+ 12 et 13 o aucune couche de siliciure 71 ou 72 n'est formée, est par exemple de 100 Q/E. Dans ledispositif à semiconducteur de ce mode de réalisation préféré, une partie quelconque dans la couche SOI 3 n'est jamais attaquée et la couche SOI 3 a une épaisseur uniforme dl. De plus, les couches de siliciure 71 et 72
n'atteignent pas l'interface (surface 2S) entre la couche SOI 3 et la cou-
che sous-jacente 2. Par conséquent, les problèmes qui existent dans l'art antérieur, comme la génération d'un courant de fuite et l'enlèvement de
la pellicule de siliciure, n'apparaissent absolument pas.
En outre, comme indiqué par une ligne en pointillés sur la fi-
gure 1, une pellicule d'isolation de qualité équivalente à celle de la pre-
mière pellicule d'isolation 81, peut être formée sous la forme d'une troi-
sième pellicule d'isolation 83 sur une surface 82S de la seconde pellicule
d'isolation 82. En outre, on peut utiliser davantage de pellicules d'isola-
tion, par exemple une quatrième pellicule d'isolation, une cinquième pel-
licule d'isolation, etc., pour constituer la partie de protection contre le siliciure, 8, d'un ensemble de pellicules. Ces structures peuvent procurer
les mêmes avantages que celles de la figure 1.
La structure envisagée ci-dessus du dispositif à semiconducteur de ce mode de réalisation préféré, en particulier la structure de la partie
de protection contre le siliciure, 8, peut être spécifiée comme indiqué ci-
dessus, du point de vue du processus de fabrication. Plus précisément, les première et seconde pellicules d'isolation 81 et 82 de la figure 1 sont formées dans cet ordre, sous la forme d'une première et d'une seconde couches d'isolation, pour recouvrir les surfaces 5S de la paroi latérale 5,
la surface 6S de l'électrode de grille 6 et la surface plane 3S non recou-
verte. En outre, la seconde couche d'isolation est tout d'abord soumise à une attaque anisotrope par voie sèche, et la seconde couche d'isolation attaquée recouvre les surfaces 5S et 6S et les regions R4 et R5. Après ceci, une attaque par voie humide est effectuée sur une plage partant d'une surface à nu de la première pellicule d'isolation et traversant la première couche d'isolation qui se trouve immédiatement au- dessous, pour enlever la partie. Les pellicules 81 et 82 ont finalement la structure formée ci-dessus. Dans l'attaque par voie sèche ci-dessus, un rapport de sélectivité des vitesses d'attaque des première et seconde pellicules
d'isolation est fixé de façon à avoir une relation telle que (vitesse d'atta-
que de la seconde pellicule d'isolation) > (vitesse d'attaque de la pre-
mière pellicule d'isolation). Avec cette condition, l'attaque par voie sèche est arrêtée a la surface de la première couche d'isolation et la surface plane 3S n'est absolument pas attaquée par voie sèche, ce qui fait que la
planéité qui existait avant l'attaque par voie sèche est également mainte-
nue apres l'attaque par voie sèche et l'attaque par voie humide qui suit.
En outre, si la troisième pellicule d'isolation 83 de la figure 1 est formée, il est nécessaire de fixer le rapport de sélectivité de façon à avoir une relation telle que (vitesse d'attaque de la troisième pellicule
d'isolation 83) > (vitesse d'attaque de la seconde pellicule d'isolation 82).
En ce sens, on peut considérer que la troisième pellicule d'isolation 83 joue le rôle de la "seconde couche d'isolation", et qu'une combinaison des seconde et première pellicules d'isolation 82 et 81 joue le rôle de la
"première couche d'isolation".
En ce qui concerne les première et troisième pellicules d'isola-
tion 81 et 83 de la figure 1, on peut par exemple utiliser une pellicule de SiO2, ayant une certaine flexibilité. Dans ce cas, on peut utiliser pour la
seconde pellicule isolante 82 une pellicule de SiN, une pellicule de sili-
* cium polycristallin non dopée avec une impureté, ou une autre pellicule d'isolation.
Inversement, lorsqu'on utilise une pellicule de SiN ayant égale-
ment une certaine flexibilité, pour les première et troisième pellicules d'isolation 81 et 83, on peut utiliser une pellicule de SiO2, une pellicule
de silicium polycristallin non dopée avec une impureté ou une autre pelli-
cule d'isolation.
On envisagera ci-dessous des exemples spécifiques.
Dans une structure de la partie de protection contre le siliciure, 8, de la figure 3, une pellicule de SiN 8B est introduite dans la pellicule de SiO2 qui correspond a la partie de protection contre le siliciure de l'art
antérieur, en étant intercalée entre des pellicules de SiO2 8A1 et 8A2.
On peut réaliser une telle structure en fixant de la manière sui-
vante le rapport de sélectivité de la pellicule de SiO2 8A2 et de la pelli-
cule de SiN 8B, dans l'attaque par voie sèche pour la partie de protection
contre le siliciure, 8, de la structure en couches de la figure 4. Plus pré-
cisément, lorsque la vitesse d'attaque de la pellicule de SiN 8B est fixée
de façon à être inférieure à celle de la pellicule de SiO2 8A2 dans l'atta-
que par voie sèche, I'attaque anisotrope est effectuée sur la pellicule de
SiO2 8A2 et elle s'arrête ensuite à une surface de la pellicule de SiN 8B.
Après ceci, on enlève une partie à nu de la pellicule de SiN 8B autre qu'une partie destinée à former la partie de protection contre le siliciure,
8, en procédant par attaque par voie humide avec de l'acide phosphori-
que chaud, et on enlève une partie de la pellicule de SiO2 8A1 se trou-
vant immédiatement au-dessous, par attaque par voie humide, pour former
la partie de protection contre le siliciure 8.
Chaque épaisseur des pellicules de SiO2 8A1 et 8A2 et de la
pellicule de SiN 8B est dans une plage de quelques dizaines de nanomè-
tres a quelques centaines de nanomètres.
Dans la partie de protection contre le siliciure 8 de la figure 5,
la pellicule de SiN 8B est incorporée pour la première pellicule d'isola-
tion, et la pellicule de SiO2 8A est formée par dessus pour la seconde
pellicule d'isolation.
Pour réaliser une seule structure à deux couches, on effectue une attaque par voie sèche sur la pellicule de SiO2 8A avec la vitesse d'attaque de la pellicule de SiN 8B de la figure 6 fixée de façon à être
inférieure à celle de la pellicule de SiO2 8A, comme dans l'exemple 1.
Après avoir enlevé par attaque anisotrope une partie de la pellicule de SiO2 qui ne doit pas former la pellicule de protection contre le siliciure, 8, on arrête l'attaque par voie sèche a une surface à nu de la pellicule de SiN 8B, et on enlève une partie de la pellicule de SiN 8B autre que la partie de protection contre le siliciure, 8, par attaque par voie humide
avec de l'acide phosphorique chaud. La partie de protection contre le si-
liciure, 8, de la figure 5 est ainsi formee.
Chaque epaisseur de la pellicule de SiO2 8A et de la pellicule de SiN 8B est dans une plage de quelques dizaines de nanomètres à
quelques centaines de nanomètres.
Dans une structure de la partie de protection contre le siliciure, 8, de la figure 7, la pellicule de SiO2 8A est incorporée pour la première pellicule d'isolation au-dessous de la pellicule de SiN 8B constituant la
seconde pellicule d'isolation.
Dans l'exemple 3, contrairement aux exemples 1 et 2, la vitesse de l'attaque de la pellicule de SiO2 8A est fixée de façon à être inférieure à celle de la pellicule de SiN 8B, et la pellicule de SiO02 8A et la pellicule
de SiN 8B qui sont superposées dans l'ordre de la figure 8 sont atta-
quées par voie sèche. L'attaque par voie sèche est ainsi arrêtée à la surface de la pellicule de SiO2 8A. et une partie de la pellicule de SiO2 8A autre que la partie de protection contre le siliciure, 8, est enlevée par
attaque par voie humide, pour former la partie de protection contre le si-
liciure, 8, de la figure 7.
Chaque épaisseur d'une couche inférieure, de la pellicule de SiO2 8A et d'une couche supérieure, c'est-à-dire la pellicule de SiN 8B, est dans une plage de quelques dizaines de nanomètres à quelques
centaines de nanomètres.
Contrairement à l'exemple 1, dans une structure de la partie de protection contre le siliciure, 8, de la figure 9, la pellicule de SiN 8B1, constituant la première pellicule d'isolation, et la pellicule de SiN 8B, constituant la troisième pellicule d'isolation, sont disposees de façon que
la pellicule de Si 2 8A, qui est la seconde pellicule d'isolation, soit inter-
calée entre elles. On peut considérer dans cette structure que la pellicule de SiN 8B2 qui joue le rôle de la seconde couche d'isolation, est formée sur une combinaison de la pellicule de SiN 8B1 et de la pellicule de SiO2
8A, jouant le rôle de la première couche d'isolation.
Dans cet exemple, le rapport de sélectivité de la pellicule de
SiN 8B2 et de la pellicule de SiC2 8A est fixé de façon à avoir une rela-
tion telle que (vitesse d'attaque de la pellicule 8B2) > (vitesse d'attaque de la pellicule 8A), pour maîtriser une attaque pour une région de
source/drain (voir la figure 10).
Chaque épaisseur de la pellicule de SiO2 8A et des pellicules
de SiN 8B1 et 8B2 est dans une plage que quelques dizaines de nano-
mètres à quelques centaines de nanomètres. Le second mode de réalisation préféré On va envisager en se référant aux coupes des figures 11 à 24,
un exemple de procédé pour la fabrication d'un dispositif à semiconduc-
teur (transistor à effet de champ MOS) ayant la partie de protection con-
tre le siliciure qu'on a envisagée dans le premier mode de réalisation préféré. (Etape de préparation a) La figure 11 montre une étape d'injection d'un ion de dopage de canal. Premièrement, on prépare la tranche de monocristal de silicium i à titre de substrat de support, et on forme une pellicule de SiO2 ayant
une épaisseur d'environ 400 nm, par le procédé SIMOX mentionné précé-
demment, dans la tranche de silicium 1, pour constituer la pellicule d'oxyde enterré (couche sous-jacente), et on forme ensuite la couche SOI
3 ayant une épaisseur d'environ 100 nm.
Après ceci, par l'étape d'injection de la figure 11, on forme dans la couche SOI 3 la première couche d'impureté ayant les premières impuretés du premier type de conductivité. La substance qu'on utilise pour la première impureté et sa concentration d'injection ne sont pas les mêmes selon qu'il s'agit d'un transistor à effet de champ MOS à canal n
ou à canal p. Plus précisément, dans le cas de la formation d'un transis-
tor à effet de champ MOS à canal n, on utilise une impureté de type p pour la première impureté du premier type de conductivité à injecter, et on implante par exemple dans la couche SOI 3 de l'arsenic ayant une concentration d'environ 4 x 1013 cm-2, pour la première impureté, avec une energie d'accélération de 60 keV. D'autre part, dans le cas de la formation d'un transistor à effet de champ MOS à canal p, on utilise une
impureté de type n pour la seconde impureté du second type de conduc-
tivité, et on implante par exemple dans la couche de SOI 3 du bore ayant une concentration d'environ 4 x 1013 cm-2, à une énergie d'accélération
de 10 keV.
La figure 12 montre une étape de dépôt d'une pellicule d'oxyde
de grille (pellicule d'isolation de grille) et d'une pellicule de silicium poly-
cristallin pour l'électrode de grille. Dans cette étape, une pellicule d'oxyde de grille 4A ayant une épaisseur d'environ 7 nm et une pellicule de silicium polycristallin 6A ayant une épaisseur d'environ 200 nm sont déposées en superposition dans cet ordre sur la surface plane 3S de la
couche SOI 3.
La figure 13 montre une étape d'injection d'ions de dopage pour l'électrode de grille. Par cette étape, la pellicule de silicium polycristallin
6A de la figure 12 devient une pellicule de silicium polycristallin conduc-
trice 6B. Dans le cas d'un transistor à effet de champ MOS à canal n, on
implante dans la pellicule 6A du phosphore ayant une concentration d'en-
viron 5 x 1015 cm-2, à une énergie d'accélération de 15 keV. D'autre part, dans le cas d'un transistor à effet de champ MOS à canal p, on implante dans la pellicule 6A du bore ayant une concentration d'environ 5 x 1015
cm'2, à une énergie d'accélération de 10 keV.
La figure 14 montre une étape d'attaque par voie sèche pour la
formation du motif de grille. Plus précisément, on forme un motif de ma-
tière de réserve 20 conformément au motif de grille, et on effectue une attaque par voie sèche en utilisant ce motif 20 à titre de masque, pour former la pellicule d'oxyde de grille 4 pour la pellicule d'isolation de grille, et la pellicule de silicium polycristallin 6 pour l'électrode de grille,
comme représenté sur la figure 14.
La figure 15 montre une étape d'enlèvement du motif de ma-
tière de réserve 20 de la figure 14 et d'injection d'ions d'impureté pour la
région de source/drain.
En ce qui concerne la seconde impureté du second type de conductivité, on utilise une impureté de type n (par exemple de l'arsenic: keV, environ 4 x 1013 cm'2) dans un transistor à effet de champ MOS à canal n, et on utilise une impureté de type p (par exemple du bore: 10 keV, environ 4 x 1013 cm'2) dans un transistor à effet de champ MOS à canal p. La figure 16 montre une étape de dépôt d'une pellicule de SiO2 A pour une paroi latérale. Dans cette étape, on forme la pellicule de SiO2 5A ayant une épaisseur d'environ 80 nm sur la surface plane 3S de la couche SOI 3, sur des surfaces latérales de la pellicule d'oxyde de grille 4 et sur des surfaces de la pellicule de silicium polycristallin 6 pour l'électrode de grille.
La figure 17 montre la seconde étape d'injection d'ions d'impu-
reté pour la région de source/drain, après l'attaque par voie sèche pour
la pellicule de SiO2 5A pour une paroi latérale. Plus précisément, on ap-
plique une attaque par voie sèche à la pellicule de SiO2 5A de la figure 16 pour former la paroi latérale 5 destinée à recouvrir les deux surfaces latérales de la pellicule d'isolation de grille 4 et l'électrode de grille 6, et
après ceci, on injecte dans les régions de source/drain les secondes im-
puretés (ions) du second type de conductivité. Par exemple, dans le cas du transistor à effet de champ MOS à canal n qui est représenté sur la figure 17, on injecte des ions d'arsenic ayant une concentration d'environ 4 x 1015 cm-2, à une énergie d'accélération de 60 keV. D'autre part, dans le cas du transistor à effet de champ MOS à canal p, non représenté, on injecte des ions de bore ayant une concentration d'environ 4 x 1015 cm-2, à une énergie d'accélération de 10 keV. Par cette injection, des parties non recouvertes par la paroi latérale 5 dans les seconde et troisième couches d'impureté constituant les régions de source/drain, deviennent
des couches d'impureté à concentration élevée (n+).
(L'étape de formation de la première couche d'isolation, b) La figure 18 montre un état dans lequel on forme la première
couche d'isolation 81A.
Plus précisément, on forme la première couche d'isolation 81A sur les surfaces de la paroi latérale 5, sur la surface de l'électrode de grille 6 et sur une partie à nu de la surface plane 3S de la couche SOI 3 qui n'est pas recouverte par la paroi latérale 5. La couche 81A est une
pellicule de SiO2 ou une pellicule de SiN. Si on utilise la pellicule de SiN.
la pellicule de SiN doit avoir une épaisseur de 300 nm ou moins, faute de
quoi une contrainte entre la pellicule de SiN et la pellicule de SiO2 de-
vient élevée.
(L'étape de formation de la seconde couche d'isolation, c)
Ensuite, comme représenté sur la figure 19, on dépose la se-
conde couche d'isolation 82A sur une surface de la première pellicule d'isolation 81A. Lorsqu'on utilise par exemple une pellicule de SiO2 pour la première couche d'isolation 81A, on utilise une pellicule de SiN, une
pellicule de silicium polycristallin non dopée ou une autre pellicule iso-
lante pour la seconde couche d'isolation 82A. Inversement, lorsqu'on uti-
lise la pellicule de SiN pour la première couche d'isolation 81A, on utilise une pellicule de SiO2, une pellicule de silicium polycristallin non dopée
ou une autre pellicule isolante pour la seconde couche d'isolation 82A.
(Etape de définition de motif de matière de réserve, d) On forme une couche de matière de réserve (non représentée) sur la totalité d'une surface de la seconde couche d'isolation 82A et, comme représenté sur la figure 20, on définit un motif dans la couche de matière de réserve pour former une couche de matière de réserve 21 qui est située au-dessus d'une partie SR1 recouverte par la paroi latérale 5
et la pellicule d'isolation de grille 4, dans la surface plane 3S de la cou-
che SOI 3, et au-dessus d'une région de surface SR2 dans une plage
prédéterminée entourant la partie SR1.
(Etape d'attaque par voie sèche, e) On effectue une attaque par voie sèche normale avec le rapport de sélectivité fixé de façon à remplir une condition telle que (vitesse d'attaque de la seconde couche d'isolation 82A) > (vitesse d'attaque de la première couche d'isolation 81A). Il en résulte que, comme représenté sur la figure 21, une partie de la seconde couche d'isolation 82A qui n'est pas recouverte par la couche de matière de réserve 21 est enlevée par l'attaque par voie sèche, et l'attaque par voie sèche est arrêtée sur une surface à nu de la première couche d'isolation 81A. Par conséquent, non seulement la première couche d'isolation 81A, mais également la couche
SOI 3 située immédiatement au-dessus, n'est pas attaquée par voie sè-
che, et la surface 3S de la couche SOI 3 reste plane.
(Etape d'attaque par voie humide, f) Ensuite, en utilisant de l'acide phosphorique chaud, on effectue une attaque par voie humide sur une partie à nu de la première couche d'isolation 81A qui n'est pas recouverte par la seconde couche d'isolation 82, après l'attaque par voie sèche, pour enlever cette partie. Par ces
étapes, seules les première et seconde couches d'isolation 81 et 82 re-
couvertes par la couche de matière de réserve 21 sont laissées sur la surface 3S. Cependant, du fait que la surface plane 3S n'est pas attaquée par voie humide dans cette étape, aucune différence de niveau n'est créée sur la surface plane 3S, et aucun changement de la planéité
de la surface 3S et de l'épaisseur de la couche SOI 3 n'est produit.
(Etape d'enlèvement de la couche de matière de réserve, g) Ensuite, on enlève la couche de matière de réserve 21. Par cet enlèvement, la partie de protection contre le siliciure, 8, constituée par les première et seconde couches d'isolation 81 et 82, est formée sur la surface plane 3S de façon à recouvrir l'électrode de grille 6 et la paroi
latérale 5, comme représenté sur la figure 22.
(Etape de conversion en siliciure, h)
Comme représente sur la figure 23, on effectue une pulvérisa-
tion cathodique de cobalt sur la surface plane à nu 3S et sur la surface de la partie de protection contre le siliciure, 8, pour former une couche de cobalt 70 (ayant une épaisseur de 12 nm). Après ceci, on recuit ce dispositif (recuit à la lampe) dans un gaz consistant en N2, à environ 800 C pendant trente secondes. Après le recuit, on enlève le Co de la pellicule de SiO2 par immersion dans une solution d'acide. Par cette étape, les couches de siliciure de cobalt 71 et 72 (ayant une épaisseur d'environ 50 nm) sont formées dans les régions de source/drain 10 et 11 qui ne sont pas recouvertes par la partie de protection contre le siliciure, 8. Dans ce cas, les régions de source/drain 10 et 11 ont une épaisseur
uniforme, et par conséquent les surfaces inférieures des couches de sili-
ciure de cobalt 71 et 72 ne pénètrent jamais dans l'interface 2S entre la
couche SOI 3 et la couche sous-jacente 2, et la présente invention per-
met d'obtenir une structure qui fonctionne bien à titre de circuit de pro-
tection d'entrée/sortie.
En outre, la première couche d'isolation 81 (81A) de la figure
18 peut être formée au moins par une structure à deux couches. On exa-
minera ensuite ci-dessous un procédé de fabrication de la première cou-
che d'isolation 81 d'une structure a deux couches, constituée par la pre-
mière pellicule d'isolation 81a et la seconde pellicule d'isolation 82a.
Premièrement, dans ce cas, on effectue en outre une étape de la figure 25 entre les étapes des figures 18 et 19 Plus précisément, sur une surface de la première pellicule d'isolation 81a qui est formée dans l'étape de la figure 18, on forme la seconde pellicule d'isolation 82a, consistant en un matériau différent de celui de la première pellicule
d'isolation. Par cette formation, la première couche isolante 81, consti-
tuée par les pellicules 81a et 82a, est formée comme représenté sur la
figure 19.
Dans ce cas, les étapes d'attaque des figures 21 et 22 sont modifiées. Plus précisément, dans ce cas, le rapport de sélectivité est fixé de façon que la vitesse d'attaque de la seconde couche d'isolation
82A, en un matériau qui équivaut à celui de la première pellicule d'isola-
tion 81a, puisse être supérieure à celle de la seconde pellicule d'isolation
82a, et on effectue l'attaque par voie sèche avec ce rapport de sélectivi-
té. Par cette attaque, comme représenté sur la figure 26, une partie de la seconde pellicule d'isolation 82a qui n'est pas recouverte par la couche de matière de réserve 21 est mise à nu et l'attaque par voie sèche est arrêtée. Ensuite, la partie a nu de la seconde pellicule d'isolation 82a de la figure 6 est enlevée par la première attaque par voie sèche, comme
représenté sur la figure 27, et en outre la partie à nu de la première pel-
licule d'isolation 81a de la figure 27 est enlevée par la seconde attaque
par voie humide, comme représenté sur la figure 28. Après ceci, en enle-
vant la couche de matière de réserve 21 de la figure 28, la partie de
protection contre le siliciure, 8, est formée de façon à comporter la pre-
mière couche d'isolation 81 constituée par les première et seconde pelli-
cules d'isolation 81a et 82a représentées sur la figure 22, et la seconde couche d'isolation 82, constituée par la troisième pellicule d'isolation 83a
représentée sur la figure 22.
Bien entendu, dans ce cas également, on peut obtenir le même
avantage de fabrication que ci-dessus.
(Remarque supplémentaire) Bien que l'exposé ait été fait en prenant le cas d'un transistor à effet de champ MOS utilisant la structure SOI dans les premier et second modes de réalisation préférés, la "couche de semiconducteur" et la "couche sous-jacente" de la présente invention ne sont pas limitées a la "couche SOI" et à la "couche BOX". Par exemple, la présente invention peut également être appliquée à un cas dans lequel un transistor à effet de champ MOS de type p ou un transistor a effet de champ MOS de type n est formé dans un caisson n ou un caisson p. Dans ce cas, le caisson n ou le caisson p est la "couche sous-jacente" à la place de la "couche
BOX", et dans le caisson, les régions de source et de drain et une cou-
che n- ou une couche p- remplissant la fonction d'un canal intercalé entre
les régions de source et de drain, constituent la "couche de semicon-
ducteur".
Il va de soi que de nombreuses modifications peuvent être ap-
portées au dispositif et au procédé décrits et représentés, sans sortir du
cadre de l'invention.
Claims (10)
1. Dispositif a semiconducteur, caractérisé en ce qu'il com-
prend: une couche sous-jacente (2); une couche de semiconducteur (3) formée sur une surface de la couche sous-jacente (2); une pellicule d'isolation de grille (4) formée sur une première région (R1) dans une surface plane (3S) de la couche de semiconducteur (3); une électrode de grille (6) formée sur une surface de la pellicule d'isolation de grille (4);
une paroi latérale (5) formée sur des seconde (R2) et troisième (R3) ré-
gions adjacentes à la première région (R1) dans la surface plane (3S) de la couche de semiconducteur (3), recouvrant des surfaces latérales (4W) de la pellicule d'isolation de grille (4) et des surfaces latérales (6W) de l'électrode de grille (6); une première pellicule d'isolation (81) formee sur des quatrième (R4) et cinquième (R5) régions adjacentes respectivement aux seconde (R2) et troisième (R3) régions, dans la surface plane (3S) de la couche de semiconducteur (3), sur des surfaces (5W) des parois
latérales (5) et sur une surface (6S) de l'électrode de grille (6); une se-
conde pellicule d'isolation (82) formée sur une surface (81S) de la pre-
mière pellicule d'isolation (81), et consistant en un matériau différent de
celui de la première pellicule d'isolation (81); une première couche d'im-
pureté (9) du premier type de conductivité, s'étendant à partir d'une par-
tie centrale (R1C) de la première région (R1) jusqu'à l'intérieur de la cou-
che de semiconducteur (3); une seconde couche d'impureté (10) du se-
cond type de conductivité, adjacente à la première couche d'impureté (9), s'étendant à partir de l'une de parties périphériques (RS1) de la première région (R1), de la seconde région (R2), de la quatrième région (R4) et d'une sixième région (R6) extérieurement adjacente à la quatrième région
(R4), jusqu'à l'intérieur de la couche de semiconducteur (3); une troi-
sième couche d'impureté (11) du second type de conductivité, adjacente à la première couche d'impureté (9), s'étendant à partir de l'autre des parties périphériques (RS1) de la première région (R1), de la troisième région (R3), de la cinquième région (R5) et d'une septième région (R7) extérieurement adjacente à la cinquième région (R5), jusqu'à l'intérieur de la couche de semiconducteur (3); une première couche de siliciure
(71) formée sur la sixième région (R6) et à l'intérieur de la seconde cou-
che d'impureté (10) situee immédiatement au-dessous de la sixième ré-
gion (R6), dont une surface inférieure (7B) est située à l'intérieur de la seconde couche d'impureté (10); et une seconde couche de siliciure (72) formée sur la septième région (R7) et à l'intérieur de la troisième couche d'impureté (11) située immédiatement au-dessous de la septième région (R7), dont une surface inférieure (7B) est située à l'intérieur de la troi-
sième couche d'impureté (11).
2. Dispositif à semiconducteur selon la revendication 1, carac-
térisé en ce qu'il comprend en outre une troisième pellicule d'isolation (83) formée sur une surface (82S) de la seconde pellicule d'isolation
(82).
3. Dispositif à semiconducteur selon la revendication 2, carac-
térisé en ce que la première pellicule d'isolation (81) et la troisième pelli-
cule d'isolation (83) sont constituées par le même matériau.
4. Dispositif à semiconducteur selon la revendication 1, carac-
térisé en ce que la première pellicule d'isolation (81) est une pellicule de SiO2.
5. Dispositif à semiconducteur selon la revendication 1, carac-
térisé en ce que la première pellicule d'isolation (81) est une pellicule de SiN.
6. Dispositif à semiconducteur, caractérisé en ce qu'il com-
prend: une couche de semiconducteur (3); une pellicule d'isolation de grille (4) formée sur une surface de la couche de semiconducteur (3); une électrode de grille (6) formée sur une surface de la pellicule d'isolation
de grille (4); une paroi latérale (5) formée sur la surface (3S) de la cou-
che de semiconducteur (3), de façon à recouvrir des surfaces latérales (4W) de la pellicule d'isolation de grille (4) et des surfaces latérales (6W) de l'électrode de grille (6); et des première seconde couches d'isolation (81, 82) formées sur la surface de la couche de semiconducteur (3), dans cet ordre, par attaque par voie sèche, pour recouvrir des surfaces (5W) des parois latérales (5) et une surface (6S) de l'électrode de grille (6), dans lequel une vitesse d'attaque de la seconde couche d'isolation (82)
est fixée de façon à être supérieure à celle de la première couche d'iso-
lation (81) dans l'attaque par voie sèche.
7. Dispositif à semiconducteur selon la revendication 6, carac-
térisé en ce qu'une partie de la première couche d'isolation (81) qui n'est pas recouverte par la seconde couche d'isolation (82) après l'attaque par
voie sèche, est enlevée par attaque par voie humide.
8. Dispositif à semiconducteur selon la revendication 7, carac-
térisé en ce que la première couche d'isolation (81) comprend des pre-
mière et seconde pellicules d'isolation (81a, 82a) consistant en matériaux différents, et la vitesse d'attaque de la seconde couche d'isolation (82) est fixée de façon a être supérieure à celle de la seconde pellicule
d'isolation (82a) adjacente à la seconde couche d'isolation (82).
9. Procédé pour la fabrication d'un dispositif à semiconducteur caractérisé en ce qu'il comprend les étapes suivantes: (a) on fournit une
couche de semiconducteur (3), une pellicule d'isolation de grille (4) for-
mée sur une surface (3S) de la couche de semiconducteur (3), une élec-
trode de grille (6) formée sur une surface (4S) de la pellicule d'isolation
de grille (4) et une paroi latérale (5) formée sur la surface (3S) de la cou-
che de semiconducteur (3), de façon à recouvrir des surfaces latérales (4W) de la pellicule d'isolation de grille (4) et des surfaces latérales (6W) de l'électrode de grille (6); (b) on forme une première couche d'isolation (81) sur des surfaces (5W) de la paroi latérale (5), sur une surface (6S) de l'électrode de grille (6) et sur une partie à nu de la surface (3S) de la
couche de semiconducteur (3); (c) on forme une seconde couche d'isola-
tion (82) sur une surface de la première couche d'isolation (81); (d) on
forme une couche de matière de réserve (21) sur une surface de la se-
conde couche d'isolation (82) et on définit un motif dans la couche de
matière de réserve (21), de façon qu'elle se trouve au-dessus d'une ré-
gion de surface à l'intérieur d'une plage prédéterminée entourant une ré-
gion dans laquelle la paroi latérale (5) est formée dans la surface (3S) de
la couche de semiconducteur (3); (e) on attaque les seconde (82) et pre-
mière (81) couches d'isolation, par attaque par voie sèche, avec une vi-
tesse d'attaque de la seconde couche d'isolation (82) fixée à une valeur supérieure à celle de la première couche d'isolation (81); (f) on enlève par attaque par voie humide une partie à nu de la première couche
d'isolation (81) qui est n'est pas recouverte par la seconde couche d'iso-
lation (82) après l'attaque par voie sèche; et (g) on enlève la couche de
matière de réserve (21).
10. Procédé selon la revendication 9, caractérisé en ce que la
première couche d'isolation (81) comprend une première pellicule d'isola-
tion (81a) et une seconde pellicule d'isolation (82a); la vitesse de l'atta-
que de la seconde couche d'isolation (82) est fixée de façon à être supé-
rieure à celle de la seconde pellicule d'isolation (82a); l'étape (b) com-
prend les étapes suivantes: (b-1) on forme la première pellicule d'isolation (81a) avec un matériau qui équivaut à celui de la seconde couche d'isolation (82) sur la surface (3S) de la couche de semiconducteur (3); et (b-2) on forme la seconde pellicule d'isolation (82a) avec un matériau différent de celui de la seconde couche d'isolation (82), sur une surface
de la première pellicule d'isolation (81a); et l'étape (f) comprend les éta-
pes suivantes: (f-1) on enlève par une première attaque par voie humide une partie à nu de la seconde pellicule d'isolation (82a), après l'attaque
par voie sèche; et (f-2) on enlève par une seconde attaque par voie hu-
mide une partie à nu de la première pellicule d'isolation (81a), après la
première attaque par voie humide.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123303A JPH11317527A (ja) | 1998-05-06 | 1998-05-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2778495A1 true FR2778495A1 (fr) | 1999-11-12 |
| FR2778495B1 FR2778495B1 (fr) | 2001-10-19 |
Family
ID=14857211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9814151A Expired - Fee Related FR2778495B1 (fr) | 1998-05-06 | 1998-11-10 | Dispositif semiconducteur a structure mos et procede de fabrication d'un tel dispositif |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6340829B1 (fr) |
| JP (1) | JPH11317527A (fr) |
| KR (1) | KR100305308B1 (fr) |
| DE (1) | DE19853432A1 (fr) |
| FR (1) | FR2778495B1 (fr) |
| TW (1) | TW390036B (fr) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6875640B1 (en) * | 2000-06-08 | 2005-04-05 | Micron Technology, Inc. | Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed |
| KR100366923B1 (ko) * | 2001-02-19 | 2003-01-06 | 삼성전자 주식회사 | 에스오아이 기판 및 이의 제조방법 |
| US6465313B1 (en) * | 2001-07-05 | 2002-10-15 | Advanced Micro Devices, Inc. | SOI MOSFET with graded source/drain silicide |
| US20030134486A1 (en) * | 2002-01-16 | 2003-07-17 | Zhongze Wang | Semiconductor-on-insulator comprising integrated circuitry |
| JP3539946B2 (ja) | 2002-03-28 | 2004-07-07 | 沖電気工業株式会社 | Ｓｏｉ構造を有する半導体装置の製造方法 |
| JP2004039982A (ja) * | 2002-07-05 | 2004-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| US6995438B1 (en) * | 2003-10-01 | 2006-02-07 | Advanced Micro Devices, Inc. | Semiconductor device with fully silicided source/drain and damascence metal gate |
| US7397073B2 (en) * | 2004-11-22 | 2008-07-08 | International Business Machines Corporation | Barrier dielectric stack for seam protection |
| US7244659B2 (en) * | 2005-03-10 | 2007-07-17 | Micron Technology, Inc. | Integrated circuits and methods of forming a field effect transistor |
| US7528065B2 (en) * | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
| US7557002B2 (en) * | 2006-08-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming transistor devices |
| US7989322B2 (en) * | 2007-02-07 | 2011-08-02 | Micron Technology, Inc. | Methods of forming transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5576556A (en) * | 1993-08-20 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device with gate metal oxide and sidewall spacer |
| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| EP0905773A2 (fr) * | 1997-09-30 | 1999-03-31 | Siemens Aktiengesellschaft | Procédé de fabrication d'un circuit intégré comprenant la formation d'écarteurs à partir d'une intercouche diélectrique |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420663A (en) | 1987-07-15 | 1989-01-24 | Nec Corp | Manufacture of semiconductor device |
| JPH01291467A (ja) * | 1988-05-19 | 1989-11-24 | Toshiba Corp | 薄膜トランジスタ |
| US5258645A (en) * | 1990-03-09 | 1993-11-02 | Fujitsu Limited | Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure |
| US5151376A (en) * | 1990-05-31 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Method of making polycrystalline silicon resistors for integrated circuits |
| US5323047A (en) * | 1992-01-31 | 1994-06-21 | Sgs-Thomson Microelectronics, Inc. | Structure formed by a method of patterning a submicron semiconductor layer |
| US5424570A (en) * | 1992-01-31 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Contact structure for improving photoresist adhesion on a dielectric layer |
| JPH06338601A (ja) * | 1993-05-31 | 1994-12-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5428240A (en) * | 1994-07-07 | 1995-06-27 | United Microelectronics Corp. | Source/drain structural configuration for MOSFET integrated circuit devices |
| TW333680B (en) * | 1996-12-17 | 1998-06-11 | Mos Electronics Taiwan Inc | The processes for improving polysilicon & gate oxide quality inside programmable cell |
| JPH1168103A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5880006A (en) * | 1998-05-22 | 1999-03-09 | Vlsi Technology, Inc. | Method for fabrication of a semiconductor device |
-
1998
- 1998-05-06 JP JP10123303A patent/JPH11317527A/ja active Pending
- 1998-10-16 US US09/173,616 patent/US6340829B1/en not_active Expired - Fee Related
- 1998-10-21 TW TW087117364A patent/TW390036B/zh not_active IP Right Cessation
- 1998-11-10 FR FR9814151A patent/FR2778495B1/fr not_active Expired - Fee Related
- 1998-11-13 KR KR1019980048709A patent/KR100305308B1/ko not_active IP Right Cessation
- 1998-11-19 DE DE19853432A patent/DE19853432A1/de not_active Ceased
-
2001
- 2001-10-23 US US09/983,164 patent/US6699758B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5576556A (en) * | 1993-08-20 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device with gate metal oxide and sidewall spacer |
| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| EP0905773A2 (fr) * | 1997-09-30 | 1999-03-31 | Siemens Aktiengesellschaft | Procédé de fabrication d'un circuit intégré comprenant la formation d'écarteurs à partir d'une intercouche diélectrique |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 013, no. 166 (E - 746) 20 April 1989 (1989-04-20) * |
Also Published As
| Publication number | Publication date |
|---|---|
| TW390036B (en) | 2000-05-11 |
| DE19853432A1 (de) | 1999-11-18 |
| FR2778495B1 (fr) | 2001-10-19 |
| US6699758B2 (en) | 2004-03-02 |
| JPH11317527A (ja) | 1999-11-16 |
| US20020020876A1 (en) | 2002-02-21 |
| KR100305308B1 (ko) | 2001-09-29 |
| US6340829B1 (en) | 2002-01-22 |
| KR19990087000A (ko) | 1999-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2009682B1 (fr) | Transistor à effet de champ de type finfet isolé du substrat | |
| EP1837916B1 (fr) | Procédé de réalisation d'un transistor à canal comprenant du germanium | |
| FR2835969A1 (fr) | Dispositif a semiconducteur, procede de fabrication et tranche de semiconducteur | |
| FR2767603A1 (fr) | Procede de fabrication d'un dispositif a semiconducteur sur un substrat semiconducteur | |
| FR2805394A1 (fr) | Dispositif a semiconducteur et procede de fabrication | |
| FR2778495A1 (fr) | Dispositif semiconducteur a structure mos et procede de fabrication d'un tel dispositif | |
| FR2838237A1 (fr) | Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor | |
| FR2884052A1 (fr) | Transistor imos | |
| FR2821483A1 (fr) | Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant | |
| EP1638149A2 (fr) | Procédé de fabrication d'un transistor à effet de champ à grille isolée à canal à hétérostructure et transistor correspondant | |
| FR2795554A1 (fr) | Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs | |
| WO2007110507A2 (fr) | Procede de realisation d'un transistor a effet de champ a grilles auto-alignees | |
| FR2744566A1 (fr) | Dispositif a semiconducteurs comprenant deux dispositifs elementaires, et procede de fabrication | |
| FR2890236A1 (fr) | Procede de fabrication de circuits en couches minces en silicium amorphe et polycristallin | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| FR2818011A1 (fr) | Dispositif de semiconducteur a pellicule d'isolation et procede de fabrication | |
| EP0135401B1 (fr) | Procédé de fabrication de composants semi-conducteurs isolés dans une plaquette semi-conductrice | |
| FR3068507A1 (fr) | Realisation de regions semiconductrices dans une puce electronique | |
| FR3067516A1 (fr) | Realisation de regions semiconductrices dans une puce electronique | |
| FR2770030A1 (fr) | Dispositif a semiconducteur comprenant un transistor mos et procede de fabrication | |
| FR2803095A1 (fr) | Dispositif a semiconducteurs avec une structure d'isolation et procede de fabrication | |
| FR2915318A1 (fr) | Procede de realisation d'un circuit electronique integre a deux portions de couches actives ayant des orientations cristallines differentes | |
| FR3066318A1 (fr) | Puce a transistors nmos et pmos contraints | |
| FR2976401A1 (fr) | Composant electronique comportant un ensemble de transistors mosfet et procede de fabrication | |
| FR2810156A1 (fr) | Dispositif a semiconducteur et son procede de fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20110801 |