FR2810156A1 - Dispositif a semiconducteur et son procede de fabrication - Google Patents

Dispositif a semiconducteur et son procede de fabrication Download PDF

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Abstract

Un dispositif à semiconducteur comprend une pellicule de semi-conducteur (20) formée sur la surface d'un substrat isolant (9) et comprenant par exemple une couche P+ (15), une couche P (14), une couche N (25) et une couche N+ (24) juxtaposées dans cet ordre; et un séparateur isolant (43) ne venant pas en contact avec la surface du substrat. Les couches P et N forment une jonction pn (J2) s'étendant dans la direction de l'épaisseur de la pellicule. Pour préserver la qualité de la jonction, la valeur maximale d'une distance entre la jonction et la frontière entre le séparateur et la pellicule de semiconducteur n'est pas supérieure à 2 m.Application aux dispositifs SOI.

Description

<U>DISPOSITIF A</U> SEMICONDUCTEUR <U>ET SON</U> PROCEDE <U>DE FABRICATION</U> La présente invention concerne un dispositif à semiconducteur ayant une jonction pn, et elle concerne plus particulièrement un dispositif à semiconducteur et une résistance ayant une structure dans laquelle un séparateur isolant est placé sur une pellicule de semiconducteur dispo- sur un substrat isolant, sur la face opposée au substrat sans venir contact avec le substrat.
Des propositions concernant une structure appelée silicium sur isolant" (ou SOI pour "Silicon On Insulator") ont été faites dans l'art anté rieur. La figure 62 est une coupe exemplifiant une structure transis- CMOS (métal-oxyde-semiconducteur complémentaire) ayant la structure SOI. Une couche de semiconducteur de type P- 20 est formée un isolant 9, et un séparateur isolant 40 est formé séparément de l'isolant 9 sur une surface de la couche de semiconducteur 20, sur la face opposée à l'isolant 9. Un tel séparateur qui est séparé de l'isolant et établi sur la surface de la pellicule de semiconducteur disposée sur l'isolant, pour séparer la surface de la couche de semiconducteur, appelé ' après "séparateur partiel" à titre de proposition.
Des couches de source/drain de type N+ 21 et 22 sont formées dans la couche de semiconducteur 20. Ces couches de source/drain et une électrode de grille 23 formée sur la couche de semiconducteur 20 avec une pellicule isolante de grille interposée entre elles constituent un transistor NMOS 2. Un tel transistor NMOS ayant la structure SOI in cluant le separateur partiel est décrit par exemple dans le document "Bulk-Layout-Compatible 0,18 Nm SOI-CMOS Technology Using Body- Fixed Trench Isolation (PTT)" (Y. Hirano et al., 1999 IEEE International SOI Conference, oct. 1999, pages 131-132).
couche de semiconducteur de type N- 10 en outre for mée sur l'isolant 9. Des couches de source/drain de type P+, 11 et 12, formées dans la couche de semiconducteur 10, et une électrode de grille 13 formée sur la couche de semiconducteur 10 avec une pellicule iso lante de grille interposée entre elles constituent un transistor PMOS 1.
La couche de source/drain 22 s'étend à travers la couche de semiconducteur 20, et la couche de source/drain 12 s'étend à travers la couche de semiconducteur 10 dans la direction de l'épaisseur, respecti vement, pour diviser les couches de semiconducteur 10 et 20 respecti ves, dans une vue en coupe. II y a une couche de semiconducteur 20t faisant partie de la couche de semiconducteur 20 et une couche de semi conducteur 10t faisant partie de la couche de semiconducteur 10, entre les couches de source/drain 12 et 22. Les couches de semiconducteur 20t et 10t sont adjacentes l'une à l'autre pour former jonction pn J1 sous le séparateur partiel 14, c'est-à-dire entre le séparateur partiel et l'isolant 9. La jonction pn J1 est placée de la manière décrite ci-dessus lorsque, par exemple, la jonction pn J1 est formée au stade de formation des couches de semiconducteur 10 et 20, avant de former le séparateur partiel 40, et le séparateur partiel 40 est ensuite formé sur une frontière entre les couches de semiconducteur 10 et 20.
De cette manière, des couches de semiconducteur de types de conductivité mutuellement différents, c'est-à-dire des couches de semi conducteur de types p et n, sont formées sous la forme d'une pellicule de semiconducteur ayant la structure SOI dans un circuit intégré complexe (ou LSI pour "Large Scale Integrated Circuit") de type général, et un transistor MOS et un transistor bipolaire sont formés en utilisant ces cou ches de semiconducteur.
Cependant, on observe dans la structure représentée sur la fi gure 62 que la jonction pn J1 placée au-dessous du séparateur partiel 40 fait apparaitre un courant de fuite anormal à la jonction pn Conformément à un premier aspect de la présente invention, un dispositif @ semiconducteur comprend : un substrat ayant moins une surface isolante; une pellicule de semiconducteur formée la surface du substrat, comprenant une première couche de semiconducteur d'un premier type de conductivité, une seconde couche de semiconducteur du premier type de conductivité ayant une concentration en impureté infé rieure à celle de la première couche de semiconducteur, une troisième couche semiconducteur d'un second type de conductivité opposé au premier type de conductivité et une quatrième couche de semiconducteur du second type de conductivité ayant une concentration en impureté infé rieure à celle de la troisième couche de semiconducteur; et séparateur isolant formé sur la surface de la pellicule de semiconducteur du côté opposé au substrat, en étant séparé de la surface du substrat. Dans le dispositif à semiconducteur, les seconde et quatrième couches de semi conducteur forment une jonction pn s'étendant dans la direction de l'épaisseur de la pellicule de semiconducteur, et une valeur maximale d'une distance entre la jonction pn et une frontière entre le séparateur et la pellicule de semiconducteur n'est pas supérieure à 2 lorsqu'on prend pour direction positive la direction allant de la frontière vers le sé parateur le long de la surface du substrat.
Selon un second aspect de la présente invention dans le dis positif à semiconducteur du premier aspect, la jonction a une partie séparée du séparateur.
Selon un troisième aspect de la présente invention, dans le dis positif à semiconducteur du second aspect, la partie de la jonction pn sé parée du séparateur forme un élément à semiconducteur.
Selon un quatrième aspect de la présente invention,. dans le dispositif à semiconducteur du troisième aspect, les première, seconde, quatrième et troisième couches de semiconducteur sont adjacentes l'une à l'autre dans cet ordre, et les première et troisième couches de semi conducteur remplissent la fonction d'un contact vis-à- la jonction pn.
Selon un cinquième aspect de la présente invention, dans le dispositif à semiconducteur du second aspect, les première, quatrième, seconde et troisième couches de semiconducteur sont adjacentes l'une à l'autre dans cet ordre, et les première et seconde couches de semicon ducteur remplissent respectivement la fonction de couches de source/ drain de transistors MOS ayant des types de conductivité mutuellement différents.
Selon un sixième aspect de la présente invention, le dispositif à semiconducteur du second aspect comprend en outre un élément de re couvrement ayant une surface isolante en contact avec la partie de la jonction pn séparée du séparateur.
Selon un septième aspect de la présente invention, le dispositif à semiconducteur du cinquième aspect comprend en outre un élément de recouvrement ayant une surface isolante en contact avec la partie de la jonction pn séparée du séparateur.
Selon un huitième aspect de la présente invention, dans le dis positif à semiconducteur du second aspect, la seconde couche de semi conducteur est formée dans la quatrième couche de semiconducteur, la première couche de semiconducteur comprend une paire de premières couches de semiconducteur sont formées dans la seconde couche de semiconducteur, et la paire premières couches de semiconducteur remplissent la fonction d'un contact vis-à-vis de la seconde couche de semiconducteur.
Selon un neuvième aspect de la présente invention, un disposi tif à semiconducteur comprend : un substrat ayant au moins une surface isolante; une pellicule de semiconducteur formée sur la surface du subs trat, ayant au moins une jonction pn s'étendant dans une direction de l'épaisseur du substrat, la ou jonctions pn comprenant une jonction pn à laquelle une tension est appliquée; et une couche de composé métalli que formée sélectivement sur la pellicule de semiconducteur, qui consiste en un composé de la pellicule semiconducteur et d'un métal. Dans le dispositif à semiconducteur, valeur maximale d'une distance entre au moins la jonction pn à laquelle une tension est appliquée, et une frontière entre la couche de composé métallique et la pellicule de semiconducteur n'est pas supérieure à 2 pm, lorsqu'on prend pour direction positive la direction allant de la frontière vers la pellicule de semiconducteur le long de la surface du substrat. Selon un dixième aspect de la présente inventa le dispositif à semiconducteur du neuvième aspect comprend en outre masque formé sur ou les jonctions pn, pour empêcher la combinaison de la jonction pn, des jonctions pn, avec un métal de la pellicule de semiconducteur.
Selon un onzième aspect de la présente invention, dans le dis positif à semiconducteur du dixième aspect, le masque a la même struc ture qu'une grille d'un transistor MOS à former sur la pellicule de semi conducteur, dans la direction de son épaisseur.
Selon un douzième aspect de la présente invention, une résis tance comprend : un substrat ayant au moins une surface isolante; une première couche de semiconducteur d'un premier type de conductivité formée sur la surface du substrat; un séparateur isolant formé sur une surface de la première couche de semiconducteur, du coté opposé au substrat, en étant séparée de la surface du substrat; une seconde couche de semiconducteur d'un second type de conductivité opposé au premier type de conductivité, formée dans la première couche de semi conducteur, la seconde couche de semiconducteur formant une jonction pn en association avec la première couche de semiconducteur, la jonc tion pn s'étendant à partir de la surface de la première couche de semi- conducteur jusqu'à la surface du substrat et étant séparée du séparateur.
Selon un treizième aspect de la présente invention, la résis tance du douzième aspect comprend en outre une paire de troisièmes couches de semiconducteur du second type de conductivité, formées dans la seconde couche de semiconducteur, ayant une concentration en impureté supérieure à celle de la seconde couche de semiconducteur.
Selon un quatorzième aspect de la présente invention, la ré sistance du treizième aspect comprend en outre une électrode de grille recouvrant la jonction pn.
Selon un quinzième aspect de la présente invention, la résis tance du treizième aspect comprend en outre un élément de recouvre ment ayant une surface isolante en contact avec la partie de la jonction pn qui est séparée du séparateur.
Selon un seizième aspect de la présente invention, un procédé de fabrication d'un dispositif à semiconducteur comprend les étapes sui vantes : (a) on forme sur un isolant une jonction pn constituée par une première couche de semiconducteur d'un premier type de conductivité une seconde couche de semiconducteur d'un second type de conductivité opposé au premier type de conductivité, la jonction pn s'étendant à parti de surfaces des première et seconde couches de semiconducteur vers l'isolant, et on forme un séparateur isolant sur les surfaces des première et seconde couches de semiconducteur du côté opposé à l'isolant, manière séparée de la jonction pn et de l'isolant; (b) on forme une pai de troisièmes couches de semiconducteur dans la première couche de semiconducteur, à titre de premières couches de source/drain, les troi sièmes couches de semiconducteur ayant le second type de conductivité et une concentration en impureté supérieure à celle de la seconde cou che de semiconducteur; (c) on forme une paire de quatrièmes couches de semiconducteur dans la seconde couche de semiconducteur, à titre de secondes couches de source/drain, les quatrièmes couches de semicon ducteur ayant le premier type de conductivité et une concentration en im pureté supérieure à celle de la première couche de semiconducteur; et (d) on forme une pellicule isolante sur la jonction pn et une paire des première et seconde couches de source/drain.
Selon un dix-septième aspect de la présente invention, dans le procédé du seizième aspect, la pellicule isolante est formée dans l'étape de formation de pellicules isolantes de grille de transistors MOS ayant des types de conductivité mutuellement différents, les transistors MOS ayant chacun les première et seconde couches de source/drain.
Selon un dix-huitième aspect de la présente invention, dans le procédé du seizième aspect, la pellicule isolante est formée dans l'étape de formation parois latérales d'électrodes de grille de transistors MOS ayant des types de conductivité mutuellement différents, les transistors MOS ayant chacun les première et seconde couches de source/drain.
Selon un dix-neuvième aspect de la présente invention, un cédé de fabrication d'un dispositif à semiconducteur comprend les étapes suivantes : on forme sur un isolant une jonction pn constituée par première couche de semiconducteur et une seconde couche de semicon ducteur type de conductivité différent de celui de la première couche de semiconducteur, la jonction pn s'étendant à partir d'une surface première et seconde couches de semiconducteur vers l'isolant, et forme un séparateur isolant sur la surface des première et seconde cou ches semiconducteur du côté opposé à l'isolant, séparément de l'iso lant, séparateur isolant ayant une ouverture pour mettre à nu la jonc tion (b) on forme un élément à semiconducteur ayant une grille sur la première couche de semiconducteur; (c) on forme un masque qui recou vre la jonction pn à l'ouverture et laisse à nu au moins une partie de la surface des première et seconde couches de semiconducteur à l'ouver ture; et (d) on combine avec un métal la surface des première et seconde couches de semiconducteur qui est à nu.
Selon un vingtième aspect de la présente invention, dans le procédé du dix-neuvième aspect, les étapes (b) et (c) sont accomplies par le même processus.
Dans le dispositif à semiconducteur conforme au premier ou au second aspect, la densité de défauts est très faible à une position n'est pas éloignée de plus de 2 pm de fa frontière entre le séparateur la pellicule de semiconducteur, ou à une position à laquelle le séparateur n'est pas formé. Ceci permet une forte réduction du courant de fuite à la jonction pn qui est formée à la position.
Le dispositif à semiconducteur conforme au troisième aspect peut améliorer la souplesse dans la définition de la configuration du dis positif à semiconducteur.
Dans le dispositif à semiconducteur conforme au quatrième as pect, on peut obtenir une diode avec un courant de fuite réduit.
Dans le dispositif à semiconducteur conforme cinquième as pect, on peut obtenir un transistor CMOS avec un courant de fuite réduit. Dans le dispositif à semiconducteur conforme au sixième ou au septième aspect, il est possible d'éviter la formation de siliciure dans les seconde et quatrième couches de semiconducteur, au moment de la for mation de siliciure dans les première et troisième couches de semicon ducteur.
Dans le dispositif à semiconducteur conforme au huitième as pect, on peut obtenir une résistance avec un courant de fuite réduit.
Dans le dispositif à semiconducteur conforme au neuvième as pect, la densité de défauts est très faible à une position qui n'est pas éloignée de plus de 2 pm de la frontière entre le composé métallique et la pellicule de semiconducteur. Ceci permet une forte réduction du courant de fuite à la jonction pn formée à la ition.
Dans le dispositif à semiconducteur conforme au dixième as pect, la mise en court-circuit de la jonction pn est évitée.
Dans le dispositif à semiconducteur conforme au onzième as pect, il est possible d'améliorer la planéité de la pellicule isolante inter- couche devant être formée sur la couche de semiconducteur.
Dans la résistance conforme aux douzième à quatorzième as pects, la jonction pn est formée séparément du séparateur, et la troi sième couche de semiconducteur rempl la fonction d'un contact vis-à-vis de la résistance formée par la seconde couche de semiconducteur. On peut donc obtenir une résistance avec courant de fuite réduit.
Dans la résistance conforme quinzième aspect, on peut évi ter la mise en court-circuit des première et seconde couches de semicon ducteur, même lorsqu'une opération formation de siliciure est effec tuée.
Avec le procédé conforme seizième aspect, on peut fabri quer le dispositif du sixième aspect.
Avec le procédé conforme au dix-septième ou au dix-huitième aspect, on peut fabriquer aisément dispositif à semiconducteur du sixième aspect.
Avec le procédé conforme dix-neuvième aspect, on peut fa briquer le dispositif à semiconducteur du onzième aspect.
Avec le procédé conforme au vingtième aspect, on peut fabri quer le dispositif à semiconducteur du onzième aspect.
Par conséquent, la présente invention porte sur un dispositif à semiconducteur et vise à maîtriser l'endroit auquel la jonction pn est pla cée et à réduire l'apparition du courant de fuite.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée suivante de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels La figure 1 est une vue en coupe illustrant un principe de base de la présente invention; La figure 2 est une représentation graphique explicative du principe de base de la présente invention; figures 3 à 5 sont des vues en plan illustrant le principe de base de présente invention; La figure 6 est une vue en coupe illustrant le principe de base de la présente invention; figure 7 est une représentation graphique explicative du principe base de la présente invention; figures 8 à 11 sont des vues en plan illustrant le principe de base présente invention; figure 12 est une vue en plan montrant une structure d'un dispositif à semiconducteur conforme à un premier mode de réalisation préféré de la présente invention; La figure 13 est une vue en coupe montrant la structure du dis positif à semiconducteur conforme au premier mode de réalisation; figure 14 est une vue en plan montrant une structure d'un dispositif semiconducteur conforme à un second mode de réalisation préféré de la présente invention; figure 15 est une vue en coupe montrant la structure du dis positif à iconducteur conforme au second mode de réalisation préfé ré; La figure 16 est une vue en coupe agrandie montrant une partie de la figure 15; La figure 17 est une vue en plan montrant une structure d'un dispositif à semiconducteur conforme à un troisième mode de réalisation préféré de la présente invention; La figure 18 est une vue en coupe montrant la structure du dis positif à semiconducteur conforme au troisième mode de réalisation pré féré; Les figures 19 à 21 sont des vues en coupe montrant un procé dé de formation du dispositif à semiconducteur conforme au troisième mode de réalisation préféré, dans l'ordre séquentiel d'étapes; La figure 22 est une vue en plan montrant une structure dispositif à semiconducteur conforme à un quatrième mode de réalisati préféré de la présente invention; La figure 23 est une vue en coupe montrant la structure du dis- positif à semiconducteur conforme au quatrième mode réalisation pré féré; La figure 24 est une vue en plan montrant autre structure du dispositif à semiconducteur conforme au quatrième mode de réalisa tion préfère; figure 25 est une vue en coupe montrant une autre structure du dispositif à semiconducteur conforme au quatrième mode de réalisa tion préfère; figure 26 est une vue en plan montrant encore une autre structure du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré; La figure 27 est une vue en coupe montrant encore une autre structure du dispositif à semiconducteur conforme au quatrième mode de réalisation préféré; Les figures 28 et 29 sont des vues en coupe montrant un procé dé de formation d'un dispositif à semiconducteur conforme à un cinquième mode de réalisation préféré de la présente invention, dans l'ordre séquen tiel d'étapes; Les figures 30 et 31 sont des vues en coupe montrant un procé dé de formation d'un autre dispositif à semiconducteur conforme au cin quième mode de réalisation préféré, dans l'ordre séquentiel d'étapes; Les figures 32 à 34 sont des vues en coupe montrant une struc ture d'une résistance conforme au cinquième mode de réalisation préféré; La figure 35 est une vue en plan montrant une structure d'un dispositif à semiconducteur conforme à un sixième mode de réalisation préféré de la présente invention; La figure 36 est une vue en coupe montrant la structure du dis positif à semiconducteur conforme au sixième mode de réalisation préfé ré; Les figures 37 à 39 sont des vues en coupe montrant une autre structure du dispositif à semiconducteur conforme au sixième mode de réalisation préféré; La figure 40 est une vue en plan montrant une structure d'un dispositif à semiconducteur conforme à un septième mode de réalisation préféré de la présente invention; La figure 41 est une vue en coupe montrant la structure dis positif à semiconducteur conforme au septième mode de réalisation préféré; La figure 42 est une vue en coupe montrant une autre structure du dispositif à semiconducteur conforme au septième mode de réalisation préféré; figure 43 est une vue en plan montrant une structure d'un dispositif semiconducteur conforme à un huitième mode de réalisation préféré de la présente invention; La figure 44 est une vue en coupe montrant la structure dis positif à semiconducteur conforme au huitième mode de réalisation pré féré; La figure 45 est une vue en coupe montrant une autre structure du dispositif à semiconducteur conforme au huitième mode de réalisation préféré; Les figures 46 à 51 sont des vues en coupe montrant un pre mier procédé de formation d'un séparateur partiel, dans l'ordre séquentiel d'étapes; figures 52 à 56 sont des vues en coupe montrant un second procédé formation d'un séparateur partiel, dans l'ordre séquentiel d'étapes; Les figures 57 à 60 sont des vues en coupe montrant un troi sième procédé de formation d'un séparateur partiel, dans l'ordre séquentiel d'étapes; La figure 61 est une vue en coupe montrant un effet du sépa rateur partiel obtenu par le troisième procédé; et La figure 62 est une vue en coupe montrant une structure d'un transistor CMOS classique.
<U>Principe de base de l'invention</U> On décrira ci-dessous un principe de base de la présente in vention, avant d'expliquer des modes de réalisation préférés de la pré sente invention. Bien entendu, le principe de base entre dans le cadre de la présente invention.
Dans la présente invention, une jonction pn est formée à une position à laquelle la densité de défauts est faible, de façon à réduire le courant de fuite. Pour réduire la densité de défauts à la position laquelle la jonction pn doit être formée dans la présente invention, doit considérer une influence de contraintes. Par exemple, la formation d'un séparateur partiel sur une surface d'un semiconducteur conduira à une augmentation des contraintes sur la surface du semiconducteur à une position éloignée du séparateur partiel, entraînant ainsi une aug mentation de la densité de défauts. Des contraintes peuvent également être augmentées dans un semiconducteur dont la surface est combinée avec un métal, comme du silicium transformé en siliciure. II se produit donc une fixation d'un défaut ou un piégeage d'une impureté.
En conséquence, la présente invention vise à procurer un dis positif à semiconducteur dans lequel la densité de défauts soit faible à une jonction pn, en formant la jonction pn à distance d'une position à laquelle une contrainte est produite, ou au voisinage d'une position à laquelle une contrainte est produite.
La figure 1 est une vue en coupe montrant une structure au voi sinage du séparateur partiel 40. La couche de semiconducteur de type N 10 et la couche de semiconducteur de type P- 20 forment l'une quelcon que jonctions pn J10a, J10b, J10c et J10d. Les jonctions pn J10a à J10d une extrémité sur une surface de l'isolant 9, respectivement, et s'étendent dans la direction de l'épaisseur d'une pellicule de semicon ducteur formée par les couches de semiconducteur 10 et 20. Le sépara teur partiel isolant 40 est formé au moins sur une surface de la couche de semiconducteur 10, du côté opposé à l'isolant 9, de manière séparée de l'isolant 9.
Sur une frontière entre la pellicule de semiconducteur formée par couches de semiconducteur 10, 20 et le séparateur partiel 40, la position la plus proche de la couche de semiconducteur 20 ou la position la plus éloignée de la couche de semiconducteur 10 est définie comme une extrémité du séparateur partiel 40. Une direction allant de l'extrémi vers le séparateur partiel 40, parallèlement à la surface de l'isolant 9, prise comme une direction positive, et une distance à partir de l'extrémité est désignée par d. De façon générale, on peut considérer que la tance d s'étend à partir de ce qu'on appelle une région active, obtenue divisant les couches de semiconducteur 10 et 20 par le séparateur partiel 40, en direction du séparateur partiel 40.
La figure 2 est une représentation graphique montrant la dé pendance de la densité de défauts des couches de semiconducteur 10 et 20 vis-à-vis de la distance d. Comme on le comprend d'après la repré sentation graphique, la densité de défauts augmente brusquement lors que la valeur de d dépasse 2 pm. On considère que la formation du sépa rateur partiel 40 crée une contrainte sur les couches de semiconducteur 10 et 20, entraînant une telle augmentation de la densité de défauts.
En se référant à la figure 1, on note que la valeur 8 represente 2 pm. Le courant de fuite est très faible dans le cas où les couches de semiconducteur 10 et 20 forment la jonction pn J10a pour laquelle une valeur maximale da de la distance d n'est pas supérieure à la valeur 8. Cependant, on ne peut pas espérer une réduction du courant fuite dans le cas où les couches de semiconducteur 10 et 20 forment la jonc tion pn J10b pour laquelle une valeur maximale db de la distance d dé passe la valeur 8. On peut dire qu'il y a un effet de réduction du courant de fuite en comparaison avec le cas dans lequel les couches de semi conducteur 10 et 20 forment la jonction pn J10c pour laquelle même une valeur minimale de la distance d dépasse la valeur 8.
La jonction pn J10d est à une position à laquelle une valeur maximale de la distance d est négative. Ceci est le cas dans lequel la jonction pn J10d n'est pas placée sous le séparateur partiel 40, mais en tièrement dans la région active. Il va sans dire que le courant de fuite est également très faible à la jonction pn J10d.
Comme décrit ci-dessus, les deux couches de semiconducteur et le séparateur partiel sont conçus pour avoir une relation de position qui remplit une condition selon laquelle une jonction pn est placée dans une plage de distance ne dépassant pas 2 pm à partir de l'extrémité du séparateur partiel dans la direction décrite ci-dessus, soit en d'autres termes une condition dans laquelle une valeur maximale d'une distance entre la jonction pn et la frontière entre le séparateur partiel et la pelli cule de semiconducteur formée par les deux couches de semiconducteur ayant des types de conductivité mutuellement différents, n'est pas supé rieure 2 pm, lorsqu'on prend pour direction positive la direction allant de la frontière vers le séparateur partiel. Ceci permet réduire forte ment le courant de fuite à la jonction pn.
La figure 3 est une vue en plan montrant structure dans laquelle des régions actives 31a et 31b sont laissées à nu par un sépa rateur partiel 45. Les couches de semiconducteur 10 et 20 sont placées au dos dessin. Une frontière M1 représentée par des lignes en traits mixtes le dessin indique une position distante de 2 des régions actives 31a et 31b.
couches de semiconducteur 10 et 20 sont contact avec un isolant représenté (correspondant à l'isolant 9 sur la figure 1) et forment une jonction pn J41 ou J42. Du fait que les deux jonctions pn J41 et J42 sont placées du côté des régions actives 31a et 31b par rapport à la frontiere M1, le courant de fuite aux jonctions J41 et J42 peut être ré duit. La jonction pn J41 est recouverte par le séparateur partiel 45 sans être à dans les régions actives 31a et 31b, tandis que la jonction pn J42 est à nu dans les régions actives 31a et 31b. Comme décrit ci- dessus, une partie de la jonction pn J42 à nu dans régions actives 31 a et représente le cas dans lequel la distance d une valeur né gative relation avec les figures 1 et 2.
La figure 4 est une vue en plan montrant le dans lequel les régions actives 31a et 31b sont séparées l'une de l'autre de 28 = 4 Nm. Des frontières M1a et M1b sont définies à une position située à 8 = 2 Nm des régions actives respectives 31a et 31b. Les couches de semicon ducteur 10 et 20 forment l'une ou l'autre des jonctions pn J43 et J44 qui s'étendent à partir du séparateur partiel 45 vers l'isolant 9. Du fait que la jonction pn J43 est placée du côté de la région active 31b par rapport à la frontière M1b, le courant de fuite à la jonction pn J43 peut être réduit. Cependant, dans le cas où les couches de semiconducteur 10 et 20 for ment la jonction pn J44, la jonction pn J44 est distante des régions acti ves 31a et 31b à une position A, par rapport aux frontières M 1 a et M 1 b. Par conséquent, un courant de fuite à la position A ne peut pas être ré duit. De ce fait, une telle jonction pn qui est à cheval sur les frontières M1a et M1b, comme décrit ci-dessus, n'est pas préférable pour réduire le courant de fuite.
La figure 5 est une vue en plan exemplifiant le cas dans lequel des cotés des régions actives 31a et 31b ne sont pas placés face à face. Les frontières M1a et M1b, placées respectivement à 2 Nm des régions actives 31a et 31b, sont en chevauchement entre deux coins des régions actives 31a et 31b les plus proches l'un de l'autre, et forment globale ment seule frontière M1. Les couches de semiconducteur 10 et 20 forment l'une ou l'autre de jonctions pn J45 et J46 qui s'étendent à partir du séparateur partiel 45 jusqu'à l'isolant 9. Même lorsque les régions ac tives 31a et 31b ne sont pas alignées dans une direction dans laquelle s'étend la jonction pn J45, la jonction pn J45 est placée d'un côté ou de l'autre de la région active 31a ou 31b par rapport à la frontière M1. Le courant de fuite à la jonction pn J45 peut donc être réduit.
Cependant, dans le cas où les couches de semiconducteur 10 et 20 forment la jonction pn J46, les régions actives 31 a et 31 b sont pas alignées dans une direction dans laquelle s'étend la jonction pn J46. La jonction pn J46 est plus proche de la région active 31b que la fron tière M1b dans une partie, tandis qu'elle est plus éloignée de la région active 31a que la frontière Ml a dans une autre partie. II est donc plus préférable de former la jonction pn J45 que la jonction J46 pour reduire le courant de fuite.
La figure 6 est une vue en coupe montrant une structure dans laquelle un semiconducteur dont la surface est combinée avec un métal forme une jonction pn. La couche de semiconducteur de type N- et la couche de semiconducteur de type P- 20, consistant par exemple princi palement en silicium, forment l'une ou l'autre de jonctions pn J50a et J50b. Une pellicule de siliciure 20s est formée au moins sur une partie d'une surface de la couche de semiconducteur P- 20, de manière séparée de l'isolant 9. Les jonctions pn J50a et J50b ont une extrémité sur la surface de l'isolant 9, respectivement, et s'étendent dans la direction de l'épaisseur d'une pellicule de semiconducteur formée par les couches de semiconducteur 10 et 20, Sur une frontière entre la pellicule de siliciure 20s et pelli cule de semiconducteur formée par les couches de semiconducteur 10 et 20, la position la plus proche de la couche de semiconducteur 20 ou la position la plus éloignée de la couche de semiconducteur 10 est définie comme une extrémité de la pellicule de siliciure 20s. Une direction par- tant l'extrémité en direction de la couche de semiconducteur 10 pa rallèlement à la surface de l'isolant 9 est prise comme direction positive, et distance à partir de l'extrémité est désignée par t. De façon géné rale, on peut considérer que la distance t s'étend à partir de la pellicule de siliciure 20s vers la couche de semiconducteur 10.
La figure 7 est une représentation graphique montrant la dé pendance de la densité de défauts des couches de semiconducteur 10 et 20 vis @ vis de la distance t. Comme on le comprend d'après la repré sentation graphique, la densité de défauts augmente brusquement lors que la valeur t dépasse 2 pm. On considère que la raison en est sui vante: comme décrit ci-dessus, une contrainte générée à l'intérieur la pellicule de siliciure 20s avec la formation de la pellicule donne Ii à la fixation défaut et au piégeage d'une impureté, ce qui réduit l'appari tion de défauts cristallins dans une plage autour de la pellicule de sili ciure 20s.
En se référant à la figure 6, on note que la valeur T représente 2 pm. Dans le cas où les couches de semiconducteur 10 et 20 forment la jonction pn J50a, le courant de fuite est très faible à J50a. Ceci vient du fait que, même à la distance t = ta à laquelle la jonction pn 50a est la plus éloignée de la pellicule de siliciure 20s, la relation ta < _ T est véri fiée. Cependant, on ne peut pas espérer une réduction du courant de fuite dans le cas où les couches de semiconducteur 10 et 20 forment la jonction pn J50b à laquelle une valeur maximale tb de la distance t dépasse la valeur T.
La jonction pn J50a a une forme telle que la distance t a une valeur négative au voisinage de l'isolant 9. On peut obtenir l'effet de la présente invention même avec une jonction pn ayant une position à laquelle t < 0, à condition que la jonction pn ne soit pas en contact avec la pellicule de siliciure 20s, pour éviter un court-circuit à la jonction pn J50a.
Comme décrit ci-dessus, les deux couches de semiconducteur et la pellicule de siliciure sont conçues pour avoir une relation de posi tion qui remplit une condition selon laquelle une jonction pn est placée dans une plage de distance ne dépassant pas 2 pm à partir de l'extrémité de la pellicule de siliciure dans la direction décrite ci-dessus, soit en d'autres termes, une condition selon laquelle une valeur maximale d'une distance, le long d'une surface d'une pellicule de iconducteur formée par les deux couches de semiconducteur formant jonction pn, entre la jonction pn et la frontière entre la pellicule de semiconducteur et la pellicule de siliciure formée sur la surface de la pellicule de semicon- ducteur ne dépasse pas 2 pm, lorsqu'on prend pour direction positive une direction allant de la frontière vers la surface de pellicule de semi conducteur sur laquelle la pellicule de siliciure n' pas formée. Ceci permet réduire fortement le courant de fuite à la jonction pn. Pour ré duire le courant de fuite, il est souhaitable que la condition ci-dessus soit remplie toutes les jonctions pn auxquelles une tension est appliquée, en incluant au moins une jonction pn formée par un caisson P et un cais son N.
La figure 8 est une vue en plan montrant relation de position entre la pellicule de siliciure et une jonction pn. couches de semi conducteur 10 et 20 forment une jonction pn J51 ou J52. La pellicule de siliciure est formée sélectivement sur la surface de la couche de se miconducteur 20. Une frontière N1 représentée par des lignes en traits mixtes sur le dessin indique une position située à 2 pm de la pellicule de siliciure 20s.
Du fait que les couches de semiconducteur 10 et 20 sont en contact avec un isolant non représenté (correspondant à l'isolant 9 sur la figure et que la jonction pn J51 est placée du côté de la pellicule de siliciure 20s par rapport à la frontière N1, le courant de fuite à la jonction pn J51 réduit. Du fait que la jonction pn J52 est placée du côté de la couche de semiconducteur 10 par rapport à la frontière N1, on ne peut pas espérer une réduction du courant de fuite à J52.
La figure 9 est une vue en plan montrant le cas dans lequel deux pellicules de siliciure sont séparées l'une de l'autre de 2- = 4 pm. Des frontières N1a et N1b sont définies à une position située à T = 2 pm des pellicules de siliciure représentées séparément respectivement en haut et en bas du dessin. Les couches de semiconducteur 10 et 20 for ment une jonction pn J53 représentée par une ligne continue ou une jonction pn J54 représentée par des lignes en pointillés.
Dans le cas où la jonction pn J53 est formée, les pellicules de siliciure représentées séparément en haut et en bas du dessin sont des pellicules de siliciure 20s et 10s formées respectivement sur la surface des couches de semiconducteur 20 et 10. Du fait que la jonction pn J53 est placée du côté de la pellicule de siliciure 10s par rapport à la fron tière N1b, le courant de fuite à la jonction pn J53 est réduit. D'autre part, dans le cas où la jonction pn est formée, les pellicules de siliciure représentées séparément en haut en bas du dessin sont toutes deux la pellicule de siliciure 20s formée la couche de semiconducteur 20 (le symbole de référence 20s entre parenthèses dans la pellicule de siliciure représentée en bas du dessin s'applique au cas dans lequel la jonction pn J54 représentée par des lignes en pointillés est formée). Du fait que la jonction pn J54 est distante des pellicules de siliciure 20s à une posi tion C par rapport aux frontières N1a et N1b, le courant de fuite à la po sition C ne peut pas être réduit. Par conséquent, une telle jonction pn qui chevauche les frontières N1a ou n'est pas préférable pour réduire le courant de fuite.
La figure 10 est une vue plan exemplifiant le cas dans lequel des côtés des pellicules de siliciure ne sont pas disposés face à face. Les frontières N1a et N1b, placées à 2 Nm des pellicules de siliciure 10s et 20s formées sur les couches de semiconducteur 10 et 20, respective ment, sont en chevauchement entre deux coins des pellicules de siliciure 10s et 20s les plus proches l'un de l'autre, et forment globalement une seule frontière N1. Le dessin exemplifie le cas dans lequel l'une ou l'au tre des jonctions pn J55 et J56 est formée de façon à s'étendre à partir de la surface de la pellicule de semiconducteur formée par les couches de semiconducteur 10 et 20, jusqu'à l'isolant 9. Même si les pellicules de siliciure 10s et 20s ne sont pas alignées dans une direction dans laquelle s'étend la jonction pin J55, la jonction pn J55 est placée d'un côté ou de l'autre de la pellicule de siliciure ou 20s par rapport à la frontière N1. Par conséquent, le courant de fui à la jonction pn J55 est réduit.
Cependant, dans le où les couches de semiconducteur 10 et 20 forment la jonction pin J56, les pellicules de siliciure 10s et 20s ne sont pas alignées dans une direction dans laquelle s'étend la jonction pn J56. La jonction pn J56 est plus proche de la pellicule de siliciure 20s que la frontière N1b dans une partie, tandis qu'elle est plus éloignée de la pellicule de siliciure 10s que la frontière N1a dans une autre partie. Par conséquent, il est plus préférable de former la jonction pn que la jonction pour réduire le courant de fuite.
élément à semiconducteur peut être formé ou sur les régions actives 31a et 31b. De plus, un dispositif à semiconducteur ayant pour électrodes les pellicules de siliciure 10s et 20s peut être formé ou non. Une telle restriction lâche est souhaitable pour améliorer la sou plesse dans la définition de la configuration d'un dispositif semicon ducteur.
La figure 11 est une vue en plan exemplifiant le cas dans lequel il est formé une pellicule de siliciure qui ne remplit pas la fonction d'une électrode du dispositif à semiconducteur. Les couches de semiconducteur 10 et 20 forment une jonction pn J61. Un séparateur partiel recouvre une partie des surfaces des couches de semiconducteur 10 et 20 sur les quelles des pellicules de siliciure 10s, à 10s4 ne sont pas formées, avec l'exception qu'on décrira ultérieurement. En d'autres termes, les pellicu les de siliciure 10s, à 10s4 sont formées sur la surface de la couche de semiconducteur 10 dans une position qui est mise à nu sélectivement par le séparateur partiel 45, avec l'exception qu'on décrira ultérieurement.
Les pellicules de siliciure 10sl, 10s3 et 10s4 ne constituent pas des électrodes du dispositif à semiconducteur, et la pellicule siliciure 10s2 remplit la fonction de source/drain d'un transistor Q6. L'exception mentionnée ci-dessus est la couche de semiconducteur 10 dessous d'une grille G6 du transistor Q6. Bien qu'elle ne soit pas recouverte par le séparateur partiel 45, cette partie de la couche de semiconducteur 10 est recouverte par la grille G6, pour laquelle il n'y a donc pas de forma tion de siliciure.
De cette manière, les pellicules de siliciure 10sl, 10s3 et 10s4 qui ne constituent pas des électrodes du dispositif à semiconducteur contiennent également la jonction pn J61 dans une région définie une frontière N2 qui n'est pas distante de plus de 2 pm des pellicules sili ciure, ce qui fait qu'elles remplissent la fonction de réduction du courant de fuite.
Bien entendu, les régions actives 31a, 31b et les pellicules de siliciure 10s et 20s ne doivent pas nécessairement être rectangulaires. Un séparateur partiel peut être formé ou non sur les surfaces des cou ches de semiconducteur 10 et 20 sur lesquelles les pellicules de siliciure 10s et 20s ne sont pas formées.
Compte tenu du fait que la densité de défauts est très faible dans une position à l'intérieur de la plage de 2 pm à partir de l'extrémi séparateur partiel ou des pellicules de siliciure, le principe de base de présente invention, décrit ci-dessus, utilise une structure dans laquelle jonction pn n'est pas placée au-delà de la position ci-dessus, ce réduit le courant de fuite.
<U>Premier mode de réalisation préféré</U> La figure 12 est une vue en plan montrant une structure d'une diode D1 qui est un dispositif à semiconducteur conforme à la présente invention. La figure 13 est une coupe selon la ligne P1-P1 représentee sur la figure 12. Une couche de semiconducteur de type P- 20 est formée sur l'isolant 9.
Un séparateur partiel 43 est formé sur une surface de la couche de semiconducteur 20 du côté opposé à l'isolant 9, par exemple avec une forme creuse pratiquement rectangulaire, pour diviser une région active. A l'intérieur de la partie creuse du séparateur partiel 43 se trouvent une couche de semiconducteur de type P+ 15, une couche de semiconducteur de type P 14 ayant une concentration en impureté inférieure à celle de la couche de semiconducteur 15, une couche de semiconducteur de type N 25 et une couche de semiconducteur de type N+ 24 ayant une concentra tion en impureté supérieure à celle de la couche de semiconducteur dans cet ordre dans la direction allant de l'extérieur vers l'intérieur, - cune de ces couches ayant une forme creuse pratiquement rectangulaire. Toutes les couches de semiconducteur 15, 14, 24 et 25 sont en contact avec l'isolant 9, tout en étant entièrement à nu du côté sur lequel le sé parateur partiel 43 est placé.
Au-dessus des couches de semiconducteur 14 et 25 se trouve une grille G4 qui fait face aux couches de semiconducteur 14 et 25 avec une pellicule d'isolation de grille (non représentée) interposée entre el les. De plus, les couches de semiconducteur 14 et 25 sont en contact avec une surface de l'isolant 9, tout en formant une jonction pn J2 à nu du côté sur lequel le séparateur partiel 43 est placé. Les couches de se- miconducteur 24 et 15 ont une fonction consistant à établir un contact avec respectivement le côté n et le côté p de la jonction J2.
fait que la jonction pn J2 est séparée du séparateur partiel 43 avec couche de semiconducteur 15 interposée entre eux, il y a très peu de défauts cristallins à la jonction pn J2, et le courant de fuite dans la diode D1 (courant en polarisation inverse) est très faible, comme décrit au paragraphe "Principe de base de l'invention".
<U>Second mode de réalisation préféré</U> La figure 14 est une vue en plan montrant structure d'une diode D2 qui est un dispositif à semiconducteur conforme au présent mode de réalisation. La figure 15 est une vue en coupe selon la ligne P2- P2 représentée sur la figure 14. Une couche de semiconducteur de type P 16 est formée sur l'isolant 9.
Un séparateur partiel 45 est formé sur une surface de la couche de semiconducteur 16 du côté opposé à l'isolant 9, exemple avec une forme creuse pratiquement rectangulaire, pour diviser une région active. Une couche de semiconducteur de type N 17 est formée sélectivement à l'intérieur de la partie creuse du séparateur partiel 45 et forme une jonc tion pn J4 avec la couche de semiconducteur 16. La jonction pn J4 est en contact avec l'isolant 9, tout en étant à nu du côté sur lequel le sépara teur partiel 45 est placé. Cependant, la jonction pn J4 est placée partiel lement au-dessous du séparateur partiel 45 (du côté de l'isolant 9).
Une couche de semiconducteur de type N+ est formée à l'intérieur de la couche de semiconducteur 17 et est contact avec l'isolant 9 tout en étant à nu du côté sur lequel le séparateur partiel 45 est placé. couche de semiconducteur de type P+ 27 est formée dans la couche semiconducteur 16 à l'intérieur de la partie creuse du sépa rateur partiel 45, et cette couche est en contact avec l'isolant 9, tout en étant à nu du côté sur lequel le séparateur partiel.45 est placé. La cou che de semiconducteur 27 a le même type de conductivité P que la cou che de semiconducteur 16, et une concentration en impureté plus élevée. La couche de semiconducteur 28 a le même type de conductivité N que la couche de semiconducteur 16, et une concentration en impureté supé rieure. Par conséquent, les couches de semiconducteur 28 et 27 ont une'. fonction consistant à établir un contact avec respectivement le côté n et le côté p de la jonction pn J4.
La figure 16 est une vue en coupe agrandie montrant une ré gion B au voisinage de la jonction pn J4 placée du côté droit sur la figure 15. A condition qu'une valeur maximale d1 d'une distance entre la jonc tion pn J4 et une frontière entre le séparateur partiel 45 et la couche de semiconducteur 17 ne soit pas supérieure à 2 Nm, il y a très peu de dé fauts cristallins à la jonction pn J4, comme décrit au paragraphe "Prin cipe de base de l'invention". Ceci s'applique également à une partie de la jonction pn J4 qui n'apparaît pas sur la figure 15. Comme dans le premier mode réalisation préféré, il y a également très peu de défauts cristal lins à jonction pn J4 qui est placée du côté gauche sur la figure 15, et le courant de fuite (courant en polarisation inverse) à la diode D2 est très faible.
<U>Troisième mode de réalisation préféré</U> La figure 17 est une vue en plan montrant une structure d'un transistor CMOS 100 qui est un dispositif à semiconducteur conforme au présent mode de réalisation. La figure 18 est une vue en coupe selon la ligne P3 représentée sur la figure 17.
La couche de semiconducteur de type N- 10 et la couche de semiconducteur de type P- 20 sont formées sur l'isolant 9. Une extrémité 10t de la couche de semiconducteur 10 et une extrémité 20t de la couche de semiconducteur 20 forment une jonction pn J5 qui est en contact avec l'isolant 9, tout en étant à nu sur un côté opposé à l'isolant 9.
Des séparateurs partiels 41 et 42 sont formés respectivement sur la surface des couches de semiconducteur et 20, du côté opposé à l'isolant 9. Un élément à semiconducteur Q1 comprenant des grilles G1 et G2, et un transistor PMOS 1 , sont formés dans région active qui est divisée par le séparateur partiel 41. Un élément ' semiconducteur Q2 comprenant une grille G3, et un transistor NMOS 2 sont formés dans une région active qui est divisée par le séparateur partiel 42. II y a une région 30 dans laquelle la jonction pn J5 et les extrémités 10t et 20t sont par tiellement à nu entre les séparateurs partiels 41 et 42.
En considérant le transistor PMOS 1, on note que des couches de source/drain de type P+ 11 et 12 sont formées sur la région active qui est divisée le séparateur partiel 41, et une électrode de grille 13 formée sur couche de semiconducteur 10 avec une pellicule d'isolation de grille interposée entre elles. En considérant le transistor NMOS 2, note que des couches de source/drain de type P+ 21 et 22 sont formées sur la région active qui est divisée par le séparateur partiel 42, et une électrode de grille 23 est formée sur la couche de semiconducteur avec une pellicule d'isolation de grille interposée entre elles. Par souci de simplicité, les pellicules d'isolation de grille et les parois latérales des côtés des électrodes de grille 13 et 23 sont omises sur la figure 17.
Dans le transistor CMOS 100 formé par le transistor PMOS 1 et le transistor NMOS 2, la jonction pn J5, formée par l'extrémité 20t de la couche de semiconducteur 20 ayant le même type de conductivité P que les couches de source/drain 11 et 12, avec une concentration en impu reté inférieure, et par l'extrémité 10t de la couche de semiconducteur 10 ayant le même type de conductivité N que les couches de source/drain 21 et 22 avec une concentration en impureté inférieure, est séparée des deux séparateurs partiels 41 et 42. Par conséquent, il y a très peu de défauts cristallins à la jonction pn J5, comme décrit au paragraphe "Prin cipe de base de l'invention", ce qui permet de réduire fortement un cou rant de fuite anormal en comparaison avec un transistor CMOS 200 re présenté sur la figure 62.
En se référant aux figures 17 et 18, on note que la région 30 dans laquelle la jonction pn J5 est placée, est illustrée sous la forme d'une région fictive dans laquelle un élément à semiconducteur n'est pas formé. Cependant, comme décrit dans les premier et second modes réalisation préférés, il est également possible d'obtenir l'effet décrit paragraphe "Principe de base de l'invention" dans le cas où un élément peut être formé par une jonction pn formée séparément d'un séparateur partiel, ou formée sous le séparateur partiel, avec une distance ne dé passant pas pm.
figures 19 à 21 sont des vues en coupe montrant un procé dé de formation du transistor CMOS 100, dans l'ordre séquentiel d'éta pes. On place sur l'isolant 9 une pellicule de semiconducteur 3 consistant en silicium monocristallin. L'isolant est constitué par exemple par une couche d'oxyde. Ensuite, on forme une pellicule d'oxyde sous-jacente, de façon qu'elle s'étende entièrement sur une surface de la pellicule semiconducteur 3 qui est du côté opposé à l'isolant 9. De plus, on forme les séparateurs partiels 41 et 42 de manière séparée de l'isolant 9. On obtient ainsi une structure représentée sur la figure 19. On décrira ultérieurement divers procédé de formation d'un séparateur partiel. Les demandes de brevets aux Etats-Unis n 09I466934 et n 09l639953 dé crivent des procédés de formation d'un séparateur partiel applicables au séparateur partiel qui est décrit ici.
En se référant à la figure 20, on note qu'on recouvre un ré- sist 81 le séparateur partiel 42 et la pellicule de semiconducteur 34 qui est divisée par le séparateur partiel 42, et sur laquelle le transistor NMOS 2 sera formé ultérieurement. On effectue une implantation ionique avec du phosphore ou de l'arsenic pour la pellicule de semiconducteur en utilisant à titre de masque le résist 81, cette implantation s'éten dant à travers la pellicule d'oxyde sous-jacente 49, ou encore plus loin à travers le séparateur partiel 41. Au moyen de l'implantation ionique 61, une partie se trouvant sous le séparateur partiel 41 et la pellicule de se miconducteur 3 qui est divisée par le séparateur partiel 41 et laquelle le transistor PMOS 1 doit être formé ultérieurement, forment la couche de semiconducteur de type N- 10.
En se référant à la figure 21, on note qu'on recouvre avec un résist 82 la couche de semiconducteur de type N- 10 et le separateur partiel 41. On effectue une implantation ionique 62 avec du bore pour la pellicule de semiconducteur 3, à travers la pellicule d'oxyde sous-jacente 49, ou plus loin à travers le séparateur partiel 42. Au moyen de l'implan tation ionique 62, une partie se trouvant sous le séparateur partiel 42 et la pellicule de semiconducteur 3 qui est divisée par le séparateur partiel 42 et sur laquelle le transistor NMOS 2 doit être formé ultérieurement, forment la couche de semiconducteur de type P- 20.
Ensuite, on enlève la pellicule d'oxyde sous-jacente et on forme la pellicule d'isolation de grille, les électrodes de grille 13, 23, les couches de source/drain 11, 12, 21 et 22, en employant un procédé bien connu, pour obtenir ainsi une structure représentée sur la figure 12.
<U>Quatrième mode de réalisation préféré</U> La figure 22 est une vue en plan montrant une structure d'une résistance R1 qui est un dispositif à semiconducteur conforme à la sente invention. La figure 23 est une représentation en coupe montrant une coupe selon la ligne P4-P4 représentée sur la figure 22, et coupe à une position qui n'apparaît pas sur la figure 22. La coupe men tionnée en premier est illustrée à droite, et la coupe mentionnée en nier est illustrée à gauche, de façon mutuellement adjacente avec partie de discontinuité Z intercalée entre elles. La couche de semicon ducteur de type P- 20 est formée sur l'isolant 9.
Un séparateur partiel 44 est formé sur une surface de la couche de semiconducteur 20 du côté opposé à l'isolant 9, par exemple avec une forme creuse pratiquement rectangulaire, pour diviser une région active. Une couche de semiconducteur de type N 25 est formée à l'intérieur de I partie creuse du séparateur partiel 44, de manière séparée du séparateur partiel 44. Dans la couche de semiconducteur 25 se trouvent des couches de semiconducteur de type N+ 26a et 26b ayant le même type de conduc tivité que la couche de semiconducteur 25 et une concentration en impu reté supérieure. Par conséquent, les couches de semiconducteur 26a et 26b ont une fonction consistant à établir un contact avec un élément ré- sistif formé la couche de semiconducteur 25.
couches de semiconducteur 20 et 25 forment une jonction pn J3 dans présent mode de réalisation. Du fait que la jonction pn J3 est séparée du séparateur partiel 44, les conditions décrites au paragra phe "Principe de base de l'invention" sont remplies et le même effet est obtenu. Bien entendu, le courant de fuite peut être réduit pourvu que les conditions décrites au paragraphe "Principe de base de l'invention" soient remplies, même lorsque la couche de semiconducteur 25 est en contact avec le séparateur partiel 44 et la jonction pn J3 est formée partiellement sous le séparateur partiel 44.
Les premier à troisième modes de réalisation préférés décrits ci-dessus exemplifient le cas dans lequel il y a des couches de semicon ducteur, l'une ayant une concentration en impureté élevée et l'autre ayant une faible concentration en impureté, pour chacun d'une paire de types de conductivité mutuellement différents, c'est-à-dire au moins quatre sortes de couches de semiconducteur au total, et dans lequel une jonc tion pn formée par la paire de couches de semiconducteur ayant des con- centrations en impureté inférieures remplit les conditions décrites au pa ragraphe "Principe de base de l'invention". Cependant, en particulier dans le cas ' une résistance est formée à titre de dispositif à semicon ducteur, comme dans le présent mode de réalisation, l'effet décrit au pa ragraphe "Principe de base de l'invention" peut être obtenu sans exiger nécessairement les quatre sortes de couches de semiconducteur décrites ci- dessus.
La figure 24 est une vue en plan montrant une structure d'une résistance R1 qui est un autre dispositif conforme au présent mode réalisation. figure 25 est une vue en coupe selon la ligne P41-P41 présentée la figure 24. La résistance R11 a une couche de semicon ducteur de type N+ 251 à la place de la couche de semiconducteur de type N 25 dans la résistance R1 , et elle n'a pas les couches de semicon ducteur de type N+ 26a et 26b. Des interconnexions 26c et 26d sont mées séparément sur une surface supérieure de la couche de semicon ducteur de type N+ 251. La couche de semiconducteur 251 a une - centration en impureté accrue afin d'établir un contact ohmique entre les interconnexions 26c et 26d.
D'autre part, il y a peu de cas dans lesquels une résistance est utilisée seule dans un circuit intégré. Dans de nombreux cas, un transis tor CMOS est également formé, et par conséquent un transistor PMOS est également formé sur l'isolant 9. Par exemple, on peut noter que les quatre sortes de couches de semiconducteur décrites ci-dessus sont pré sentes dans un circuit intégré dans lequel le transistor PMOS 1, tel que celui représenté par exemple du côté gauche sur la figure 23, est incor poré conjointement à la résistance R1 représentée à droite. Bien enten du, on peut noter que les quatre sortes de couches de semiconducteur décrites ci-dessus sont également présentes dans un circuit intégré dans lequel des couches de semiconducteur formant la résistance ont des ty pes de conductivité opposés à ceux dans le cas ci-dessus, et dans lequel la résistance et un transistor NMOS sont incorporés.
La figure 26 est une vue en plan montrant la structure d'une résistance R2 qui est un autre dispositif à semiconducteur conforme au présent mode de réalisation. La figure 27 est une vue en coupe selon la ligne P5-P5 représentée sur la figure 26. La résistance R2 a une struc- ture dans laquelle la résistance R1 comprend en outre une électrode de grille G5 qui fait face à la jonction pn J3 et à la couche semiconduc teur 25, avec une pellicule d'isolation de grille (non représentée) interpo sée entre elles. Une telle structure peut évidemment réduire le courant fuite.
<U>Cinquième mode de réalisation préféré</U> La formation de siliciure dans les surfaces couches de source/drain<B>11</B> , 12, 21 et 22 dans le transistor CMOS 100 représenté sur figure 17 entraînerait la formation de siliciure dans les surfaces des extrémités 10t et 20t à nu dans la région 30, occasionnant une conduc- tion entre les couches de semiconducteur 10 et 20. Pour éviter un tel court-circuit, il est préférable qu'une jonction pn à nu formée séparément des séparateurs partiels 41 et 42, comme la jonction pn J5, soit recou verte par un isolant avant d'effectuer la formation de siliciure.
La figure 28 est une vue en coupe montrant une structure d'un dispositif à semiconducteur conforme au présent mode réalisation, dans lequel le transistor CMOS 100 représenté sur la figure 7 comprend outre une pellicule isolante 48 recouvrant la région 30. On peut par exemple utiliser pour la pellicule isolante 48 une pellicule de nitrure, une pellicule d'oxyde ou une pellicule de nitrure ayant une pellicule d'oxyde à titre de couche sous-jacente.
Après avoir été formée sur toute l'étendue de la structure re présentée sur la figure 17, la pellicule isolante 48 peut être laissée seu lement dans la région 30, par une opération de définition motif. Selon variante, elle peut être formée à l'étape de formation parois laté rales des électrodes de grille 13 et 23, et elle peut donc être formée ai sément. Par exemple, la pellicule isolante 48 peut être laissée en recou vrant la région 30 avec un masque au moment de l'attaque anisotrope d'une pellicule isolante destinée à constituer un matériau pour une paroi latérale.
La figure 29 est une coupe montrant une structure obtenue par formation de siliciure dans le transistor CMOS 100 formé comme repré senté sur la figure 28. II est possible de former des pellicules de siliciure 13s, 23s, 11s, 12s, 21s et 22s respectivement sur les surfaces des électro- des de grille 13, 23 et des couches de source/drain<B>11</B> , 21 et 22. Ce pendant, les extrémités 10t et 20t ne sont pas à nu, de façon qu'une pel licule de siliciure qui court-circuite les deux extrémités soit pas for mée.
Lorsqu'on effectue la formation de siliciure, il est suffisant d'établir un élément de recouvrement pour recouvrir la région 30 avec un matériau ayant une surface isolante qui est en contact avec les extrémi tés 10t et 20t. II n'est pas nécessaire que l'élément de recouvrement soit isolant dans son ensemble.
La figure 30 est une vue en coupe montrant une structure d'un autre dispositif à semiconducteur conforme au présent mode de réalisa tion, dans lequel le transistor CMOS 100 représenté sur la figure 17 com prend en outre une grille fictive DG recouvrant la région 30. La grille fic tive a une pellicule isolante de grille au-dessous d'elle, de façon si milaire aux électrodes de grille 13 et 23, de façon que les extrémités 10t et 20t soient pas court-circuitées. Une telle structure peut être formée dans l'étape de formation de la pellicule d'isolation de grille et celle de formation des électrodes de grille 13 et 23, et par conséquent elle peut être formée aisément. Par exemple, les électrodes de grille 13, 23 et la grille fictive DG sont en silicium polycristâllin: La figure 31 est une vue en coupe montrant une structure obte nue formation de siliciure dans le transistor CMOS 100 formé comme représenté sur la figure 30. Des pellicules de siliciure , 23s, DGs, 11s, 12s, 21s et 22s peuvent être formées respectivement les surfa ces des électrodes de grille 13, 23, de la grille fictive et des couches de source/drain<B>11,</B> 12, 21 et 22. Cependant, les extrémi 10t et 20t ne sont pas à nu, de façon qu'une pellicule de siliciure qui court-circuite les deux extrémités ne soit pas formée.
Comme décrit ci-dessus, lorsqu'on effectue la formation de sili ciure, il est préférable de placer l'élément de recouvrement précité sur la jonction pn formée séparément du séparateur partiel. Ceci est vrai pour la jonction pn J3 de la résistance R1 , et on évite la mise en court-circuit de la jonction pn J3 au moment de la formation de siliciure. II suffit que la pellicule isolante 48 recouvre au moins la jonction . Comme repré senté sur la figure 32, après avoir été recouverte par pellicule isolante 48, la couche de semiconducteur 26 peut être mise à nu en formant une ouverture sur la pellicule isolante 48. Selon une variante, une ouverture peut être formée préalablement sur une partie de la pellicule isolante 48 pour donner lieu ultérieurement à la formation de siliciure, comme repré senté sur la figure 33. Bien entendu, la pellicule isolante 48 peut être en contact avec le séparateur partiel 44, comme représenté sur la figure 34.
ce qui concerne la jonction pn J42 représentée sur la figure 3, il est préférable de prévoir l'élément de recouvrement précité pour recouvrir partie de la jonction pn J42 qui est à nu dans les régions actives 31 a et 31b.
Cependant, en considérant une jonction pn recouverte par un séparateur partiel, on note que la jonction pn J41 représentée sur la fi gure 3, la jonction pn J43 représentée sur la figure 4 et la jonction pn J45 représentée sur la figure 5, par exemple, sont formées du coté de l'iso lant 9 par rapport au séparateur partiel 45. Par conséquent, jonctions ne sont pas à nu, ce qui fait qu'il y a un avantage consistant ce que l'élément de recouvrement précité est inutile. En outre, même dans le cas où une interconnexion est déposée sur une telle jonction pn, la présence la séparation partielle permet une réduction de capacité parasite de l'interconnexion.
<U>Sixième mode de réalisation préféré</U> La figure 35 est une vue en plan exemplifiant une configuration d'une jonction pn et d'une pellicule de siliciure conforme au présent mode réalisation. La figure 36 est une vue en coupe selon la ligne P6-P6 représentée sur la figure 35. Les couches de semiconducteur 10 et 20 remplissent par exemple respectivement la fonction d'un caisson N et d'un caisson P, et forment une jonction pn J57. Un séparateur partiel 72 ayant des fenêtres d'ouverture 32 et 33 est formé sur les couches de se miconducteur 10 et 20. La fenêtre d'ouverture 32 est placée de façon à chevaucher la jonction pn J57, et la fenêtre d'ouverture 33 est placée sur la couche de semiconducteur 10.
Les couches de semiconducteur 10 et 20, ayant fait l'objet d'une opération de formation de siliciure dans les fenêtres d'ouverture 32 et 33, comportent respectivement les couches de siliciure 10s et 20s sur leurs surfaces. La fenêtre d'ouverture 32 est formée de façon à chevau- cher la jonction pn J57. II est nécessaire d'éviter un court-circuit des pel licules de siliciure 10s et 20s, afin d'éviter un court-circuit dans la jonc tion pn . Par conséquent, pour éviter un court-circuit des pellicules de siliciure et 20s, une pellicule isolante 71 destinée à constituer un masque pour empêcher la formation de siliciure, est placée la jonc tion pn dans la fenêtre d'ouverture 32. L'opération de formation de siliciure ensuite effectuée.
En se référant à la figure 36, on note que si au moins une dis tance parmi la distance t1 à partir d'une extrémité de la pellicule de sili ciure 10s jusqu'à la jonction pn J57 dans une direction allant vers la pel licule de siliciure 20s, et la distance t2 à partir d'une extrémite la pel licule siliciure 20s jusqu'à la jonction pn J57 dans une direction allant vers pellicule de siliciure 10s, n'est pas supérieure à i = l'effet de la présente invention est obtenu. Pour réduire le courant de fuite, il est préférable que la relation t1 _ < i ou t2 _ < -r soit vérifiée à toutes les po sitions auxquelles la jonction pn J57 s'étend. Lorsque des régions situées à 2 pm des pellicules de siliciure 10s et 20s, respectivement, sont for mées de façon à être connectées l'une à l'autre, les pellicules de siliciure 10s, 20s et la pellicule isolante 71 ne doivent pas nécessairement être en continuité dans la direction d'extension de la jonction pn . La figure 35 montre le cas dans lequel les pellicules de siliciure 1 et 20s sont adjacentes l'une à l'autre dans la direction d'extension de la jonction pn J57, dans la mesure où les frontières N3, situées à 2 pm des pellicules de siliciure 10s et 20s, respectivement, sont connectées l'une à l'autre. Par conséquent, dans ce cas, la pellicule isolante 71 ne doit néces sairement être formée de manière continue dans la direction d'extension de la jonction pn J57.
Dans le mode de réalisation présent, la pellicule isolante 71 destinée à recouvrir la jonction pn J57 est formée sur la fenêtre d'ouver ture 32 ouverte par le séparateur partiel 72, de façon à chevaucher la jonction pn J57. Les couches de semiconducteur 10 et 20 font l'objet d'une opération de formation de siliciure en utilisant la pellicule isolante 71 à titre de masque, ce qui permet une réduction du courant fuite à la jonction pn J57.
Une grille fictive peut être employée à titre de masque pour empêcher la formation de siliciure à la jonction pn, à la place d'une pelli cule isolante. La figure 37 est une vue en coupe selon la ligne P3-P3 re présentée sur la figure 17, qui montre une structure similaire à celle re présentée sur la figure 31. La différence par rapport à la structure de figure 31 réside dans le fait que la grille fictive DG ne recouvre pas toute la région 30, ni les couches de semiconducteur 10t, 20t, et le fait qu' pellicule isolante 77 recouvre la couche de semiconducteur 20t dans région 30. La figure 37 exemplifie le cas dans lequel une paroi latérale est ajoutée à la grille fictive DG.
Une opération de formation de siliciure est effectuée en utili sant une telle grille fictive DG et une telle pellicule isolante 77, de façon que la pellicule de siliciure 10s soit formée sur la surface de la couche de semiconducteur 10t dans la région 30. Si la distance entre la pellicule de siliciure 10s et la jonction pn J5 n'est pas supérieure à 2 pm, il n' pas nécessaire de former une pellicule de siliciure sur la couche de miconducteur 20t, comme sur la figure 37, ce qui permet une réduction capacité parasite.
Bien entendu, la couche de semiconducteur 20t peut être couverte par la grille fictive DG comme représenté sur la figure 38, ou bien, selon une variante, à la fois la jonction pn J5 et la couche de semi conducteur 20t peuvent être recouvertes par la pellicule isolante 77, comme représenté sur la figure 39.
<U>Septième mode de réalisation préféré</U> La figure 40 est une vue en plan exemplifiant une configuration d'une jonction pn et d'une pellicule de siliciure conforme au mode de réa lisation présent. Les figures 41 et 42 sont des représentations en coupe montrant deux exemples de coupes à la position correspondant à la ligne P7-P7 représentée sur la figure 40. Les couches de semiconducteur 10 et remplissent par exemple respectivement les fonctions d'un caisson N d'un caisson P, et elles forment une jonction pn J58. Un séparateur partiel 73 est formé sur les couches de semiconducteur 10 et 20 et il met nu la couche de semiconducteur 10 et la pellicule de siliciure 10s dans une fenêtre d'ouverture 34.
La fenêtre d'ouverture 34 est recouverte sélectivement par un masque 74. La figure 41 et la figure 42 montrent les cas de l'utilisation respectivement d'une pellicule isolante 74a et d'une grille fictive 74b pour le masque 74.
se référant à la figure 41, on note que la pellicule isolante 74a met selectivement à nu la couche de semiconducteur 10, associa tion avec séparateur partiel 73, de façon similaire à la pellicule iso lante 71 représentée sur la figure 36 conforme au sixième mode de réali sation préféré, et elle remplit la fonction d'un masque pour éviter la for mation de siliciure.
II n'est pas nécessaire que la pellicule de siliciure soit formée sur la surface entière d'une couche de semiconducteur qui est pas re couverte un séparateur partiel. II suffit que la pellicule siliciure soit formée a une position à laquelle se trouve la jonction dans une plage correspondant à une distance de 2 Nm à partir de la position. Une telle formation sélective de siliciure à la surface de la couche de semi conducteur réduit une étendue dans laquelle du siliciure doit être formé. Ceci permet une réduction de capacité parasite entre la pellicule de sili ciure et un autre conducteur, tel qu'une interconnexion établie au-dessus de la pellicule de siliciure.
se référant à la figure 42, on note qu'avant la formation de siliciure, grille fictive 74b comprend : une pellicule isolante 743 formée à l'étape de formation d'une pellicule isolante de grille d'un autre tran sistor MOS, non représenté; et une pellicule conductrice 742 formée à l'étape de formation d'une électrode de grille du transistor MOS. Au mo ment de la formation de siliciure sur la couche de semiconducteur 10, la grille fictive 74b remplit la fonction d'un masque pour empêcher la forma tion de siliciure sur la couche de semiconducteur 10, pendant qu'une pel licule de siliciure 741 est formée sur une surface de la pellicule conduc trice 742. Ceci permet à la grille du transistor MOS et à la grille fictive 74b d'avoir la même structure dans la direction de l'épaisseur. En compa raison avec la pellicule isolante 74a, l'utilisation de la grille fictive 74b à titre de masque au moment de la formation de siliciure sur la couche de semiconducteur 10, permet à la structure' sur la couche de semiconduc teur 10 d'avoir une épaisseur uniforme, indépendamment du fait que la couche de semiconducteur 10 constitue un élément fictif ou soit munie du transistor MOS. Par conséquent, il est possible d'améliorer la planéité d'une pellicule isolante intercouche devant être formée sur la couche de semiconducteur 10.
<U>Huitième mode de réalisation préféré</U> La figure 43 est une vue en plan exemplifiant une configuration d'une jonction pn et d'une pellicule de siliciure conforme au présent mode de réalisation. Les figures 44 et 45 sont des représentations en coupe montrant deux exemples de coupes à la position correspondant à la ligne P8-P8 représentée sur la figure 43. Les couches de semiconducteur 10 et 20 remplissent par exemple respectivement la fonction d'un caisson N et d'un caisson P, et forment une jonction pn J59. Un séparateur partiel 75 ayant des fenêtres d'ouverture 35 et 36 est formé sur les couches de se miconducteur 10 et 20.
Un transistor PMOS Q4 et un transistor NMOS sont respec tivement formés sur les couches de semiconducteur 10 20, à l'ouver ture 36. La fenêtre d'ouverture 35 est recouverte par masque 76, à l'exception de son bord.
Les couches de semiconducteur 10 et 20 peuvent être vues à partir séparateur partiel 75 à travers la fenêtre d'ouverture 35 qui remplit fonction d'un élément fictif, sur lequel aucun dispositif à semi conducteur n'est formé. On peut employer un élément fictif quelconque, de n'importe quelles taille et forme. Sur la figure 43, on utilise la fenêtre d'ouverture carrée 35, et une multiplicité d'ouvertures fenêtre sont disposées en une forme matricielle, sauf aux positions occupées par les transistors Q4 et Q5. La disposition des fenêtres d'ouverture 35 avec un tel motif peut aisément être réalisée par une structure de définition auto matique motif. Cependant, il va sans dire qu'à la fenêtre d'ouverture 36, à laquelle les transistors Q4 et Q5 sont formés, les fenetres d'ouver ture sont pas disposées de façon à chevaucher la jonction pn J59 dans présent mode de réalisation.
Les figure 44 et 45 montrent les cas de l'utilisation respective ment d'une pellicule isolante 76a et d'une grille fictive 76b, pour le mas que 76.
En se référant à la figure 44, on note que la pellicule isolante 76a met sélectivement à nu la couche de semiconducteur 1 en associa tion avec le séparateur partiel 75, de façon similaire à la pellicule iso- tante 71 représentée sur la figure 36, conforme au sixième mode de réa lisation préféré, et elle remplit la fonction d'un masque pour empêcher formation de siliciure. Pour obtenir le même effet que dans le septième mode de réalisation préféré, l'ouverture de fenêtre 35 peut être formée une position telle que la jonction pn soit disposée dans une plage de distance 2 Nm à partir de la position.
se référant à la figure 45, on note qu'avant la formation de siliciure, la grille fictive 76b comprend : une pellicule isolante 763 formée à l'étape de formation des pellicules isolantes de grille des transistors et Q5; une pellicule conductrice 762 formée à l'étape de formation d'électrodes de grille des transistors; et une paroi latérale 764 formée l'étape de formation de parois latérales des transistors. Au moment de la formation de siliciure sur les couches de semiconducteur 10 et 20, la grille fictive 76b remplit la fonction d'un masque pour empêcher la forma tion de siliciure sur les couches de semiconducteur 10 et 20, tandis qu'une pellicule de siliciure 761 est formée sur une surface de la pellicule conductrice 762. Lorsque la grille fictive 76b est utilisée comme un mas que pour empêcher la formation de siliciure sur les couches de semicon ducteur 10 et 20, elle peut être formée avec la même hauteur que les grilles et G8 des transistors Q4 et Q5. Par conséquent, il est possible d'améliorer la planéité de la pellicule isolante intercouche, comme dans le septième mode de réalisation préféré.
<U>Formation d'un séparateur partiel</U> On décrira ci-dessous divers procédés de formation d'un sépa rateur partiel. Les séparateurs partiels expliqués dans les modes de réa- lisati préférés ci-dessus peuvent être formés par les procédés sui vants.
Les figures 46 à 51 sont des vues en coupe montrant un pre mier procédé de formation d'un séparateur partiel, en ordre séquentiel d'étapes. Premièrement, on prépare un substrat semiconducteur 501, on forme à l'intérieur une pellicule d'oxyde enterrée 90, en utilisant procédé tel que le procédé SIMOX, accompagné par une implantation io nique avec de l'oxygène, ou autres. La pellicule d'oxyde enterrée 90 di vise le substrat semiconducteur 501 dans la direction de sa profondeur en couches de semiconducteur 501a et 501b. La structure représentée sur la figure est donc obtenue. Par exemple, la pellicule d'oxyde en terrée 90 et couche de semiconducteur 501b correspondent à l'isolant 9 décrit ci-dessus et à la pellicule de semiconducteur et elles sont par exemple fixées à une épaisseur respectivement, de à 400 nm et de 50 à 200 nm. Une structure représentée sur la figure 32 peut évidemment être obtenue en utilisant un procédé d'assemblage.
Ensuite, on dépose sur la couche de semiconducteur 501b une pellicule d'oxyde 502 ayant une épaisseur de 20 nm et une pellicule de nitrure 503 ayant une épaisseur d'approximativement 200 nm, par exem ple. On forme en outre par-dessus un résist 504 qui a une ouverture, pour obtenir ainsi une structure représentée sur la figure 47. La pellicule d'oxyde 502 peut être formée soit par le procédé de dépôt chimique en phase vapeur (ou CVD), soit par oxydation thermique de la couche de semiconducteur 501b. La pellicule de nitrure 503 peut être formée par le procédé de dépôt chimique en phase vapeur, et elle peut être remplacée par une pellicule d'oxynitrure.
Ensuite, on attaque la pellicule de nitrure et la pellicule d'oxyde 502 en utilisant à titre de masque un résist . On attaque da vantage la couche de semiconducteur 501b pour réduire son épaisseur tout en la laissant sur la pellicule d'oxyde enterrée 90. On obtient ainsi une tranchée 510 représentée sur la figure 48.
Ensuite, on enlève le résist 504 et on dépose une pellicule d'oxyde 505 par le côté de la tranchée 510, avec une épaisseur suffi sante pour enterrer la tranchée 510 (par exemple 500 nm), pour obtenir ainsi une structure représentée sur la figure 49.
On accomplit ensuite un traitement de polissage chimio- mécanique d'une manière similaire à une isolation par tranchée classi que, pour polir la pellicule de nitrure 503 ainsi que pour réduire son épaisseur. Une structure représentée sur la figure 50 est ainsi obtenue.
On attaque et on enlève la pellicule de nitrure 503 et la pelli cule d'oxyde 502. De cette manière, comme représenté sur la figure 51, la pellicule d'oxyde 505 restant sur une surface de la couche de semi conducteur 501b placée sur la pellicule d'oxyde enterrée 90, remplit la fonction d'un séparateur partiel.
Les figures 52 à 56 sont des vues en coupe montrant un second procédé de formation d'un séparateur partiel, dans l'ordre séquentiel d'étapes. Une structure représentée sur la figure 33 est obtenue de la même manière que dans le premier procédé de formation du séparateur partiel. Ensuite, on attaque la pellicule de nitrure 503, la pellicule d'oxyde 502 et la couche de semiconducteur 501b, en utilisant le résist 504 à titre de masque pour former ainsi une tranchée 511 qui met à nu la pellicule d'oxyde enterrée 90. Une structure représentée sur la figure 52 est ainsi obtenue.
enlève ensuite le résist 504 pour déposer une couche de semiconducteur 506 recouvrant au moins la pellicule d'oxyde enterrée 90 qui est fond de la tranchée<B>511,</B> qui recouvre par exemple le fond et une paroi intérieure de la tranchée 511 et une surface de la pellicule de nitrure 503. On utilise par exemple du silicium polycristallin pour la cou che de semiconducteur 506 lorsque le substrat semiconducteur 501 est en silicium. On dépose ensuite la pellicule d'oxyde 505 sur couche de semiconducteur 506 pour enterrer la tranchée 511 avec la couche de se miconducteur 506 interposée entre elles. Une structure représentée sur la figure 53 est ainsi obtenue.
On effectue ensuite un traitement de polissage chimio-mécanique d'une manière similaire à l'isolation par tranchée classique, pour polir la pellicule nitrure 503 ainsi que pour réduire son épaisseur, et on ob tient ainsi structure représentée sur la figure 54.
On attaque et on enlève la pellicule de nitrure et la pelli cule d'oxyde 502, ce qui donne une structure représentée la figure 55.
Ensuite, on applique un traitement d'oxydation de façon qu'une surface de la couche de semiconducteur 501b et une partie la couche de semiconducteur 506 qui sont du côté opposé à la pellicule d'oxyde enterrée 90, soient oxydées et transformées respectivement pellicules d'oxyde 508 et 507. Une structure représentée sur la figure 56 est ainsi obtenue. On enlève ensuite la pellicule d'oxyde 508 pour obtenir un sépa rateur partiel formé par les pellicules d'oxyde 505 et 507. Dans le présent procédé, les couches de semiconducteur 506 et 501b qui restent non oxydées correspondent à la pellicule de semiconducteur 3 précitée.
Les figures 57 à 60 sont des vues en coupe montrant un troi- sième procédé de formation d'un séparateur partiel, dans l'ordre séquen tiel d'étapes. On forme la tranchée 0 de la même manière que dans le premier procédé de formation du séparateur partiel. Cependant, dans le présent procédé, une couche de semiconducteur 509 consistant en sili cium ayant une épaisseur de 10 à 100 nm, par exemple, est interposée entre la pellicule de nitrure 503 et la pellicule d'oxyde 502 (figure 57). Une extrémité de la couche de semiconducteur 59 à nu dans la tranchée 510 est disposée en retrait par rapport à la tranchée 510, du fait de l'at taque de la couche de semiconducteur 501b qui est effectuée au moment de la formation de la tranchée 510.
Ensuite, on forme une pellicule d'oxyde 520 sur une paroi inté rieure de la tranchée 510 pour obtenir une structure représentée sur la figure 58. On forme la pellicule d'oxyde 502 par oxydation thermique à 800 à 1350 C, par exemple, tandis qu'on forme la pellicule d'oxyde 520 par oxydation par voie humide à 700 à 900 C, ou oxydation dans une at mosphère contenant de l'acide chlorhydrique et de l'oxygène. De cette manière, la pellicule d'oxyde 520 s'étend profondément entre la couche de semiconducteur 509 et la pellicule d'oxyde 502 et entre la pellicule d'oxyde 502 et la couche de semiconducteur 501b, qui, de façon remar quable, présente un contour correspondant à ce qu'on appelle un bec d'oiseau.
On dépose ensuite une pellicule d'oxyde 521 pour enterrer la tranchée 510 et on aplanit cette pellicule en effectuant un traitement de polissage chimio-mécanique. On obtient ainsi une structure représentée sur la figure 59. Pour qu'une surface de la pellicule d'oxyde 521 ne soit pas également excessivement basse, à cause d'une attaque en excès qu'on décrira ci-dessous, on ajuste une valeur de polissage de la pelli cule d'oxyde 521 dans le traitement de polissage chimio-mécanique de manière qu'une surface plane de la pellicule d'oxyde 521 ne soit pas à un niveau excessivement inférieur à celui d'une surface principale de la pel licule de nitrure 503.
Ensuite, on enlève la pellicule de nitrure 503 et la couche de semiconducteur 509 par attaque par voie humide, et on enlève en outre la pellicule d'oxyde 502 par attaque. Au moment de l'attaque de la pelli cule d'oxyde 502, on effectue une attaque en excès de 50 à 100%, de façon à adoucir le contour du bec d'oiseau de la pellicule d'oxyde 521 et à le faire correspondre à ceux de la couche de semiconducteur et de pellicule de nitrure 503, pour former ainsi des cavités respectives 523 524. On peut ainsi obtenir un séparateur partiel 522 représenté la fi gure 60.
La figure 61 est une vue en coupe montrant une structure dans laquelle une électrode de grille G10 s'étend au-dessus du séparateur partiel 522. Comme représenté à une position 601, les cavités 523 et 524 sont placées dans des parties inclinées sensiblement vers le haut dans une direction allant d'une extrémité du bec d'oiseau vers le séparateur partiel 522. Ceci renforce un effet consistant à empêcher que du matériau de grille inutile reste sur une surface au moment de la formation de l'électrode de grille G10, et réduit des différences de niveau au voisinage bec d'oiseau à cause de l'inclinaison vers le haut à la position 601. conséquent, on peut aisément former l'électrode de grille G10.
En outre, comme représenté à une position 602, le séparateur partiel 522 a une forme arrondie faisant saillie vers la couche de semi conducteur 501b dans une partie inclinée vers le bas dans une direction allant de l'extrémité du bec d'oiseau vers le séparateur partiel 522. De ce fait, il est possible d'atténuer une contrainte imposée au voisinage d'une interface entre la couche de semiconducteur 501b et le séparateur partiel à cause du traitement thermique et du traitement d'oxydation qui sont accomplis dans des étapes de processus de formation d'un élément à semiconducteur. Ceci permet de réduire l'apparition du défaut cristallin dans la couche de semiconducteur 501b à cause de la contrainte.
Il va de soi que de nombreuses modifications peuvent être ap portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention.

Claims (7)

<U>REVENDICATIONS</U>
1. Dispositif à semiconducteur comprenant : un substrat ayant au moins une surface isolante; une pellicule de semiconducteur (20) formée sur ladite surface du substrat, comprenant une première che semiconducteur (15) d'un premier type de conductivité, une conde couche de semiconducteur (14) du premier type de conductivité ayant concentration en impureté inférieure à celle de la première couche de semiconducteur (15), une troisième couche de semiconducteur (24) second type de conductivité opposé au premier type de conduc tivité une quatrième couche de semiconducteur (25) du second type de conductivité, ayant une concentration en impureté inférieure à celle de la troisième couche de semiconducteur (24); et un séparateur isolant (43) formé sur une surface de la pellicule de semiconducteur du côté opposé au substrat (9), de manière séparée de ladite surface du substrat (9), dans lequel les seconde (14) et quatrième (25) couches de semiconduc teur forment une jonction pn (J2) s'étendant dans la direction de l'épais seur de la pellicule de semiconducteur, et une valeur maximale d'une distance entre la jonction pn (J2) et une frontière entre le séparateur (43) et la pellicule de semiconducteur n'est pas supérieure à 2 pm, lorsqu'on prend comme direction positive la direction allant de la frontière vers séparateur (43) le long de la surface du substrat (9).
2. Dispositif à semiconducteur selon la revendication 1 , dans lequel la jonction pn (J2) a une partie séparée du séparateur (43).
3. Dispositif à semiconducteur selon la revendication 2, dans lequel les première (15), seconde (14), quatrième (25) et troisième (24) couches de semiconducteur sont mutuellement adjacentes dans cet or dre, et les première (15) et troisième (24) couches de semiconducteur remplissent la fonction d'un contact pour la jonction pn (J2).
4. Dispositif à semiconducteur selon la revendication 2, dans lequel les première (12), quatrième (10t), seconde (20t) et troisième (22) couches semiconducteur sont mutuellement adjacentes dans cet dre, et première et seconde couches de semiconducteur remplissent respectivement la fonction de couches de source/drain de transistors MOS ayant des types de conductivité mutuellement différents.
5. Dispositif à semiconducteur selon la revendication 2, dans lequel la seconde couche de semiconducteur (14) est formée dans quatrième couche de semiconducteur (25), la première couche de semi conducteur (15) comprend une paire de premières couches de semicon ducteur qui sont formées dans la seconde couche de semiconducteur, et la paire premières couches de semiconducteur remplit la fonction d'un contact ' vis de la seconde couche de semiconducteur (14).
6. Dispositif à semiconducteur comprenant : un substrat ayant au moins une surface isolante; une pellicule de semiconducteur (10, 20) formée sur ladite surface du substrat (9), ayant au moins jonction (J57) s'étendant dans une direction de la profondeur du substrat (9), la ou les jonctions pn comprenant une jonction pn à laquelle une tension est appliquée; et une couche de composé métallique (10s, 20s) formée sélectivement sur la pellicule de semiconducteur (10, 20), consistant en un composé de la pellicule de semiconducteur et d'un mé tal, dans lequel une valeur maximale d'une distance entre au moins la jonction pn (J57) à laquelle une tension est appliquée et une frontiere entre la couche de composé métallique (10s, 20s) et la pellicule de semi conducteur (10, 20) n'est pas supérieure à 2 Nm, lorsqu'on prend comme direction positive la direction allant de la frontière vers la pellicule de semiconducteur le long de la surface du substrat (9).
7. Procédé de fabrication d'un dispositif à semiconducteur, comprenant les étapes suivantes on forme sur un isolant (9) une jonction pn (J5) formée une première couche de semiconducteur (20t) d'un premier type de - ductivité une seconde couche de semiconducteur (10t) d'un second type de conductivité opposé au premier type de conductivité, cette jonc tion pn (J5) s'étendant à partir de surfaces des première et seconde cou ches de semiconducteur vers l'isolant (9), et on forme un séparateur iso lant (41, 42) sur les surfaces des première et seconde couches de semi- conducteur côté opposé à l'isolant (9), de manière séparee de la jonc tion pn (J5) de l'isolant (9); (b) on forme une paire de troisièmes couches de semiconduc teur (21, 22) dans la première couche de semiconducteur (20t), à titre de premières couches de source/drain, ces troisièmes couches de semicon ducteur ayant le second type de conductivité et une concentration en im pureté supérieure à celle de la seconde couche de semiconducteur; (c) on forme une paire de quatrièmes couches de semiconduc teur (11, 12) dans la seconde couche de semiconducteur Ot) à titre de secondes couches de source/drain, ces quatrièmes couches de semicon ducteur (11 12) ayant le premier type de conductivité et concentra tion en impureté supérieure à celle de la première couche de semicon ducteur (20t); et, on forme une pellicule isolante (49) sur la jonction pn (J5) et une paire première et seconde couches de source/drain. Procédé selon la revendication 7, dans lequel la pellicule isolante (49) est formée dans l'étape de formation de pellicules isolantes de grille de transistors MOS ayant des types de conductivité mutuelle ment différents, chacun de ces transistors MOS ayant les première et se conde couches de source/drain (21, 22; 11, 12). 9. Procédé selon la revendication 7, dans lequel la pellicule isolante (49) est formée dans l'étape de formation de parois latérales d'électrodes de grille de transistors MOS ayant des types conductivité mutuellement différents, chacun de ces transistors MOS ayant les pre mière et seconde couches de source/drain (21, 22; 11, 12). 10. Procédé de fabrication d'un dispositif à semiconducteur, comprenant les étapes suivantes on forme sur un isolant (9) une jonction pn (J57) formée par une premi couche de semiconducteur (20) et une seconde couche de semiconducteur (10) d'un type de conductivité différent celui de la première couche de semiconducteur, cette jonction pn (J57) s'étendant à partir d'une surface des première et seconde couches de semiconducteur vers l'isolant (9), et on forme un séparateur isolant (72) sur la surface des première et seconde couches de semiconducteur, du côté opposé à l'isolant de manière séparée du séparateur, le séparateur isolant (72) ayant une ouverture pour mettre à nu la jonction pn (J57); (b) on forme sur première couche de semiconducteur un élé ment semiconducteur ayant grille; (c) on forme un masque (71) qui recouvre la jonction pn (J57) dans l'ouverture et met à nu au moins une partie de la surface des pre mière et seconde couches de semiconducteur dans l'ouverture; et, (d) on combine avec un métal la surface des première et se conde couches de semiconducteur qui est à nu.
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