KR100549742B1 - 반도체 장치 및 그 제조 방법 및 저항기 - Google Patents

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Abstract

pn 접합에 있어서의 누설 전류를 억제한다. 부분 분리체(41)가 그 표면에 형성된 N-형 반도체층(10)과, 부분 분리체(42)가 그 표면에 형성된 P-형 반도체층(20)이 절연체(9) 상에 형성된다. 반도체층(10)에는 P+형 반도체층인 소스/드레인(11, 12)이 설치되어 PMOS 트랜지스터(1)를 형성한다. 반도체층(20)에는 N+형 반도체층인 소스/드레인(21, 22)이 설치되어 NMOS 트랜지스터(2)를 형성한다. 트랜지스터(1, 2)로 구성되는 CMOS 트랜지스터(100)에 있어서 반도체층(10, 20)이 형성하는 pn 접합 J5가 존재한다. pn 접합 J5는 분리체(41, 42)와 이격되어 있고, 따라서 결정 결함이 매우 작은 위치에 존재하기 때문에, 여기에 있어서의 누설 전류는 매우 작다.
부분 분리체, pn 접합, 저항기, PMOS 트랜지스터, CMOS 트랜지스터, 반도체층

Description

반도체 장치 및 그 제조 방법 및 저항기{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME AND RESISTOR}
도 1은 본 발명의 기본적 사상을 나타내는 단면도.
도 2는 본 발명의 기본적 사상을 설명하는 그래프.
도 3은 본 발명의 기본적 사상을 나타내는 평면도.
도 4는 본 발명의 기본적 사상을 나타내는 평면도.
도 5는 본 발명의 기본적 사상을 나타내는 평면도.
도 6은 본 발명의 기본적 사상을 나타내는 단면도.
도 7은 본 발명의 기본적 사상을 설명하는 그래프.
도 8은 본 발명의 기본적 사상을 나타내는 평면도.
도 9는 본 발명의 기본적 사상을 나타내는 평면도.
도 10은 본 발명의 기본적 사상을 나타내는 평면도.
도 11은 본 발명의 기본적 사상을 나타내는 평면도.
도 12는 본 발명의 실시예 1에 관한 반도체 장치의 구성을 나타내는 평면도.
도 13은 본 발명의 실시예 1에 관한 반도체 장치의 구성을 나타내는 단면도.
도 14는 본 발명의 실시예 2에 관한 반도체 장치의 구성을 나타내는 평면도.
도 15는 본 발명의 실시예 2에 관한 반도체 장치의 구성을 나타내는 단면도.
도 16은 도 15의 일부를 확대하여 나타내는 단면도.
도 17은 본 발명의 실시예 3에 관한 반도체 장치의 구성을 나타내는 평면도.
도 18은 본 발명의 실시예 3에 관한 반도체 장치의 구성을 나타내는 단면도.
도 19는 본 발명의 실시예 3에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 20은 본 발명의 실시예 3에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 본 발명의 실시예 3에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 실시예 4에 관한 반도체 장치의 구성을 나타내는 평면도.
도 23은 본 발명의 실시예 4에 관한 반도체 장치의 구성을 나타내는 단면도.
도 24는 본 발명의 실시예 4에 관한 반도체 장치의 다른 구성을 나타내는 평면도.
도 25는 본 발명의 실시예 4에 관한 반도체 장치의 다른 구성을 나타내는 단면도.
도 26은 본 발명의 실시예 4에 관한 반도체 장치의 또 다른 구성을 나타내는 평면도.
도 27은 본 발명의 실시예 4에 관한 반도체 장치의 또 다른 구성을 나타내는 단면도.
도 28은 본 발명의 실시예 5에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 29는 본 발명의 실시예 5에 관한 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 30은 본 발명의 실시예 5에 관한 다른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 31은 본 발명의 실시예 5에 관한 다른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 32는 본 발명의 실시예 5에 관한 저항기의 구조를 나타내는 단면도
도 33은 본 발명의 실시예 5에 관한 저항기의 구조를 나타내는 단면도
도 34는 본 발명의 실시예 5에 관한 저항기의 구조를 나타내는 단면도
도 35는 본 발명의 실시예 6에 관한 반도체 장치의 구성을 나타내는 평면도.
도 36은 본 발명의 실시예 6에 관한 반도체 장치의 구성을 나타내는 단면도.
도 37은 본 발명의 실시예 6에 관한 반도체 장치의 다른 구성을 나타내는 단면도.
도 38은 본 발명의 실시예 6에 관한 반도체 장치의 다른 구성을 나타내는 단면도.
도 39는 본 발명의 실시예 6에 관한 반도체 장치의 다른 구성을 나타내는 단면도.
도 40은 본 발명의 실시예 7에 관한 반도체 장치의 구성을 나타내는 평면도.
도 41은 본 발명의 실시예 7에 관한 반도체 장치의 구성을 나타내는 단면도.
도 42는 본 발명의 실시예 7에 관한 반도체 장치의 다른 구성을 나타내는 단면도.
도 43은 본 발명의 실시예 8에 관한 반도체 장치의 구성을 나타내는 평면도.
도 44는 본 발명의 실시예 8에 관한 반도체 장치의 구성을 나타내는 단면도.
도 45는 본 발명의 실시예 8에 관한 반도체 장치의 다른 구성을 나타내는 단면도.
도 46은 부분 분리체의 제1 제조 방법을 공정순으로 나타내는 단면도.
도 47은 부분 분리체의 제1 제조 방법을 공정순으로 나타내는 단면도.
도 48은 부분 분리체의 제1 제조 방법을 공정순으로 나타내는 단면도.
도 49는 부분 분리체의 제1 제조 방법을 공정순으로 나타내는 단면도.
도 50은 부분 분리체의 제1 제조 방법을 공정순으로 나타내는 단면도.
도 51은 부분 분리체의 제1 제조 방법을 공정순으로 나타내는 단면도.
도 52는 부분 분리체의 제2 제조 방법을 공정순으로 나타내는 단면도.
도 53은 부분 분리체의 제2 제조 방법을 공정순으로 나타내는 단면도.
도 54는 부분 분리체의 제2 제조 방법을 공정순으로 나타내는 단면도.
도 55는 부분 분리체의 제2 제조 방법을 공정순으로 나타내는 단면도.
도 56은 부분 분리체의 제2 제조 방법을 공정순으로 나타내는 단면도.
도 57은 부분 분리체의 제3 제조 방법을 공정순으로 나타내는 단면도.
도 58은 부분 분리체의 제3 제조 방법을 공정순으로 나타내는 단면도.
도 59는 부분 분리체의 제3 제조 방법을 공정순으로 나타내는 단면도.
도 60은 부분 분리체의 제3 제조 방법을 공정순으로 나타내는 단면도.
도 61은 제3 제조 방법에 의해서 얻어지는 부분 분리체의 효과를 나타내는 단면도.
도 62는 종래의 CMOS 트랜지스터의 구성을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : PMOS 트랜지스터
2 : NMOS 트랜지스터
3 : 반도체막
9 : 절연체
10 : N-형 반도체층
20 : P-형 반도체층
10s, 20s : 실리사이드막
10t, 20t : 단부
11, 21, 21, 22 : 소스/드레인층
13, 23, G5 : 게이트 전극
14, 16 : P형 반도체층
17, 25 : N형 반도체층
15 ,27 : P+형 반도체층
24, 26a, 26b, 28 : N+형 반도체층
40∼45 : 부분 분리체
100 : CMOS 트랜지스터
J1∼J5, J41∼J46, J51∼J59 : pn 접합
R1, R2, R11 : 저항기
D1, D2 : 다이오드
본 발명은 pn 접합을 갖는 반도체 장치에 관한 것으로, 특히 절연성의 기판 상에 설치된 반도체층에, 기판과 접촉하지 않고 기판과는 반대측에서 반도체층에 절연성의 분리체가 설치된 구성을 나타내는 반도체 장치, 저항기에 관한 것이다.
종래부터, 소위 SOI(Silicon On Insulator) 구조가 제안되어 있다. 도 62는 SOI 구조를 나타내는 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터(200)의 구성을 예시하는 단면도이다. 절연체(9) 상에는 P-형의 반도체층(20)이 설치되어 있고, 그 절연체(9)로부터 먼 측의 표면에는 절연체(9)와 격리된 절연성의 분리체(40)가 설치되어 있다. 이와 같이, 절연체와 격리되면서, 절연체 상에 설치된 반도체막의 표면에 설치되어 반도체층의 표면을 분리하는 분리체를 「부분 분리체」로 가칭하기로 한다.
반도체층(20) 중에는 N+형의 소스/드레인층(21, 22)이 설치되고, 이들은 반도체층(20) 상에 게이트 절연막을 사이에 두고 설치된 게이트 전극(23)과 함께 NMOS 트랜지스터(2)를 구성하고 있다. 이와 같이 부분 분리체를 포함하는 SOI 구조를 나타내는 NMOS 트랜지스터는, 예를 들면 "Bulk-Layout-Compatible 0.18㎛ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI)" (Y.Hirano et al., 1999 IEEE International SOI Conference, Oct.1999, pp131-132)에 개시되어 있다.
절연체(9) 상에는 또한 N-형의 반도체층(10)이 설치되어 있다. 그리고 반도체층(10) 중에 설치된 P+형의 소스/드레인층(11, 12)과, 반도체층(10) 상에 게이트 절연막을 사이에 두고 설치된 게이트 전극(13)이 PMOS 트랜지스터(1)를 구성하고 있다.
소스/드레인층(22)은 반도체층(20)을, 소스/드레인층(12)은 반도체층(10)을, 각각 두께 방향으로 관통하고, 각 반도체층(10, 20)을 단면에서 보아 위에서 분할한다. 소스/드레인층(12, 22) 사이에는 반도체층(20)의 일부인 반도체층(20t) 및 반도체층(10)의 일부인 반도체층(10t)이 존재한다. 반도체층(20t) 및 반도체층(10t)은 부분 분리체(40)의 하측, 즉 부분 분리체(40)와 절연체(9) 사이에서 상호 인접하여 pn 접합 J1을 형성하고 있다. 예를 들면 부분 분리체(40) 형성 전에 반도체층(10, 20)을 형성하는 단계에서 pn 접합 J1이 형성되고, 그 후에 반도체층(10, 20)의 경계에서 부분 분리체(40)를 형성하면, 상술한 형태로 pn 접합 J1이 위치한다.
이상과 같이, 일반적으로 LSI(Large Scale Integrated circuit)에서는 SOI 구조의 반도체막으로서 다른 도전형, 즉 p형과 n형의 반도체층이 형성되고, MOS 트랜지스터나 바이폴라 트랜지스터가 이들의 반도체층을 이용하여 형성된다.
그러나, 도 62에 도시된 구조에서는 부분 분리체(40)의 하측에 pn 접합 J1이 존재하는 것에 기인하여, pn 접합 J1에 있어서 이상 누설 전류가 발생하는 것이 관찰되었다. 그래서 본 발명은 pn 접합의 위치를 제어하고, 누설 전류를 억제하는 반도체 장치를 제안하는 것이다.
본 발명에 따른 반도체 장치에 있어서, 적어도 표면이 절연성인 기판과, 상기 기판의 상기 표면 상에 설치되어, 제1 도전형의 제1 반도체층, 상기 제1 도전형으로 상기 제1 반도체층보다도 불순물 농도가 낮은 제2 반도체층, 상기 제1 도전형과는 반대의 제2 도전형의 제3 반도체층, 상기 제2 도전형으로 상기 제3 반도체층보다도 불순물 농도가 낮은 제4 반도체층을 갖는 반도체막과, 상기 기판으로부터 먼 측의 상기 반도체막의 표면에 있어서 상기 기판의 상기 표면으로부터 격리되어 형성되는 절연성의 분리체를 구비한다. 그리고, 상기 제2 반도체층과 상기 제4 반도체층은 상기 반도체막의 두께 방향에 걸쳐 pn 접합을 형성하고, 상기 기판의 상기 표면을 따라서, 상기 분리체와 상기 반도체막과의 경계로부터 상기 분리체로 향하는 방향을 정으로 하고, 상기 경계를 기준으로 한 상기 pn 접합의 위치의 최대치가 2㎛ 이하이다.
본 발명에 따른 반도체 장치에 있어서, 상기 pn 접합은 상기 분리체로부터 떨어져 위치하는 부분을 갖는다.
본 발명에 따른 반도체 장치에 있어서, 상기 분리체로부터 떨어져 위치하는 부분의 상기 pn 접합이 반도체 소자를 형성한다
본 발명에 따른 반도체 장치에 있어서, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제4 반도체층, 상기 제3 반도체층이 이 순으로 인접하고, 상기 제1 반도체층 및 상기 제3 반도체층은 상기 pn 접합에 대한 컨택트로서 기능한다.
본 발명에 따른 반도체 장치에 있어서, 상기 제1 반도체층, 상기 제4 반도체층, 상기 제2 반도체층, 상기 제3 반도체층이 이 순으로 인접하고, 상기 제1 반도체층 및 상기 제2 반도체층은 각각 다른 도전형의 MOS 트랜지스터의 소스/드레인층으로서 기능한다.
본 발명에 따른 반도체 장치에 있어서, 상기 분리체로부터 떨어져 위치하는 부분의 상기 pn 접합에 접하는 면이 절연성인 커버를 또한 구비한다.
본 발명에 따른 반도체 장치에 있어서, 상기 제2 반도체층은 상기 제4 반도체층 중에 설치되고, 한쌍의 상기 제1 반도체층이 상기 제2 반도체층 중에 설치되며, 상기 한쌍의 상기 제1 반도체층이 상기 제2 반도체층에 대한 컨택트로서 기능한다.
본 발명에 따른 저항기에 있어서, 적어도 표면이 절연성인 기판과, 상기 기판의 상기 표면 상에 설치된 제1 도전형의 제1 반도체층과, 상기 기판으로부터 먼 측의 상기 제1 반도체층의 표면에 있어서 상기 기판의 상기 표면으로부터 격리되어 형성되는 절연성의 분리체와, 상기 제1 반도체층의 상기 표면으로부터 상기 기판의 표면까지 연장되면서 상기 분리체와는 격리되는 pn 접합을 상기 제1 반도체층과 함 께 형성하고, 상기 제1 반도체층 중에 형성되는 상기 제1 도전형과는 반대의 제2 도전형의 제2 반도체층을 구비한다.
본 발명에 따른 저항기에 있어서, 상기 제2 반도체층 중에 형성되며, 상기 제2 도전형으로 상기 제2 반도체층보다도 불순물 농도가 높은 한쌍의 제3 반도체층을 또한 구비한다.
본 발명에 따른 저항기에 있어서, 상기 pn 접합을 피복하는 게이트 전극을 또한 구비한다.
본 발명에 따른 저항기에 있어서, 상기 분리체로부터 떨어져 위치하는 부분의 상기 pn 접합에 접하는 면이 절연성인 커버를 또한 구비한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, (a) 절연체 상에 제1 도전형의 제1 반도체층 및 상기 제1 도전형과는 반대의 제2 도전형의 제2 반도체층에 의해서 형성되고, 상기 제1 반도체층 및 상기 제2 반도체층의 표면으로부터 상기 절연체에까지 연장되어 설치되는 pn 접합을 설치하고, 절연성의 분리체를 상기 절연체로부터 먼 측의 상기 제1 반도체층 및 상기 제2 반도체층의 상기 표면에 있어서, 상기 pn 접합 및 상기 절연체로부터 격리하여 설치하는 공정과, (b) 상기 제1 반도체층 중에, 상기 제2 반도체층보다도 불순물 농도가 높은 제2 도전형의 제3 반도체층을 제1 소스/드레인층으로서 한쌍 형성하는 공정과, (c) 상기 제2 반도체층 중에, 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을 제2 소스/드레인층으로서 한쌍 형성하는 공정과, (d) 상기 pn 접합 및 한쌍의 상기 제1 소스/드레인층 및 상기 제2 소스/드레인층 상에 절연막을 형성하는 공정을 구비한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 소스/드레인 및 상기 제2 소스/드레인을 각각 갖는 다른 도전형의 MOS 트랜지스터의 게이트 절연막을 형성하는 공정에 있어서 상기 절연막이 형성된다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 소스/드레인 및 상기 제2 소스/드레인을 각각 갖는 다른 도전형의 MOS 트랜지스터의 게이트 전극의 측벽을 형성하는 공정에 있어서 상기 절연막이 형성된다.
본 발명에 따른 반도체 장치에 있어서, 적어도 표면이 절연성인 기판과, 상기 기판의 상기 표면 상에 설치되며, 그 두께 방향에 걸쳐 pn 접합이 적어도 하나 형성되는 반도체막과, 상기 반도체막 상에 선택적으로 형성되어 상기 반도체막과 금속과의 화합물인 금속 화합물층을 구비한다. 그리고, 상기 기판의 상기 표면을 따라서, 상기 화합물층과 상기 반도체막과의 경계로부터 상기 반도체막으로 향하는 방향을 정으로 하고, 상기 경계를 기준으로 하여 적어도 전압이 인가되도록 배치된 상기 pn 접합의 모든 위치의 최대치가 2㎛ 이하이다.
본 발명에 따른 반도체 장치에 있어서, 상기 pn 접합 상에 설치되고, 상기 반도체막의 금속과의 화합을 저지하는 마스크를 또한 구비한다.
본 발명에 따른 반도체 장치에 있어서, 상기 마스크는 상기 반도체막에 있어서 형성되는 MOS 트랜지스터의 게이트와 두께 방향에 동일 구성을 갖는다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, (a) 절연체 상에 상호 도전형이 다른 제1 반도체층 및 제2 반도체층에 의해서 형성되며, 상기 제1 반도체 층 및 상기 제2 반도체층의 표면으로부터 상기 절연체에까지 연장되어 설치되는 pn 접합을 설치하고, 상기 pn 접합을 개구하는 개구부를 갖는 절연성의 분리체를 상기 절연체로부터 먼 측의 상기1 반도체층 및 상기 제2 반도체층의 표면에 있어서 상기 절연체로부터 격리하여 설치하는 공정과, (b) 게이트를 갖는 반도체 소자를 상기 제1 반도체층에 형성하는 공정과, (c) 상기 개구부에 있어서 상기 pn 접합을 피복하고, 상기 제1 반도체층 및 제2 반도체층 중 적어도 어느 한쪽을 상기 개구부에 있어서 노출시키는 마스크를 형성하는 공정과, (d) 노출된 상기 제1 반도체층 및 상기 제2 반도체층의 상기 표면을 금속과 화합시키는 공정을 구비한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정(b), (c)는 동일한 프로세스로 실행된다.
(발명의 기본적 사상)
본 발명의 실시예에 대한 설명에 앞서, 본 발명의 기본적 사상에 대하여 설명한다. 물론 이 기본적 사상도 본 발명의 범주에 속한다.
본 발명에 있어서는 pn 접합을 결함 밀도가 낮은 위치에 형성함으로써 누설 전류를 억제한다. 본 발명에 있어서 pn 접합을 형성해야 할 위치의 결함 밀도를 감소시키기 위해서 응력의 영향을 고려한다. 예를 들면 반도체 표면에 있어서 부분 분리체를 형성하면, 이 부분 분리체로부터 이격된 위치의 반도체 표면에서는 응력이 높아져 결함 밀도가 증대한다. 혹은 표면이 금속과 화합한 반도체, 예를 들면 실리사이드화된 실리콘에 있어서도 응력이 높아져 결함의 고착이나 불순물의 게터링(gettering)이 생긴다.
그래서 본 발명에서는 응력이 생기는 위치로부터 이격되어, 혹은 응력이 생기는 위치 근방에 있어서 pn 접합을 형성함으로써, 이 pn 접합에서의 결함 밀도가 낮은 반도체 장치를 제공한다.
도 1은 부분 분리체(40) 근방의 구조를 나타내는 단면도이다. N-형 반도체층(10) 및 P-형 반도체층(20)은 pn 접합 J10a, J10b, J10c, J10d 중 어느 하나를 형성하고 있다. pn 접합 J10a∼J10d는 절연체(9)의 표면 상에 일단을 갖고, 반도체층(10, 20)이 구성하는 반도체막의 두께 방향에 걸쳐 연장된다. 절연성의 부분 분리체(40)는 절연체(9)로부터 먼 측에 있어서, 적어도 반도체층(10)의 표면에 형성되며 절연체(9)와는 격리되어 있다.
반도체층(10, 20)이 구성하는 반도체막과 부분 분리체(40)와의 경계 중 가장 반도체층(20)에 가까운 위치, 혹은 가장 반도체층(10)으로부터 먼 위치를 부분 분리체(40)의 단부로서 정의한다. 그리고, 이 단부로부터 절연체(9)의 표면에 평행하게 부분 분리체(40)로 향하는 방향을 정으로 하고, 이 단부를 기준으로 한 거리를 d로 한다. 대략적으로 말하면, 부분 분리체(40)가 반도체층(10, 20)에 대하여 구분되어 얻어지는 소위 활성 영역으로부터 부분 분리체(40)로 향하는 거리로서 거리 d를 파악할 수도 있다.
도 2는 반도체층(10, 20)의 결함 밀도의 위치 d에 대한 의존성을 나타내는 그래프이다. 그래프로부터 이해되는 바와 같이, 값 d가 2㎛를 넘으면 결함 밀도는 급격히 증가한다. 이것은 부분 분리체(40)를 형성함으로써 반도체층(10, 20)에 응력이 걸려 결함 밀도가 증대하기 때문이라고 생각된다.
도 1에 있어서 δ는 2㎛를 의미한다. 반도체층(10, 20)이 거리 d의 최대치 da가 δ 이하인 pn 접합 J10a를 형성하는 경우에는 여기서의 누설 전류는 매우 작다. 그러나, 반도체층(10, 20)이 거리 d의 최대치 db가 δ를 넘는 pn 접합 J10b를 형성하는 경우에는 여기서의 누설 전류의 억제는 기대할 수 없다. pn 접합 J10c와 같이, 반도체층(10, 20)이 거리 d의 최소치조차 δ를 넘는 pn 접합 J10c를 형성하는 경우와 비교하면, 누설 전류의 경감 효과는 있다고 할 수 있다.
pn 접합 J10d는 거리 d의 최대치가 마이너스가 되는 위치에 존재한다. 이것은 pn 접합 J10d가 부분 분리체(40)의 하측에는 존재하지 않고, 활성 영역에 그 모두가 존재하는 경우이다. pn 접합 J10d에 있어서도 물론 누설 전류는 매우 작다.
이상과 같이, 부분 분리체의 단부로부터 상기한 방향을 따른 거리가 2㎛ 이하인 범위 내에 pn 접합이 위치한다고 하는 조건을 만족시키도록, 환언하면, 부분 분리체와, 상호 다른 도전형의 2개의 반도체층이 이루는 반도체막과의 경계로부터 분리체로 향하는 방향을 정으로서 본 pn 접합의 위치의 최대치가 2㎛ 이하인 조건을 만족시키도록, 이 2개의 반도체층과 부분 분리체와의 위치 관계를 설계함으로써, 이 pn 접합에서의 누설 전류를 매우 작게 할 수 있다.
도 3은 부분 분리체(45)가 활성 영역(31a, 31b)을 노출시키는 구조를 나타내는 평면도이다. 반도체층(10, 20)은 지면 안쪽에 위치하게 된다. 도 3 중 쇄선으로 나타낸 경계 M1은 활성 영역(31a, 31b)으로부터 2㎛의 위치를 나타내고 있다.
반도체층(10, 20)은 도시되지 않은 절연체[도 1의 절연체(9)에 상당]에 접하고 있고, pn 접합 J41 혹은 pn 접합 J42를 형성한다. pn 접합 J41, J42는 모두 경계 M1보다도 활성 영역(31a, 31b)측에 존재하기 때문에, 거기에서의 누설 전류를 억제할 수 있다. pn 접합 J41은 활성 영역(31a, 31b)에 있어서 노출되지 않고 부분 분리체(45)로 피복되어 있는 데 반하여, pn 접합 J42는 활성 영역(31a, 31b)에 있어서 노출된다. 상술된 바와 같이, 활성 영역(31a, 31b)에 있어서 노출되는 부분에서의 pn 접합 J42는 도 1이나 도 2에 준거하여 말하면 d가 마이너스인 경우에 상당한다.
도 4는 활성 영역(31a, 31b)끼리가 2δ=4㎛ 만큼 이격되어 있는 경우를 나타내는 평면도이다. 활성 영역(31a, 31b)으로부터 δ=2㎛인 위치에 각각 경계 M1a, M1b를 나타내고 있다. 반도체층(10, 20)은 모두 부분 분리체(45)로부터 절연체(9)로 연장되는 pn 접합 J43, J44 중 어느 한쪽을 형성한다. pn 접합 J43은 경계 M1b보다도 활성 영역(31b)측에 존재하기 때문에, 여기서 누설 전류를 억제할 수 있다. 그러나, 반도체층(10, 20)이 pn 접합 J44를 형성하는 경우에는, pn 접합 J44가 위치 A에 있어서 경계 M1a, M1b보다도 활성 영역(31a, 31b)으로부터 멀리 떨어져 위치하고 있기 때문에, 위치 A에 있어서의 누설 전류를 억제할 수 없다. 따라서, 이와 같이 경계 M1a, M1b를 걸치는 pn 접합은 누설 전류를 억제하는 점에서 바람직하지 못하다.
도 5는 활성 영역(31a, 31b)이 갖는 변이 대향하지 않은 경우를 예시하는 평면도이다. 경계 M1a, M1b는 각각 활성 영역(31a, 31b)으로부터 2㎛인 위치를 나타내고, 양자는 활성 영역(31a, 31b)의 가장 근접하는 2개의 정점 사이에서 중첩되어 있고, 전체로서 하나의 경계 M1을 형성하고 있다. 반도체층(10, 20)은 모두 부분 분리체(45)로부터 절연체(9)까지 연장되는 pn 접합 J45, J46 중 어느 한쪽을 형성한다. pn 접합 J45의 연장 방향으로 활성 영역(31a, 31b)이 배열되어 있지 않아도, 경계 M1보다도 활성 영역(31a) 혹은 활성 영역(31b)측에 존재하고 있기 때문에, pn 접합 J45에서의 누설 전류를 억제할 수 있다.
그러나, 반도체층(10, 20)이 pn 접합 J46을 형성하는 경우에는 pn 접합 J46의 연장 방향으로 활성 영역(31a, 31b)이 배열되어 있지 않고, 경계 M1b보다도 활성 영역(31b)측에 가까운 부분을 갖고 있지만, 경계 M1a보다도 활성 영역(31a)측으로부터 먼 부분도 갖고 있다. 따라서, 누설 전류를 억제하는 점에서는 pn 접합 J46보다도 pn 접합 J45쪽이 바람직하다.
도 6은 표면이 금속과 화합한 반도체가 pn 접합을 형성하는 구조를 나타내는 단면도이다. N-형 반도체층(10) 및 P-형 반도체층(20)은 예를 들면 실리콘을 주체로 하고, pn 접합 J50a, J50b 중 어느 하나를 형성하고 있다. P-형 반도체층(20)은 적어도 그 일부의 표면에 절연체(9)와는 격리된 실리사이드막(20s)이 형성되어 있다. pn 접합 J50a, J50b는 절연체(9)의 표면 상에 일단을 갖고, 반도체층(10, 20)이 구성하는 반도체막의 두께 방향에 걸쳐 연장된다.
반도체층(10, 20)이 구성하는 반도체막과 실리사이드막(20s)과의 경계 중 가장 반도체층(20)에 가까운 위치 혹은 가장 반도체층(10)으로부터 먼 위치를 실리사 이드막(20s)의 단부로서 정의한다. 그리고, 이 단부로부터 절연체(9)의 표면에 평행하게 반도체층(10)으로 향하는 방향을 정으로 하고, 이 단부를 기준으로 한 거리를 t로 한다. 대략적으로 말하면, 실리사이드막(20s)으로부터 반도체층(10)으로 향하는 거리로서 거리 t를 파악할 수도 있다.
도 7은 반도체층(10, 20)의 결함 밀도의 위치 t에 대한 의존성을 나타내는 그래프이다. 그래프로부터 이해할 수 있는 바와 같이, 값 t가 2㎛을 넘으면 결함 밀도는 급격하게 증가한다. 이것은 상술된 바와 같이 실리사이드막(20s)을 형성함으로써, 그 막내 응력이 결함의 고착이나 불순물의 게터링을 발생시키기 때문에, 그 근방의 어떤 범위 내의 결정 결함의 발생이 억제되고 있기 때문이라고 생각된다.
도 6에 있어서 τ은 2㎛를 의미한다. 반도체층(10, 20)이 pn 접합 J50a를 형성하는 경우에는 여기서의 누설 전류는 매우 작다. pn 접합 J50a 내에서 가장 실리사이드막(20s)으로부터 떨어진 위치의 거리 t=ta조차 ta≤τ을 만족시키기 때문이다. 그러나, 반도체층(10, 20)이 거리 t의 최대치 tb가 τ을 넘는 pn 접합 J50b를 형성하는 경우에는 여기서의 누설 전류의 억제는 기대할 수 없다.
pn 접합 J50a는 그 절연체(9)의 근방에 있어서 거리 t가 마이너스가 되는 형상을 나타내고 있다. pn 접합이 단락되지 않기 위해서는 실리사이드막(20s)에 pn 접합 J50a가 접촉되어서는 안되지만, pn 접합 J50a와 같이, 실리사이드막(20s)과 접촉하지 않고 t<0이 되는 위치에 있다면 본 발명의 효과를 얻을 수 있다.
이상과 같이, 실리사이드막의 단부로부터 상기한 방향을 따른 거리가 2㎛ 이하인 범위 내에 pn 접합이 위치한다고 하는 조건을 만족시키도록, 바꾸어 말하면, 상호 다른 도전형의 2개의 반도체층이 이루는 반도체막의 표면에 형성된 실리사이드막과, 반도체막 표면에서의 반도체막과의 경계로부터 실리사이드막이 형성되어 있지 않은 반도체막 표면으로 향하는 방향을 정으로서 본 pn 접합의 위치의 최대치가 2㎛ 이하라고 하는 조건을 만족시키도록, 이 2개의 반도체층과 실리사이드막과의 위치 관계를 설계함으로써, 이 pn 접합에서의 누설 전류를 매우 작게 할 수 있다. 누설 전류의 억제를 위해서는, 적어도 P웰과 N웰이 형성하는 pn 접합과 같이 전압이 인가되는 pn 접합의 모두에 있어서 상기 조건이 만족되는 것이 바람직하다.
도 8은 실리사이드막과 pn 접합과의 위치 관계를 나타내는 평면도이다. 반도체층(10, 20)은 pn 접합 J51 혹은 pn 접합 J52를 형성한다. 그리고 반도체층(20)의 표면에 있어서 선택적으로 실리사이드막(20s)이 형성되어 있다. 도 8 중 쇄선으로 나타낸 경계 N1은 실리사이드막(20s)으로부터 2㎛의 위치를 나타내고 있다.
반도체층(10, 20)은 도시되지 않은 절연체[도 6의 절연체(9)에 상당]에 접하고 있고, pn 접합 J51은 경계 N1보다도 실리사이드막(20s)측에 존재하기 때문에, 거기에서의 누설 전류를 억제할 수 있다. pn 접합 J52는 경계 N1보다도 반도체층(10)측에 존재하기 때문에, 누설 전류의 억제를 기대할 수 없다.
도 9는 분리된 2개의 실리사이드막이 2τ=4㎛ 만큼 이격되어 있는 경우를 나타내는 평면도이다. 도 9 중에 상하로 분리되어 도시되는 실리사이드막으로부터 τ=2㎛인 위치에 각각 경계 N1a, N1b를 나타내고 있다. 반도체층(10, 20)은 실선으로 나타내는 pn 접합 J53 혹은 파선으로 나타내는 pn 접합 J54를 형성한다.
pn 접합 J53이 형성되는 경우에는, 도 9 중에 상하로 분리되어 도시되는 실리사이드막은 각각 반도체층(20, 10)의 표면에 형성되는 실리사이드막(20s, 10s)이다. 그리고 pn 접합 J53은 경계 N1b보다도 실리사이드막(10s)측에 존재하기 때문에, 여기서의 누설 전류를 억제할 수 있다. 그러나, pn 접합 J54가 형성되는 경우에는, 도 9 중에 상하로 분리되어 도시되는 실리사이드막은 모두 반도체층(20)의 표면에 형성된 실리사이드막(20s)이다[도 9 중 하측의 실리사이드막의 괄호 내의 부호(20s)는 파선으로 나타낸 pn 접합 J54가 형성된 경우에 대응하고 있음). pn 접합 J54는 위치 C에 있어서, 경계 N1a, N1b보다도 실리사이드막(20s)으로부터 멀리 떨어져 위치하고 있기 때문에, 위치 C에 있어서 누설 전류를 억제할 수 없다. 따라서, 이와 같이 경계 N1a, N1b를 걸치는 pn 접합은 누설 전류를 억제하는 점에서 바람직하지 못하다.
도 10은 실리사이드막이 갖는 변이 대향하지 않는 경우를 예시하는 평면도이다. 경계 N1a, N1b는 각각 반도체층(10, 20)의 표면에 형성된 실리사이드막(10s, 20s)으로부터 2㎛인 위치를 나타낸다. 경계 N1a, N1b는 실리사이드막(10s, 20s)의 가장 근접하는 2개의 정점 사이에서 중첩되어 있고, 전체로서 하나의 경계 N1을 형성하고 있다. 반도체층(10, 20)이 구성하는 반도체막의 표면으로부터 절연체(9)까지 pn 접합 J55, J56 중 어느 한쪽이 형성되는 경우가 예시되어 있다. pn 접합 J55의 연장 방향으로 실리사이드막(10s, 20s)이 배열되어 있지 않더라도, pn 접합 J55가 경계 N1보다도 실리사이드막(10s, 20s) 중 어느 한측에 존재하고 있기 때문에, pn 접합 J55에서의 누설 전류를 억제할 수 있다.
그러나, 반도체층(10, 20)이 pn 접합 J56을 형성하는 경우에는 pn 접합 J56의 연장 방향으로 실리사이드막(10s, 20s)이 배열되어 있지 않고, pn 접합 J56은 경계 N1b보다도 실리사이드막(20s)측에 가까운 부분을 갖고 있지만, 경계 N1a보다도 실리사이드막(10s)측으로부터 먼 부분도 갖고 있다. 따라서, 누설 전류를 억제하는 점에서는 pn 접합 J56보다도 pn 접합 J55쪽이 바람직하다.
한편, 활성 영역(31a, 31b)에는 반도체 소자가 형성되어 있지 않아도 상관없다. 또한 실리사이드막(10s, 20s)을 전극으로 하는 반도체 장치가 형성되어 있지 않아도 상관없다. 이러한 엄격하지 않은 제한은 반도체 장치의 레이아웃의 자유도를 높이는 데에 있어서 적합하다.
도 11은 반도체 장치의 전극으로 되어 있지 않은 실리사이드막이 형성된 구성을 예시하는 평면도이다. 반도체층(10, 20)이 pn 접합 J61을 형성하고 있고, 반도체층(10, 20)의 표면 중, 실리사이드막(10s1∼10s4)이 형성되어 있지 않은 영역은 후기의 예외를 제외하고 부분 분리체(45)에 의해서 피복되어 있다. 바꾸어 말하면, 후기의 예외를 제외하고, 부분 분리체(45)에 의해서 선택적으로 노출된 위치에 있어서 실리사이드막(10s1∼10s4)이 반도체층(10)의 표면에 형성되어 있다.
그리고 실리사이드막(10s1, 10s3, 10s4)은 반도체 장치의 전극이 되지 않고, 실리사이드막(10s2)은 트랜지스터 Q6의 소스/드레인으로서 기능한다. 상술한 예외는 트랜지스터 Q6의 게이트 G6의 하측의 반도체층(10)이고, 이 부분의 반도체층(10)은 부분 분리체(45)에 의해서 피복되어 있지 않지만, 게이트 G6에 의해서 피복됨으로써 실리사이드화되어 있지 않다.
이와 같이 반도체 장치의 전극으로서 기능하지 않는 실리사이드막(10s1, 10s3, 10s4)도 실리사이드막(10s2)과 함께 이들로부터 2㎛ 이내의 경계 N2로 나타내는 영역 내에 pn 접합 J61을 포함하고, 누설 전류를 억제하는 기능을 완수하고 있다.
물론, 활성 영역(31a, 31b)이나 실리사이드막(10s, 20s)이 구형(矩形)일 필요도 없다. 또한, 실리사이드막(10s, 20s)이 형성되어 있지 않은 반도체층(10, 20)의 표면에는 부분 분리체가 형성되어 있지 않아도 상관없다.
이상과 같이, 본 발명의 기본적인 사고 방식은 부분 분리체 또는 실리사이드막의 단부로부터 2㎛를 넘지 않는 위치에서는 결함 밀도가 매우 작은 것을 감안하여, 이러한 위치를 넘어서 pn 접합이 위치하지 않는 구조를 채용하여 누설 전류를 저감하는 것이다.
(실시예 1)
도 12는 본 실시예에 따른 반도체 장치인 다이오드 D1의 구성을 나타내는 평면도이고, 도 13은 도 12에 있어서의 위치 P1-P1에 있어서의 단면도이다. 절연체(9) 상에는 P-형의 반도체층(20)이 설치되어 있다.
절연체(9)로부터 먼 측의 반도체층(20)의 표면에는 부분 분리체(43)가, 예를 들면 거의 구형의 윤상(輪狀)으로 설치되어 있고, 활성 영역을 구획하고 있다. 부분 분리체(43)가 나타내는 구형의 윤상의 내측에는 P+형 반도체층(15), 반도체층(15)보다도 불순물 농도가 낮은 P형 반도체층(14), N형 반도체층(25), 반도체층(25)보다도 불순물 농도가 높은 N+형 반도체층(24)이 이 순으로 외측으로부터 내측으로 모두 거의 구형의 윤상으로 설치되어 있다. 반도체층(14, 15, 24, 25)은 모두 절연체(9)에 접촉하면서도 부분 분리체(43)가 존재하는 측에 있어서 상호 노출되어 있다.
반도체층(14, 25)의 상측에는 도시되지 않은 게이트 절연막을 사이에 두고 반도체층(14, 25)과 대치하는 게이트 G4가 설치되어 있다. 또한 반도체층(14, 25)은 절연체(9)의 표면에 접촉하면서도 부분 분리체(43)가 존재하는 측에 노출되는 pn 접합 J2를 형성하고 있다. 반도체층(24, 15)은 pn 접합 J2로부터 각각 n측 및 p측의 컨택트를 채용하는 기능을 갖는다.
pn 접합 J2는 반도체층(15)을 사이에 두고 부분 분리체(43)로부터 떨어져 있기 때문에, 「발명의 기본적 사상」에서 진술한 바와 같이, pn 접합 J2에 있어서의 결정 결함은 매우 작고, 다이오드 D1의 누설 전류(역방향 바이어스 전류)도 매우 작다.
(실시예 2)
도 14는 본 실시예에 따른 반도체 장치인 다이오드 D2의 구성을 나타내는 평면도이고, 도 15는 도 14에 있어서의 위치 P2-P2에 있어서의 단면도이다. 절연체(9) 상에는 P형의 반도체층(16)이 설치되어 있다.
절연체(9)로부터 먼 측의 반도체층(16)의 표면에는 부분 분리체(45)가, 예를 들면 거의 구형의 윤상으로 설치되어 있으며, 활성 영역을 구획하고 있다. 부분 분리체(45)가 나타내는 구형의 윤상의 내측에는 N형의 반도체층(17)이 선택적으로 형성되어 있고, 반도체층(16) 사이에 pn 접합 J4를 형성하고 있다. pn 접합 J4는 절연체(9)에 접촉하면서도 부분 분리체(45)가 존재하는 측에 노출되어 있다. 단, 부분적으로는 부분 분리체(45)의 하측[절연체(9)측]에 존재하고 있다.
반도체층(17) 내에는 절연체(9)에 접촉하면서도 부분 분리체(45)가 존재하는 측에 노출되는 N+형의 반도체층(28)이 형성되고, 부분 분리체(45)가 나타내는 구형의 윤상의 내측의 반도체층(16) 내에는 절연체(9)에 접촉하면서도 부분 분리체(45)가 존재하는 측에 노출되는 P+형의 반도체층(27)이 형성된다. 반도체층(27)은 반도체층(16)과 도전형이 동일한 P형이고 불순물 농도가 높다. 또한 반도체층(28)은 반도체층(16)과 도전형이 동일한 N형이고 불순물 농도가 높다. 따라서 반도체층(28, 27)은 pn 접합 J4로부터 각각 n측 및 p측의 컨택트를 채용하는 기능을 갖는다.
도 16은 도 15에 있어서 우측에 위치하는 pn 접합 J4의 근방 B를 확대하여 나타내는 단면도이다. 부분 분리체(45)와 반도체층(17)과의 경계와, pn 접합 J4 사이의 거리의 최대치 d1이 2㎛ 이하이면, 「발명의 기본적 사상」에서 진술한 바와 같이 pn 접합 J4에 있어서의 결정 결함은 매우 작다. 이것은 도 15에는 도시되지 않은 위치의 pn 접합 J4에 대해서도 마찬가지다. 또한, 실시예 1과 같이, 도 15에 있어서 좌측에 위치하는 pn 접합 J4에 있어서도 결정 결함은 매우 작고, 다이오드 D2의 누설 전류(역방향 바이어스 전류)는 매우 작다.
(실시예 3)
도 17은 본 실시예에 따른 반도체 장치인 CMOS 트랜지스터(100)의 구성을 나타내는 평면도이고, 도 18은 도 17에 있어서의 위치 P3-P3에 있어서의 단면도이다.
절연체(9) 상에는 N-형의 반도체층(10) 및 P-형의 반도체층(20)이 설치되어 있다. 반도체층(10)의 단부(10t)와 반도체층(20)의 단부(20t)는 절연체(9)에 접촉하면서 절연체(9)와는 반대측에 노출되는 pn 접합 J5를 형성하고 있다.
절연체(9)로부터 먼 측의 반도체층(16)의 표면에는 부분 분리체(41, 42)가 설치되어 있다. 부분 분리체(41)가 구획하는 활성 영역에는 게이트 G1, G2를 갖는 반도체 소자 Q1과 PMOS 트랜지스터(1)가 설치되어 있다. 부분 분리체(42)가 구획하는 활성 영역에는 게이트 G3을 갖는 반도체 소자 Q2와 NMOS 트랜지스터(2)가 설치되어 있다. 부분 분리체(41, 42) 사이에는 pn 접합 J5 및 단부(10t, 20t)가 부분적으로 노출되는 영역(30)이 존재한다.
PMOS 트랜지스터(1)에 관해 언급하면, 부분 분리체(41)가 구획하는 활성 영역에 있어서 P+형의 소스/드레인층(11, 12)이 설치되고, 반도체층(10) 상에 게이트 절연막을 사이에 두고 게이트 전극(13)이 설치되어 있다. 또한 NMOS 트랜지스터(2)에 관해 언급하면, 부분 분리체(42)가 구획하는 활성 영역에 있어서 P+형의 소스/드레인층(21, 22)이 설치되고, 반도체층(20) 상에 게이트 절연막을 사이에 두고 게이트 전극(23)이 설치되어 있다. 또, 도면의 간략화를 위해, 게이트 절연막이나 게이트 전극(13, 23)의 측면에 존재하는 측벽은 도 17에 있어서 생략하고 있다.
PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2)가 형성하는 CMOS 트랜지스터(100)에 있어서는 소스/드레인층(11, 12)과 도전형이 동일한 P형이고 불순물 농도가 낮은 반도체층(20)의 단부(20t)와, 소스/드레인층(21, 22)과 도전형이 동일한 N형이고 불순물 농도가 낮은 반도체층(10)의 단부(10t)가 형성하는 pn 접합 J5는 모든 부분 분리체(41, 42)로부터 이격되어 있다. 따라서, 「발명의 기본적 사상」에서 진술한 바와 같이, pn 접합 J5에 있어서의 결정 결함은 매우 작고, 도 62에 도시된 CMOS 트랜지스터(200)와 비교하여 이상 누설 전류를 매우 작게 할 수 있다.
도 17 및 도 18에 있어서는 pn 접합 J5가 존재하는 영역(30)은 반도체 소자가 형성되지 않은 더미 영역으로서 도시되어 있다. 그러나, 부분 분리체로부터 이격되거나, 혹은 2㎛ 이하에서 부분 분리체의 하측에 형성되는 pn 접합이 소자를 형성하는 경우에도 「발명의 기본적 사상」에서 진술한 효과를 얻을 수 있는 것은 실시예 1, 실시예 2에서 설명한 대로이다.
도 19 내지 도 21은 CMOS 트랜지스터(100)를 형성하는 방법을 공정순으로 나타내는 단면도이다. 단결정의 실리콘으로 이루어지는 반도체막(3)을 탑재한 절연체(9)를 준비한다. 절연체는 예를 들면 산화층으로 이루어진다. 그 후, 반도체막(3)의 절연체(9)로부터 먼쪽의 표면에 기초(underlying) 산화막(49)을 전면에 형성하고, 또한 절연체(9)와는 격리되는 부분 분리체(41, 42)를 형성하여 도 19에 도시된 구성을 얻는다. 부분 분리체의 여러 가지의 형성 방법에 대해서는 별도로 후술한다.
다음에 부분 분리체(42) 및 이것이 구획되어 후에 NMOS 트랜지스터(2)가 형성되는 위치의 반도체막(3)을 레지스트(81)로 피복한다. 레지스트(81)를 마스크로 하여 기초 산화막(49) 또는 부분 분리체(41)를 통해 인 혹은 비소의 이온 주입(61)을 반도체막(3)에 실시한다(도 20). 이온 주입(61)에 의해, 부분 분리체(41)의 하측 및 이것이 구획되어 후에 PMOS 트랜지스터(1)가 형성되는 반도체막(3)은 N- 반도체층(10)이 된다.
다음에 N- 반도체층(10) 및 부분 분리체(41)를 레지스트(82)로 피복하고, 기초 산화막(49) 또는 부분 분리체(42)를 통해 비소의 이온 주입(62)을 반도체막(3)에 실시한다(도 21). 이온 주입(62)에 의해, 부분 분리체(42)의 하측 및 이것이 구획되어 후에 NMOS 트랜지스터(2)가 형성되는 반도체막(3)은 P- 반도체층(20)이 된다.
이 후, 주지의 방법에 의해 기초 산화막(49)을 제거하고, 게이트 절연막, 게이트 전극(13, 23), 소스/드레인층(11, 12, 21, 22)을 형성하여 도 18에 도시된 구성을 얻는다.
(실시예 4)
도 22는 본 실시예에 따른 반도체 장치인 저항기 R1의 구성을 나타내는 평면도이고, 도 23은 도 22에 있어서의 위치 P4-P4에 있어서의 단면 및 도 22에 있어서 도시되지 않은 위치에서의 단면을 나타내는 단면도이다. 전자는 우측에, 후자는 좌측에, 파단 개소(fracture portion) Z를 통해 인접하여 도시되어 있다. 절연체(9) 상에는 P-형의 반도체층(20)이 설치되어 있다.
절연체(9)로부터 먼 측의 반도체층(20)의 표면에는 부분 분리체(44)가, 예를 들면 거의 구형의 윤상으로 설치되어 있고, 활성 영역을 구획하고 있다. 부분 분리체(44)가 나타내는 구형의 윤상의 내측에는 부분 분리체(44)와 떨어져 N형의 반도체층(25)이 형성되어 있다. 그리고 반도체층(25) 내에는 반도체층(25)과 동일한 도전형이고 불순물 농도가 높은 N+형 반도체층(26a, 26b)이 형성되어 있다. 따라서, 반도체층(26a, 26b)은 반도체층(25)이 형성하는 저항체로부터 컨택트를 채용하는 기능을 갖는다.
본 실시예에 있어서, 반도체층(20, 25)은 pn 접합 J3을 형성하지만, pn 접합 J3은 부분 분리체(44)로부터 떨어져 있기 때문에 「발명의 기본적 사상」에서 진술한 조건을 만족시키고, 그 효과를 갖는다. 물론, 반도체층(25)이 부분 분리체(44)와 접촉하여 형성되어 있고, pn 접합 J3이 부분 분리체(44)의 하측에 형성된 부분을 갖고 있어도, 「발명의 기본적 사상」에서 진술한 조건을 만족시키는 한, 누설 전류를 억제할 수 있다.
상기 실시예 1 내지 실시예 3에서는, 한쌍의 도전형의 각각에 대하여 불순물 농도가 높은 반도체층과 낮은 반도체층이 존재하고, 총 4종류 이상의 반도체층이 존재하는 경우에, 다른 도전형이고 낮은 불순물 농도를 갖는 한쌍의 반도체층이 형성하는 pn 접합이 「발명의 기본적 사상」에서 진술한 조건을 만족시키는 경우를 예시하고 있다. 그러나 본 실시예와 같이, 특히 반도체 소자로서 저항기를 형성하는 경우에는 상기 4종류의 반도체층을 반드시 필요로 하지 않아도, 「발명의 기본적 사상」에서 진술한 효과를 얻을 수도 있다.
도 24는 본 실시예에 따른 다른 반도체 장치인 저항기 R11의 구성을 나타내는 평면도이고, 도 25는 도 24에 있어서의 위치 P41-P41에 있어서의 단면도이다. 저항기 R11은 저항기 R1과 비교하여 N형의 반도체층(25)을 N+형 반도체층(251)으로 치환하고, N+형 반도체층(26a, 26b)을 설치하지 않은 구성을 구비하고 있다. N+형 반도체층(251)의 상면에는 서로 이격된 배선(26c, 26d)이 설치된다. 배선(26c, 26d) 사이에 오믹 컨택트를 채용하기 위해서, 반도체층(251)은 그 불순물 농도가 높아지고 있다.
한편, 저항기만이 집적 회로에서 채용되는 경우는 드물고, 대부분의 경우에는 CMOS 트랜지스터도 형성되며, 따라서 PMOS 트랜지스터도 절연체(9) 상에 형성되는 경우가 많다. 예를 들면 도 23의 좌측에 도시된 바와 같은 PMOS 트랜지스터(1)가, 우측에 도시된 저항기 R1과 동시에 탑재되는 집적 회로에 있어서는 상기한 4종류의 반도체층이 존재한다라고 파악할 수도 있다. 물론, 저항기를 형성하는 반도체층의 도전형을 상기와 반대로 하고, 저항기와 NMOS 트랜지스터를 탑재하는 집적 회로에서도 상기 4종류의 반도체층이 존재한다라고 파악할 수도 있다.
도 26은 본 실시예에 따른 또 다른 반도체 장치인 저항기 R2의 구성을 나타내는 평면도이고, 도 27은 도 26에 있어서의 위치 P5-P5에 있어서의 단면도이다. 저항기 R2는 도시되지 않은 게이트 절연막을 통해 pn 접합 J3 및 반도체층(25)에 대치하는 게이트 전극 G5를 저항기 R1에 추가한 구성을 갖고 있다. 이러한 구성에 있어서도 당연히 누설 전류를 억제할 수 있다.
(실시예 5)
도 17에 도시된 CMOS 트랜지스터(100)에 있어서, 소스/드레인층(11, 12, 21, 22)의 표면을 실리사이드화하려고 하면, 영역(30)에 있어서 노출되는 단부(10t, 20t)의 표면도 실리사이드화되어 반도체층(10, 20)이 도통한다. 이러한 단락을 회피하기 위해서, pn 접합 J5와 같이 부분 분리체(41, 42)로부터 떨어져 형성되어 노출되어 있는 pn 접합은 이것을 실리사이드화할 때 절연체로 피복하는 것이 바람직하다.
도 28은 본 실시예에 따른 반도체 장치의 구성을 나타내는 단면도이고, 도 17에 도시된 CMOS(100)의 구성에 영역(30)을 피복하는 절연막(48)을 부가한 구성이 도시되어 있다. 절연막(48)에는 예를 들면 질화막이나 산화막, 혹은 산화막을 기초로 하는 질화막을 채용할 수 있다.
절연막(48)은 일단 도 17에 도시된 구성의 전면에 형성된 후에, 패터닝에 의해서 영역(30)에만 잔존하도록 해도 좋다. 혹은 게이트 전극(13, 23)의 측벽을 형성하는 공정에 있어서 형성할 수도 있고, 용이하게 제조할 수 있다. 예를 들면 측벽의 재료가 되는 절연막을 이방성 에칭할 때 영역(30)을 마스크로 피복함으로써 절연막(48)을 잔존시켜도 좋다.
도 29는 도 28에 도시된 구성을 갖는 CMOS 트랜지스터(100)에 대하여 실리사이드화를 실시하여 얻어지는 구성을 나타낸 단면도이다. 게이트 전극(13, 23) 및 소스/드레인층(11, 12, 21, 22)의 표면에 각각 실리사이드막(13s, 23s, 11s, 12s, 21s, 22s)을 형성할 수 있다. 그러나 단부(10t, 20t)는 노출되어 있지 않기 때문에, 양자를 단락시키는 실리사이드막은 형성되지 않는다.
실리사이드화할 때 단부(10t, 20t)에 접촉하는 면이 절연성의 재료로 하여 영역(30)을 피복하는 커버를 설치하면 충분하고, 커버 전체가 절연성일 필요는 없다.
도 30은 본 실시예에 따른 다른 반도체 장치의 구성을 나타내는 단면도이고, 도 17에 도시된 CMOS(100)의 구성에 영역(30)을 피복하는 더미 게이트 DG를 부가한 구성이 도시되어 있다. 단, 더미 게이트 DG는 게이트 전극(13, 23)과 마찬가지로, 그 하측에 게이트 절연막을 갖고 있기 때문에, 단부(10t, 20t)는 단락되지 않는다. 이러한 구조는 게이트 절연막을 형성하는 공정 및 게이트 전극(13, 23)과 동일한 공정으로 형성할 수 있어 용이하게 제조할 수 있다. 예를 들면 게이트 전극(13, 23) 및 더미 게이트 DG는 폴리실리콘으로 형성된다.
도 31은 도 30에 도시된 구성을 갖는 CMOS 트랜지스터(100)에 대하여 실리사이드화를 실시하여 얻어지는 구성을 나타낸 단면도이다. 게이트 전극(13, 23) 및 더미 게이트 DG 및 소스/드레인층(11, 12, 21, 22)의 표면에 각각 실리사이드막(13s, 23s, DGs, 11s, 12s, 21s, 22s)을 형성할 수 있다. 그러나 단부(10t, 20t)는 노출되어 있지 않기 때문에, 양자를 단락하는 실리사이드막은 형성되지 않는다.
상술된 바와 같이, 부분 분리체로부터 이격되어 형성된 pn 접합에 대해서는 실리사이드화할 때 상기 커버를 하는 것이 바람직하다. 이것은 저항기 R1의 pn 접합 J3에 대해서도 마찬가지이고, 실리사이드화할 때 pn 접합 J3이 단락되는 것을 방지한다. 절연막(48)은 적어도 접합 J3를 피복하고 있으면 좋고, 도 32와 같이 반도체층(26)을 피복하고 나서 후에 개구하여 반도체층(26)을 노출해도 좋고, 도 33과 같이 후에 실리사이드화되는 부분을 미리 개구해도 좋다. 물론, 도 34와 같이, 절연막(48)이 부분 분리체(44)와 접촉해도 좋다. 도 3에 도시된 pn 접합 J42에 대해 언급하면, 활성 영역(31a, 31b)에 노출되어 있는 부분에 있어서 상기 커버가 설치되는 것이 바람직하다.
그러나, 부분 분리체에 의해서 노출이 저지되는 pn 접합에 대해서는, 예를 들면 도 3에 도시된 pn 접합 J41, 도 4에 도시된 pn 접합 J43, 도 5에 도시된 pn 접합 J45는 부분 분리체(45)에 대하여 절연체(9)측에 형성되기 때문에, 노출되지 않고, 상기 커버는 불필요하게 되는 이점이 있다. 또한, 그와 같은 pn 접합 상에 배선이 부설되는 경우라도 부분 분리체가 존재함으로써, 이 배선의 기생 용량을 작게 할 수 있다.
(실시예 6)
도 35는 본 실시예에 따른 pn 접합과 실리사이드막의 배치를 예시하는 평면도이다. 또한 도 36은 도 35의 위치 P6-P6에 있어서의 단면을 나타내는 단면도이다. 반도체층(10, 20)은 예를 들면 각각 N형 웰, P형 웰로서 기능하고, pn 접합 J57을 형성하고 있다. 또 반도체층(10, 20) 상에는 개구창(32, 33)이 개구된 부분 분리체(72)가 형성되어 있다. 개구창(32)은 pn 접합 J57에 걸쳐 개구되어 있고, 개구창(33)은 반도체층(10) 상에 개구되어 있다.
개구창(32, 33)에 있어서 반도체층(10, 20)은 실리사이드화되어 각각 실리사이드층(10s, 20s)을 표면에 갖고 있다. 단, 개구창(32)은 pn 접합 J57에 걸쳐 형성되어 있고, 그 단락을 회피하기 위해서 실리사이드막(10s, 20s)끼리의 단락을 회피할 필요가 있다. 그래서 실리사이드막(10s, 20s)끼리의 단락을 방지하기 위해서, 개구창(32)에 있어서는 pn 접합 J57 상에 실리사이드화를 저지하는 마스크가 되는 절연막(71)을 설치하고 나서 실리사이드화를 행한다.
도 36을 참조하면, 실리사이드막(10s)의 단부로부터 반도체층(20)으로 향하는 방향을 따른 pn 접합 J57의 거리 t1 및 실리사이드막(20s)의 단부로부터 반도체층(10)으로 향하는 방향을 따른 pn 접합 J57의 거리 t2 중 적어도 어느 한쪽이 τ=2㎛ 이하이면, 본 발명의 효과를 얻을 수 있다. 누설 전류를 억제하기 위해서는 pn 접합 J57이 연장되는 모든 위치에 있어서 t1≤τ 또는 t2≤τ을 만족시키는 것이 바람직하다. 실리사이드막(10s, 20s)으로부터 2㎛의 범위가 연결되도록 형성되어 있으면, 실리사이드막(10s, 20s)이나 절연막(71)이 반드시 pn 접합 J57이 연장되는 방향에 연속하여 있는 필요는 없다. 도 35에서는 실리사이드막(10s, 20s)로부터 2㎛의 경계 N3이 연결될 정도로 실리사이드막(10s, 20s)이 pn 접합 J57이 연장되는 방향에 근접하고 있는 경우를 나타내고 있다. 따라서 이 경우에 이 방향으로 절연막(71)이 연속되어 설치될 필요는 없다.
본 실시예에서는 pn 접합 J57에 걸쳐 개구하는 개구창(32)을 갖는 부분 분리 체(72)에 있어서, pn 접합 J57을 피복하는 절연막(71)을 설치한다. 이것을 마스크로 하여 반도체층(10, 20)의 실리사이드화을 행하고, pn 접합 J57의 누설 전류를 억제할 수 있다.
pn 접합을 실리사이드화로부터 저지하기 위한 마스크로서 절연막 대신에 더미 게이트를 채용할 수 있다. 도 37은 도 17의 위치 P3P3에 있어서의 단면도이고, 도 31과 유사한 구조를 나타내고 있다. 도 31에 도시된 구조와 다른 것은 더미 게이트 DG는 영역(30)을 전부 피복하는 것은 아니라, 반도체층(10t, 20t)을 피복하고 있지 않은 점과, 절연막(77)이 영역(30)에 있어서 반도체층(20t)을 피복하고 있는 점이다. 또, 도 37에서는 더미 게이트 DG에도 측벽이 부가되어 있는 경우가 예시되어 있다.
이러한 더미 게이트 DG, 절연막(77)을 마스크로 하여 실리사이드화를 행함으로써, 영역(30)에 있어서 반도체층(10t)의 표면에 실리사이드막(10s)이 형성된다. 실리사이드막(10s)으로부터 pn 접합 J5까지의 거리가 2㎛ 이하이면, 도 37과 같이 반도체층(20t)에 실리사이드막을 형성할 필요는 없고, 기생 용량을 억제할 수 있다.
물론, 도 38에 도시된 바와 같이 더미 게이트 DG에 의해서 반도체층(20t)을 피복하여도 좋고, 도 39에 도시된 바와 같이 절연막(77)에 의해서 pn 접합 J5와 반도체층(20t)의 양방을 피복하여도 좋다.
(실시예 7)
도 40은 본 실시예에 따른 pn 접합과 실리사이드막의 배치를 예시하는 평면도이다. 또한 도 41 및 도 42는 모두 도 40의 위치 P7-P7에 있어서의 단면의 2개의 예를 나타내는 단면도이다. 반도체층(10, 20)은, 예를 들면 각각 N형 웰, P형 웰로서 기능하고 pn 접합 J58을 형성하고 있다. 또 반도체층(10, 20) 상에는 부분 분리체(73)가 형성되고, 개구창(34)에 있어서 반도체층(10) 및 실리사이드막(10s)을 노출시킨다.
개구창(34)은 마스크(74)에 의해서 선택적으로 피복되어 있다. 마스크(74)로서 절연막(74a)을 채용한 경우가 도 41에, 더미 게이트(74b)를 채용한 경우가 도 42에 각각 도시되어 있다.
도 41을 참조하면, 절연막(74a)는 실시예 6에 있어서 도 36에서 도시된 절연막(71)과 마찬가지로 하여, 부분 분리체(73)와 함께 반도체층(10)을 선택적으로 노출시켜 실리사이드화를 저지하는 마스크로서 기능한다.
실리사이드막은 부분 분리체에 의해서 피복되지 않는 반도체층의 모든 표면에 있어서 형성할 필요는 없고, pn 접합을 그 주위 2㎛ 이내에 포함되는 위치에 실리사이드막을 형성하면 충분하다. 그리고 이와 같이 반도체층 표면의 선택적인 실리사이드화에 의해 실리사이드화되는 면적을 작게 하고, 이것이 다른 도전체 사이, 예를 들면 그 상측에 부설되는 배선 사이의 기생 용량을 저감할 수 있다.
또한, 도 42를 참조하면, 더미 게이트(74b)는 실리사이드화 전에는 도시되지 않은 다른 MOS 트랜지스터의 게이트 절연막을 형성하는 공정에 의해 형성되는 절연막(743)과, 이 트랜지스터의 게이트 전극을 형성하는 공정에 의해 형성되는 도전막(742)을 구비하고 있다. 그리고 반도체층(10)을 실리사이드화할 때, 자신은 반도체층(10)의 실리사이드화를 저지하는 마스크가 되면서, 도전막(742)의 표면에 실리사이드막(741)이 형성된다. 이에 따라, 이 트랜지스터의 게이트와, 더미 게이트(74b)는 두께 방향의 구성이 동일하게 된다. 반도체층(10)의 실리사이드화의 마스크로서 더미 게이트(74b)를 채용하면, 절연막(74a)을 채용한 경우와 비교하여, 더미이거나 MOS 트랜지스터가 형성되는 것을 불문하고, 반도체층(10) 상의 두께를 일정하게 할 수 있다. 이에 따라, 그 위에 형성되는 층간 절연막의 평탄성을 향상시킬 수 있다.
(실시예 8)
도 43은 본 실시예에 따른 pn 접합과 실리사이드막의 배치를 예시하는 평면도이다. 또한 도 44 및 도 45는 모두 도 43의 위치 P8P8에 있어서의 단면의 2개의 예를 나타내는 단면도이다. 반도체층(10, 20)은, 예를 들면 각각 N형 웰, P형 웰로서 기능하고 pn 접합 J59를 형성하고 있다. 또 반도체층(10, 20) 상에는 개구창(35, 36)이 개구된 부분 분리체(75)가 형성되어 있다.
개구창(36)에는 반도체층(10, 20)에 있어서 각각 PMOS 트랜지스터 Q4 및 NMOS 트랜지스터 Q5가 형성되어 있다. 그리고 개구창(35)은 그 주변부를 제외하고 마스크(76)에 의해서 피복되어 있다.
개구창(35)은 반도체 장치가 형성되지 않은 더미로서 반도체층(10, 20)을 부분 분리체(75)로부터 보이게 한다. 이러한 더미는 크기나 형상이 다른 것을 채용해도 좋지만, 도 43에서는 정방형의 개구창(35)을 채용하고, 트랜지스터 Q4, Q5가 차지하는 위치를 제외하고 복수개가 행렬형으로 배치되어 있다. 이러한 패턴으로 개구창(35)을 배치하는 것은 패터닝의 자동 배치 처리에 의해서 용이하게 실현할 수 있다. 단, 본 실시예에서는 트랜지스터 Q4, Q5가 형성되는 개구창(36)은 물론, 개구창(35)도 pn 접합 J59에 걸쳐 설치되지는 않는다.
마스크(76)로서 절연막(76a)을 채용한 경우가 도 44에, 더미 게이트(76b)를 채용한 경우가 도 45에, 각각 도시되어 있다.
도 44를 참조하면, 절연막(76a)은 실시예 6에 있어서 도 36에서 도시된 절연막(71)과 마찬가지로 하여, 부분 분리체(75)와 함께 반도체층(10)을 선택적으로 노출시켜 실리사이드화를 저지하는 마스크로서 기능한다. 실시예 7과 마찬가지의 효과를 얻기 위해서는, pn 접합 J59를 그 주위 2㎛ 이내에 포함되는 위치에 개구창(35)을 설치하면 좋다.
또한, 도 45를 참조하면, 더미 게이트(76b)는 실리사이드화 전에는 트랜지스터 Q4, Q5의 게이트 절연막을 형성하는 공정으로 형성되는 절연막(763)과, 이 트랜지스터의 게이트 전극을 형성하는 공정으로 형성되는 도전막(762)과, 이 트랜지스터의 측벽을 형성하는 공정으로 형성되는 측벽(764)을 구비하고 있다. 그리고 반도체층(10, 20)을 실리사이드화할 때, 자신은 반도체층(10, 20)의 실리사이드화를 저지하는 마스크가 되면서 도전막(762)의 표면에 실리사이드막(761)이 형성된다. 반도체층(10, 20)의 실리사이드화를 저지하는 마스크로서 더미 게이트(76b)를 채용하면, 그 높이를 트랜지스터 Q4, Q5의 게이트 G7, G8의 높이와 같게 할 수 있고, 실시예 7과 마찬가지로 층간 절연막의 평탄성을 향상시킬 수 있다.
(부분 분리체의 형성)
이하에서는 부분 분리체를 형성하는 여러 가지의 방법에 대하여 설명한다. 이하의 방법을 이용하여, 상기한 실시예에서 설명한 부분 분리체를 형성해도 좋다.
도 46 내지 도 51은 부분 분리체의 제1 제조 방법을 공정순으로 나타내는 단면도이다. 우선 반도체 기판(501)을 준비하고, 산소 이온 주입을 포함하는 SIMOX법 등에 의해 반도체 기판(501) 중에 매립 산화막(90)을 형성한다. 매립 산화막(90)은 반도체 기판(501)을 그 두께 방향으로 반도체층(501a, 501b)으로 분리하고, 도 46에 도시된 구성을 얻는다. 예를 들면 매립 산화막(90) 및 반도체층(501b)은 상술한 절연체(9) 및 반도체막(3)에 대응하여 각각 예를 들면 100∼400㎚ 및 50∼200㎚로 설정된다. 물론, 접합에 의해서 도 32에 도시된 구성을 얻어도 좋다.
다음에 반도체층(501b) 상에, 예를 들면 20㎚의 산화막(502)과, 200㎚ 정도의 질화막(503)을 피착하고, 또한 그 위에 부분적으로 개구하는 레지스트(504)를 형성하여 도 47에 도시된 구성을 얻는다. 산화막(502)은 CVD에 의한 형성에 의해서 얻어도 좋고, 반도체층(501b)의 열 산화에 의해서 얻어도 좋다. 또한 질화막(503)은 CVD에 의해서 형성할 수 있고, 질화막(503) 대신에 질화 산화막을 채용해도 좋다.
다음에 레지스트(504)를 마스크로 하여 질화막(503), 산화막(502)을 에칭하고, 또한 반도체층(501b)을 매립 산화막(90) 상에 남기면서 에칭하여 그 두께를 줄이고, 도 48에 도시된 트렌치(510)를 얻는다.
다음에 레지스트(504)를 제거하고, 트렌치(510)측으로부터 산화막(505)을 트렌치(510)를 매립하는 두께(예를 들면 500㎚)로 피착하여 도 49에 도시된 구성을 얻는다.
그리고 통상의 트렌치 분리와 마찬가지의 수법으로 CMP 처리를 행하고, 질화막(503)도 연마하여 그 두께를 줄이고, 도 50에 도시된 구성을 얻는다.
그리고 질화막 및 산화막에 대한 에칭을 행하여 질화막(503), 산화막(502)을 제거한다. 이것에 의해서 도 51에 도시된 바와 같이, 매립 산화막(90) 상에 설치된 반도체층(501b)의 표면에 잔존한 산화막(505)이 부분 분리체로서 기능한다.
도 52 내지 도 56은 부분 분리체의 제2 제조 방법을 공정순으로 나타내는 단면도이다. 부분 분리체의 제1 제조 방법과 마찬가지로 하여 도 47에 도시된 구성을 얻는다. 그 후, 레지스트(504)를 마스크로 하여 질화막(503), 산화막(502), 반도체층(501b)을 에칭하여 매립 산화막(90)을 노출시키는 트렌치(511)를 형성하여 도 52에 도시된 구성을 얻는다.
그 후, 레지스트(504)를 제거하고, 적어도 트렌치(511)의 바닥이 되는 매립 산화막(90)을 피복하는, 예를 들면 트렌치(511)의 바닥 및 내벽 및 질화막(503)의 표면을 피복하는 반도체층(506)을 피착시킨다. 반도체층(506)으로서는 반도체 기판(501)으로서 실리콘이 형성된 경우, 예를 들면 폴리실리콘이 채용된다. 그리고 반도체층(506) 상에 이것을 통해 트렌치(511)를 매립하는 산화막(505)을 피착하여 도 53에 도시된 구성을 얻는다.
그리고 통상의 트렌치 분리와 마찬가지의 수법으로 CMP 처리를 행하고, 질화막(503)도 연마하여 그 두께를 줄이고, 도 54에 도시된 구성을 얻는다.
그리고 질화막 및 산화막에 대한 에칭을 행하여 질화막(503), 산화막(502)을 제거하고, 도 55에 도시된 구성을 얻는다.
이 후, 산화 처리를 행함으로써, 반도체층(501b)의 표면 및 반도체층(506) 중 매립 산화막(90)으로부터 먼 측이 산화되고, 각각 산화막(508, 507)으로 변화되어 도 56에 도시된 구성을 얻는다. 그 후, 산화막(508)을 제거하여 산화막(505, 507)으로 형성된 부분 분리체를 얻는다. 이 방법에서는 산화되지 않고 남은 반도체층(506, 501b)이 상술한 반도체막(3)에 대응한다.
도 57 내지 도 60은 부분 분리체의 제3 제조 방법을 공정순으로 나타내는 단면도이다. 부분 분리체의 제1 제조 방법과 마찬가지로 트렌치(510)를 형성한다. 단 본 방법에 있어서는 질화막(503), 산화막(502) 사이에, 예를 들면 10∼100㎚의 두께의 폴리실리콘으로 이루어지는 반도체층(509)을 개재시키고 있다(도 57). 트렌치(510)를 형성할 때 행해지는 반도체층(501b)의 에칭에 따라, 반도체층(509)의 트렌치(510)에 노출되는 단부는 트렌치(510)로부터 봐서 후퇴하고 있다.
다음에, 트렌치(510)의 내벽에 산화막(520)을 형성하고, 도 58에 도시된 구성을 얻는다. 산화막(502)이 예를 들면 800∼1350℃의 열 산화로 형성되는 데 반하여, 산화막(520)은 700∼900℃의 웨트 산화에 의해서 형성되거나, 염산과 산소를 포함한 분위기 중에서 산화됨으로써 형성된다. 이에 따라, 산화막(520)은 반도체층(509)과 산화막(502) 사이 및 산화막(502)과 반도체층(501b) 사이에 깊게 침투하여 소위 버즈빅(Bird's Beak) 형상을 현저하게 한다.
다음에, 트렌치(510)를 매립하는 산화막(521)을 피착하고, CMP 처리를 행하여 이것을 평탄화하고, 도 59에 도시된 구성을 얻는다. 후술하는 오버 에칭에 의해서도 산화막(521)의 표면이 지나치게 낮아지지 않도록 하기 위해서, CMP 처리에 있어서, 산화막(521)의 평탄면의 위치가 질화막(503)의 주면보다도 지나치게 낮아지지 않도록 산화막(521)의 연마량을 조정한다.
다음에 질화막(503) 반도체층(509)을 웨트 에칭에 의해서 제거하고, 또한 산화막(502)도 에칭하여 제거한다. 단, 산화막(502)을 에칭할 때, 50∼100%의 오버 에칭을 행하여 산화막(521)의 버즈빅 윤곽 형상을 평평하게 함과 함께, 반도체층(509) 및 질화막(503)의 윤곽 형상에 대응시켜 각각 오목부(523, 524)를 형성한다. 이것에 의해서 도 60에 도시된 부분 분리체(522)를 얻을 수 있다.
도 61은 부분 분리체(522) 상에도 게이트 전극 G10이 연장되어 설치된 구성을 나타내는 단면도이다. 위치(601)에 도시된 바와 같이, 버즈빅의 선단으로부터 부분 분리체(522)로 향하는 방향을 따라서 거의 상측으로 경사지는 부분에는 오목부(523, 524)가 존재한다. 따라서, 게이트 전극 G10을 형성할 때, 불필요한 게이트 재료가 표면에 잔존하는 것을 방지하는 효과가 높아지고, 또한 위치 601에 있어서의 상측으로의 경사에 따른 버즈빅 근방에서의 단차가 저감되기 때문에, 게이트 전극 G10의 형성이 용이하게 된다.
또한, 위치 602에 도시된 바와 같이, 버즈빅 선단으로부터 부분 분리체(522)로 향하는 방향을 향하여 하측으로 경사지는 부분에서는 반도체층(501b)측에 둥그렇게 돌출되는 형상을 부분 분리체(522)가 나타내고 있다. 이 때문에, 반도체 소자의 제조 과정에서 행해지는 열 처리나 산화 처리에 의하여 반도체층(501b)과 부분 분리체(522)와의 계면 근방에 생기는 응력을 완화할 수 있고, 이 응력에 의해서 반도체층(501b)에 결정 결함이 생기는 것을 억제할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 분리체와 반도체막과의 경계로부터 2㎛ 이하이거나, 또는 분리체가 형성되어 있지 않은 위치에서는 결함 밀도가 매우 낮다. 따라서 이러한 위치에서 형성된 pn 접합에 있어서의 누설 전류를 매우 작게 할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 반도체 장치의 레이아웃의 자유도를 높일 수 있다.
본 발명에 따른 반도체 장치에 따르면, 누설 전류가 작은 다이오드를 얻을 수 있다.
본 발명에 따른 반도체 장치에 따르면, 누설 전류가 작은 CMOS 트랜지스터를 얻을 수 있다.
본 발명에 따른 반도체 장치에 따르면, 제1 반도체층 및 제3 반도체층에 대하여 실리사이드화를 실시할 때, 제2 반도체층 및 제4 반도체층에도 실리사이드화가 실시되는 것을 회피할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 누설 전류가 작은 저항기를 얻을 수 있다.
본 발명에 따른 저항기에 따르면, pn 접합이 분리체로부터 떨어져 형성되어 있고, 제3 반도체층이 제2 반도체층으로 이루어지는 저항체에 대한 컨택트로서 기능하기 때문에, 누설 전류가 작은 저항기를 얻을 수 있다.
본 발명에 따른 저항기에 따르면, 실리사이드 처리를 행하여도 제1 반도체층과 제2 반도체층과의 단락을 방지할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 금속 화합물과 반도체막과의 경계로부터 2㎛ 이하의 위치에서는 결함 밀도가 매우 낮다. 따라서 이러한 위치에서 형성된 pn 접합에 있어서의 누설 전류를 매우 작게 할 수 있다.
본 발명에 따른 반도체 장치에 따르면, pn 접합의 단락을 회피할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 반도체 장치 상에 형성되는 층간막의 평탄성을 향상시킬 수 있다.

Claims (3)

  1. 적어도 표면이 절연성인 기판과,
    상기 기판의 상기 표면 상에 설치되며, 제1 도전형의 제1 반도체층, 상기 제1 도전형이고 상기 제1 반도체층보다도 불순물 농도가 낮은 제2 반도체층, 상기 제1 도전형과는 반대의 제2 도전형의 제3 반도체층, 상기 제2 도전형이고 상기 제3 반도체층보다도 불순물 농도가 낮은 제4 반도체층을 포함하는 반도체막과,
    상기 기판으로부터 먼 측의 상기 반도체막의 표면에 있어서 상기 기판의 상기 표면으로부터 격리되어 형성되는 절연성의 분리체
    를 포함하고,
    상기 제2 반도체층과 상기 제4 반도체층은 상기 반도체막의 두께 방향에 걸쳐 pn 접합을 형성하고,
    상기 분리체와 상기 반도체막의 경계로부터 상기 분리체의 내측으로 그리고 상기 기판의 상기 표면을 따라서 2㎛ 들어간 위치보다도 상기 분리체의 외측으로 상기 pn 접합이 위치하는 반도체 장치.
  2. 적어도 표면이 절연성인 기판과,
    상기 기판의 상기 표면 상에 설치되며, 그 두께 방향에 걸쳐 pn 접합이 적어도 하나 형성되는 반도체막과,
    상기 반도체막 상에 선택적으로 형성되며, 상기 반도체막과 금속과의 화합물인 금속 화합물층
    을 포함하고,
    상기 화합물층과 상기 반도체막의 경계로부터 상기 화합물층의 외측으로 그리고 상기 표면을 따라서 2㎛ 나온 위치 내에 모든 상기 pn 접합이 위치하는 반도체 장치.
  3. 적어도 표면이 절연성인 기판과,
    상기 기판의 상기 표면 상에 설치된 제1 도전형의 제1 반도체층과,
    상기 기판으로부터 먼 측의 상기 제1 반도체층의 표면에 있어서 상기 기판의 상기 표면으로부터 격리되어 형성되는 절연성의 분리체와,
    상기 제1 반도체층의 상기 표면으로부터 상기 기판의 표면까지 연장되면서 상기 분리체와는 격리되는 pn 접합을 상기 제1 반도체층과 함께 형성하고, 상기 제1 반도체층 중에 형성되는 상기 제1 도전형과는 반대의 제2 도전형의 제2 반도체층
    을 포함하는 저항기.
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