FR3009647A1 - - Google Patents

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Pierre Morin
Denis Rideau
Olivier Nier
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STMicroelectronics SA
STMicroelectronics lnc USA
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STMicroelectronics SA
STMicroelectronics lnc USA
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Abstract

L'invention concerne un procédé pour contraindre une couche semiconductrice, comprenant : former, sur une structure du type silicium sur isolant (SOI) comportant une couche semiconductrice en contact avec une couche isolante, un ou plusieurs blocs de contrainte alignés sur des premières régions de la couche semiconductrice dans lesquelles des canaux de transistors doivent être formés, les blocs de contrainte étant contraints de telle sorte qu'ils contraignent localement la couche semiconductrice ; et déformer des deuxièmes régions de la couche isolante adjacentes aux premières régions en diminuant temporairement , par un recuit, la viscosité de la couche isolante.

Description

B12857 - 13-GR1-0697 1 PROCEDE POUR INTRODUIRE UNE CONTRAINTE LOCALE DANS UNE COUCHE SEMICONDUCTRICE Domaine La présente description concerne le domaine des couches semiconductrices contraintes, et en particulier un procédé pour former une couche semiconductrice contrainte.
Arrière-plan Les performances de certains types de transistors comme les transistors MOS à canal P et à canal N peuvent être fortement améliorées par l'introduction de contraintes dans la région de canal.
En particulier, pour les transistors PMOS, la présence d'une contrainte en compression dans la région de canal conduit en général à une augmentation de la mobilité des trous, et ainsi à une amélioration en termes de vitesse de commutation. Pour les transistors NMOS, la présence d'une 15 contrainte en tension dans la région de canal conduit en général à une augmentation de la mobilité des électrons, et ainsi à une amélioration en termes de vitesse de commutation. Cependant, les procédés de fabrication de transistors existants conduisent en général à des transistors ayant des 20 canaux qui sont contraints de manière non optimale, ce qui conduit à des performances non optimales des transistors. Il B12857 - 13-GR1-0697 2 existe donc un besoin pour un procédé de formation d'une couche semiconductrice contrainte conduisant à des performances de transistors améliorées. Résumé Un objet de modes de réalisation de la présente invention est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un procédé pour contraindre une couche semiconductrice comprenant : former, sur une 10 structure du type silicium sur isolant comportant une couche semiconductrice en contact avec une couche isolante, un ou plusieurs blocs de contrainte alignés sur des premières régions de la couche semiconductrice dans lesquelles des canaux de transistors doivent être formés, les blocs de contrainte étant 15 contraints de telle sorte qu'ils contraignent localement la couche semiconductrice ; et déformer des deuxièmes régions de la couche isolante adjacentes aux premières régions en diminuant temporairement, par un recuit, la viscosité de la couche isolante. 20 Selon un mode de réalisation, les blocs de contrainte sont formés en un matériau contraint. Selon un mode de réalisation, chacun des blocs de contrainte est formé en SiN ou en SiGe. Selon un mode de réalisation, les blocs de contrainte 25 sont contraints en formant une couche de contrainte sur la couche semiconductrice et les blocs de contrainte. Selon un mode de réalisation, la couche de contrainte a une épaisseur égale à au moins 150 % de l'épaisseur de la couche semiconductrice. 30 Selon un mode de réalisation, la couche de contrainte est en SiN. Selon un mode de réalisation, le procédé comprend en outre : retirer lesdits un ou plusieurs blocs de contrainte ; et former une grille de transistor au-dessus de chacune des 35 premières régions.
B12857 - 13-GR1-0697 3 Selon un mode de réalisation, chacun des blocs de contrainte a une largeur comprise entre 80 % et 300 % de la longueur de la grille de transistor. Selon un mode de réalisation, les blocs de contrainte comprennent deux blocs de contrainte adjacents dont les centres sont séparés d'une distance comprise entre 80 % et 120 % de la distance séparant les centres des grilles de transistors formées au-dessus des premières régions sur lesquelles les blocs de contrainte adjacents sont alignés.
Selon un mode de réalisation, chacun des blocs de contrainte a une hauteur égale à au moins sa largeur. Selon un mode de réalisation, la diminution temporaire de la viscosité des deuxièmes régions comprend un recuit à une température comprise entre 950°C et 1150°C.
Selon un mode de réalisation, la diminution temporaire de la viscosité des deuxièmes régions comprend un recuit pendant une durée de 30 minutes ou moins. Selon un mode de réalisation, la diminution temporaire de la viscosité des deuxièmes régions comprend de provoquer une transformation viscoplastique dans les deuxièmes régions sans provoquer une transformation viscoplastique dans au moins certaines régions de la couche isolante à l'extérieur des deuxièmes régions. Selon un mode de réalisation, le procédé comprend en 25 outre la formation de tranchées s'étendant à travers la couche semiconductrice pour former des régions d'isolement délimitant un ou plusieurs transistors. Selon un mode de réalisation, la couche semiconductrice comprend une pluralité d'ailettes semiconductrices, 30 chacune des ailettes comprenant l'une des deuxièmes régions. Brève description des dessins Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre B12857 - 13-GR1-0697 4 illustratif et non limitatif, en référence aux dessins joints dans lesquels : la figure 1 est une vue en perspective d'une portion d'une structure du type semiconducteur sur isolant (SOI) comprenant un transistor selon un exemple de réalisation de la présente description ; les figures 2A à 2C sont des vues en coupe illustrant des étapes d'un procédé pour contraindre localement une couche semiconductrice selon un exemple de réalisation de la présente 10 description ; la figure 3 est une vue en perspective d'une portion d'une structure du type semiconducteur sur isolant (SOI) comprenant un transistor selon un autre exemple de réalisation de la présente description ; 15 la figure 4 est une vue à plat d'une portion d'une structure SOI pendant des opérations dans un procédé pour contraindre localement une couche semiconductrice selon un exemple de réalisation de la présente description ; les figures 5A à 5D sont des vues en coupe de la 20 structure SOI de la figure 4 selon un exemple de réalisation de la présente description ; la figure 6 est une vue à plat de la portion de la structure SOI de la figure 4 pendant d'autres opérations dans un procédé pour contraindre localement une couche semiconductrice 25 selon un exemple de réalisation de la présente description ; les figures 7A et 7E sont des vues en coupe de la structure SOI de la figure 6 selon un exemple de réalisation de la présente description ; et. la figure 8 est un organigramme illustrant des étapes 30 dans un procédé pour contraindre localement une couche semiconductrice selon un exemple de réalisation de la présente description. Description détaillée La figure 1 est une vue en perspective d'une portion 35 100 d'une structure du type semiconducteur sur isolant (SOI). La B12857 - 13-GR1-0697 structure SOI comprend un réseau 102 de tranchées d'isolement, qui sont par exemple des isolements à tranchées peu profondes (STI), délimitant des transistors. En particulier, des tranchées verticales 104, dont deux sont illustrées dans la portion 100 de 5 la figure 1, délimitent une dimension de chaque transistor, tandis que des tranchées horizontales 106, dont une seule est illustrée en figure 1, délimitent une autre dimension de chaque transistor. Dans l'exemple de la figure 1, la structure SOI comprend un substrat 108, par exemple constitué de silicium massif, une couche d'isolant 110 formée sur le substrat 108, et une couche semiconductrice 112, formée sur la couche isolante 110 et en contact avec celle-ci . La couche isolante 110 a par exemple une épaisseur comprise entre 20 et 50 nui et correspond à une couche d'oxyde enterrée, souvent appelée dans la technique couche "BOX". La couche semiconductrice 112 a par exemple une épaisseur comprise entre 5 et 20 nui. La couche semiconductrice 112 est par exemple constituée de silicium ou de SiGe. Les tranchées d'isolement 104, 106 s'étendent par exemple à travers la couche semiconductrice 112 et au moins partiellement dans la couche isolante 110. Dans l'exemple de la figure 1, les tranchées 104, 106 s'étendent aussi dans le substrat 108. La figure 1 illustre un exemple d'une portion d'un 25 transistor 113 formé dans la couche semiconductrice 112, et délimité par les tranchées d'isolement 104 et 106. Le transistor 113 est par exemple un transistor MOS à canal P ou à canal N. Dans l'exemple de la figure 1, le transistor 113 comprend, entre les deux tranchées 104, une région de canal centrale 114, et des 30 régions de source et de drain 116, 118 sur des côtés respectifs de la région de canal 114. Les régions de source et de drain 116, 118 sont par exemple des régions fortement dopées de la couche semiconductrice 112. Comme cela est représenté par des lignes en pointillés 35 en figure 1 au-dessus de la région de canal 114 du transistor B12857 - 13-GR1-0697 6 113, un empilement de grille va par exemple être formé avec des espaceurs surplombant partiellement les régions de source et de drain 116, 118. La longueur de grille Lg du transistor est définie comme étant la longueur de la grille dans la direction perpendiculaire à la direction dans laquelle sont formées les tranchées d'isolement 104. Bien que cela ne soit pas illustré en figure 1, il pourrait y avoir des centaines ou des milliers de transistors à canal P ou à canal N formés dans la structure SOI et délimités 10 par le réseau 102 de tranchées d'isolement 104, 106. COmille cela est représenté par des flèches biaxiales 120 disposées au-dessus de la région de canal 114 de la couche semiconductrice 112 en figure 1, la couche semiconductrice 112 est par exemple contrainte. Cette contrainte peut être une 15 contrainte de compression, ou une contrainte de tension, et peut être biaxiale, en d'autres termes, se faire à la fois dans la direction de la longueur LT et dans la direction de la largeur WT du transistor, ou être uniaxiale, en d'autres termes se faire soit dans la direction de la longueur LT du transistor, soit 20 dans la direction de la largeur WT du transistor. Cependant, le terme "contrainte uniaxiale" va aussi être utilisé pour couvrir le cas dans lequel il y a une contrainte biaxiale, mais où les niveaux de contrainte sont différents suivant la longueur et la largeur du transistor. 25 Les figures 2A à 2C sont des vues en coupe illustrant des étapes d'un procédé pour introduire localement une contrainte uniaxiale ou biaxiale dans les régions de canal d'une couche semiconductrice d'une structure SOI similaire à celle illustrée en figure 1. 30 Comme cela est représenté en figure 2A, initialement la structure SOI a été formée en comprenant le substrat 108, la couche isolante 110 et la couche semiconductrice 112. La couche semiconductrice 112 n'est par exemple pas contrainte initialement. Dans une variante, la couche semiconductrice 112 peut 35 initialement être contrainte de façon uniaxiale ou biaxiale, et B12857 - 13-GR1-0697 7 le procédé décrit ici peut être utilisé pour renforcer ou relâcher la contrainte dans un axe donné. Des blocs de contrainte, dont deux sont référencés 202A et 202B en figure 2A, sont formés sur la couche 5 semiconductrice 112, par exemple en utilisant une étape de photolithographie. Le terme "bloc de contrainte" est utilisé ici pour désigner un bloc de matériau qui peut appliquer une contrainte à la couche semiconductrice sous-jacente. Par exemple, les blocs 202A, 202E peuvent être formés en un matériau 10 contraint, comme du SiN, ou du SiGe, ou un matériau non contraint comme du silicium polycristallin. Dans certains modes de réalisation, les blocs de contrainte 202A, 202E correspondent à des pseudo-grilles qui sont par exemple formées en utilisant un même masque de 15 photolithographie que celui utilisé dans la suite pour former les grilles du dispositif. La figure 2B illustre une étape suivante dans laquelle une couche de contrainte 204 est par exemple formée par-dessus les blocs de contrainte 202A, 202E et la couche semiconductrice 20 204. Une couche de contrainte 204 est par exemple appliquée dans le cas où les blocs de contrainte 202A, 202B ne sont pas eux-mêmes contraints, ou dans le cas où il faut appliquer une contrainte plus forte que celle déjà présente dans les blocs de contrainte. Le terme "couche de contrainte" est utilisé ici pour 25 désigner une couche de matériau capable d'appliquer une contrainte aux blocs de contrainte afin de contraindre mécaniquement une ou plusieurs couches de la structure. Par exemple, la couche de contrainte est en un matériau contraint comme du nitrure de silicium, qui peut être déposé de façon à 30 avoir une contrainte en tension ou en compression. Une variante d'exemple de matériau introduisant une contrainte en compression est une couche épitaxiale de SiGe. Par exemple, la contrainte dans la couche de contrainte 202 est de 1 GPa ou plus. Dans certains modes de réalisation, une couche d'oxyde 35 (non illustrée) peut être formée sur la couche semiconductrice B12857 - 13-GR1-0697 8 112 avant de déposer la couche de contrainte 202, pour améliorer l'adhérence. Les blocs de contrainte 202A, 202E sont par exemple alignés sur des régions dans la couche semiconductrice 112 sous-5 jacente dans lesquelles des canaux de transistors doivent être formés. Ainsi, la distance d entre le centre des blocs de contrainte 202A et 202B est par exemple sensiblement égale à la distance d entre les centres des grilles de transistors actives à former dans la structure. Par exemple, la distance d est 10 comprise entre 80 % et 120 % de la distance entre les centres des grilles à former dans la structure. Dans un exemple, la distance d est égale à au moins 40 nm, et pourrait atteindre 1000 nM ou plus. Comme cela est illustré par des cercles en pointillés 15 206A, 206E en figure 2E, après la formation des blocs de contrainte 202A, 202B et optionnellement de la couche de contrainte 204, une contrainte est appliquée localement dans les régions de la couche semiconductrice 112 se trouvant en dessous des blocs de contrainte 202A, 202B. Une telle contrainte peut 20 être un pourcentage élevé de la contrainte présente dans les blocs de contrainte 202A, 202E et/ou dans la couche de contrainte 204. En outre, cette contrainte s'étend avantageusement au moins partiellement dans la couche isolante 110 sous-jacente. 25 La profondeur dans la structure à laquelle une contrainte relativement élevée est appliquée par les blocs de contrainte 202A, 202B et/ou la couche de contrainte 204, est par exemple déterminée par la hauteur H et la largeur W des blocs de contrainte. En outre, dans le cas où la couche de contrainte 204 30 est présente, la contrainte est aussi déterminée par le facteur de forme des blocs de contrainte 202A, 202E et par l'épaisseur Ts de la couche de contrainte 204. Par exemple, la largeur W des blocs de contrainte 202A, 202B est comprise entre 80 % et 300 % de la longueur de 35 grille Lg d'une grille à former sur la région de canal.
B12857 - 13-GR1-0697 9 Par exemple, les hauteurs H des blocs de contrainte 202A, 2023 sont égales au moins à leurs largeurs respectives W. L'épaisseur Ts de la couche de contrainte 202 est par exemple choisie égale à au moins 150 %, et dans certains cas 5 200 %, de l'épaisseur de la couche semiconductrice 112. Par exemple, la couche de contrainte Ts a une épaisseur égale ou supérieure à 50 nm, et dans certains modes de réalisation, comprise entre 70 et 100 nm. Dans un exemple, W est égal à environ la longueur de 10 grille Lg, qui est par exemple d'environ 20 nm, H est égal à environ 60 nm, et l'épaisseur SOI est d'environ 30 nm, et dans le cas où une couche de contrainte 204 est présente, elle a une épaisseur Ts égale à environ 60 nm. Chacun des blocs de contrainte 202A, 2028 correspond 15 par exemple à un bloc s'étendant à travers la structure dans la direction dans laquelle les grilles des transistors doivent être formées. La longueur de ces blocs est par exemple égale à deux fois ou plus la largeur WT des transistors définieen figure 1, et de telles tranchées vont par exemple avoir pour résultat une 20 contrainte sensiblement uniaxiale s'exerçant dans les régions de canal. En variante, blocs de contrainte 202A, 202B pourraient être des ouvertures rectangulaires ayant des longueurs égales ou inférieures à une largeur de transistor WT, ce qui conduit par exemple à une contrainte biaxiale dans les régions de canal. 25 Pendant que la contrainte est maintenue dans la couche semiconductrice 112, une opération de recuit est par exemple réalisée pour diminuer temporairement la viscosité de la couche isolante 110 dans les régions contraintes 206A, 206B se trouvant en dessous des blocs de contrainte 202A, 202E. La couche 30 isolante 110 est par exemple en oxyde, et le recuit est réalisé à une température comprise entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou à une température comprise 35 entre 1050°C et 1150°C pendant une durée comprise entre 15 et 45 B12857 - 13-GR1-0697 10 minutes. En variante, la couche isolante 110 pourrait être formée en un matériau qui a naturellement une viscosité inférieure à celle de l'oxyde, par exemple en BSG (verre de bore silicium), et le recuit pourrait être réalisé à une température comprise entre 900°C et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou à une température comprise entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. En diminuant temporairement la viscosité de la couche isolante 110 pendant le recuit, la couche isolante 110 se relâche par exemple de telle sorte que, lorsqu'elle se refroidit et que la viscosité est augmentée, la contrainte dans la couche semiconductrice 112 est maintenue non seulement par les blocs de contrainte 202A, 2023 et/ou la couche de contrainte 204, mais aussi par les régions de la couche isolante sous-jacente 110. L'opération de recuit conduit par exemple à une transformation viscoplastique dans au moins une partie des régions 206A, 206E de la couche isolante 110, mais pas dans au moins certaines régions de la couche isolante 110 à l'extérieur des régions 206A, 206B. En particulier, bien que la viscosité dans la couche isolante 110 pendant le recuit reste sensiblement constante partout, la déformation de l'isolant va être au moins partiellement déterminée par le niveau de contrainte dans cette couche, et plus la contrainte est élevée, plus la déformation sera grande. Par conséquent, étant donné les niveaux de contrainte relativement élevés dans les régions 206A et 206B, une transformation viscoplastique peut se limiter à ces régions. Cela conduit avantageusement, lors du refroidissement de la couche isolante 110, à une contrainte qui est concentrée localement, et ainsi à des niveaux relativement élevés, dans la couche semiconductrice 112. En particulier, le taux de relaxation initial dans le temps daT/dt à t=0 suit la relation suivante : B12857 - 13-GR1-0697 11 daT m YGO dt où Y est le module de Young de l'isolant, ao est la contrainte initiale appliquée dans la couche isolante, et iT est la viscosité d'extension initiale à la température T. Pour une viscosité iT donnée, plus la contrainte ao est élevée, plus le taux de relaxation daT/dt est élevé. L'opération de recuit correspond par exemple au recuit des régions d'isolement STI, et va maintenant être décrite en référence à la figure 2C.
Comte cela est représenté en figure 2C, la couche de contrainte 204, si elle est présente, est alors par exemple retirée en utilisant une étape de gravure appropriée, par exemple en utilisant du H3PO4 dans le cas où la couche de contrainte 204 est en SiN, ou du HCL dans le cas où la couche de contrainte 204 est en SiGe. De façon similaire, les blocs de contrainte 202A, 202E sont aussi retirés. Toutefois, la contrainte introduite localement dans la couche semiconductrice 112 reste au moins partiellement. Des tranchées d'isolement 104 sont ensuite par exemple formées pour délimiter les régions de canal associées aux régions contraintes 206A et 206B respectivement. En outre, des empilements de grille 210A, 210B sont par exemple formés sur ces régions de canal, et des régions de source et de drain 116, 118 sont par exemple formées de chaque côté des régions de canal.
La figure 3 est une vue en perspective d'une portion 300 d'une structure de type semiconducteur sur isolant (SOI) selon une variante de réalisation basée sur des transistors finFET. La structure SOI 300 comprend un substrat 308, par exemple constitué de silicium massif, une couche d'isolant 310 formée sur le substrat 308, et une couche semiconductrice 312, formée sur la couche isolante 310 et en contact avec celle-ci, et comprenant plusieurs ailettes 312A, 312B, 312C, dont chacune correspond à un transistor séparé, ayant un canal de type P ou B12857 - 13-GR1-0697 12 de type N, et contrôlé par une grille commune 314. La couche isolante 310 a par exemple une épaisseur comprise entre 20 et 50 nm et correspond à une couche d'oxyde enterrée. La couche semiconductrice 312, et en particulier chacune des ailettes 312A à 312C, a par exemple une épaisseur comprise entre 20 et 50 nm. La couche semiconductrice 312 est par exemple formée en silicium ou en SiGe. La figure 4 est une vue à plat illustrant une structure SOI du type de la figure 3 pendant des étapes d'un procédé pour contrainte localement la couche semiconductrice 312, et en particulier les ailettes. Dans l'exemple de la figure 4, la structure comprend cinq ailettes 312A à 312E. La figure 5A est une vue en coupe prise suivant une ligne en pointillés A-A' représentée en figure 4, qui s'étend 15 suivant la longueur de l'ailette 3120. La figure 5B est une vue en coupe prise suivant une ligne en pointillés B-B' représentée en figure 4, qui s'étend perpendiculairement à la direction des ailettes 312A à 312E. Comme cela est représenté dans les figures 5A et 5E, 20 initialement la structure SOI a été formée comprenant le substrat 308, la couche isolante 310 et la couche semiconductrice 312. La couche semiconductrice 312, et en particulier les ailettes individuelles 312A à 312E ne sont par exemple pas contraintes initialement. Dans une variante, une ou 25 plusieurs de ces ailettes peuvent initialement être contraintes de façon uniaxiale ou biaxiale, et le procédé décrit ici peut être utilisé pour renforcer ou relâcher la contrainte dans un axe. Les blocs de contrainte 502A, 502B sont formés sur la 30 couche semiconductrice 312, et sur la couche isolante 310 entre les ailettes 312A à 312E, par exemple en utilisant une étape de photolithographie. Les blocs de contrainte 502A, 502B sont par exemple en un matériau similaire, et dans leur coupe représentée en figure 5A de dimensions similaires, par rapport aux blocs de B12857 - 13-GR1-0697 13 contrainte 202A, 202B décrit précédemment, et ne vont pas être décrits de nouveau en détail. La figure 5C illustre la coupe A-A' après une étape suivante dans laquelle, optionnellement, une couche de contrainte 504 est formée sur les blocs de contrainte 502A, 502B et sur la couche semiconductrice 3120 entre les blocs de contrainte. La couche de contrainte 504 est par exemple similaire à la couche de contrainte 204 décrite précédemment, et ne va pas être décrite de nouveau en détail. 10 La figure 5D illustre la coupe B-B' après le dépôt optionnel de la couche de contrainte 504. Les blocs de contrainte 502A, 5023 sont par exemple alignés sur des régions dans les ailettes semiconductrices sous-jacentes 312A à 312E dans lesquelles des canaux de transistors 15 doivent être formés. Ainsi, la distance d entre le centre du bloc de contrainte 502A, 5023 est par exemple sensiblement égale à la distance d entre les centres des grilles de transistors à former dans la structure. Par exemple, la distance d est comprise entre 80 % et 120 % de la distance entre les centres 20 des grilles à former dans la structure. Dans un exemple, la distance d est égale à au moins 40 mm, et pourrait atteindre 1000 nm ou plus. Comme cela est illustré par des cercles en pointillés 506A, 506B en figure 50, la contrainte appliquée par les blocs 25 de contrainte 502A et 502B dans la structure est par exemple localisée dans la région de chacune des ailettes semiconductrices 312A à 312E se trouvant en dessous des blocs de contrainte 502A, 502B. Une telle contrainte peut être un pourcentage élevé de la contrainte présente dans les blocs de 30 contraintes 502A, 502B et/ou dans la couche de contrainte 504. En outre, cette contrainte s'étend avantageusement au moins partiellement dans la couche isolante 310 sous-jacente. Chacun des blocs de contrainte 502A, 502B correspond par exemple à un bloc qui s'étend à travers la structure dans la 35 direction où les grilles de transistors doivent être formées. La B12857 - 13-GR1-0697 14 longueur de ces blocs est par exemple telle qu'ils s'étendent à travers la pluralité des ailettes 312A à 312E, et provoquent une contrainte sensiblement uniaxiale exercée dans les régions de canal.
Pendant que la contrainte est maintenue dans les ailettes 312A à 312E de la .couche semiconductrice 312, une opération de recuit est par exemple réalisée pour augmenter temporairement le taux de déformation de la couche isolante 310 dans les régions contraintes 506A, 506E se trouvant en dessous des blocs de contrainte 502A, 502E. La couche isolante 310 est par exemple en oxyde, et le recuit est réalisé à une température comprise entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou à une température comprise entre 1050° C et 1150°C pendant une durée comprise entre 15 et 45 minutes. En variante, la couche isolante 310 pourrait être formée en un matériau qui a naturellement une viscosité inférieure à celle d'un oxyde, par exemple en BPSG (verre de bore silicium), et le recuit pourrait être réalisé à une température comprise entre 900°C et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou à une température comprise entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. En diminuant temporairement la viscosité de la couche isolante 310, la couche isolante 310 se relâche par exemple de telle sorte que, lorsqu'elle se refroidit et que sa viscosité augmente, la contrainte dans les ailettes 312A à 312E de la couche semiconductrice 312 est maintenue non seulement par les blocs de contrainte 502A, 504B et/ou la couche de contrainte 504, mars aussi par les régions de la couche isolante sous-jacente 310. L'opération de recuit conduit par exemple à une transformation viscoplastique dans au moins une partie des 35 régions 506A, 506B de la couche isolante 310, mais pas dans au B12857 - 13-GR1-0697 15 moins certaines régions de la couche isolante 310 à l'extérieur des régions 506A, 506B. En particulier, le taux de déformation dans la couche isolante 310 pendant le recuit va être au moins partiellement déterminé par le niveau de contrainte dans cette couche, comme cela a été décrit précédemment. La figure 6 est une vue à plat illustrant la structure SOI pendant des étapes suivantes dans le procédé des figures 7A et 7B, dans lesquelles les blocs de contrainte 502A, 502B et la couche de contrainte 504 ont été retirés, et des grilles 510A et 510E ont été formées, sensiblement alignées sur les régions au-dessus desquelles les blocs de contrainte 502A, 502E ont été formés. La figure 7A est une vue en coupe prise suivant une ligne en pointillés A-A' représentée en figure 6, qui s'étend suivant la longueur de l'ailette 3120 et croise les grilles 510A, 510B. Comme cela est illustré en figure 7A, une région d'isolement 512, comme une STI, est par exemple formée dans la couche semiconductrice 312 et s'étend au moins dans la couche isolante 310, et aussi dans le substrat 308 dans l'exemple de la figure 7A. En outre, des régions de source et de drain 516, 518 sont formées respectivement sur chaque côté des régions de canal. La figure 7B est une vue en coupe prise suivant une ligne en pointillés B-B' représentée en figure 6, qui s'étend 25 perpendiculairement à la direction des ailettes 312A à 312E, et suivant la longueur de la grille 510B. La figure 8 est un organigramme illustrant des étapes d'un procédé pour contraindre une couche semiconductrice selon un exemple de réalisation de la présente description. 30 Dans une première étape 802, un ou plusieurs blocs de contrainte sont formes sur une couche semiconductrice d'une structure SOI, qui est par exemple la couche semiconductrice 112 des figures 2A à 20, ou la couche semiconductrice 312 comprenant les ailettes 3A à 3E des figures 5A à 5D.
B12857 - 13-GR1-0697 16 Dans une étape suivante 804, optionnellement une couche de contrainte est déposée sur les blocs de contrainte et la couche semiconductrice. Dans une étape suivante 806, un recuit est réalisé 5 pour diminuer temporairement la viscosité des régions de la couche isolante adjacente à des régions de la couche semiconductrice dans lesquelles des canaux de transistors doivent être formés. Optionnellement, le procédé comprend en outre une 10 étape 808, dans laquelle les blocs de contrainte, et la couche de contrainte si elle est présente, sont retirés, et une ou plusieurs grilles, comme les grilles 210A ou 2103 de la figure 2C ou les grilles 510A, 510E de la figure 6, sont formées au-dessus des régions de canal contraintes.
15 Un avantage des divers modes de réalisation décrits ici est qu'on peut introduire ou renforcer une contrainte dans une couche semiconductrice de façon simple et à faible coût. Avantageusement, la contrainte est appliquée localement dans les régions de canal de la couche semiconductrice, ce qui conduit à 20 une contrainte concentrée qui peut être maintenue de façon efficace par des régions adjacentes de la couche isolante. Dans certains modes de réalisation, la contrainte introduite localement est une contrainte uniaxiale. Cela a pour avantage d'assurer une mobilité améliorée des porteurs de charge 25 dans la région de canal d'un transistor par rapport à une couche semiconductrice ayant un niveau similaire de contrainte biaxiale. En particulier, les présents inventeurs ont découvert qu'en renforçant une contrainte uniaxiale, par exemple en introduisant une contrainte dans une seule direction ou en relâchant 30 dans une seule direction une couche semiconductrice contrainte de façon biaxiale, on peut obtenir un gain de performance. Par exemple, dans un canal de type P, la mobilité des porteurs de charge peut être améliorée par la présence d'une contrainte en compression dans la direction de la longueur du transistor, et 35 une relaxation ou une contrainte en tension dans la direction de B12857 - 13-GR1-0697 17 la largeur du transistor. Dans un canal de type N, la mobilité des porteurs de charge peut être améliorée par la présence d'une contrainte en tension dans la direction de la largeur du transistor, et une relaxation ou une contrainte en compression dans la direction de la longueur du transistor. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit des exemples spéci10 figues de matériaux qui peuvent être utilisés pour former les couches de contraintes, il sera clair pour l'homme de l'art qu'il existe une large gamme de techniques équivalentes qui pourraient être utilisées, en employant des couches de matériaux différents.
15 En outre, il sera clair pour l'homme de l'art que les diverses fonctionnalités décrites en relation avec les divers modes de réalisation décrits ici peuvent être combinées, dans des variantes de réalisation, selon des combinaisons quelconques.

Claims (15)

  1. REVENDICATIONS1. Procédé pour contraindre une couche semiconductrice (112) comprenant : former, sur une structure du type silicium sur isolant (SOI) comportant une couche semiconductrice (112, 312) en 5 contact avec une couche isolante (110, 310), un ou plusieurs blocs de contrainte (202A, 202B, 502A, 502B) alignés sur des premières régions de la couche semiconductrice dans lesquelles des canaux de transistors doivent être formés, les blocs de contrainte étant contraints de telle sorte qu'ils contraignent 10 localement la couche semiconductrice ; et déformer des deuxièmes régions de la couche isolante (110, 310) adjacentes aux premières régions en diminuant temporairement, par un recuit, la viscosité de la couche isolante. 15
  2. 2. Procédé selon la revendication 1, dans lequel les blocs de contrainte (202A, 2028, 502A, 502B) sont formés en un matériau contraint.
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel chacun des blocs de contrainte (202A, 202B, 502A, 502B) est 20 formé en SiN ou en SiGe.
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel les blocs de contrainte (202A, 202B, 502A, 502B) sont contraints en formant une couche de contrainte (204, 504) sur la couche semiconductrice et les blocs de contrainte. 25
  5. 5. Procédé selon la revendication 4, dans lequel la couche de contrainte (204, 504) a une épaisseur égale à au moins 150 % de l'épaisseur de la couche semiconductrice (112, 312).
  6. 6. Procédé selon la revendication 4 ou 5, dans lequel la couche de contrainte est en SiN. 30
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, comprenant en outre : retirer lesdits un ou plusieurs blocs de contrainte (202, 502) ; etB12857 - 13-GR1-0697 19 former une grille de transistor au-dessus de chacune des premières régions.
  8. 8. Procédé selon la revendication 7, dans lequel chacun des blocs de contrainte (202A, 202B, 502A, 502B) a une 5 largeur comprise entre 80 % et 300 % de la longueur (Lg) de la grille de transistor.
  9. 9. Procédé selon la revendication 7 ou 8, dans lequel les blocs de contrainte comprennent deux blocs de contrainte adjacents dont les centres sont séparés d'une distance (d) 10 comprise entre 80 % et 120 % de la distance séparant les centres des grilles de transistors formées au-dessus des premières régions sur lesquelles les blocs de contrainte adjacents sont alignés.
  10. 10. Procédé selon l'une quelconque des revendications 15 1 à 9, dans lequel chacun des blocs de contrainte (202A, 202E, 502A, 502B) a une hauteur (H) égale à au moins sa largeur (W).
  11. 11. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel la diminution temporaire de la viscosité des deuxièmes régions comprend un recuit à une température comprise 20 entre 950°C et 1150°C.
  12. 12. Procédé selon l'une quelconque des revendications 1 à 11, dans lequel la diminution temporaire de la viscosité des deuxièmes régions comprend un recuit pendant une durée de 30 minutes ou moins. 25
  13. 13. Procédé selon l'une quelconque des revendications 1 à 12, dans lequel la diminution temporaire de la viscosité des deuxièmes régions comprend de provoquer une transformation viscoplastique dans les deuxièmes régions sans provoquer une transformation viscoplastique dans au moins certaines régions de 30 la couche isolante à l'extérieur des deuxièmes régions.
  14. 14. Procédé selon l'une quelconque des revendications 1 à 13, comprenant en outre la formation de tranchées s'étendant à travers la couche semiconductrice (112, 312) pour former des régions d'isolement (104, 106) délimitant un ou plusieurs 35 transistors.B12857 - 13-GR1-0697 20
  15. 15. Procédé selon l'une quelconque des revendications 1 à 14, dans lequel la couche semicondutrice (112, 312) comprend une pluralité d'ailettes semiconductrices (312A à 312E), chacune des ailettes comprenant l'une des deuxièmes régions.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3012667A1 (fr) * 2013-10-31 2015-05-01 St Microelectronics Crolles 2
FR3033081B1 (fr) * 2015-02-24 2017-03-31 Commissariat Energie Atomique Procede de modification de l'etat de contrainte d'une structure semi-conductrice a etages de canal de transistor
US10734228B2 (en) * 2017-12-19 2020-08-04 Tokyo Electron Limited Manufacturing methods to apply stress engineering to self-aligned multi-patterning (SAMP) processes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060001089A1 (en) * 2004-07-02 2006-01-05 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US20070017438A1 (en) * 2005-07-19 2007-01-25 The Regents Of The University Of California Method of forming dislocation-free strained thin films
US20090114955A1 (en) * 2007-11-02 2009-05-07 Chris Stapelmann Method for Fabricating a Fin-Shaped Semiconductor Structure and a Fin-Shaped Semiconductor Structure
US7910415B2 (en) * 2004-05-13 2011-03-22 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same, and semiconductor substrate and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100441A (ja) * 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
JPH06140631A (ja) 1992-10-28 1994-05-20 Ryoden Semiconductor Syst Eng Kk 電界効果型薄膜トランジスタおよびその製造方法
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7888197B2 (en) 2007-01-11 2011-02-15 International Business Machines Corporation Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910415B2 (en) * 2004-05-13 2011-03-22 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same, and semiconductor substrate and method of manufacturing the same
US20060001089A1 (en) * 2004-07-02 2006-01-05 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US20070017438A1 (en) * 2005-07-19 2007-01-25 The Regents Of The University Of California Method of forming dislocation-free strained thin films
US20090114955A1 (en) * 2007-11-02 2009-05-07 Chris Stapelmann Method for Fabricating a Fin-Shaped Semiconductor Structure and a Fin-Shaped Semiconductor Structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HOBART K D ET AL: "Ultrathin Strained-SOI by Stress Balance on Compliant Substrates and FET Performance", IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE SERVICE CENTER, PISACATAWAY, NJ, US, vol. 52, no. 10, 1 October 2005 (2005-10-01), pages 2207 - 2214, XP011139321, ISSN: 0018-9383, DOI: 10.1109/TED.2005.856185 *

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