KR100574493B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판에 도전막 및 하드 마스크를 갖는 비트 라인을 형성하는 단계와, 비트 라인이 있는 반도체 기판 상부에 층간 절연막을 형성하고 층간 절연막을 식각한 후에 도전막을 갭필하여 스토리지노드 콘택 전극을 형성하는 단계와, 콘택 전극 및 층간 절연막을 화학적기계적연마 공정으로 연마하되, 비트 라인의 하드 마스크가 드러날 때까지 연마하는 단계를 포함한다. 그러므로 본 발명은 스토리지노드용 콘택 전극을 위한 화학적기계적연마 공정시 비트 라인의 하드 마스크까지 연마함으로써 금속 배선의 높이가 낮아져서 스텝 커버리지(step coverage)가 높은 금속 배선의 콘택홀 갭필 불량을 막을 수 있다.
스토리지노드 콘택 전극, 화학적기계적연마, 층간 절연막

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
도 1은 종래 기술에 의한 스토리지노드 콘택 전극을 갖는 반도체 소자의 수직 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 수직 단면도이다.
도 3a 및 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도이다.
-- 도면의 주요 부분에 대한 부호의 설명 --
100 : 반도체 기판 104 : 게이트 전극
106 : 스페이서 108 : 스토리지노드용 랜딩 플러그
110 : 제 1층간 절연막 112 : 제 2층간 절연막
114 : 비트 라인용 콘택 전극 116 : 비트 라인용 금속막
118 : 비트라인용 하드 마스크 120 : 제 3층간 절연막
121 : 스토리지노드용 콘택 전극 122 : 식각 정지막
124, 126 : 다층 절연막 128 : 커패시터
130 : 제 4층간 절연막 132 : 콘택 전극
134 : 금속 배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 금속 배선의 불량을 막을 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 작아지고 고집적화됨에 따라 메모리 셀 크기가 점점 축소되고 있다. 반도체 소자의 고집적화를 위해서는 리소그라피(lithography), 셀 구조, 배선과 관련된 새로운 물질 및 절연막과 관련된 물성한계 연구 등이 필요할 뿐만 아니라 비트 라인, 스토리지노드 콘택 선폭(CD : Critical Dimension)이 점점 작아지게 된다.
도 1은 종래 기술에 의한 스토리지노드 콘택 전극을 갖는 반도체 소자의 수직 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 STI(Shallow Trench Isolation) 등의 소자 분리막(12)이 형성되어 있으며 반도체 기판(10) 상부에 도프트 폴리실리콘, 금속 실리사이드, 하드 마스크 등으로 이루어진 게이트 전극(14)이 형성되어 있으며 그 측벽에 절연 물질로 이루어진 스페이서(16)가 형성되어 있다. 스페이서(16) 사이의 공간을 갭필하도록 제 1층간 절연막(20)(예를 들어 USG, BPSG 등)이 커버하고 있으며, 반도체 기판(10)의 활성 영역과 이후 비트 라인 또는 스토리지노드와 수직으로 접촉되는 랜딩 플러그(18)가 형성되어 있다. 이러한 결과물 전체에 제 2 층간 절연막(22)(예를 들어, HDP 산화막 등)이 형성되어 있으며 그 위에 비트 라인용 금속막(26) 및 하드 마스크(28)가 형성되어 있는데, 이때 비트 라인용 금속막(26)은 제 1 및 제 2층간 절연막(20, 22)의 콘택홀에 갭필된 콘택 전극(24)에 의해 반도체 기판(10)의 활성 영역 또는 게이트 전극(14)의 도프트 폴리실리콘, 금속 실리사이드와 수직으로 연결된다.
비트 라인이 있는 결과물 전체에 제 3층간 절연막(30)(예를 들어, BPSG, TEOS, HDP 산화막 등)이 형성되어 있으며 제 3층간 절연막(30) 및 제 2층간 절연막(22)의 콘택홀에 갭필된 콘택 전극(33)을 통해 스토리지노드용 랜딩 플러그(18)와 수직으로 연결된다.
제 3층간 절연막(30)에 스토리지노드 식각 정지막(32)(예를 들어 실리콘질화막 등)과 다층의 절연막(34, 36)(예를 들어, 실리콘산화막 등)이 형성되어 있으며 이들 절연막(34, 36)의 커패시터 오픈 영역에 스토리지노드 전극, 유전체막, 및 플레이트노드 전극이 순차적으로 적층된 커패시터(38)가 형성되어 있다.
그 다음 커패시터(38)가 있는 결과물 전체에 제 4층간 절연막(40)이 형성되어 있으며 그 위에 비트 라인 등과 수직으로 연결된 금속 배선(44)이 형성되어 있는데, 이때 금속 배선(44)은 제 4층간 절연막(40) 내지 제 3층간 절연막(30)의 콘택홀에 갭필된 콘택 전극(42)을 통해 비트 라인(26)용 금속막에 수직으로 연결된다.
종래와 같은 금속 배선(44)의 콘택 전극(42) 제조 공정에 있어서, 제 4층간 절연막(40)에서부터 제 3층간 절연막(30)까지 형성되는 콘택홀 깊이가 깊고 그 폭 이 좁기 때문에 콘택홀 내부에 장벽 금속막(barrier metal)이 추가할 경우 스텝 커버리지가 적어져서 결국 콘택 전극의 갭필 불량이 발생하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 스토리지노드용 콘택 전극을 위한 화학적기계적연마 공정시 비트 라인의 하드 마스크가 드러날 때까지 연마함으로써 금속 배선의 높이를 낮추어 스텝 커버리지가 높은 금속 배선의 콘택홀 갭필 불량을 막을 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 층간 절연막에 반도체 소자의 콘택 전극을 형성하는 방법에 있어서, 반도체 기판에 도전막 및 하드 마스크를 갖는 비트 라인을 형성하는 단계와, 비트 라인이 있는 반도체 기판 상부에 층간 절연막을 형성하고 층간 절연막을 식각한 후에 도전막을 갭필하여 스토리지노드 콘택 전극을 형성하는 단계와, 콘택 전극 및 층간 절연막을 화학적기계적연마 공정으로 연마하되, 비트 라인의 하드 마스크가 드러날 때까지 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
여기서, 상기 화학적기계적연마 공정은 1차로 상기 층간 절연막 슬러리를 이용하여 상기 층간 절연막의 평탄화를 확보하고 2차로 상기 비트라인의 하드 마스크 와 상기 층간 절연막 간의 높은 식각 선택 슬러리를 이용하여 상기 하드 마스크가 드러날 때까지 연마하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2는 본 발명에 따른 반도체 소자의 수직 단면도이다.
도 2를 참조하면, 본 발명이 적용된 반도체 소자는 반도체 기판(100)에 STI 등의 소자 분리막(102)이 형성되어 있으며 반도체 기판(100) 상부에 도프트 폴리실리콘, 금속 실리사이드, 하드 마스크 등으로 이루어진 게이트 전극(104)이 형성되어 있으며 그 측벽에 절연 물질로 이루어진 스페이서(106)가 형성되어 있다.
스페이서(106) 사이의 공간을 갭필하도록 제 1층간 절연막(110)(예를 들어 USG, BPSG 등)이 커버하고 있으며, 반도체 기판(100)의 활성 영역과 이후 비트 라인 또는 스토리지노드와 수직으로 접촉되는 랜딩 플러그(108)가 형성되어 있다. 이러한 결과물 전체에 제 2층간 절연막(112)(예를 들어, HDP 산화막 등)이 형성되어 있으며 그 위에 비트 라인용 금속막(116) 및 하드 마스크(118)가 형성되어 있는데, 이때 비트 라인용 금속막(116)은 제 1 및 제 2층간 절연막(110, 112)의 콘택홀에 갭필된 콘택 전극(114)에 의해 반도체 기판(100)의 활성 영역 또는 게이트 전극(104)의 도프트 폴리실리콘, 금속 실리사이드와 수직으로 연결된다.
그리고 본 발명의 반도체 소자는 비트 라인 사이의 공간을 갭필하도록 제 3층간 절연막(120)(예를 들어, BPSG, TEOS, HDP 산화막 등)이 형성되어 있으며 제 3층간 절연막(120) 및 제 2층간 절연막(112)의 콘택홀에 갭필된 콘택 전극(121)을 통해 스토리지노드용 랜딩 플러그(108)과 수직으로 연결된다.
제 3층간 절연막(120) 및 비트 라인용 하드 마스크(118), 콘택 전극(121) 상부 전체에 스토리지노드 식각 정지막(122)(예를 들어 실리콘질화막 등)과 다층의 절연막(124, 126)(예를 들어, 실리콘산화막 등)이 순차적으로 형성되어 있으며 이들 절연막(124, 126)의 커패시터 오픈 영역에 스토리지노드 전극, 유전체막, 및 플레이트노드 전극이 순차적으로 적층된 커패시터(128)가 형성되어 있다.
그 다음 커패시터(128)가 있는 결과물 전체에 제 4층간 절연막(130)이 형성되어 있으며 그 위에 비트 라인 등과 수직으로 연결된 금속 배선(134)이 형성되어 있는데, 이때 금속 배선(134)은 제 4층간 절연막(130) 내지 제 3층간 절연막(120)의 콘택홀에 갭필된 콘택 전극(132)을 통해 비트 라인(116)용 금속막에 수직으로 연결된다.
그러므로 본 발명에 따른 스토리지노드 콘택 전극(121)을 갖는 반도체 소자는 스토리지노드용 랜딩 플러그(108)에 수직으로 연결되는 콘택 전극(121)을 감싸는 제 3층간 절연막(120)이 비트 라인의 측면 둘레만 감싸도록 하여 식각 정지막(122) 아래의 제 3층간 절연막(120) 두께를 줄임으로써 비트 라인용 금속 배 선(134)과 비트 라인을 서로 수직으로 연결하기 위한 콘택홀 깊이를 종래보다 줄일 수 있다.
도 3a 및 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 본 발명에 따른 반도체 소자의 제조 공정은 다음과 같이 진행된다.
우선 도 3a에 도시한 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI 등 공정을 진행하여 소자 분리막(102)을 형성하며 반도체 기판(100) 상부에 도프트 폴리실리콘, 금속 실리사이드, 하드 마스크 등을 순차 적층하고 이를 패터닝하여 게이트 전극(104)을 형성한다.
그리고, 상기 게이트 전극(104) 측벽에 절연 물질로 이루어진 스페이서(106)를 형성한 후에 소오스/드레인 이온 주입 공정을 진행한다.
계속해서, 상기 결과물 전체에 제 1층간 절연막(110)으로서 USG, BPSG 등을 증착하고 제 1층간 절연막(110)을 식각하여 반도체 기판(100)의 활성 영역 일부가 오픈되는 콘택홀을 형성하고 콘택홀에 갭필되도록 도전막, 예를 들어 도프트 폴리실리콘을 증착하고 제 1층간 절연막(110) 또는 게이트 전극(104)의 하드 마스크가 드러날때까지 화학적기계적연마 공정을 진행한다. 이에 따라 제 1층간 절연막(110)에는 비트 라인 또는 스토리지노드와 수직으로 접촉되기 위한 랜딩 플러그(108)가 형성된다.
그리고, 결과물 전체에 제 2층간 절연막(112)으로서, HDP 산화막 등을 형성하며 제 1 및 제 2층간 절연막(110, 112)의 콘택홀에 갭필된 콘택 전극(114)을 형 성한다. 이때 콘택 전극(114)은 반도체 기판(100)의 활성 영역 또는 게이트 전극(104)의 도프트 폴리실리콘, 금속 실리사이드와 수직으로 연결된다. 그 다음 제 2층간 절연막(112) 상부에 금속막(116) 및 하드 마스크(118)가 적층된 비트 라인을 형성한다.
이어서, 결과물 전체에 제 3층간 절연막(120)으로서, BPSG, TEOS, HDP 산화막 등을 형성하며 제 3층간 절연막(120) 및 제 2층간 절연막(112)의 콘택홀에 갭필된 콘택 전극(121)을 형성한다. 이때 콘택 전극(121)은 스토리지노드용 랜딩 플러그(108)에 수직으로 연결된다.
도 3b에 도시한 바와 같이, 상기 제 3층간 절연막(120) 및 스토리지노드용 콘택 전극(121)을 화학적기계적연마 공정으로 연마하여 평탄화하는데, 비트 라인용 하드 마스크(118)가 드러날 때까지 공정을 진행한다. 여기서 화학적기계적연마 공정은 1차로 제 3층간 절연막(120) 슬러리를 이용하여 제 3층간 절연막(120) 및 콘택 전극(121)의 평탄화를 확보하고, 2차로 하드 마스크(118)에 높은 식각 선택비를 갖는 슬러리를 이용하여 하드 마스크(118)가 드러날 때까지 제 3층간 절연막(120) 및 콘택 전극(121)을 연마한다.
이로 인해, 본 발명은 비트 라인과 커패시터 사이를 층간 절연하는 제 3층간 절연막(120) 두께를 비트 라인 높이만큼 줄일 수 있기 때문에 이후 비트 라인용 금속 배선과 비트 라인을 서로 수직으로 연결하기 위한 콘택 깊이 또한 줄일 수 있다.
도 3c에 도시한 바와 같이, 상기 비트 라인용 하드 마스크(118)가 드러나도 록 평탄화된 결과물 전체에 식각 정지막(122)으로서, 실리콘질화막 등을 형성한다.
그리고, 도 3d에 도시된 바와 같이, 식각 정지막(122) 상부에 다층의 절연막(124, 126)(예를 들어, 실리콘산화막 등)을 순차적으로 형성하고 이들 절연막(124, 126)을 식각하여 스토리지노드용 콘택 전극(121)이 오픈되는 영역을 형성한 후에 스토리지노드 전극, 유전체막, 및 플레이트노드 전극을 순차 적층하여 커패시터(128)를 완성한다.
그 다음, 상기 커패시터(128)가 있는 결과물 전체에 제 4층간 절연막(130)을 형성하고 제 4층간 절연막(130) 내지 제 3층간 절연막(120)을 식각하여 비트 라인의 금속막이 오픈되는 콘택홀을 형성하고 콘택홀에 갭필된 콘택 전극(132)을 형성한 후에 제 4층간 절연막(130) 상부에 상기 콘택 전극(132)과 수직으로 연결되는 비트 라인(116)용 금속 배선(134)을 형성한다. 이때, 본 발명의 비트 라인용 금속 배선(134)의 콘택 전극(132) 높이가 식각 정지막(122) 아래에서 줄어든 제 3층간 절연막(120) 두께만큼 감소하게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 스토리지노드용 콘택 전극을 위한 화학적기계적 연마 공정시 비트 라인의 하드 마스크막이 드러날 때까지 연마함으로써 비트 라인과 커패시터 사이를 층간 절연하는 층간 절연막 두께를 줄여 금속 배선의 높이가 낮아져서 콘택홀 깊이를 줄일 수 있다.
그러므로 본 발명은 금속 배선의 높이를 낮게 형성할 수 있기 때문에 종래의 금속 배선 콘택홀의 스텝 커버리지가 낮아져 콘택홀에서의 갭필 불량이 발생하는 문제를 해결할 수 있는 바, 반도체 소자의 수율을 향상시킬 수 있다.

Claims (2)

  1. 층간 절연막에 반도체 소자의 콘택 전극을 형성하는 방법에 있어서,
    반도체 기판에 도전막 및 하드 마스크를 갖는 비트 라인을 형성하는 단계와,
    상기 비트 라인이 있는 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막을 식각한 후에 도전막을 갭필하여 스토리지노드 콘택 전극을 형성하는 단계 및
    상기 콘택 전극 및 상기 층간 절연막을 화학적기계적연마 공정으로 연마하되, 상기 비트 라인의 하드 마스크가 드러날 때까지 연마하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 화학적기계적연마 공정은 1차로 상기 층간 절연막 슬러리를 이용하여 상기 층간 절연막의 평탄화를 확보하고 2차로 상기 비트라인의 하드 마스크와 상기 층간 절연막 간의 높은 식각 선택 슬러리를 이용하여 상기 하드 마스크가 드러날 때까지 연마하는 반도체 소자의 제조 방법.
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