KR100760923B1 - 불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법 - Google Patents

불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 그 제조방법에 있어서, 특히 소정의 패턴으로 불소가 확산되는 것을 방지하는 불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 장치는 반도체 기판상에 형성된 금속 패턴, 상기 금속 패턴 상에 형성된 질소 이온(N+)이 도핑된 질화물 불소 확산 방지막 및 상기 불소 확산 방지막 상에 형성된 불소를 함유한 층간 절연막을 포함하여 구성된다.
불소 확산 방지막, 부식, TEOS(tetra ethyl orth osilicate)막

Description

불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법{Semiconductor Devic Having Fluorine Diffusion Barrier Layer and Method for Manufacturing the Same}
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법에 따른 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 불소 확산 방지막을 구비한 반도체 장치를 형성하는 과정의 단면을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110: 절연막
120: 금속 패턴 130: 불소 확산 방지막
140: 불소를 함유하는 산화막
본 발명은 불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법에 관한 것으로, 특히 소정의 패턴으로 불소가 확산되는 것을 방지하는 불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로, 반도체의 금속 배선 형성시 전기 이동 통로인 금속간 전기적 절연을 위해 전기 절연 물질인 예컨대, 실리콘 산화물을 이용하여 금속 사이의 공간을 채워 사용한다.
이와 같은 절연 물질 중 불소가 도핑된 실리콘 산화물은 유전 상수 k값이 불소가 도핑되지 않은 산화물보다 작아 신호 지연 현상을 감소시키는 특징이 있어 디자인 룰(design rule)이 작은 소자의 층간 절연 물질로 사용되고 있다. 하지만, 도핑된 불소 원소는 확산성이 좋아 금속배선 하부에 위치한 예를 들어, 캡핑(capping) 층의 TEOS계 산화물 내부에 존재하는 OH기와 반응하여 부식성이 강한 HF를 생성할 수 있다. 이때, HF로 인해 기포가 발생하거나 금속을 부식시키는 문제를 유발할 수 있다.
또한, 소정의 패턴을 형성하기 위해 불산을 사용하는 경우에도 불산의 불소원자가 TEOS계 산화물 내부에 존재하는 OH기와 반응하여 강한 HF를 생성하여 동일한 문제점을 발생시킬 수 있다.
구체적으로, 도 1a 내지 도 1c에 도시된 종래의 반도체 소자의 제조방법에 따른 단면도를 참조하여 설명하면, 하부배선(12)을 갖는 반도체 기판상에 식각 저지막(15) 및 저유전막(17)을 차례로 형성한다.
식각 저지막(15)은 실리콘 질화막으로 형성하고, 저유전막(17)은 반도체소자의 동작속도를 향상시키고 저유전막(17) 내에 계면이 형성되는 것을 방지하기 위하여 단일 저유전막(a single low-k dielectric layer)으로 형성한다. 단일 저유전막은 불소를 함유하는 실리콘 산화막, 예컨대 불소가 도핑된 SiOF 막으로 형성한다. 저유전막(17)은 이후 공정으로부터 손상을 받아 저유전막 특성이 저하될 수 있으므 로, 저유전막(17)의 특성을 보호하기 위해 저유전막(17) 상에 캐핑막(20)을 형성한다.
캐핑막(20)은 TEOS(tetra ethyl orth osilicate)막으로 형성할 수 있고, 캐핑막(20) 상에 마스크막을 형성하여 마스크막을 패터닝하여 마스크 패턴(23)을 형성한다. 마스크 패턴(23)은 포토레지스트막으로 형성할 수 있다.
도 1b를 참조하면, 마스크 패턴(23)을 식각 마스크로 이용하여 캐핑막(20) 및 저유전막(17)을 차례로 건식 식각한다. 그 결과, 하부배선(12) 상부의 식각 저지막(15)을 노출시키는 예비 비아홀(25)이 형성된다. 이때, 건식 식각 시 식각 가스로 불소 원자를 포함한 가스, 예를 들어, CxFy 또는 CHx Fy등이 사용된다. 저유전막(17)은 다공질 스폰지 형상을 갖고 있기 때문에 불소 원자를 포함한 가스를 이용하여 건식 식각할 때 저유전막(17) 내부로 불소 원자(F)가 흡습될 수 있다.
도 1c를 참조하면, 예비 비아홀(25)을 갖는 반도체 기판상에 예비 비아홀(25)을 매립하는 희생막(30)을 형성하고, 희생막(30) 상에 포토레지스트 패턴(32)을 형성한다. 희생막(30)은 저유전막(17)에 대하여 습식 식각 선택비를 갖는 막으로 형성한다. 희생막(30)은 이후 공정에서 예비 비아홀(25)의 프로파일의 변형을 방지하기 위해 형성한다. 희생막(30)은 수소가 함유된 산화막(hydro-silses-quioxane layer; HSQ layer) 또는 유기실록산으로 형성할 수 있다. 희생막(30)을 형성하는 단계에서 수소 또는 수분(H2O)이 저유전막(17) 내부로 흡습될 수 있다.
그 결과, 건식 식각시 저유전막(17) 내에 이미 흡습되어 있던 불소 원자(F)와 반응하여 불산(HF)이 형성되거나, 저유전막(17)의 불소 원자가 캡핑층(20)으로 확산되어 OH기와 반응으로 불산(HF)이 형성되게 된다. 따라서, 불산(HF)에 의해 예를 들어, 실리콘 산화막 계열의 저유전막(17)이 내부에서 용해되어 보이드(void: A)가 발생하거나 금속의 하부배선으로 확산하여 하부배선을 부식시키는 문제점이 있다.
본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 소정의 패턴으로 불소가 확산하여 형성된 불산(HF)에 의해 발생하는 부식현상과 보이드가 형성되는 것을 방지하기 위해 불소의 확산을 저지하는 불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 장치의 일 특징은, 반도체 기판상에 형성된 금속 패턴, 상기 금속 패턴 상에 형성된 질소 이온(N+)이 도핑된 질화물 불소 확산 방지막 및 상기 불소 확산 방지막 상에 형성된 불소를 함유한 층간 절연막을 포함하여 구성되는 것이다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 기판상에 금속 패턴을 형성하는 단계, 상기 금속 패턴 상에 질소이온(N+)이 도핑된 질화물 불소 확산 방지막을 형성하는 단계 및 상기 불소 확산 방지막 상에 불소를 함유한 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 불소 확산 방지막은 상기 질소이온(N+)이 5E13 ~ 5E14 atoms/㎠의 도즈량으로 도핑된 실리콘 질화막 또는 실리콘 질산화막이다.
보다 바람직하게, 상기 불소 확산 방지막은 250Å ~ 350Å의 두께를 갖는다.
보다 바람직하게, 상기 금속 패턴은 알루미늄(Al)패턴, 텅스텐(W) 패턴 또는 다마신 공정으로 형성된 구리(Cu) 패턴이다.
보다 바람직하게, 상기 금속 패턴 이외에, TEOS(tetra ethyl orth osilicate)막으로 형성된 패턴을 사용한다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 불소 확산 방지막을 구비한 반도체 장치를 형성하는 과정의 단면을 도시한 단면도로서, 본 발명의 실시예에 따른 불소 확산 방지막을 구비한 반도체 장치를 형성하는 과정을 명확하게 설명하기 위해 간단한 패턴에 불소 확산 방지막을 형성하여 설명한다.
도 2a에 도시된 바와 같이, 본 발명의 실시예에 따라 소정의 반도체 기판(100) 상에 절연막(110)과 Al, W 등의 금속 패턴(120)을 형성한다. 절연막(110)은 SiO2 로 이루어질 수 있고, 금속 패턴(120)은 메탈라이제이션 공정에 따라 Al, W 등으로 형성된 소정의 금속패턴이거나 또는 다마신 공정으로 형성된 구리 패턴일 수 있다. 여기서, 금속 패턴(120) 대신에 TEOS(tetra ethyl orth osilicate)막으로 형성된 패턴을 형성할 수 있다.
금속 패턴(120)을 형성한 후, 도 2b에 도시된 바와 같이 금속 패턴(120) 상에 이후 불소 확산 방지를 위한 불소 확산 방지막(130)을 250Å ~ 350Å으로 형성한다. 불소 확산 방지막(130)은 경도 특성이 우수하고 원자간 결합력이 좋은 SiN 또는 SiON으로 형성된 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다.
이와 같이 SiN 또는 SiON으로 형성된 불소 확산 방지막(130)은 유전상수 k값이 4.7 정도로 높기 때문에 신호 지연 현상이 심해질 수 있으므로, 도 2c에 도시된 바와 같이 SiN 또는 SiON으로 형성된 불소 확산 방지막(130)에 대해 이온 주입(implant)공정을 이용하여 N도핑을 수행한다.
이온 주입공정을 이용한 N도핑은 예를 들어, 5 ~ 100KeV의 에너지를 이용하여 N+ 이온을 5E13 ~ 5E14 atoms/㎠의 도즈량으로 도핑을 수행하며, 이와 같이 N 도핑을 수행하면 불소 확산 방지막(130)에서 Si와 N의 결합 사이에 N이 주입하여 결합을 깨트리게 되어 결정 조직이 이전보다 헐거워지면서 유전상수 k값이 감소하는 효과를 얻는다. 또한, N 도핑을 수행하더라도 실리콘 질화막 또는 실리콘 질산화막이 가지고 있는 고유의 하드(hard)한 막질 특성은 그대로 유지되므로 불소가 금속 패턴(120)으로 확산하는 것을 방지할 수 있다.
이어서, 도 2d에 도시된 바와 같이 불소 확산 방지막(130) 상에 층간 절연막으로 불소를 함유하는 산화막(140), 예컨대 불소가 함유된 SiOF 막을 증착 형성하여 불소 확산 방지막(130)과 금속 패턴(120)을 덮는다.
따라서, 불소를 함유하는 산화막(140)에 포함된 불소가 불소 확산 방지막(130)에 의해 금속 패턴(120)으로 확산하지 못하게 되고, 금속 패턴(120) 이외에 TEOS(tetra ethyl orth osilicate)막으로 형성된 패턴에 대해서도 불소 확산 방지막(130)에 의해 확산하는 것을 방지함으로써, TEOS막의 OH기와 반응하여 불산(HF)이 형성되는 것을 원천적으로 방지할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의 하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자는 질소이온(N+)이 도핑된 불소 확산 방지막을 이용하여 금속 또는 TEOS(tetra ethyl orth osilicate)막으로 형성된 소정의 패턴으로 확산하는 것을 원천적으로 방지하여 불산(HF)에 의해 발생하는 부식현상과 보이드의 형성을 방지하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판상에 형성된 금속 패턴;
    상기 금속 패턴 상에 형성된 질소 이온(N+)이 도핑된 질화물 불소 확산 방지막; 및
    상기 불소 확산 방지막 상에 형성된 불소를 함유한 층간 절연막을 포함하여 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 불소 확산 방지막은 상기 질소이온(N+)이 5E13 ~ 5E14 atoms/㎠의 도즈량으로 도핑된 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 불소 확산 방지막은 250Å ~ 350Å의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 금속 패턴은 알루미늄(Al)패턴, 텅스텐(W) 패턴 또는 다마신 공정으로 형성된 구리(Cu) 패턴인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 금속 패턴 이외에, TEOS(tetra ethyl orth osilicate)막으로 형성된 패턴을 사용하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판상에 금속 패턴을 형성하는 단계;
    상기 금속 패턴 상에 질소이온(N+)이 도핑된 질화물 불소 확산 방지막을 형성하는 단계; 및
    상기 불소 확산 방지막 상에 불소를 함유한 층간 절연막을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 불소 확산 방지막을 형성하는 단계는,
    실리콘 질화막 또는 실리콘 질산화막을 250Å ~ 350Å의 두께로 형성하는 단계; 및
    상기 실리콘 질화막 또는 실리콘 질산화막에 상기 질소이온(N+)을 5 ~ 100KeV의 에너지를 이용하여 5E13 ~ 5E14 atoms/㎠의 도즈량으로 주입(implantation)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 금속 패턴은 알루미늄(Al) 패턴, 텅스텐(W) 패턴 또는 다마신 공정으로 형성된 구리(Cu) 패턴인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 6 항에 있어서,
    상기 금속 패턴 이외에, TEOS(tetra ethyl orth osilicate)막으로 형성된 패턴을 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
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