WO2013044581A1 - 一种半导体结构及其制造方法 - Google Patents

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semiconductor
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semiconductor fin
fin
forming
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尹海洲
朱慧珑
骆志炯
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中国科学院微电子研究所
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present invention relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a method of fabricating the same.
  • Stereoscopic device structure refers to formation on a substrate
  • the FinFET includes forming a channel region in the middle of the semiconductor fin (Fin), forming a gate on the sidewall of the semiconductor fin, and forming a source/drain region on the end surface of the semiconductor fin.
  • the channel region is no longer contained in the bulk silicon or the SOI, but is isolated from these structures, an extremely thin and fully depleted channel can be formed by etching or the like. .
  • the thickness of the semiconductor fin (fin channel) fabricated by etching or the like may be thin, part of the bulk silicon remains under the fin channel due to the stereo semiconductor.
  • a channel is formed by using independent semiconductor fins, and a semiconductor device is formed on the sidewall of the semiconductor fin. Therefore, leakage current. Eliminating the voltage between the semiconductor device and the substrate is one of the problems to be solved. Summary of the invention
  • the present invention provides a semiconductor structure and a method of fabricating the same.
  • the present invention provides a semiconductor structure including: a substrate, a semiconductor fin, a gate stack, a source/drain region, and a semiconductor body, wherein: The semiconductor fin is located on the semiconductor substrate and connected to the semiconductor substrate, and both ends of the semiconductor substrate are connected to the substrate;
  • the gate stack covers a central portion of the semiconductor fin and extends to the surface of the substrate;
  • the source/drain regions are located at end portions of the semiconductor fins
  • the substrate on both sides of the semiconductor fin has a cavity in which the insulating material is provided.
  • the present invention also provides a method of fabricating a semiconductor structure, the method comprising:
  • the technical solution provided by the present invention has the following advantages: by first dry etching the substrate on both sides of the semiconductor fin, and then performing wet anisotropic etching to form a through cavity. And filling the cavity with an insulating material, thereby effectively reducing the substrate region under the semiconductor fin (ie, the semiconductor substrate), thereby reducing leakage current between the semiconductor device and the substrate, and improving the semiconductor device. performance.
  • FIG. 1 is a flow chart of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 2 through 11 are cross-sectional views showing stages of fabricating a semiconductor structure in accordance with the flow of Fig. 1 in accordance with a preferred embodiment of the present invention.
  • the structure of the first feature described below "on" the second feature may include embodiments in which the first and second features are formed in direct contact, and may include additional features formed between the first and second features.
  • the difference of 90° is within the allowable range of the process or process.
  • the present invention provides a semiconductor structure, as shown in FIG. 11, the semiconductor structure includes: a substrate 100, a semiconductor fin 200, a gate stack, source/drain regions, and a semiconductor body 120, wherein: the semiconductor fin 200 is located
  • the semiconductor substrate 120 is connected to the semiconductor substrate 120; both ends of the semiconductor substrate 120 are connected to the substrate 100. Since the semiconductor substrate 120 is formed by etching the substrate 100, the semiconductor substrate 120 and the substrate 100 are made of the same material, preferably single crystal Si. In other embodiments, it may be a single One of crystalline Ge, single crystal SiGe, or any combination thereof.
  • the substrate 100 on both sides of the semiconductor fin 200 has a cavity 400 in the cavity 400, and the insulating material 500 is preferably one of SiO 2 , SiN or a combination thereof.
  • the surface of the semiconductor substrate 120 has a shield film 130 having a thickness of 7 nm to 10 nm, which can further ensure isolation between the semiconductor substrate 120 and the substrate 100 located thereunder.
  • the dielectric film 130 may be an oxide film, a nitride film, an oxynitride film, or other thin film that can achieve insulation. In an embodiment of the invention, the dielectric film 130 is preferably an oxide film.
  • the gate stack covers the central portion of the semiconductor fin 200 and extends to the fan a surface of the substrate 100, wherein the gate stack includes a gate dielectric layer 270 and a gate 260 over the gate dielectric layer 270.
  • the gate dielectric layer 270 may be made of silicon oxide, silicon nitride or a combination thereof.
  • the gate dielectric layer 270 may have a thickness of 2 nm ⁇ 3 nm, such as 2.5 nm, the material of the gate 260 is a metal material, and the thickness thereof may be 50 nm to 100 nm, such as 60 nm, 70 nm, 80 nm or 90 nm.
  • the source/drain regions are located at both end portions of the semiconductor fin 200 that are not covered by the gate stack.
  • the substrate region connected to the semiconductor fin 200 that is, the semiconductor substrate 120, has two ends connected to the substrate 100, and the lower side and the two sides thereof are present between the substrate 100 and the substrate 100.
  • the insulating material 500 in this way, effectively reduces the substrate area under the semiconductor fins, thereby reducing leakage current between the semiconductor device and the substrate, and improving the performance of the semiconductor device.
  • the present invention also provides a method of fabricating a semiconductor structure.
  • the manufacturing method of Fig. 1 will now be described with reference to Figs. 2 through 9.
  • step S101 a substrate 100 is provided, a semiconductor fin 200 is formed on the substrate 100, and a sidewall 220 is formed on a sidewall of the semiconductor fin 200.
  • a substrate 100 is first provided.
  • the substrate 100 is preferably a silicon substrate.
  • the substrate 100 may also be other semiconductor materials, for example, one of single crystal Ge and single crystal SiGe. Or any combination thereof.
  • a mask layer 110 is formed on the substrate 100, and the material of the mask layer 100 may be SiN.
  • the substrate 100 is etched using the mask layer 110 as a mask to form a semiconductor fin 200.
  • a mask layer 210 is deposited to cover the substrate 100 and the semiconductor fins 200.
  • the material of the mask layer 210 may be SiN.
  • step S102 the substrate 100 on both sides of the semiconductor fin 200 is etched to form a cavity, wherein a portion of the substrate 100 connected to the semiconductor fin 200 and located above the cavity is Semiconductor body 120.
  • the substrate 100 is first etched by using the sidewall spacer 220 and the mask 230 as a mask, and a recess is formed in the substrate 100 on both sides of the semiconductor fin 200 .
  • the trench 300 is then wet etched to penetrate the recesses 300 on both sides of the semiconductor fin 200 to form a cavity 400.
  • the portion of the substrate 100 above the cavity 400 and connected to the semiconductor fin 200 is a semiconductor body 120.
  • the dry etching includes one of plasma etching, reactive ion etching, or any combination thereof, and the etching solution used in the wet etching includes potassium hydroxide, tetramethylammonium hydroxide or ethylenediamine- One of catechol or any combination thereof.
  • the recess 300 is wet etched without completely engraving the substrate 100 between the recesses 300 such that the semiconductor substrate 120 is located therewith.
  • the underlying substrates 100 are also connected by a small amount of semiconductor material, as shown in FIG.
  • the cavity 400 formed is separate. Therefore, in order to ensure that the semiconductor body 120 can be isolated from the substrate 100 located therebelow, preferably, as shown in FIGS. 8 and 9, after wet etching, a surface is formed on the surface of the semiconductor body 120.
  • the dielectric film 130 has a thickness of 7 nm to 10 nm.
  • the dielectric film 130 may be an oxide film, a nitride film, an oxynitride film, or other film that can achieve insulation.
  • the dielectric film 130 is preferably an oxide film.
  • an oxide film can be formed on the surface of the semiconductor substrate 120 by thermal oxidation.
  • the formation method is not limited to the thermal oxidation method, and plasma oxidation and oxidation using a high-temperature perchloric acid solution may be employed.
  • the oxide film is connected between the semiconductor body 120 and the substrate 100 in the case where wet etching does not completely etch the substrate 100 between the grooves 300.
  • the semiconductor material can form an oxide film under the action of thermal oxidation, thereby also achieving the purpose of isolating the semiconductor substrate 120 from the substrate 100 located therebelow.
  • step S103 is performed to fill the cavity with the insulating material 500.
  • the cavity 400 is filled with an insulating material 500, and the upper surface of the insulating material 500 is flush with the upper surface of the substrate 100 by a planarization operation (in this document, The term “flush” means that the height difference between the two is within the range allowed by the process error).
  • the insulating material 500 is preferably one of Si0 2 and SiN or Its combination.
  • the sidewall spacers 220 are removed.
  • step S104 a gate stack, and source/drain regions are formed.
  • a gate dielectric material layer (not shown) is formed on the semiconductor fin 200 and the substrate 100, and a gate material layer (not shown) is formed on the gate dielectric material layer, A hard mask material layer (not shown) is formed on the gate material layer, wherein the gate dielectric material layer may be silicon oxide, silicon nitride or a combination thereof, or may be a high-k gate dielectric, for example, Hf02 And one or any combination of HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203, La203 ZrO2, LaAlO, and the gate dielectric material layer may have a thickness of 2 nm to 3 nm, such as 2.5 nm.
  • a gate material layer is stacked on the gate dielectric layer, and the material of the gate material layer may be a metal material.
  • the gate material layer may have a thickness of 50 nm to 100 nm, such as 60 nm, 70 nm, 80 nm or 90 nm.
  • the hard mask material layer may be one of silicon nitride or silicon dioxide or any combination thereof, or may be other suitable materials.
  • the hard mask material layer, the gate material layer, and the gate dielectric material layer are etched to expose end portions of the semiconductor fins 200 to form a gate stack.
  • the hard mask material layer is patterned, and then, for example, by dry etching and/or wet etching, using the substrate 100 as an etch stop layer, the hard mask material layer,
  • the gate material layer and the gate dielectric material layer are etched to expose the substrate 100 and both end portions of the semiconductor fin 200, formed by the gate dielectric layer 270, the gate 260, and a hard mask (not shown) a gate stack, wherein the gate stack covers a central portion of the semiconductor fin 200 and extends to a surface perpendicular to the semiconductor fin 200 to a surface of the substrate 100, the semiconductor fin 200
  • the end portions are located on both sides of the gate stack.
  • source/drain regions After forming the gate stack, doping the end portions of the semiconductor fins 200 on both sides of the gate stack, implanting P-type or N-type dopants or impurities to form source/drain regions (not shown) .
  • the source/drain regions are P-type doped; for NMOS, the source/drain regions are N-type doped.
  • the gate stack may also be formed after the source/drain regions are formed.
  • the process is well known to those skilled in the art and will not be described in detail herein.
  • the substrate 100 on both sides of the semiconductor fin 200 is first dry etched, and then wet anisotropically etched to form a through cavity 400, and the cavity 400 is filled with an insulating material 500, thereby effectively
  • the area of the village bottom 100 (ie, the semiconductor substrate) under the semiconductor fins 200 is reduced, thereby reducing the leakage current between the semiconductor device and the substrate 100, and improving the performance of the semiconductor device.
  • the surface of the semiconductor substrate 120 can also be formed.
  • the plasma film 130 insulates the semiconductor body 120 from the substrate 100 located thereunder, thereby further improving the performance of the semiconductor device.

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Abstract

本发明提供一种半导体结构，包括衬底、半导体鳍片、栅堆叠、源/漏区以及半导体基体，其中：所述半导体鳍片位于所述半导体基体之上，且与所述半导体基体相连接，所述半导体基体的两端与所述衬底相连接；所迷栅堆叠覆盖所述半导体鳍片的中心部分、并延伸至所述衬底表面；所述源/漏区位于所述半导体鳍片的端部分；其中，位于所迷半导体鳍片两侧的衬底中具有空腔，所述空腔中具有绝缘材料。相应地，本发明还提供了一种半导体结构的制造方法。通过将半导体鳍片下方的半导体基体与位于该半导体基体下方的衬底隔离开，不但有效地减小了所述半导体鳍片下方的衬底区域，还降低了半导体器件与衬底之间的漏电流，提高了半导体器件的性能。

Description

一种半导体结构及其制造方法 优先权要求
本申请要求了 201 1年 9月 30 日提交的、 申请号为 201 110298318.9、 发明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优先 权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体技术领域， 尤其涉及一种半导体结构及其制造 方法。
B匕-景技术
在半导体技术中， 围绕如何实现全耗尽型器件的整体构思， 研发 的重心转向立体型器件结构。 立体型器件结构是指在衬底上形成
FinFET, 包括在半导体鳍片（Fin)的中间形成沟道区、 在半导体鳍片的 侧壁上形成栅极以及在半导体鳍片的端面形成源 /漏区。
在立体型半导体器件结构中， 由于沟道区不再包含在体硅或 SOI 中， 而是从这些结构中独立出来， 因此， 采取蚀刻等方式可以制作出 厚度极薄的全耗尽型沟道。
然而在立体型半导体器件结构中， 虽然通过蚀刻等方式制作的半 导体鳍片（鳍型沟道)的厚度可以很薄， 然而在鳍形沟道的下方仍然存在 部分体硅， 由于在立体型半导体器件结构中， 主要是利用独立出来的 半导体鳍片形成沟道， 在半导体鳍片的侧壁形成半导体器件。 因此， 漏电流。 消除半导体器件与衬底之间的^电^ ό、,；是一;亟待解决的问 题。 发明内容
为了减小半导体器件与衬底之间的漏电流， 本发明提供了一种半 导体结构及其制造方法。
本发明提供的一种半导体结构， 该半导体结构包括： 衬底、 半导 体鳍片、 栅堆叠、 源 /漏区以及半导体基体， 其中： 所述半导体鳍片位于所述半导体基体之上， 且与所述半导体基体 相连接， 所述半导体基体的两端与所述衬底相连接；
所述栅堆叠覆盖所述半导体鳍片的中心部分、 并延伸至所述衬底 表面；
所述源 /漏区位于所述半导体鳍片的端部分；
其中， 位于所述半导体鳍片两側的衬底中具有空腔， 所述空腔中 具有绝缘材料。
相应地， 本发明还提供了一种半导体结构的制造方法， 该方法包 括：
a) 提供衬底， 在所述村底上形成半导体鳍片， 在该半导体鳍片的 側壁形成侧墙；
b) 刻蚀所述半导体鳍片两側的衬底以形成空腔， 其中， 与所述半 导体鳍片相连接且位于所述空腔之上的衬底部分为半导体基体；
c) 在所述空腔内填充绝缘材料；
d) 形成栅堆叠、 以及源 /漏区。
与现有技术相比， 采用本发明提供的技术方案具有如下优点： 通过对半导体鳍片两侧的衬底先干法刻蚀， 再进行湿法各向异性 刻蚀， 以形成贯通的空腔， 并在该空腔内填充绝缘材料， 从而有效地 减小了半导体鳍片下方的衬底区域 (即半导体基体)，进而降低了半导体 器件与衬底之间的漏电流， 提高了半导体器件的性能。 附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描 述， 本发明的其它特征、 目的和优点将会变得更明显。
图 1为根据本发明的半导体结构制造方法的流程图；
图 2至图 1 1为根据本发明的一个优选实施例按照图 1所示流程制 造半导体结构的各个阶段的剖面示意图。
附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图 对本发明的实施例作详细描迷。 下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或 类似功能的元件。 下面通过参考附图描述的实施例是示例性的， 仅用 于解释本发明， 而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不 同结构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进 行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和 /或字母。 这种重复是为了简 化和清楚的目的， 其本身不指示所讨论各种实施例和 /或设置之间的关 系。 此外， 本发明提供了的各种特定的工艺和材料的例子， 但是本领 域普通技术人员可以意识到其他工艺的可应用于性和 /或其他材料的使 用。 另外， 以下描述的第一特征在第二特征之 "上"的结构可以包括第一 和第二特征形成为直接接触的实施例， 也可以包括另外的特征形成在 第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接接 触， 本文内所述的各种结构之间的相互关系包含由于工艺或制程的需 要所作的必要的延展， 如， 术语 "垂直" 意指两平面之间的夹角与
90° 之差在工艺或制程允许的范围内。
本发明提供了一种半导体结构，如图 11所示， 该半导体结构包括： 衬底 100、 半导体鳍片 200、 栅堆叠、 源 /漏区以及半导体基体 120, 其 中： 所述半导体鳍片 200位于所述半导体基体 120之上， 且与所述半 导体基体 120相连接； 所述半导体基体 120的两端与所述衬底 100相 连接。 由于所述半导体基体 120是通过刻蚀所述村底 100形成的， 所 以所述半导体基体 120和所述村底 100的材料相同， 优选为单晶 Si , 在其他实施例中，还可以为单晶 Ge、单晶 SiGe中的一种或者其任意组 合。 其中， 位于所述半导体鳍片 200两側的衬底 100中具有空腔 400， 所述空腔中 400 中具有绝缘材料 500, 该绝缘材料 500优选为 Si02、 SiN中的一种或其组合。优选地， 在所述半导体基体 120的表面具有介 盾膜 130, 该介质膜 130的厚度为 7nm-10nm， 可以进一步确保所述半 导体基体 120和位于其下方的所述衬底 100之间的隔离。 所述介质膜 130可以是氧化膜、氮化膜、氮氧化膜或其它可以实现绝缘作用的薄膜。 在本发明的实施例中， 所述介质膜 130优选为氧化膜。
所迷栅堆叠覆盖所迷半导体鳍片 200 的中心部分、 并延伸至所迷 衬底 100表面， 其中， 所述栅堆叠包括栅介质层 270 以及位于该栅介 质层 270之上的栅极 260， 所述栅介质层 270的材料可以为氧化硅、 氮 化硅或其组合， 也可为高 K栅介质， 例如， Hf02、 HfSiO、 HfSiON、 HfTaO, HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO中的一种或其 任意组合， 所述栅介质层 270的厚度可为 2nm ~ 3nm, 如 2.5nm, 所述 栅极 260 的材料为金属材料， 其厚度可为 50nm ~ 100nm, 如 60nm、 70nm、 80nm或 90nm。 所述源 /漏区位于所述半导体鳍片 200未被栅堆 叠覆盖的两个端部分。
在本发明所提供的半导体结构中， 与半导体鳍片 200 相连接的衬 底区域， 即半导体基体 120, 其两端与衬底 100相连接， 而其下方及两 侧与村底 100之间存在绝缘材料 500, 如此一来， 有效地减小了所述半 导体鳍片下方的衬底区域， 进而降低了半导体器件与衬底之间的漏电 流， 提高了半导体器件的性能。
本发明还提供了一种半导体结构的制造方法， 下面将结合图 2 至 图 9对图 1中的制造方法进行说明。
首先， 在步骤 S101 中， 提供村底 100， 在所述衬底 100上形成半 导体鳍片 200, 在该半导体鳍片 200的側壁形成侧墙 220。
具体地， 如图 2所示， 首先提供衬底 100, 所述衬底 100优选为硅 衬底， 所述衬底 100也可以为其他半导体材料， 例如， 单晶 Ge、 单晶 SiGe 中的一种或者其任意组合。 在所述衬底 100上形成掩膜层 1 10， 该掩膜层 100的材料可为 SiN。
如图 3所示， 以掩膜层 110为掩膜， 刻蚀所述衬底 100， 形成半导 体鳍片 200。
随后， 如图 4和图 5所示， 沉积掩膜层 210, 覆盖所述衬底 100以 及半导体鳍片 200， 该掩膜层 210的材料可为 SiN; 接着， 在所述掩膜 层 210 上覆盖一层光刻胶， 通过曝光显影在光刻胶上形成开口， 所述 开口位于所述半导体鳍片 200的两侧； 然后， 对所述掩膜层 210进行 刻蚀， 去除所述开口中的掩膜层 210 , 以形成围绕在所述半导体鳍片 200四周的側墙 220、 以及掩膜 230; 最后， 去除剩余的光刻胶。
继而， 执行步骤 S102 , 刻蚀所述半导体鳍片 200两侧的衬底 100 以形成空腔， 其中， 与所述半导体鳍片 200 相连接且位于所述空腔之 上的衬底 100部分为半导体基体 120。 具体地， 如图 6所示， 以所述侧墙 220和掩膜 230为掩膜， 首先 干法刻蚀所述衬底 100 ,在所述半导体鳍片 200两侧的村底 100中形成 凹槽 300; 然后， 湿法腐蚀所述凹槽 300 , 使位于所述半导体鳍片 200 两侧的所述凹槽 300相贯通， 形成空腔 400。 其中， 位于空腔 400上方 且与所述半导体鳍片 200相连接的衬底 100部分为半导体基体 120。所 述干法刻蚀包括等离子刻蚀、 反应离子刻蚀中的一种或者其任意组合， 所述湿法腐蚀中使用的腐蚀液包括氢氧化钾、 四甲基氢氧化铵或乙二 胺-邻苯二酚中的一种或者其任意组合。
在其他实施例中， 还存在另外一种情况， 即， 湿法腐蚀所述凹槽 300 , 未将所述凹槽 300之间的衬底 100完全刻穿 , 使得所述半导体基 体 120与位于其下方的衬底 100之间还通过少量的半导体材料相连接， 如图 7所示。 因此在这个实施例中， 形成的空腔 400是分离的。 所以， 为了保证所述半导体基体 120与位于其下方的所述衬底 100可以相隔 离， 优选地， 如图 8和图 9所示， 在湿法腐蚀后， 在所述半导体基体 120的表面形成介质膜 130 , 该介质膜 130的厚度为 7nm-10nm。 所述 介质膜 130 可以是氧化膜、 氮化膜、 氮氧化膜或其它可以实现绝缘作 用的薄膜。 在本发明的实施例中， 所述介质膜 130 优选为氧化膜。 其 中， 可以通过对所述半导体基体 120进行热氧化在其表面形成氧化膜。 形成方法不局限于热氧化法， 还可釆用等离子氧化及使用高温的高氯 酸溶液的氧化法等。 对于湿法腐蚀形成空腔 400 的情况， 所述氧化膜 对于湿法腐蚀未将所述凹槽 300之间的衬底 100完全刻穿的情况， 连 接所述半导体基体 120和衬底 100之间的半导体材料可以在热氧化的 作用下形成氧化膜， 从而也可以达到将所述半导体基体 120 和位于其 下方的村底 100隔离的目的。
当所述半导体基体 120与位于其下方的所述衬底 100隔离后， 可 以有效地减小所述半导体鳍片 120与所述衬底 100之间的漏电流。
接着， 执行步骤 S103， 在所述空腔内填充绝缘材料 500。
具体地， 如图 10所示， 使用绝缘材料 500对所述空腔 400进行填 充， 并通过平坦化操作使绝缘材料 500的上表面与所述衬底 100的上 表面齐平 (本文件内， 术语"齐平"意指两者之间的高度差在工艺误差允 许的范围内）。 其中， 所迷绝缘材料 500优选为 Si02、 SiN中的一种或 其组合。可选地，对所述绝缘材料 500进行平坦化之后，去除側墙 220。 最后， 在步骤 S104中， 形成栅堆叠、 以及源 /漏区。
具体地， 如图 11所示， 在所述半导体鳍片 200和衬底 100上形成 栅介质材料层（未示出），在该栅介质材料层上形成栅极材料层 (未示出）， 在该栅极材料层上形成硬掩膜材料层 (未示出）， 其中， 所述栅介质材料 层可以为氧化硅、 氮化硅或其组合， 也可为高 K栅介质， 例如， Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO, HfZrO, A1203、 La203 Zr02、 LaAlO 中的一种或其任意组合， 所述栅介质材料层的厚度可为 2nm ~ 3nm, 如 2.5nm。 在所述栅介质层上堆叠栅极材料层， 所述栅极材料层的材料可 以为金属材料。 所述栅极材料层的厚度可为 50nm ~ lOOnm, 如 60nm、 70nm、 80nm或 90nm。 所述硬掩膜材料层可以为氮化硅或二氧化硅中 的一种或其任意组合， 也可以为其他适合的材料。
接着， 刻蚀所述硬掩膜材料层、 栅极材料层以及栅介质材料层， 暴露所述半导体鳍片 200 的端部分， 形成栅堆叠。 具体地， 对所述硬 掩膜材料层进行构图， 然后采用例如干法刻蚀和 /或湿法刻蚀的方法， 以衬底 100 为刻蚀停止层， 对所述硬掩膜材料层、 栅极材料层以及栅 介质材料层进行刻蚀， 暴露出衬底 100以及所述半导体鳍片 200的两 个端部分， 形成由栅介质层 270、 栅极 260以及硬掩膜（未示出）所构成 的栅堆叠， 其中， 所述栅堆叠覆盖所述半导体鳍片 200 的中心部分、 且向与所述半导体鳍片 200垂直的方向延伸至所述衬底 100表面， 所 述半导体鳍片 200的端部分位于所述栅堆叠的两侧。
形成所述栅堆叠后， 向位于栅堆叠两側的所述半导体鳍片 200 的 端部分进行掺杂， 注入 P型或 N型掺杂物或杂质， 以形成源 /漏区（未示 出）。 对于 PMOS来说， 源 /漏区为 P型掺杂； 对于 NMOS来说， 源 /漏 区为 N型掺杂。
在其他实施例中， 所述栅堆叠也可以在形成源 /漏区之后再形成， 该工艺为本领域技术人员所公知， 在此不再进行详细说明。
通过对半导体鳍片 200两側的衬底 100先干法刻蚀， 再进行湿法 各向异性刻蚀， 以形成贯通的空腔 400， 并在该空腔 400内填充绝缘材 料 500, 从而有效地减小了半导体鳍片 200下方的村底 100区域 (即半 导体基体)， 进而降低了半导体器件与村底 100之间的漏电流， 提高了 半导体器件的性能。 优选地， 还可以在半导体基体 120 的表面生成介 质膜 130， 使半导体基体 120与位于其下方的衬底 100绝缘隔离， 从而 进一步改善了半导体器件的性能。
虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离 本发明的精神和所附权利要求限定的保护范围的情况下， 可以对这些 实施例进行各种变化、 替换和修改。 对于其他例子， 本领域的普通技 术人员应当容易理解在保持本发明保护范围内的同时， 工艺步骤的次 序可以变化。
此外， 本发明的应用范围不局限于说明书中描述的特定实施例的 工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开 内容， 作为本领域的普通技术人员将容易地理解， 对于目前已存在或 者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步 骤， 其中它们执行与本发明描述的对应实施例大体相同的功能或者获 得大体相同的结果， 依照本发明可以对它们进行应用。 因此， 本发明 所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法 或步骤包含在其保护范围内。

Claims

权 利 要 求
1. 一种半导体结构， 该半导体结构包括衬底（100)、 半导体鳍片 (200)、 栅堆叠、 源 /漏区以及半导体基体 (120), 其中：
所述半导体鳍片（200)位于所述半导体基体 (120)之上， 且与所述半 导体基体 (120)相连接， 所述半导体基体 (120)的两端与所述村底 (100)相 连接；
所述栅堆叠覆盖所述半导体鳍片（200)的中心部分、 并延伸至所述 衬底（100)表面；
所述源 /漏区位于所述半导体鳍片（200)的端部分；
其中， 位于所述半导体鳍片（200)两侧的衬底（100)中具有空腔 (400) , 所述空腔中 (400)中具有绝缘材料 (500)。
2. 根据权利要求 1所迷的半导体结构，其中，所述半导体基体 (120) 的材料为单晶 Si、 单晶 Ge、 单晶 SiGe中的一种或者其任意组合。
3. 根据权利要求 1或 2所述的半导体结构， 其中， 在所述半导体 基体（120)的表面存在介质膜（130)。
4. 根据权利要求 3所述的半导体结构， 其中， 所述介盾膜 (130)为 氧化膜。
5. 根据权利要求 1至 4之一的半导体结构， 其中， 所述位于所述 半导体鳍片（200)两侧的衬底（100)中的空腔 (400)是连通的。
6. 一种半导体结构的制造方法， 该方法包括：
a)提供衬底 (100), 在所述衬底（100)上形成半导体鳍片（200)， 在该 半导体鳍片（200)的側壁形成側墙 (220)；
b) 刻蚀所述半导体鳍片（200)两侧的衬底（100)以形成空腔 (400)，其 中， 与所述半导体鳍片（200)相连接且位于所述空腔 (400)之上的衬底
(100)部分为半导体基体（120);
c) 在所述空腔 (400)内填充绝缘材料 (500);
d) 形成栅堆叠、 以及源 /漏区。
7. 根据权利要求 6所述的方法， 其中：
所述半导体基体 (120)的材料为单晶 Si、 单晶 Ge、 单晶 SiGe中的 一种或者其任意组合。
8. 根据权利要求 6或 7所迷的方法， 其中， 在所迷步驟 b)之后还 包括：
e) 在所述半导体基体 (120)的表面形成介盾膜 (130)。
9. 根据权利要求 8所述的方法，其中， 所述介质膜 (130)为氧化膜。
10. 根据权利要求 6所述的方法， 其中， 所述步骤 b)具体包括： 干法刻蚀所述衬底（100), 在所述半导体鳍片（200)两侧的衬底（100) 中形成凹槽 (300);
湿法腐蚀所述凹槽 (300)从而形成空腔 (400)。
11. 根据权利要求 10所述的方法， 其中湿法腐蚀所述凹槽 (300)的 步骤具体为：
湿法腐蚀所述凹槽 (300), 使所述凹槽 (300)相贯通。
12. 根据权利要求 10所述的方法， 其中：
在所述衬底 (100)和半导体鳍片（200)上形成掩膜层 (210);
在所述掩膜层 (210)上覆盖一层光刻胶， 通过曝光显影在光刻胶上 形成开口， 所述开口位于所述半导体鳍片（200)的两侧；
刻蚀所述开口中的掩膜层 (210), 去掉所述光刻胶；
通过所述开口对所述衬底（100)进行干法刻蚀以形成凹槽 (300)。
13. 根据权利要求 10或 11所述的方法， 其中：
所述干法刻蚀包括等离子刻蚀、 反应离子刻蚀中的一种或者组合。
14. 根据权利要求 10或 11所述的方法， 其中：
使用氢氧化钾、 四曱基氢氧化铵或乙二胺-邻笨二酚中的一种或者 其任意组合对所述凹槽进行湿法腐蚀。
15. 根据权利要求 6所述的方法， 其中， 所述步骤 d)包括： 在所述半导体鳍片（200)和衬底（100)上形成栅介质材料层， 在该栅 介质材料层上形成栅极材料层， 在该栅极材料层上形成硬掩膜材料层； 刻蚀所述硬掩膜材料层、 栅极材料层以及栅介质材料层， 暴露所 述半导体鳍片（200)的端部分， 形成栅堆叠； 以及
对所述半导体鳍片（200)的端部分的暴露区域进行离子注入， 形成 源 /漏区。
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