CN106952814A - 半导体结构的形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括：衬底、位于衬底上的鳍部以及位于鳍部上的掩膜层；在鳍部之间的所述衬底上形成隔离材料层；通过至少一次的氧化步骤，在所述鳍部中形成至少一层氧化层，所述氧化步骤包括：去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部的部分侧壁；在隔离材料层露出的鳍部侧壁上形成屏蔽层；去除屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；通过氧化处理，在隔离材料层和屏蔽层露出的鳍部中形成氧化层；去除所述掩膜层和氧化步骤中所使用的屏蔽层。其中，所述氧化层能够实现鳍部与衬底之间的隔离，在鳍部形成晶体管后，所述氧化层能够减少晶体管漏电流。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展。而随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，从而栅极对沟道电流的控制能力变弱，容易产生短沟道效应，造成漏电流问题，从而影响半导体器件的电学性能。
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开，这种设计在提高晶体管集成度的同时，还大幅度改善了晶体管的短沟道控制性能。
在绝缘体上硅衬底(Silicon-on-insulator,SOI)上形成的鳍式场效应晶体管能够减小寄生电容，降低漏电流，然而，SOI上形成FinFET具有制造成本高的缺点。硅基底上形成的鳍式场效应管(Fin Field-Effect Transistor on Bulk Sisubstrate,Bulk-FinFET)具有成本低、散热性能好以及能够与平面晶体管器件兼容的特点。
然而，Bulk-FinFET存在寄生电容较大，漏电流较大的缺点。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够减小漏电流。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括：衬底、位于衬底上的鳍部以及位于鳍部上的掩膜层；在鳍部之间的所述衬底上形成隔离材料层；
通过至少一次的氧化步骤，在所述鳍部中形成至少一层氧化层，所述氧化步骤包括：去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部的部分侧壁；在隔离材料层露出的鳍部侧壁上形成屏蔽层；去除屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；通过氧化处理，在隔离材料层和屏蔽层露出的鳍部中形成氧化层；
去除所述掩膜层和氧化步骤中所使用的屏蔽层。
可选的，通过至少一次的氧化步骤，在所述鳍部中形成至少一层氧化层，所述氧化步骤包括：
去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部的部分侧壁；
在隔离材料层露出的鳍部侧壁上形成第一屏蔽层；
去除第一屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；
通过氧化处理，在隔离材料层和第一屏蔽层露出的鳍部中形成第一氧化层；
再次去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部第一氧化层下方的部分侧壁；
在隔离材料层露出的鳍部侧壁上形成第二屏蔽层；
去除第二屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；
通过氧化处理，在隔离材料层和第二屏蔽层露出的鳍部中形成第二氧化层；
去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤包括：去除所述掩膜层、第一屏蔽层和第二屏蔽层。
可选的，去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤之前，执行一次所述氧化步骤，在所述鳍部中形成一层氧化层。
可选的，去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤之前，重复执行3～10次所述氧化步骤，在所述鳍部中形成3～10层氧化层。
可选的，所述掩膜层的材料与所述隔离材料层的材料不同。
可选的，所述屏蔽层的材料与所述隔离材料层的材料不同。
可选的，所述氧化处理的方法为快速热氧化法、热氧化法、现场蒸汽生成法或等离子氧化法。
可选的，所述氧化处理的方法为快速热氧化法；
所述快速热氧化的工艺参数包括：氧化温度为400摄氏度～1100摄氏度；氧化时间为10s～60s。
可选的，所述基底中衬底的材料为硅，所述氧化层的材料为氧化硅。
可选的，所述氧化层的厚度为10埃～200埃。
可选的，去除部分厚度的隔离材料层的步骤中，通过湿法刻蚀去除所述隔离材料层。
可选的，所述隔离材料层的材料为氧化硅或无定型碳。
可选的，在鳍部之间的所述衬底上形成隔离材料层的步骤中，所述隔离材料层的厚度为50埃～1200埃。
可选的，通过流体化学气相沉积工艺在鳍部之间的所述衬底上形成隔离材料层。
可选的，所述屏蔽层的材料为氮化硅或氮氧化硅。
可选的，所述屏蔽层的厚度为30埃～300埃。
可选的，所述掩膜层的材料为氮化硅。
可选的，去除屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁的步骤中，所述部分鳍部侧壁的高度为20埃～500埃。
可选的，在隔离材料层露出的鳍部侧壁上形成屏蔽层的步骤包括：
形成覆盖隔离材料层及所述鳍部的屏蔽材料层；去除隔离材料层上的屏蔽材料层，保留覆盖所述鳍部侧壁的屏蔽材料层，形成所述屏蔽层。
可选的，所述掩膜层和所述屏蔽层的材料相同，去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤包括：在同一湿法刻蚀步骤中去除所述掩膜层和所述屏蔽层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，在鳍部侧壁上形成屏蔽层之后，去除屏蔽层下方的部分隔离材料层，并对露出的鳍部进行氧化处理，形成氧化层。所述氧化层能够实现鳍部与衬底之间的隔离，在鳍部形成晶体管后，所述氧化层能够减少晶体管漏电流。此外，本发明在对露出的鳍部进行氧化之前去除屏蔽层下方的部分隔离材料层，露出部分鳍部侧壁，因此，氧化处理过程中氧能够与露出的鳍部直接接触，从而能够增加氧化速度，且形成的氧化层均匀性和致密性好，能够更有效地减小漏电流。
附图说明
图1是本发明半导体结构形成方法一实施例各步骤的流程图；
图2至图12是本发明的半导体结构形成方法一实施例各步骤的结构示意图。
具体实施方式
现有的半导体结构的形成方法存在诸多问题，包括：所形成的晶体管漏电流大的缺点。
现有技术形成的鳍式场效应晶体管的鳍部是通过对衬底进行刻蚀形成的，并在所述鳍部上形成晶体管，所述鳍部和基底之间直接接触，形成晶体管后，沟道中的载流子容易进入所述衬底，形成漏电流。因此，现有技术形成的晶体管漏电流较大。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成基底，所述基底包括：衬底、位于衬底上的鳍部以及位于鳍部上的掩膜层；在鳍部之间的所述衬底上形成隔离材料层；通过至少一次的氧化步骤，在所述鳍部中形成至少一层氧化层，所述氧化步骤包括：去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部的部分侧壁；在隔离材料层露出的鳍部侧壁上形成屏蔽层；去除屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；通过氧化处理，在隔离材料层和屏蔽层露出的鳍部中形成氧化层；去除所述掩膜层和氧化步骤中所使用的屏蔽层。
其中，在鳍部侧壁上形成屏蔽层之后，去除屏蔽层下方的部分隔离材料层，并对露出的鳍部进行氧化处理，形成氧化层。所述氧化层能够实现鳍部与衬底之间的隔离，在鳍部形成晶体管后，所述氧化层能够减少晶体管漏电流。此外，本发明在对露出的鳍部进行氧化之前去除屏蔽层下方的部分隔离材料层，露出部分鳍部侧壁。因此，氧化处理过程中氧能够与露出的鳍部直接接触，从而能够增加氧化速度，且形成的氧化层均匀性和致密性好，能够更有效地减小漏电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1，示出了本发明的半导体结构形成方法一实施例的流程图。
需要说明的是，本实施例以对所述鳍部进行两次氧化步骤，在鳍部中形成两层氧化层(第一氧化层和第二氧化层)为例对本发明的半导体结构的形成方法做详细说明。
本实施例半导体结构形成方法包括：
步骤S1，形成基底，所述基底包括：衬底、位于衬底上的鳍部以及位于鳍部上的掩膜层；
步骤S2，在鳍部之间的所述衬底上形成隔离材料层；
步骤S3，去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部的部分侧壁；
步骤S4，在隔离材料层露出的鳍部侧壁上形成第一屏蔽层；
步骤S5，去除所述第一屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；
步骤S6，通过氧化处理，在隔离材料层和第一屏蔽层露出的鳍部中形成第一氧化层；
步骤S7，再次去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部第一氧化层下方的部分侧壁；
步骤S8，在隔离材料层露出的鳍部侧壁上形成第二屏蔽层；
步骤S9，去除第二屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；
步骤S10，通过氧化处理，在隔离材料层和第二屏蔽层露出的鳍部中形成第二氧化层；
步骤S11，去除所述掩膜层、第一屏蔽层和第二屏蔽层。
图2至图12是本发明的半导体结构形成方法一实施例各步骤的结构示意图。
请参考图2，执行步骤S1，形成基底100，所述基底100包括：衬底111和位于衬底111上的鳍部110以及位于鳍部110的掩膜层112。
所述鳍部110用于形成鳍式场效应晶体管的沟道区。所述掩膜层112用于在后续对鳍部110进行氧化处理的过程中，保护所述鳍部110上表面不被氧化。
具体的，本实施例中，所述掩膜层112的材料为氮化硅。
本实施例中，形成基底100的步骤包括：提供初始衬底，在所述初始衬底上形成掩膜层112，所述掩膜层112用于定义所述鳍部的位置和尺寸；以所述掩膜层112为掩膜对所述初始衬底进行图形化，形成所述衬底111和所述鳍部110。
本实施例中，所述衬底111的材料为硅。但是本发明对此不做限定，所述衬底111的材料还可以为锗、硅锗或碳化硅。
请参考图3，执行步骤S2，在所述鳍部110之间的所述衬底111上形成隔离材料层120。所述隔离材料层120用于实现鳍部110之间的电绝缘，并在后续氧化处理过程中保护其覆盖的鳍部110不被氧化。
本实施例中，所述隔离材料层120的材料为氧化硅，但是本发明对此不作限定，所述隔离材料层120的材料还可以为氮化硅、其它深紫外氧化物、无定型碳或硼磷硅玻璃。
需要说明的是，本实施例中，所述掩膜层112的材料与隔离材料层120的材料不同，在后续去除部分厚度的隔离材料层120时，掩膜层112不容易被去除而被保留在鳍部110的顶面。
还需要说明的是，所述隔离材料层120用于在后续氧化处理过程中保护其覆盖的鳍部110不被氧化，因此所述隔离材料层120的厚度不能过小；如果所述隔离材料120的厚度过大，容易给刻蚀工艺带来困难。因此，本实施例中，所述隔离材料层120的厚度为50埃～1200埃。
由于所述鳍部110之间的距离较小，所述鳍部110之间的沟槽深宽比较大。为了使所形成的隔离材料层120能够充分填充相邻鳍部110之间的沟槽，本实施例中，采用流体化学气相沉积工艺(Flowable Chemical Vapor Deposition,FCVD)形成所述隔离材料层120。
请参考图4，执行步骤S3，去除部分厚度的隔离材料层120，使所述隔离材料层120露出鳍部110的部分侧壁。露出的所述鳍部110部分侧壁用于形成晶体管的沟道。
需要说明的是，去除部分厚度的隔离材料层120的步骤中，如果去除的隔离材料层120的厚度过小，则露出的鳍部110侧壁高度过小，形成的沟道厚度较薄，容易影响晶体管的性能；如果去除的隔离材料层120的厚度过大，则露出的鳍部110侧壁高度过大，容易影响晶体管的集成度。具体的，本实施例中，露出的所述鳍部110部分侧壁的高度为20埃～500埃。
本实施例中，通过湿法刻蚀去除部分隔离材料层120，湿法刻蚀选择性好，对所述鳍部110的损伤小。但是本发明对此不作限定，还可以通过干法刻蚀去除部分隔离材料层。
请参考图5，执行步骤S4，在隔离材料层120露出的鳍部110侧壁上形成第一屏蔽层130，所述第一屏蔽层130用于在后续对露出的鳍部110进行氧化处理的过程中，保护其覆盖的鳍部110不被氧化。
需要说明的是，本实施例中，所述第一屏蔽层130的材料与所述隔离材料层120的材料不相同，在后续去除部分厚度的隔离材料层120时，第一屏蔽层130不容易被去除而被保留在鳍部110侧壁上，从而能够更有效地保护鳍部侧壁不被氧化。
本实施例中，所述隔离材料层120的材料为氧化硅，所述第一屏蔽层130的材料可以选自与隔离材料层120材料不同的氮化硅或氮氧化硅。但是本发明对此不作限定，在其他实施例中，所述隔离材料层的材料为氮化硅或无定型碳，则所述第一屏蔽层的材料还可以为氧化硅。
需要说明的是，如果所述第一屏蔽层130的厚度过小，很难起到防止其覆盖的鳍部110被氧化的作用；如果所述第一屏蔽层130的厚度过大，会给后续去除所述第一屏蔽层130带来困难。因此，本实施例中，所述第一屏蔽层130的厚度为30埃～300埃。
本实施例中，形成所述第一屏蔽层130的步骤包括：形成覆盖隔离材料层120及所述鳍部110的屏蔽材料层；去除隔离材料层120上的屏蔽材料层，保留覆盖所述鳍部110侧壁的屏蔽材料层，形成所述第一屏蔽层130。
具体的，形成所述屏蔽材料层的方法为化学气相沉积法，化学气相沉积法能够形成致密的第一屏蔽层130，能够很好地保护鳍部110，防止鳍部110被氧化。但是本发明对此不做限定，形成所述第一屏蔽层的方法还可以为物理气相沉积工艺或原子层沉积工艺。
去除隔离材料层120上的屏蔽材料层的方法为各向异性干法刻蚀，所述各向异性干法刻蚀在纵向的刻蚀速率大于横向的刻蚀速率，因此，能够去除掩膜层112和隔离材料层120上表面的屏蔽材料层，而保留鳍部110侧壁的屏蔽材料层，形成所述第一屏蔽层130。
请参考图6，执行步骤S5，去除第一屏蔽层130下方部分厚度的隔离材料层120，露出部分鳍部110的侧壁。所述露出的鳍部110用于在后续工艺中被氧化形成第一氧化层。
需要说明的是，去除第一屏蔽层130下方部分厚度的隔离材料层120的步骤中，去除的隔离材料层120的厚度决定了后续形成的第一氧化层的厚度。如果去除的隔离材料层120的厚度过小，后续形成的第一氧化层的厚度过小，很难起到减小漏电流的作用；如果去除的隔离材料层120的厚度过大，后续形成的第一氧化层的厚度过大，不利于半导体结构的集成化。因此，本实施例中，去除的隔离材料层120的厚度在10埃～200埃的范围内。
本实施例中，通过湿法刻蚀去除第一屏蔽层130下方的部分隔离材料层120。湿法刻蚀具有很好的选择性，在刻蚀所述隔离材料层120的过程中，由于第一屏蔽层130与所述隔离材料层120的材料不同，因此，在刻蚀过程中基本不会去除所述第一屏蔽层130。本发明对此不做限定，在其他实施例中，还可以通过干法刻蚀去除所述隔离材料层。
请参考图7，执行步骤S6，通过氧化处理，在隔离材料层120和第一屏蔽层130露出的鳍部110中形成第一氧化层140。所述第一氧化层140用于实现鳍部110与下方半导体结构的电绝缘，减少漏电流。
需要说明的是，本发明在对所述鳍部110进行氧化处理的步骤之前，去除覆盖所述鳍部110的部分隔离材料层120，露出所述鳍部110之后进行氧化处理，这样能够使所述鳍部110与反应气体充分接触，从而能够加快氧化速度，并能够形成均匀致密的第一氧化层140，进一步减小漏电流。
本实施例中，通过快速热氧化(Rapid thermal oxidation,RTO)工艺对露出的鳍部110进行氧化。快速热氧化能够精确控制高温短时间氧化过程，能够形成性能优良的氧化硅薄膜。但是，本发明对此不做限定，还可以通过熔炉氧化工艺、现场蒸汽生成氧化工艺或等离子体氧化工艺形成所述第一氧化层。
具体的，如果氧化温度过低，氧化速度低且生成的氧化硅中非化学计量比的氧化硅含量较高；如果氧化温度过高容易增加氧化过程的难度。因此，本实施例中，氧化温度为400～1100摄氏度。
需要说明的是，如果所述第一氧化层140的厚度过小很难实现鳍部110与下方半导体结构之间的电绝缘，从而很难减少漏电流；如果所述第一氧化层140的厚度过大，不利于所形成半导体器件集成度的提高。本实施例中，所述第一氧化层140的厚度为10～200埃。
请参考图8，执行步骤S7，去除部分厚度的隔离材料层120，使所述隔离材料层120露出部分鳍部110侧壁。暴露出来的所述部分鳍部110用于形成晶体管的沟道。
本实施例中，暴露出来的所述部分鳍部110的厚度过大，不利于所形成的半导体器件的集成化；如果暴露出来的所述部分鳍部110的厚度过小，很难实现所形成半导体器件的功能。因此，本实施例中，暴露出来的所述部分鳍部110的厚度为20埃～200埃。
本实施例中，通过湿法刻蚀去除第一屏蔽层130下方的部分隔离材料层120。湿法刻蚀具有很好的选择性，在刻蚀所述隔离材料层120的过程中，由于第一屏蔽层130与所述隔离材料层120的材料不同，因此，在刻蚀过程中不会去除所述第一屏蔽层130。本发明对此不做限定，在其他实施例中，还可以通过干法刻蚀去除所述隔离材料层。
请参考图9，执行步骤S8，在隔离材料120露出的鳍部110侧壁上形成第二屏蔽层131。
本实施例中，所述第二屏蔽层131的材料与所述隔离材料层120的材料不相同，在后续刻蚀所述隔离材料层120的过程中，所述第二屏蔽层131不容易被刻蚀去除，从而能够在后续的氧化处理过程中更有效地保护其覆盖的鳍部110不被氧化。
本实施例中，所述第二屏蔽层131的材料与所述第一屏蔽层130的材料相同，选择与第一屏蔽层130具有相同材料的第二屏蔽层131有利于简化后续去除所述第一屏蔽层130和第二屏蔽层131的工艺。但是本发明对此不做限定，在其他实施例中，所述第二屏蔽层的材料还可以为不同于第一屏蔽层和隔离材料层的碳化硅或氮氧化硅。
需要说明的是，如果所述第二屏蔽层131的厚度过小，很难起到防止其覆盖的鳍部110被氧化的作用；如果所述第二屏蔽层131的厚度过大，会给后续去除所述第二屏蔽层131的工艺带来困难。因此，本实施例中，所述第二屏蔽层131的厚度为30埃～300埃。
本实施例中，形成所述第二屏蔽层131的步骤包括：形成覆盖隔离材料层120及所述鳍部110的第二屏蔽材料层；去除隔离材料层120上的第二屏蔽材料层，保留所述鳍部110侧壁的第二屏蔽材料层，形成所述第二屏蔽层131。
具体的，本实施例中，形成所述第二屏蔽材料层的方法为化学气相沉积法，化学气相沉积法能够形成致密的第二屏蔽层131，能够在后续形成第二氧化层的过程中很好地保护其覆盖的鳍部110不被氧化。但是本发明对此不做限定，在其他实施例中，形成所述第二屏蔽层的方法还可以为物理气相沉积工艺或原子层沉积工艺。
本实施例中，去除隔离材料层120上的第二屏蔽材料层的方法为各向异性干法刻蚀，所述各向异性干法刻蚀在纵向的刻蚀速率大于横向的刻蚀速率，因此，能够去除隔离材料层120上表面的第二屏蔽材料层，而保留覆盖鳍部110侧壁的第二屏蔽材料层。
请参考图10，执行步骤S9，去除第二屏蔽层131下方的部分厚度的隔离材料层120，露出部分鳍部110侧壁。露出的所述鳍部110用于在后续工艺中形成第二氧化层。
需要说明的是，去除第二屏蔽层131下方的部分厚度的隔离材料层120的步骤中，去除的隔离材料层120的厚度决定了后续形成的第二氧化层的厚度。如果去除的隔离材料层120的厚度过小，后续形成的第二氧化层的厚度过小，很难起到减小漏电流的作用；如果去除的隔离材料层120的厚度过大，后续形成的第二氧化层的厚度过大，不利于半导体结构的集成化。因此，本实施例中，去除的隔离材料层120的厚度在10埃～200埃的范围内。
本实施例中，通过湿法刻蚀去除第二屏蔽层131下方的部分隔离材料层120。湿法刻蚀具有很好的选择性，在刻蚀所述隔离材料层120的过程中，由于第二屏蔽层131与所述隔离材料层120的材料不同，因此，在刻蚀过程中不会去除所述第二屏蔽层131。本发明对此不做限定，在其他实施例中，还可以通过干法刻蚀去除所述隔离材料层。
请参考图11，执行步骤S10，通过氧化处理，在隔离材料层120和第二屏蔽层131露出的鳍部110中形成第二氧化层141。所述第二氧化层141用于实现鳍部110与下方半导体结构的电绝缘，减少漏电流。
需要说明的是，本发明在对所述鳍部110进行氧化的步骤之前，去除覆盖所述鳍部110的部分隔离材料层120，露出所述鳍部110之后对暴露的所述鳍部110进行氧化处理，这样能够使所述鳍部110与反应气体充分接触，从而能够加快氧化速度，并能够形成均匀致密的第二氧化层141，进一步减小漏电流。
本实施例中，通过快速热氧化(Rapid thermal oxidation,RTO)工艺对露出的鳍部110进行氧化处理。快速热氧化能够精确控制高温短时间氧化过程，能够形成性能优良的氧化硅薄膜。但是，本发明对此不做限定，还可以通过熔炉氧化工艺、现场蒸汽生成氧化工艺或等离子体氧化工艺形成所述第二氧化层。
具体的，如果氧化温度过低，氧化速度较低且生成的氧化硅中非化学计量比的氧化硅含量较高；如果氧化温度过高容易增加氧化过程的难度。本实施例中，氧化温度为400～1100摄氏度。
需要说明的是，如果所述第二氧化层141的厚度过小很难实现鳍部110与下方半导体结构之间的电绝缘；如果所述第二氧化层141的厚度过大，不利于所形成半导体器件集成度的提高。本实施例中，所述第二氧化层141的厚度为10埃～200埃。
请参考图12，执行步骤S11，去除所述掩膜112、第一屏蔽层130(如图11所示)和第二屏蔽层131(如图11所示)。
本实施例中，所述第一屏蔽层130、第二屏蔽层131和掩膜层112的材料相同，且不同于所述隔离材料层120的材料。因此，去除所述掩膜层112、第一屏蔽层130和第二屏蔽层131的步骤包括：在同一刻蚀步骤中去除所述掩膜层和所述屏蔽层。
具体的，本实施例中，可以通过具有很好选择性的湿法刻蚀去除所述第一屏蔽层130、第二屏蔽层131和掩膜层112。
但是本发明对此不做限定，在其它实施例中，还可以通过干法刻蚀或干法、湿法刻蚀共同作用的刻蚀方法去除所述第一屏蔽层、第二屏蔽层和掩膜层。或者通过多次刻蚀分别去除掩膜层、第一屏蔽层和第二屏蔽层。
需要说明的是，去除所述掩膜层112、第一屏蔽层130和第二屏蔽层131的步骤之后，所述形成方法还包括：形成覆盖所述鳍部110的栅极层。所述栅极层覆盖的第一氧化层140上方和第一氧化层140、第二氧化层141之间的鳍部110构成晶体管沟道。
还需要说明的是，本实施例是以进行两次氧化步骤，分别形成第一氧化层140和第二氧化层141为例进行详细介绍的。但是本发明的半导体结构的形成方法不仅限于此，所述形成方法还可以为在去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤之前，执行一次所述氧化步骤，在所述鳍部中形成一层氧化层。或者去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤之前，重复执行3～10次所述氧化步骤，在所述鳍部中形成3～10层氧化层。
综上，本发明的半导体结构的形成方法中，在鳍部侧壁上形成屏蔽层之后，去除屏蔽层下方的部分隔离材料层，并对露出的鳍部进行氧化处理，形成氧化层。所述氧化层能够实现鳍部与衬底之间的隔离，在鳍部形成晶体管后，所述氧化层能够减少晶体管漏电流。此外，本发明在对露出的鳍部进行氧化之前去除屏蔽层下方的部分隔离材料层，露出部分鳍部侧壁，因此，氧化处理过程中氧能够与露出的鳍部直接接触，从而能够增加氧化速度，且形成的氧化层均匀性和致密性好，能够更有效地减小漏电流。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括：衬底、位于衬底上的鳍部以及位于鳍部上的掩膜层；
在鳍部之间的所述衬底上形成隔离材料层；
通过至少一次的氧化步骤，在所述鳍部中形成至少一层氧化层，所述氧化步骤包括：
去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部的部分侧壁；
在隔离材料层露出的鳍部侧壁上形成屏蔽层；
去除屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；
通过氧化处理，在隔离材料层和屏蔽层露出的鳍部中形成氧化层；
去除所述掩膜层和氧化步骤中所使用的屏蔽层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，通过至少一次的氧化步骤，在所述鳍部中形成至少一层氧化层，所述氧化步骤包括：
去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部的部分侧壁；
在隔离材料层露出的鳍部侧壁上形成第一屏蔽层；
去除第一屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；
通过氧化处理，在隔离材料层和第一屏蔽层露出的鳍部中形成第一氧化层；
再次去除部分厚度的隔离材料层，使所述隔离材料层露出鳍部第一氧化层下方的部分侧壁；
在隔离材料层露出的鳍部侧壁上形成第二屏蔽层；
去除第二屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁；
通过氧化处理，在隔离材料层和第二屏蔽层露出的鳍部中形成第二氧化层；
去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤包括：去除所述掩膜层、第一屏蔽层和第二屏蔽层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤之前，执行一次所述氧化步骤，在所述鳍部中形成一层氧化层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤之前，重复执行3～10次所述氧化步骤，在所述鳍部中形成3～10层氧化层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料与所述隔离材料层的材料不同。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述屏蔽层的材料与所述隔离材料层的材料不同。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化处理的方法为快速热氧化法、热氧化法、现场蒸汽生成法或等离子氧化法。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化处理的方法为快速热氧化法；
所述快速热氧化的工艺参数包括：氧化温度为400摄氏度～1100摄氏度；氧化时间为10s～60s。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底中衬底的材料为硅，所述氧化层的材料为氧化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化层的厚度为10埃～200埃。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，去除部分厚度的隔离材料层的步骤中，通过湿法刻蚀去除所述隔离材料层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离材料层的材料为氧化硅或无定型碳。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在鳍部之间的所述衬底上形成隔离材料层的步骤中，所述隔离材料层的厚度为50埃～1200埃。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，通过流体化学气相沉积工艺在鳍部之间的所述衬底上形成隔离材料层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述屏蔽层的材料为氮化硅或氮氧化硅。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述屏蔽层的厚度为30埃～300埃。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，去除屏蔽层下方部分厚度的隔离材料层，露出部分鳍部侧壁的步骤中，所述部分鳍部侧壁的高度为20埃～500埃。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，在隔离材料层露出的鳍部侧壁上形成屏蔽层的步骤包括：
形成覆盖隔离材料层及所述鳍部的屏蔽材料层；去除隔离材料层上的屏蔽材料层，保留覆盖所述鳍部侧壁的屏蔽材料层，形成所述屏蔽层。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层和所述屏蔽层的材料相同，去除所述掩膜层和氧化步骤中所使用的屏蔽层的步骤包括：在同一湿法刻蚀步骤中去除所述掩膜层和所述屏蔽层。
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