CN103489780A - 鳍式场效应管基体的形成方法及鳍式场效应管 - Google Patents

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Abstract

本申请公开了一种鳍式场效应管FinFET基体的形成方法，该方法包括：提供一半导体衬底，对半导体衬底进行图案化刻蚀，形成具有翅片结构且截面为矩形的硅基体；所述翅片结构，包括其中间延伸有沟道区域的源极区域和漏极区域；对所述硅基体进行锗离子注入，形成硅化锗基体；氧化硅化锗基体的外部表面至预定厚度，形成氧化层；湿法去除部分氧化层至显露出基体底部；横向刻蚀基体底部区域至预定宽度后去除剩余部分氧化层，形成具有“Ω”形截面的基体。本申请还公开了一种鳍式场效应管。采用本发明能够提高器件驱动电流。

Description

鳍式场效应管基体的形成方法及鳍式场效应管
技术领域
本发明涉及半导体器件的制作技术，特别涉及一种鳍式场效应管（FinFET）基体的形成方法及鳍式场效应管。
背景技术
随着半导体技术的发展，半导体器件的性能稳步提高。半导体器件的性能提高主要通过不断缩小半导体器件的特征尺寸来实现，半导体器件的特征尺寸已经缩小到纳米级别。半导体器件在这种特征尺寸下，传统平面制作半导体器件的方法，也就是单栅半导体器件的制作方法已经无法适用了，所以出现了多栅半导体器件的制作方法。与单栅半导体器件的制作方法相比较，多栅半导体器件具有更强的短沟道抑制能力、更好的亚阈特性，更高的驱动能力以及能带来更高的电路密度。
目前，鳍式场效应管（FinFET）作为多栅半导体器件的代表被广泛使用，FinFET分为双栅FinFET和三栅FinFET。
现有技术形成FinFET的方法包括以下步骤：
步骤11、提供一半导体衬底100，对半导体衬底100进行图案化刻蚀，形成具有翅片结构且截面为矩形的硅基体101；所述翅片结构，包括其中间延伸有沟道区域105的源极区域103和漏极区域104。
其中，硅基体101的翅片结构经过图案化形成，其形成过程为：
首先，在半导体衬底100表面上沉积掩膜层，在掩膜层上涂覆光阻胶层后，采用具有翅片结构的光罩曝光涂覆光阻胶层后显影，在光阻胶层上形成翅片结构图案的光阻胶层，然后以具有翅片结构图案的光阻胶层为掩膜，刻蚀掩膜层，得到具有翅片结构图案的掩膜层；
然后，以具有翅片结构图案的掩膜层为遮挡，刻蚀半导体衬底100，得到具有翅片结构且截面为矩形的硅基体101，去除剩余的掩膜层。
步骤12、形成栅极结构102，所述栅极结构102围绕翅片结构中间的沟道区域105表面，该表面包括沟道区域的侧壁和顶部；栅极结构102顶部还可以具有硬掩膜层（HM）（图中未示）。
栅极结构102形成过程：
在沟道区域105表面形成栅氧化层，栅氧化层覆盖沟道区域的侧壁和顶部；
在包括硅基体101的衬底100上沉积多晶硅层，并进行平坦化，然后图案化多晶硅层，形成围绕栅氧化层表面的导电栅极。
其中，所述栅极结构围绕翅片结构中间的沟道区域表面，该表面包括沟道区域的侧壁和顶部。
图1为现有技术形成FinFET的立体结构示意图。如图1所示，FinFET位于衬底100上，包含具有翅片结构的硅基体101和栅极结构102，其中每个翅片为长方体状，分别为源极区域103和漏极区域104，翅片结构的中间延伸有沟道区域105。从图1可见，栅极结构102和硅基体101交叉设置，两者的接触区域，即栅极结构与沟道区域的接触面积，决定了器件的驱动电流的大小，栅极结构与沟道区域的接触面积越大，驱动电流越大。因此，在形成FinFET时，如何进一步增加栅极结构与沟道区域的接触面积，进而提高器件驱动电流，改善器件的电学性能，成为业内尤其关注的一个问题。
发明内容
有鉴于此，本发明提供一种FinFET及形成方法，能够提高器件驱动电流。
本发明的技术方案是这样实现的：
一种鳍式场效应管FinFET基体的形成方法，该方法包括：
提供一半导体衬底，对半导体衬底进行图案化刻蚀，形成具有翅片结构且截面为矩形的硅基体；所述翅片结构，包括其中间延伸有沟道区域的源极区域和漏极区域；
对所述硅基体进行锗离子注入，形成硅化锗基体；
氧化硅化锗基体的外部表面至预定厚度，形成氧化层；
湿法去除部分氧化层至显露出基体底部；
横向刻蚀基体底部区域至预定宽度后去除剩余部分氧化层，形成具有“Ω”形截面的基体。
所述半导体衬底为体硅或者绝缘层上硅SOI。
所述锗离子注入剂量为1e13～5e15原子每平方厘米，能量为1千电子伏～100千电子伏。
氧化硅化锗基体的外部表面采用炉管氧化或者快速热处理器RTP氧化，氧化温度为800～1100摄氏度，氧化处理时间为10秒～30分钟。
氧化硅化锗基体的外部表面至预定厚度，形成氧化层的厚度为10～50埃。
湿法去除氧化层采用稀氢氟酸。
横向刻蚀基体底部区域至预定宽度采用干法刻蚀或者碱性溶液湿法刻蚀。
所述碱性溶液为氢氧化钾、氨水或者四甲基氢氧化铵。
对所述硅基体进行锗离子注入之后，形成氧化层之前，该方法进一步包括在氮气或者氦气中退火的步骤。
一种鳍式场效应管，包括由上述方法形成的基体和栅极结构，所述栅极结构围绕翅片结构中间的沟道区域表面，该表面包括沟道区域的侧壁和顶部。
从上述方案可以看出，本发明形成FinFET基体的截面形状为“Ω”形，基体底部具有凹陷结构，与现有技术基体的矩形截面相比，栅极结构与沟道区域的接触面积更大，进而提高器件驱动电流，改善了器件的电学性能。
附图说明
图1为现有技术形成FinFET的立体结构示意图。
图2为本发明实施例形成FinFET基体的方法流程示意图。
图2a至图2e为本发明实施例形成FinFET基体的具体结构示意图。
图3为本发明实施例形成FinFET的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
本发明实施例形成FinFET基体的方法流程示意图如图2所示，下面结合图2a至图2e进行详细说明，其包括以下步骤：
步骤21、请参阅图2a，提供一半导体衬底200，对半导体衬底200进行图案化刻蚀，形成具有翅片结构且截面为矩形的硅基体201；所述翅片结构，包括其中间延伸有沟道区域的源极区域和漏极区域。
其中，硅基体201的翅片结构经过图案化形成，其形成过程为：
首先，在半导体衬底200表面上沉积掩膜层，在掩膜层上涂覆光阻胶层后，采用具有翅片结构的光罩曝光涂覆光阻胶层后显影，在光阻胶层上形成翅片结构图案的光阻胶层，然后以具有翅片结构图案的光阻胶层为掩膜，刻蚀掩膜层，得到具有翅片结构图案的掩膜层；
然后，以具有翅片结构图案的掩膜层为遮挡，刻蚀半导体衬底200，得到具有翅片结构且截面为矩形的硅基体201，去除剩余的掩膜层。
半导体衬底200可以为体硅或者绝缘层上硅（SOI，Silicon-On-Insulator）。相比体硅，由SOI作为硅衬底有如下优点，如能实现IC中半导体器件的介质隔离，无需采用阱的复杂隔离工艺，彻底消除在体硅上制作MOS器件会出现的寄生闩锁效应；采用SOI技术制成的IC还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等，特别适用于低压低功耗IC的制造。
步骤22、请参阅图2b，对所述硅基体201进行锗离子注入，形成硅化锗基体202。
锗离子注入剂量为1e13～5e15原子每平方厘米，能量为1千电子伏～100千电子伏。
步骤23、请参阅图2c，氧化硅化锗基体202的外部表面至预定厚度，形成氧化层203。
实际应用中，离子注入硅基体101，一般会在基体表面相比于基体内部具有更高的离子注入浓度，所以，氧化时基体的外部表面的氧化速率更快，且尖角部分也具有更高的氧化速率。此时在硅化锗基体的外部表面形成的氧化层203如图2c所示，厚度为10～50埃。其中，采用炉管氧化或者快速热处理器（RTP）氧化，氧化温度为800～1100摄氏度，氧化处理时间为10秒～30分钟。未被氧化的硅化锗基体具有上窄下宽的截面形状。
步骤24、请参阅图2d，湿法去除部分氧化层至显露出基体底部。
湿法去除氧化层采用稀氢氟酸。因为湿法在基体底部刻蚀速率更快，且氧化层的厚度在基体底部也更薄一些，所以刻蚀首先会显露出基体底部，剩余部分氧化层203’仍然覆盖硅化锗基体202的上半部分。
步骤25、请参阅图2e，横向刻蚀基体底部区域至预定宽度后去除剩余部分氧化层203’，形成具有“Ω”形截面的基体。
横向刻蚀可以采用干法刻蚀，也可以采用碱性溶液湿法刻蚀。其中碱性溶液为氢氧化钾、氨水或者四甲基氢氧化铵（TMAH）。
横向刻蚀基体底部区域至预定宽度使基体底部出现凹陷结构。
至此，本发明FinFET基体形成。
为更好地提高沟道区域的质量，在离子注入之后优选加入退火的步骤，即在步骤22和23之间，进行表面退火，退火在氮气或者氦气中进行。
在基体形成之后，会如现有技术一样形成栅极结构。图3为本发明实施例形成FinFET的剖面结构示意图。从图3可以看出，具有“Ω”形截面的基体与现有的矩形截面相比，当栅极结构交叉设置在其上之后，具有更大的接触面积。
栅极结构204形成过程：
在沟道区域表面形成栅氧化层，栅氧化层覆盖沟道区域的侧壁和顶部；
在包括硅化锗基体202的衬底200上沉积多晶硅层，并进行平坦化，然后图案化多晶硅层，形成围绕栅氧化层表面的导电栅极。
其中，所述栅极结构围绕翅片结构中间的沟道区域表面，该表面包括沟道区域的侧壁和顶部。
上述为现有技术，这里进行简单概述。
综上，本发明形成FinFET基体的截面形状为“Ω”形，基体底部具有凹陷结构，增加了栅极结构与沟道区域的接触面积，进而提高器件驱动电流，改善了器件的电学性能。而且，沟道区域为经过离子注入的硅化锗，相比于单晶硅来说，更能提高载流子，尤其是空穴的迁移率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种鳍式场效应管FinFET基体的形成方法，该方法包括：
提供一半导体衬底，对半导体衬底进行图案化刻蚀，形成具有翅片结构且截面为矩形的硅基体；所述翅片结构，包括其中间延伸有沟道区域的源极区域和漏极区域；
对所述硅基体进行锗离子注入，形成硅化锗基体；
氧化硅化锗基体的外部表面至预定厚度，形成氧化层；
湿法去除部分氧化层至显露出基体底部；
横向刻蚀基体底部区域至预定宽度后去除剩余部分氧化层，形成具有“Ω”形截面的基体。
2.如权利要求1所述的方法，其特征在于，所述半导体衬底为体硅或者绝缘层上硅SOI。
3.如权利要求1或2所述的方法，其特征在于，所述锗离子注入剂量为1e13～5e15原子每平方厘米，能量为1千电子伏～100千电子伏。
4.如权利要求3所述的方法，其特征在于，氧化硅化锗基体的外部表面采用炉管氧化或者快速热处理器RTP氧化，氧化温度为800～1100摄氏度，氧化处理时间为10秒～30分钟。
5.如权利要求4所述的方法，其特征在于，氧化硅化锗基体的外部表面至预定厚度，形成氧化层的厚度为10～50埃。
6.如权利要求1所述的方法，其特征在于，湿法去除氧化层采用稀氢氟酸。
7.如权利要求1所述的方法，其特征在于，横向刻蚀基体底部区域至预定宽度采用干法刻蚀或者碱性溶液湿法刻蚀。
8.如权利要求7所述的方法，其特征在于，所述碱性溶液为氢氧化钾、氨水或者四甲基氢氧化铵。
9.如权利要求1所述的方法，其特征在于，对所述硅基体进行锗离子注入之后，形成氧化层之前，该方法进一步包括在氮气或者氦气中退火的步骤。
10.一种鳍式场效应管，包括权利要求1至9任一项所述方法形成的基体和栅极结构，所述栅极结构围绕翅片结构中间的沟道区域表面，该表面包括沟道区域的侧壁和顶部。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762071A (zh) * 2014-12-17 2016-07-13 中国科学院微电子研究所 鳍式场效应晶体管及其鳍的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004112146A1 (en) * 2003-06-12 2004-12-23 Advanced Micro Devices, Inc. Finfet with dual silicon gate layer for chemical mechanical polishing planarization
US20070231997A1 (en) * 2006-03-31 2007-10-04 Doyle Brian S Stacked multi-gate transistor design and method of fabrication
KR100772114B1 (ko) * 2006-09-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102468145A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004112146A1 (en) * 2003-06-12 2004-12-23 Advanced Micro Devices, Inc. Finfet with dual silicon gate layer for chemical mechanical polishing planarization
US20070231997A1 (en) * 2006-03-31 2007-10-04 Doyle Brian S Stacked multi-gate transistor design and method of fabrication
KR100772114B1 (ko) * 2006-09-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102468145A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762071A (zh) * 2014-12-17 2016-07-13 中国科学院微电子研究所 鳍式场效应晶体管及其鳍的制造方法

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