KR970030301A - 반도체 소자의 접합영역 형성방법 - Google Patents
반도체 소자의 접합영역 형성방법 Download PDFInfo
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Abstract
본 발명은 숏 채널 효과를 억제하고 소오스 및 드레인 영역의 저항을 감소시키기 위하여 단결정 실리콘 스페이서를 이용하여 극히 얕은 접합 영역을 형성하는 방법이 개시된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1e도는 본 발명에 따른 반도체 소자의 접합 영역 형성 방법을 설명하기 위한 단면도.
Claims (5)
- 반도체 소자의 접합영역 형성방법에 있어서, 실리콘 기판상의 선택된 영역상에 게이트 전극을 형성하는 단계와, 상기 전체 구조 상부에 질화막을 증착하고, 게이트 측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서가 형성된 게이트 측벽에 붕소가 도프된 비정질 실리콘 스페이서를 형성하는 단계와, 상기 비정질 실리콘 스페이서를 단결정 실리콘 스페이서로 변화시키는 단계와, 상기 실리콘기판상에 불순물 이온을 주입하여 깊은 소오스 및 드레인 영역을 형성하는 단계와 상기 전체 소자에 RTA공정을 실시하여 상기 실리콘기판에 LDD 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 접합영역 형성방법.
- 제1항에 있어서, 상기 질화막 스페이서를 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 접합영역 형성방법.
- 제1항에 있어서, 상기 붕소가 도핑된 실리콘 스페이서는 350℃의 온도에서 1500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 접합영역 형성방법
- 제1항에 있어서, 상기 비정질 실리콘 스페이서는 600℃의 질소(N2) 분위기에서 열처리하므로써 단결정 실리콘 스페이서로 변화되는 것을 특징으로 하는 반도체 소자의 접합영역 형성방법.
- 제1항에 있어서, 상기 RTA 공정은 1000℃ 온도에서 10초간 실시하는 것을 특징으로 하는 반도체 소자의 접합영역 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042780A KR100237024B1 (ko) | 1995-11-22 | 1995-11-22 | 반도체 소자의 접합 영역 형성 방법 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970030301A true KR970030301A (ko) | 1997-06-26 |
| KR100237024B1 KR100237024B1 (ko) | 2000-02-01 |
Family
ID=19435113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950042780A KR100237024B1 (ko) | 1995-11-22 | 1995-11-22 | 반도체 소자의 접합 영역 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100237024B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101453575B1 (ko) * | 2006-04-28 | 2014-10-21 | 지티에이티 코포레이션 | Ｃｖｄ 반응기의 개선된 폴리실리콘 증착 |
-
1995
- 1995-11-22 KR KR1019950042780A patent/KR100237024B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
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| KR100237024B1 (ko) | 2000-02-01 |
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