KR20000050626A - 듀얼 게이트 모스 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 불순물 이온 주입 및활성화 과정에서 발생할 수 있는 불순물의 채널링 및 게이트 불순물 확산 현상을 최소화하는데 적당하도록 한 듀열 게이트 MOS 트랜지스터 제조 방법에 관한 것으로, 격리 영역과 활성영역이 형성된 반도체 기판에 각각 제 1 도전형 웰과 제 2 도전형 웰을 형성 단계와, 기판 전면에 게이트 산화막을 형성하고 상기 게이트 산화막위에 560℃∼700℃의 온도에서 0.1∼300Torr 의 압력으로 폴리 실리콘을 형성하는 단계와, 상기 폴리 실리콘 및 게이트 산화막을 선택적으로 제거하여 상기 각 웰 상에 각각 게이트 전극을 형성하는 단계와, 상기 각 웰의 노출된 표면에 각각 반대 도전형의 저농도 불순물 영역을 형성하는 단계와, 상기 각 게이트 전극의 측면에 절연막 측벽을 형성하는 단계와, 상기 노출된 제 1 도전형 웰 표면 및 제 1 도전형 웰상에 형성된 게이트 전극에 고농도 제 2 도전형 불순물을 이온 주입하는 단계와,상기 노출된 제 2 도전형 웰 표면 및 제 2 도전형 웰상에 형성된 게이트 전극에 고농도 제 1 도전형 불순물을 이온 주입하는 단계와, O2가스 분위기에서 1차 열처리한 다음, 질소 가스 분위기에서 2차 열처리하여 불순물을 확산시키는 단계를 포함하여 구성된 것이다.

Description

듀얼 게이트 모스 트랜지스터 제조 방법{Method for fablicating a MOS transistor having dual gate}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 불순물 이온 주입 및 활성화 과정에서 발생할 수 있는 불순물의 채널링 및 게이트 불순물 확산 현상을 최소화하는데 적당하도록한 듀얼 게이트 MOS 트랜지스터 제조 방법에 관한 것이다.
종래의 듀얼 게이트 MOS 트랜지스터 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 1h는 종래의 MOS 트랜지스터 공정 단면도이고, 도 2는 종래의 이온주입시 이온 주입 상태 설명도이다.
도 1a와 같이 격리 영역이 형성된 반도체 기판(1)에 각각 P형 불순물 이온주입 및 N형 불순물 이온주입으로 P형 웰(2) 및 N형 웰(3)을 형성한다.
도 1b와 같이 활성영역에 게이트 산화막(4)을 형성하고 게이트 산화막(4)위에 폴리 실리콘(5)을 증착한다.
이 때 폴리 실리콘(5) 증착 방법은 SiH4가스를 이용하여 약 610℃에서 작은그레인 사이즈(Grain size)를 갖는 폴리 실리콘을 증착한다.
도 1c와 같이 상기 폴리 실리콘(5) 및 게이트 산화막(4)을 선택적으로 제거하여 상기 P형 웰(2)과 N형 웰(3) 상에 각각 게이트 전극(5a)을 형성한다.
도 1d와 같이 상기 P형 웰(2) 부분만 노출되도록 상기 기판상에 제 1감광막(6)을 형성하고 상기 노출된 P형 웰(2) 표면에 저농도 N형(As)불순물 이온을 주입 한다.
도 1e와 같이 상기 제 1 감광막(6)을 제거한 후 상기 N형 웰(3) 부분만 노출되도록 상기 기판상에 제 2 감광막(7)을 형성하고 상기 노출된 N형 웰(3) 표면에 저농도 P형(B+) 불순물 이온을 주입한다.
도 1f와 같이 상기 제 2 감광막(7)을 제거하고 전면에 CVD 산화막을 증착하고 이방성 식각하여 각 게이트 전극(5a) 측면에 산화막 측벽(8)을 형성한다. 그리고 상기 게이트 산화막(4a) 및 산화막 측벽(8)에 질소(nitrogen) 이온을 주입한다. 질소를 이온주입하는 이유는 차 후 열처리시 P형 게이트 전극(5a)으로 부터 보론(B+)이 침투되는 것을 방지하기 위해서이다.
도 1g와 같이 상기 P형 웰(2) 영역만 노출되도록 상기 기판에 제 3감광막(9)을 형성하고 노출된 P형 웰(2) 표면 및 게이트 전극(5a)에 고농도 N형 불순물(As+) 이온을 주입한다.
도 1h와 같이, 제 3 감광막(9)을 제거한 후, 상기 N형 웰(3) 영역만 노출되도록 상기 기판에 제 4 감광막(10)을 형성하고 노출된 N형 웰(3) 표면 및 게이트 전극(5a)에 고농도 P형 불순물(B+) 이온을 주입한다.
그리고, 상기 제 4 감광막(10)을 제거하고 질소 가스 분위기에서 약 1000℃온도로 열처리하여 확산시킨다.
그러나 이와 같은 종래의 듀얼 게이트 MOS 트랜지스터의 제조 방법에 있어서는 다음과 같은 문제점이 있었다.
도 2는 종래의 게이트 전극에 이온 주입시 이온 주입 상대 설명도이다.
첫째, 듀얼 게이트 전극을 형성하기 위해 비정질 상태나 컬룸나(Columnar) 구조를 가지는 실리콘을 증착하게 된다. 그러나 비정질 상태에서는 열처리에 의해 NMOS 영역의 디플리션 현상이 일어나고, 컬룸나 구조에서는 이온주입시 채널링에 의해 소자 특성이 변하게 된다.
즉, 비정질 상태에서는 NMOS의 As와 PMOS의 보론의 확산 속도는 As≪B으로 보론의 확산 속도가 As의 확산 속도 보다 훨씬 빠르게 되어, As 및 B를 이온 주입후 열처리 공정시 열 공정 시간을 길게하면 PMOS쪽의 Boron이 확산 속도가 빨라 Boron이 게이트 산화막을 지나 기판쪽으로 들어가 채널링 현상을 일으키게 되는 문제가 있고, 열 공정 시간이 짧으면, NMOS쪽의 As의 확산 속도가 늦어 NMOS의 디플리션 현상을 일으키게 되는 문제가 있다.
또한, 칼룸나 구조를 가지는 다결정 실리콘은 Si막의 증착이 비절질 실리콘이나 컬룸나 구조가 아닌 다결정 실리콘의 경우 (111)면이 우선 배향되는 반면, 컬룸나의 경우 이온 주입시 채널링에 가장 취약한 (110)면으로 우선 배향되므로 특히이온 반경이 작은 보론(Boron)의 경우 Rp의 Tail을 늘리게 되는 채널링 현상을 야기하게 되므로 이후 열처리 공정시 보론의 침투(Penetration) 현상을 증가시켜 소자의 특성을 변화시키게 된다.
둘째, 고농도 P형 불순물 이온 주입전에 게이트 절연막과 질소 이온을 주입함으로 최종 확산 공정에서 1000℃의 온도로 열처리하게 되면 P형 게이트 전극에 주입된 보론이 게이트 산화막 이하의 영역으로 침투되는 것을 방지할 수 있으나, N형 게이트 전극에 주입된 As 이온이 외부로 확산되므로 N형 게이트 전극의 불순물 농도가 감소하여 NMOS 영역의 소자 특성이 저하된다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 게이트 전극 형성시 미세한 그레인이 중첩된 구조를 갖고 컬롬나 구조를 갖지 않도록 폴리 실리콘을 형성하고 불순물 확산을 위한 열처리시 2차에 걸쳐 열처리하여 n-MOS의 도판트 디플리션(dopant depletion) 현상과 p-MOS의 보론 침투 현상을 억제할 수 있으며, 게이트 전극에 주입된 불순물이 외부로 확산됨을 최소로 하여 게이트 전극의 면 저항을 감소시킬 수 있는 듀얼 게이트 MOS 트랜지스터 제조 방법을 제공하는데그 목적이 있다.
도 1a 내지 도1h는 종래의 듀얼 게이트 MOS 트랜지스터 공정 단면도
도 2는 종래의 이온주입시 이온 주입 상태 설명도
도 3a 내지 3h는 본 발명의 듀얼 게이트 MOS 트랜지스터 공정 단면도
도 4a 내지 도 4b는 본 발명의 다결정 실리콘 TEM 비교도
도 5a 내지 도 5b는 종래와 본 발명의 열처리에 의한 면 저항 비교 그래프
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : P형 웰
3 : N형 웰 4 : 게이트 산화막
5 : 폴리 실리콘 5a : 게이트 전극
6, 7, 9, 10 : 감광막 8 : 절연막 측벽
이와같은 목적을 달성하기 위한 본 발명의 듀얼 게이트 M0S 트랜지스터 제조방법은 격리 영역과 활성영역이 형성된 반도체 기판에 각각 제 1 도전형 웰과 제 2도전형 웰을 형성 단계와, 기판 전면에 게이트 산화막을 형성하고 상기 게이트 산화막위에 560℃∼700℃의 온도에서 0.1∼300 Torr 의 압력으로 폴리 실리콘을 형성하는 단계와, 상기 폴리 실리콘 및 게이트 산화막을 선택적으로 제거하여 상기 각웰 상에 각각 게이트 전극을 형성하는 단계와, 상기 각 웰의 노출된 표면에 각각 반대 도전형의 저농도 불순물 영역을 형성하는 단계와, 상기 각 게이트 전극의 측면에 절연막 측벽을 형성하는 단계와, 상기 노출된 제 1 도전형 웰 표면 및 제 1도전형 웰상에 형성된 게이트 전극에 고농도 제 2 도전형 불순물을 이온 주입하는 단계와, 상기 노출된 제 2 도전형 웰 표면 및 제 2 도전형 웰상에 형성된 게이트전극에 고농도 제 1 도전형 불순물을 이온 주입하는 단계와, O2가스 분위기에서 1차 열처리한 다음, 질소 가스 분위기에서 2차 열처리하여 불순물을 확산시키는 단계를 포함하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명의 듀얼 게이트 MOS 트랜지스터 제조 방법을 첨부된 도면을 참조히여 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명의 듀얼 게이트 MOS 트랜지스터 공정 단면도이고, 도 4는 본 발명의 다결정 살리콘 TEM 비교도이다.
도 3a와 같이 격리 영역이 형성된 반도체 기판(1)에 각각 P형 불순물 이온주입 및 N형 불순물 이온주입으로 P형 웰(2) 및 N형 웰(3)을 형성하고 P형 웰 및 N형웰의 계면 및 격리 영역에 격리막을 형성한다.
도 3b와 같이 상기 반도체 기판 전면에 게이트 산화막(4)을 형성하고 게이트산화막(4)위에 폴리 실리콘(5)을 증착한다.
이 때 폴리 실리콘(5) 증착 방법은 SiH4가스를 분해하여 미세한 그레인이 중첩되어 형성되고 컬롬나 구조를 갖지 않도록 폴리 실리콘(5)을 증착한다. 이 때, 싱글 타입의 경우에는 660∼700℃, 베치 타입의 경우에는 580∼620℃의 온도에서 0.1∼3OO Torr의 압력으로 폴리 실리콘을 형성할 수도 있다.
도 4a 내지 도 4c에는 상기와 같은 조건에서 660℃이하, 680℃, 그리고 700℃이상의 온도에서 열처리하였을 때의 폴리 실리콘의 상태를 나타낸 것이다.
도 4a와 같이, 660℃이하에서 폴리 실리콘을 증착하면 일반적인 폴리 실리콘(Normal poly-silicon)이 형성되고, 도 4b와 같이, 680℃에서 폴리 실리콘을 증착하면 미세한 폴리 실리콘(Fine-poly-Silicon)이 형성되고, 도 4c와 같이, 700℃이상의 온도에서 폴리 실리콘을 증착하면 컬럼나 폴리 실리콘(Columnar poly-silicon)이 형성됨을 알 수 있다.
도 3c와 같이 상기 폴리 실리콘(5) 및 게이트 산화막(4)을 선택적으로 제거하여 상기 P형 웰(2)과 N형 웰(3) 상에 각각 게이트 전극(5a)을 형성한다.
도 3d와 같이 상기 P형 웰(2) 부분만 노출되도록 상기 기판상에 제 1 감광막(6)을 형성하고 상기 노출된 P형 웰(2) 표면에 저농도 N형(As)불순물 이온을 주입한다.
도 3e와 같이 상기 제 1 감광막(6)을 제거한 후 상기 N형 웰(3) 부분만 노출되도록 상기 기판상에 제 2 감광막(7)을 형성하고 상기 노출된 N형 웰(3) 표면에 저농도 P형(B+) 불순물 이온을 주입한다.
도 3f와 같이 상기 제 2 감광막(7)을 제거하고 전면에 CVD 산화막을 증착하고 이방성 식각하여 각 게이트 전극(5a) 측면에 산화막 측벽(8)을 형성한다. 그리고 상기 게이트 산화막(4a) 및 산화막 측벽(8)에 질소(nitrogen) 이온을 주입한다. 질소를 이온주입하는 이유는 차 후 열처리시 P형 게이트 전극(5a)으로부터 보론(B+)이 침투되는 것을 방지하기 위해서이다.
도 3g와 같이 상기 P형 웰(2) 영역만 노출되도록 상기 기판에 제 3감광막(9)을 형성하고 노출된 P형 웰(2) 표면 및 게이트 전극(5a)에 고농도 N형 불순물(As+) 이온을 주입한다.
도 3h와 같이, 제 3 감광막(9)을 제거한 후. 상기 N형 웰(3) 영역만 노출되도록 상기 기판에 제 4 감광막(10)을 형성하고 노출된 N형 웰(3) 표면 및 게이트 전극(5a)에 고농도 P형 불순물(B+) 이온을 주입한다.
그리고, 상기 제 4 감광막(10)을 제거하고 02가스 분위기에서 600∼800℃(가장 적당하게는 700℃)의 온도로 1차 열처리한 다음, 질소 가스 분위기에서 약900∼1100℃ (가장 적당하게는 1000℃)의 온도로 열처리하여 불순물을 확산시킨다.
도 5a 내지 도5b는 종래와 본 발명에 따른 열처리에 의한 면 저항을 나타낸그래프이다.
즉, 도 5a는 As 이온을 5×1015atoms/㎠ 정도로 도핑한 후 열처리한 경우이고, 도 5b는 BF2이온을 3×1O15atoms/㎠ 정도로 도핑한 후 열처리한 경우이다.
종래와 같이 질소(N2) 분위기에서 1OOO℃의 온도로 열처리한 결과와, 본 발명과 같이 산소(O2) 분위기에서 7OO℃의 온도로 1차 열처리한 후 다시 질소(N2) 분위기에서 1000℃의 온도로 약 1 분 또는 약 3분 열처리한 결과를 나타낸 것으로, BF2이온을 주입한 경우는 종래의 방법과 본 발명의 방법에 있어서 면 저항의 차이는 거의 비슷한다. 그러나 As 이온의 경우는 본 발명의 열처리에 의한 면 저항이 종래의 열처리에 의한 면 저항보다 훨씬 낮음을 알 수 있다. 이는 이온 주입된 As 이온이 열처리시 종래에는 외부로 다량 방출되고 본 발명에서는 방출되지 않음을 의미한다.
이상에서 설명한 바와같은 본 발명의 듀얼 게이트 MOS 트랜지스터 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명에 있어서는 게이트 전극을 형성하기 위한 폴리 실리콘 증착시 560∼700℃의 온도에서 0.1∼300Torr 의 압력으로 증착하므로 컬롬나 구조가 생기지 않고 미세한 그레인이 중복되게 형성되므로 이온 주입시 보론과 아세닉의 채널링을 방지하며 보론과 아세닉의 확산 속도의 차이를 줄이게 된다. 이로부터 열처리시 보론의 침투(penetration)을 일으키지 않는 온도나 시간의 범위에서 NMOS의디플리션(depletion) 현상을 방지할 수 있다.
둘째, 종래의 경우에는 게이트 패터닝시 그레인 바운더리가 하나 또는 경우에 따라서는 없는 경우도 발생 할 수 있으나, 본 발명은 작은 그레인을 형성하여 게이트를 패터닝하므로 게이트내에 다수의 그레인 바운더리를 형성할 수 있고 이온주입시 이온이 그 그레인 바운더리를 따라 이동하게 되므로, 본 발명은 이온 주입전에 형성된 게이트의 구조가 웨이퍼 전면에서 동일한 구조를 갖게 되어 문턱전압의 변동(variation)이 줄어드는 장점이 있다.
셋째, As 이온 주입 후 열처리 공정시 산소 분위기에서 600∼800℃의 온도로 1차 열처리 한 후, 질소 분위기에서 900∼1100℃의 온도로 열처리하여 NMOS 트랜지스터의 게이트에 주입된 As 이온이 외부로 확산됨을 최대한 방지하기 때문에 게이트 전극의 면 저항이 감소되고 더불어 트랜지스터의 동작 특성이 향상된다.

Claims (4)

  1. 격리 영역과 활성영역이 형성된 반도체 기판에 각각 제 1 도전형 웰과 제 2도전형 웰을 형성 단계와,
    기판 전면에 게이트 산화막을 형성하고 상기 게이트 산화막위에 560∼700℃의 온도에서 0.1∼300Torr 의 압력으로 폴리 실리콘을 형성하는 단계와,
    상기 폴리 실리콘 및 게이트 산화막을 선택적으로 제거하여 상기 각 웰 상에각각 게이트 전극을 형성하는 단계와,
    상기 각 웰의 노출된 표면에 각각 반대 도전형의 불순물 이온 주입으로 저농도 불순물 영역들을 형성하는 단계와,
    상기 각 게이트 전극의 측면에 절연막 측벽을 형성하는 단계와,
    상기 노출된 제 1 도전형 웰 표면 및 제 1 도전형 웰상에 형성된 게이트 전극에 고농도 제 2 도전형 불순물을 이온 주입하는 단계와,
    상기 노출된 제 2 도전형 웰 표면 및 제 2 도전형 웰상에 형성된 게이트 전극에 고농도 제 1 도전형 불순물을 이온 주입하는 단계와,
    O2가스 분위기에서 1차 열처리한 다음, 질소 가스 분위기에서 2차 열처리하여 불순물을 확산시키는 단계를 포함하여 이루어짐을 특징으로 하는 듀얼 게이트 MOS 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    제 1 도전형 불순물 이온은 보론 이온을 포함하고 제 2 도전형 불순물 이온은 As를 포함함을 특징으로 하는 듀얼 게이트 MOS 트랜지스터 제조 방법.
  3. 제 1항에 있어서,
    O2가스 분위기에서 600∼800℃의 온도로 1차 열처리한 다음, 질소 가스 분위기에서 약 900∼1100℃온도로 열처리하여 불순물을 확산시키는 단계를 포함하여이루어짐을 특징으로 하는 듀얼 게이트 M0S 트랜지스터 제조 방법.
  4. 제 1항에 있어서,
    상기 절연막 측벽을 형성한 후 게이트 절연막 및 절연막 측벽에 질소 이온을주입하는 단계를 더 포함함을 특징으로 하는 듀얼 게이트 M0S 트랜지스터 제조 방법.
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