KR100850074B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100850074B1
KR100850074B1 KR1020060131464A KR20060131464A KR100850074B1 KR 100850074 B1 KR100850074 B1 KR 100850074B1 KR 1020060131464 A KR1020060131464 A KR 1020060131464A KR 20060131464 A KR20060131464 A KR 20060131464A KR 100850074 B1 KR100850074 B1 KR 100850074B1
Authority
KR
South Korea
Prior art keywords
insulating film
hard mask
semiconductor substrate
forming
gate electrode
Prior art date
Application number
KR1020060131464A
Other languages
English (en)
Other versions
KR20080057778A (ko
Inventor
강성원
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060131464A priority Critical patent/KR100850074B1/ko
Publication of KR20080057778A publication Critical patent/KR20080057778A/ko
Application granted granted Critical
Publication of KR100850074B1 publication Critical patent/KR100850074B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 유전율을 높여 핫 케리어 효과(hot carrier effect) 및 붕소 침투(boron penetration) 현상을 방지하여 소자의 신뢰성을 향상하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 접착층 및 하드 마스크층을 차례로 형성하는 단계와, 상기 하드 마스크층의 전면에 고농도 불순물 이온을 주입하는 단계와, 상기 하드 마스크층 및 접착층을 제거하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
게이트 절연막, 핫 케리어, 하드 마스크

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
<도면의 주요 부분에 대한 설명>
101 : 반도체 기판 102 : 소자 격리막
103 : 게이트 산화막 104 : 질화막
105 : TEOS막 106 : 게이트 전극
107 : LDD 영역 108 : 절연막 측벽
109 : 소오스/드레인 불순물 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 이방성인 도핑 프로파일(doping profile)을 갖도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 장치 제조 공정에 있어서, 절연막의 용도는 외부의 불순 물 침입을 방지하는 표면 보호막(surface passivation) 역할과 이온주입 마스크 역할 또는, 실리콘 기판의 절연막으로서의 역할로 구분할 수 있다.
특히, 절연막의 역할은 반도체 제조 수율에 상당한 영향을 미치며, 현재까지도 이에 대한 많은 연구가 계속되고 있다.
한편, 반도체 기판 상에 소오스/드레인(source/drain)간의 전기적 전도 채널(Channel)을 형성하며 전하를 유지하려 할 때 사용되는 게이트 절연막은 초고속 동작을 수행하기 위한 최소한의 두께로 형성하여 소자의 고집적화를 극대화하는 것이 당면 과제이다.
상기와 같은 게이트 절연막은 반도체 기판을 열산화하여 표면에 열산화막(Thermal Oxide)을 형성하여 사용한다. 상기 열산화막은 반도체 기판과의 반응성, 캐리어 이동도(carrier mobility), 계면 거칠기(interface roughness)등의 측면에서 그 특성이 아주 우수하여 게이트 절연막으로 많이 사용하고 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(21)의 소자 분리 영역에 LOCOS 또는 STI(Shallow Trench Isolation) 공정을 통해 소자 격리막(22)을 형성한다.
이어, 상기 반도체 기판(21)을 고온에서 열산화하여 상기 반도체 기판(21)상 에 게이트 산화막(23)을 형성한다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(21)의 액티브 영역에 트랜지스터의 채널(channel)을 형성하기 위해 n형 또는 p형 불순물 이온을 선택적으로 주입하여 n-웰 또는 p-웰(도시되지 않음)을 형성하고, 약 1050 ~ 1200℃ 의 온도에서 고온 열처리를 실시한다.
이어, 상기 게이트 산화막(23)상에 폴리 실리콘층을 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층 및 게이트 산화막(23)을 선택적으로 식각하여 게이트 전극(24)을 형성한다.
그리고 상기 게이트 전극(24)을 마스크로 이용하여 반도체 기판(21)의 전면에 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(24)의 양측의 반도체 기판(21)의 표면내에 LDD(Lightly Doped Drain) 영역(25)을 형성한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 LPCVD법으로 절연막을 증착하고, 전면에 에치백(etch back) 공정을 실시하여 상기 게이트 전극(24)의 양측면에 절연막 측벽(26)을 형성한다.
이어, 상기 게이트 전극(24) 및 절연막 측벽(26)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 소오스/드레인용 n형 또는 p형의 고농도 불순물 이온을 주입하여 반도체 기판(21)의 표면내에 상기 LDD 영역(25)과 연결되는 소오스/드레인 불순물영역(27)을 형성한다.
상기에서 설명한 해결 방안으로 산화막내에 질소(nitrogen) 이온을 주입하여 Si-O-N 구조가 게이트 산화막 물성을 더욱 견고하게 하여 GOI특성을 더욱 좋게 해 줄 뿐만 아니라, 게이트 산화막내로의 보론(Boron) 침투를 억제해주고 핫 케리어 효과에 대한 내성을 향상시키고 있다.
이러한 질소 이온을 주입하는 방식은 산화막을 형성한 후 노(furnace)에서 NO 가스를 플로우(flow)시켜 어닐하는 방법과 산화막을 형성한 후 플라즈마 방식으로 질소 이온을 주입하는 방식이 있다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 게이트 산화막은 채널 길이가 줄어 듬에 따라 게이트 산화막의 두께가 얇아져야 하는데 이에 대한 문제로 게이트 전극용 폴리 실리콘을 증착할 때 보론 등의 불순물 침투 및 핫 캐리어 등이 발생하여 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로 핫유전율을 높여 핫 케리어 효과(hot carrier effect) 및 붕소 침투(boron penetration) 현상을 방지하여 소자의 신뢰성을 향상하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 접착층 및 하드 마스크층을 차례로 형성하는 단계와, 상기 하드 마스크층의 전면에 고농도 불순물 이온을 주입하는 단계와, 상기 하드 마스크층 및 접착층을 제거하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(101)의 소자 분리 영역에 LOCOS 또는 STI(Shallow Trench Isolation) 공정을 통해 소자 격리막(102)을 형성한다.
이어, 상기 소자 격리막(102)에 의해 격리된 액티브 영역에 트랜지스터의 채널(channel)을 형성하기 위해 n형 또는 p형 불순물 이온을 선택적으로 주입하여 n-웰 또는 p-웰(도시되지 않음)을 형성하고 질소 분위기에서 활성화하고 동시에 게이트 산화막(103)을 형성한다.
여기서, 상기 웰 영역을 형성하기 위한 불순물 이온 주입 후 주입된 불순물 이온을 질소 분위기에 어닐링하여 활성화하고 동시에 800℃ 에서 게이트 산화막(103)을 형성하여 공정 단축의 효과가 있으며, 또한 급속 열처리 공정에 의해 게이트 산화막(103)을 형성함으로써 균일도를 향상시킬 수가 있다.
한편, 본 발명의 실시예에서는 상기 게이트 산화막(103)을 질소 분위기에서 열산화하여 형성하고 있지만, 이에 한정하지 않고 CVD와 같은 증착 공정을 통해 형 성할 수도 있다.
도 2b에 도시한 바와 같이, 상기 게이트 산화막(103)상에 접착용 질화막(104)을 형성하고, 상기 질화막(104)상에 하드 마스크(hard mask)용 TEOS막(105)을 형성한다.
이어서, 상기 TEOS막(105)의 전면에 고농도의 질소 이온(예를 들면, N+)을 주입한다.
도 2c에 도시한 바와 같이, 상기 게이트 산화막(103)상에 형성된 질화막(104) 및 TEOS막(105)을 제거하고, 어닐링 공정을 실시한다.
도 2d에 도시한 바와 같이, 상기 게이트 산화막(103)상에 폴리 실리콘층을 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층 및 게이트 산화막(103)을 선택적으로 식각하여 게이트 전극(106)을 형성한다.
그리고 상기 게이트 전극(106)을 마스크로 이용하여 반도체 기판(101)의 전면에 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(106)의 양측의 반도체 기판(201)의 표면내에 LDD(Lightly Doped Drain) 영역(107)을 형성한다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(101)의 전면에 LPCVD법으로 절연막을 증착하고, 전면에 에치백(etch back) 공정을 실시하여 상기 게이트 전극(106)의 양측면에 절연막 측벽(108)을 형성한다.
이어, 상기 게이트 전극(106) 및 절연막 측벽(108)을 마스크로 이용하여 전면에 n형 또는 p형의 고농도 불순물 이온을 주입하여 상기 게이트 전극(106) 양측의 반도체 기판(101) 표면내에 소오스/드레인 불순물 영역(109)을 형성하고, 약 1000 ~ 1050℃ 의 온도에서 열처리를 실시한다.
여기서, 상기 소오스/드레인 불순물영역(109)은 상기 반도체 기판(101)과 반대 도전형을 갖는 불순물 이온에 의해 형성된다.
즉, 상기 반도체 기판(101)이 p형 반도체 기판인 경우에는 n형 불순물 이온을 주입하고, 반대도 n형 반도체 기판인 경우에는 p형 불순물 이온을 주입한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
즉, 이온 주입 공정을 통해 불순물 이온을 주입함으로써 고집적 소자에서 요구하고 있는 유전율이 높은 게이트 절연막을 형성함과 동시에 게이트 절연막의 두께를 줄임으로써 핫 케리어 효과(hot carrier effect) 및 붕소 침투 현상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 접착층 및 하드 마스크층을 차례로 형성하는 단계;
    상기 하드 마스크층의 전면에 고농도 불순물 이온을 주입하는 단계;
    상기 하드 마스크층 및 접착층을 제거하는 단계;
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 접착층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 하드 마스크층은 TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 불순물 이온은 질소 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 삭제
KR1020060131464A 2006-12-21 2006-12-21 반도체 소자의 제조방법 KR100850074B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060131464A KR100850074B1 (ko) 2006-12-21 2006-12-21 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060131464A KR100850074B1 (ko) 2006-12-21 2006-12-21 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20080057778A KR20080057778A (ko) 2008-06-25
KR100850074B1 true KR100850074B1 (ko) 2008-08-04

Family

ID=39803520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060131464A KR100850074B1 (ko) 2006-12-21 2006-12-21 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100850074B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008634A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 피모스트랜지스터의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008634A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 피모스트랜지스터의 제조 방법

Also Published As

Publication number Publication date
KR20080057778A (ko) 2008-06-25

Similar Documents

Publication Publication Date Title
US10079279B2 (en) FET with local isolation layers on S/D trench sidewalls
KR100400323B1 (ko) 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
US6472283B1 (en) MOS transistor processing utilizing UV-nitride removable spacer and HF etch
US6806149B2 (en) Sidewall processes using alkylsilane precursors for MOS transistor fabrication
US6677201B1 (en) Method of fabricating thermal CVD oxynitride and BTBAS nitride sidewall spacer for metal oxide semiconductor transistors
KR100861835B1 (ko) 듀얼 게이트 ｃｍｏｓ형 반도체 소자의 제조 방법
US6429083B1 (en) Removable spacer technology using ion implantation to augment etch rate differences of spacer materials
US8728894B2 (en) Method for fabricating an NMOS transistor
KR100938322B1 (ko) Ｍｏｓ 트랜지스터 형성 방법 및 ｍｏｓ 트랜지스터들을 구비한 집적 회로
US7358128B2 (en) Method for manufacturing a transistor
CN116504718B (zh) 一种半导体结构的制作方法
US20020168828A1 (en) Method of reducing threshold voltage shifting of a gate
US6432780B2 (en) Method for suppressing boron penetrating gate dielectric layer by pulsed nitrogen plasma doping
KR100850074B1 (ko) 반도체 소자의 제조방법
US20080160710A1 (en) Method of fabricating mosfet device
JP4146121B2 (ja) 半導体装置の製造方法
JP2002270824A (ja) 半導体集積回路装置の製造方法
KR100288686B1 (ko) 반도체 소자 제조 방법
KR100622812B1 (ko) 반도체 소자의 게이트 제조 방법
KR100779400B1 (ko) 반도체 소자 및 그 제조방법
KR101128699B1 (ko) 반도체 소자의 제조방법
KR100611786B1 (ko) Ｍｏｓ 트랜지스터 제조 방법
TW442919B (en) Method to form source/drain extension junction by using borosilicate glass in manufacturing CMOS transistor
KR970005147B1 (ko) 반도체 장치의 얕은 접합 형성 방법
KR100532970B1 (ko) 반도체 소자의 게이트 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110620

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee