KR100629182B1 - 증가된 소스 콘택 공간을 갖는 종형 반도체 소자의 형성공정 - Google Patents
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Abstract
증가된 소스 콘택 공간을 갖는 종형 반도체 소자를 형성하는 공정은 실리콘 기판상에, 산화층상에 증착된 폴리실리콘 층을 포함하는 게이트를 형성하고, 기판에 웰 영역을 형성하기 위해 제 1 전도 타입의 도펀트를 상기 기판에 주입 및 구동시키는 것을 포함한다. 영역에 얕은 소스 영역을 형성하기 위해 제 2 전도 타입의 도펀트는 웰 영역에 주입 및 구동되고, 제 1 산화층이 기판에 있는 게이트 및 소스와 웰 영역위에 증착된다. 제 1 산화층은 게이트에 인접한 기판상에 제 1 산화 스페이서를 형성하기 위해 식각된다. 기판에 있는 게이트 및 소스와 웰 영역위에 질화 박층이 증착되고, 질화 박층위에 제 2 산화층이 증착된다. 그 제 2 산화층은 질화 박층에 의해 제 1 산화 스페이서 및 기판으로 부터 분리되는 제 2 산화 스페이서를 형성하기 위해 식각된다. 소스 영역에서 실질적으로 종형 및 횡형 표면을 포함하는 우묵들어간 부분을 형성하도록, 산화 및 질화 스페이서를 마스크로서 이용하여, 게이트 및 기판으로 부터 질화 박층을, 게이트로 부터 폴리실리콘 층의 일부분을, 그리고 소스 영역의 일부분을 제거하기 위해, 기판내의 게이트 및 소스 영역에서 폴리실리콘 층이 선택적으로 식각된다. 우묵들어간 부분아래에 놓이는 웰 영역에서 얕은 에미터 영역을 형성하기 위해, 제 1 전도 타입의 도펀트가 소스 영역의 우묵들어간 부분에 주입 및 구동된다. 제 2 산화 스페이서 및 제 1 산화 스페이서로 부터 제 2 산화 스페이서를 분리시키는 질화 박층이 식각에 의해 제거되고, 전 도 물질층은 그 남아있는 폴리실리콘 층 및 소스 영역상에 형성되고, 그 소스 영역의 우묵들어간 부분은 증가된 콘택 공간에 전도 물질을 제공한다.
스페이서, 플라즈마 식각, 종형 반도체 소자, 소스 콘택
Description
도 1-12는 본 발명의 제 1 실시예 공정에 있어서 단계를 개략적으로 도시한다.
도 13-24는 본 발명의 제 2 실시예 공정에 있어서 단계를 개략적으로 도시한다.
(도면의 주요 부분에 대한 설명)
101:폴리실리콘 층 107:산화층
102:게이트 산화 박층 108:스페이서
103:기판 109:질화 실리콘 박층
104:상 베이스 영역 111,202:제 2 스페이서
105:웰 영역 115:전도 물질층
106:얕은 소스 영역 203:우묵들어간 부분
본 발명은 반도체 소자에 관한 것이고, 특히 증가된 소스 콘택 공간을 갖는 종형 DMOS를 형성하는 공정에 관한 것이다.
미국 특허 제 4,960,723호의 명세서는 질화 실리콘 측벽 스페이서가 폴리실리콘 주위에 형성되고 그 질화 측벽 스페이서를 커버하는 산화 스페이서가 형성되는 것을 특징으로 하는 자가-배열된 종형 FET을 만드는 방법을 개시한 다. 그 산화 스페이서를 마스크로서 이용하여, 소스의 일부분이 실리콘기판의 일부분을 노출시키기 위해 식각되고, 이어서 그 산화 스페이서가 제거된다. 이로인해, 그 소스와 소스 전극사이의 콘택 공간은 증가된다.
미국 특허 제 5,498,555호의 명세서는, 성능을 개선시키고 핫 캐리어 효과에 대한 면역을 줄 취지로, 게이트 전극의 종형 측벽상에 제 1 폴리실리콘 스페이서 소자 및 그 제 1 스페이서 소자상에 제 2 이산화 실리콘 스페이서 소자를 갖는 횡형 FET를 만드는 방법을 개시한다.
미국 특허 제 5,208,472호의 명세서는 게이트의 에지상에 두개의 유전체 필름층을 갖는 횡형 MOS 소자를 개시한다; 그 소자는 저 접합 누설을 갖고 게이트에서 소스/드레인까지 단락을 줄일 목적으로 만들어 진다.
미국 특허 제 5,663,079호의 명세서는 MOS-게이트 이중확산 반도체 소자를 만드는 방법을 개시한다. 제 1 실시예에 있어서, 질화 스페이서 층은 주입 확산된 깊은 바디 층을 그 게이트 영역으로 부터 분리시키는데 이용되고, 그리고 나서 식각에 의해 제거된다.
미국 특허 제 5,668,065호의 명세서는 횡형 반도체 소자에 있어서 규화-기저된 자가 배열 콘택 및 국부 연결을 동시에 형성하는 공정을 개시한다. 게이트에 인접한 산화 스페이서는 그 게이트에 인접한 드레인 영역내에 경도핑 드레인 영역을 제공하고, 또한 다음에 형성된 자가 배열 소스 영역 콘택으로 부터 게이트를 격리시킨다.
미국 특허 제 5,702,972호의 명세서는, 제 1 산화 스페이서는 게이트 전극의 측벽상에 형성되고 제 2 질화 스페이서는 그 제 1 스페이서상에 형성되는 것을 특징으로 하는, 횡형 반도체 소자의 제조에 있어서 소스/드레인 저항을 줄이는 방법을 개시한다. 중도핑 소스/드레인 영역의 주입에 이어서, 제 2 스페이서가 제거된다.
본 발명은 증가된 소스 콘택 공간을 갖는 종형 반도체 소자를 형성하는 공정을 포함한다. 상기 공정은:
(a) 실리콘 기판상에, 산화층상에 증착된 폴리실리콘 층을 포함하는 게이트를 형성하는 단계;
(b) 제 1 전도 타입의 도펀트를 상기 기판에 주입 및 구동시켜서, 상기 기판에 웰 영역을 형성하는 단계;
(c) 제 2 전도 타입의 도펀트를 상기 웰 영역에 주입 및 구동시켜서, 상기 웰 영역에 얕은 소스 영역을 형성하는 단계;
(d) 상기 기판에 상기 게이트 및 상기 소스와 웰 영역위에 제 1 산화층을 증착하는 단계;
(e) 상기 게이트에 인접한 상기 기판상에 제 1 산화 스페이서를 형성하기 위해, 상기 제 1 산화층을 선택적으로 식각하는 단계;
(f) 상기 기판에 있는 상기 게이트 및 상기 소스와 웰 영역위에 질화 박층을 증착하는 단계;
(g) 상기 질화 박층위에 제 2 산화층을 증착하는 단계;
(h) 상기 질화 박층에 의해 상기 제 1 산화 스페이서 및 상기 기판으로 부터 분리되는 제 2 산화 스페이서를 형성하기 위해, 상기 제 2 산화층을 선택적으로 식각하는 단계;
(i) 상기 산화 및 질화 스페이서를 마스크로서 이용하여, 상기 게이트 및 상기 기판으로 부터 상기 질화 박층을, 상기 게이트로 부터 상기 폴리실리콘 층의 일부분을, 그리고 상기 소스 영역의 일부분을 제거하기 위해, 상기 기판내의 상기 게이트 및 상기 소스 영역에서 상기 폴리실리콘 층을 플라즈마 식각하여, 이로인해 상기 소스 영역에서 실질적으로 종형 및 횡형 표면을 포함하는 우묵들어간 부분을 형성하는 단계;
(j) 상기 우묵들어간 부분아래에 놓이는 상기 웰 영역에서 얕은 에미터 영역을 형성하기 위해, 제 1 전도 타입의 도펀트를 상기 소스 영역의 우묵들어간 부분에 주입 및 구동시키는 단계;
(k) 상기 제 2 산화 스페이서 및 상기 질화 박층을 제거하기 위해, 제 2 산화 스페이서 및 상기 제 1 산화 스페이서로 부터 상기 제 2 산화 스페이서를 분리시키는 질화 박층을 선택적으로 식각하는 단계; 및
(l) 그 남아있는 폴리실리콘 층 및 상기 소스 영역상에 전도 물질층을 형성하고; 이를 수단으로 상기 소스 영역의 상기 우묵들어간 부분은 증가된 콘 택 공간에 상기 전도 물질을 제공하는 단계를 포함한다.
유익하게도, 증가된 소스 콘택 공간을 갖는 종형 반도체 소자를 형성하는 공정은 다음을 포함한다: 실리콘 기판상에, 산화층상에 증착된 폴리실리콘 층을 포함하는 게이트를 형성하고, 기판에 웰 영역을 형성하기 위해 제 1 전도 타입의 도펀트를 상기 기판에 주입 및 구동시킨다. 제 2 전도 타입의 도펀트는 웰 영역에 주입 및 구동되고, 이로인해 웰 영역에 얕은 소스 영역을 형성하며, 제 1 산화층이 기판에 있는 게이트 및 소스와 웰 영역위에 증착된다. 제 1 산화층은 게이트에 인접한 기판상에 제 1 산화 스페이서를 형성하기 위해 식각된다.
기판에 있는 게이트 및 소스와 웰 영역위에 질화 박층이 증착되고, 질화 박층위에 제 2 산화층이 증착된다. 그 제 2 산화층은 질화 박층에 의해 제 1 산화 스페이서 및 기판으로 부터 분리되는 제 2 산화 스페이서를 형성하기 위해 식각된다. 산화 및 질화 스페이서를 마스크로서 이용하여, 게이트 및 기판으로 부터 질화 박층을, 게이트로 부터 폴리실리콘 층의 일부분을, 그리고 소스 영역의 일부분을 제거하기 위해, 기판내의 게이트 및 소스 영역에서 폴리실리콘 층이 선택적으로 식각되어, 이로인해 소스 영역에서 실질적으로 종형 및 횡형 표면을 포함하는 우묵들어간 부분을 형성한다.
제 1 전도 타입의 도펀트가 소스 영역의 우묵들어간 부분에 주입 및 구동되어, 이로인해 우묵들어간 부분아래에 놓이는 웰 영역에서 얕은 에미터 영역을 형성한다. 제 2 산화 스페이서 및 제 1 산화 스페이서로 부터 제 2 산화 스페이서를 분리시키는 질화 박층이 식각에 의해 제거되고, 전도 물질층은 그 남아있는 폴리실리콘 층 및 소스 영역상에 형성되고, 그 소스 영역의 우묵들어간 부분은 증가된 콘택 공간에 전도 물질을 제공한다.
편리하게도, 증가된 소스 콘택 공간을 갖는 종형 반도체 소자를 형성하는 공정은 다음을 포함한다: 실리콘 기판상에 산화층상에 증착된 폴리실리콘 층을 포함하는 게이트를 형성하고, 기판에 웰 영역을 형성하기 위해 제 1 전도 타입의 도펀트를 상기 기판에 주입 및 구동시킨다. 제 2 전도 타입의 도펀트는 웰 영역에 주입 및 구동되고, 이로인해 웰 영역에 얕은 소스 영역을 형성하며, 산화층이 기판에 게이트 및 소스와 웰 영역위에 증착된다. 제 1 산화층은 게이트에 인접한 기판상에 제 1 산화 스페이서를 형성하기 위해 식각된다.
기판에 있는 게이트 및 소스와 웰 영역위에 질화 층이 증착되고, 산화 스페이스 층에 인접한 질화 스페이서를 형성하기 위해 식각된다. 산화 및 질화 스페이서를 마스크로서 이용하여, 게이트로 부터 폴리실리콘 층의 일부분 및 소스 영역의 일부분을 제거하기 위해, 기판내의 게이트 및 소스 영역에서 폴리실리콘 층이 선택적으로 식각되어, 이로인해 소스 영역에서 실질적으로 종형 및 횡형 표면을 포함하는 우묵들어간 부분을 형성한다.
제 1 전도 타입의 도펀트가 소스 영역의 우묵들어간 부분에 주입 및 구동되어, 이로인해 우묵들어간 부분아래에 놓이는 웰 영역에서 얕은 에미터 영역을 형성한다. 질화 스페이서는 식각에 의해 제거되고, 전도 물질층은 그 남아있는 폴리실리콘 층 및 소스 영역상에 형성되고, 그 소스 영역의 우묵들어간 부분은 증가된 콘택 공간에 전도 물질을 제공한다.
본 발명의 공정에 의해서 만들어진 종형 반도체 소자에 있어서 중도핑 소스 영역은 종형 및 횡형 표면적을 포함하는 증가된 소스 콘택 영역을 구비함에 따라 개선된 턴-오프(turn-off) 특성이 가능해지는 것을 특징으로 한다.
본 발명의 공정에 따라 다중 스페이서를 이용하여 소스 영역에서 종형 및 횡형 콘택 표면을 형성함으로써, 종형 반도체 소자에 있어서 드레인/소스 저항을 낮추기 위한 소스 콘택 공간이 강화될 수 있다. 제 1 공정 실시예는 도 1-12에 도시된다. 도시된 소자가 MOS-제어 다이리스트이지만, 공정은, 예를 들어, MOSFET 및 절연 게이트 바이폴라 트랜지스터(IGBTs)와 같은 다른 소자의 제조용으로도 유용하다.
제 1 및 제 2 전도 타입의 도펀트에 관해서는 아래에 언급된다. 제 1 전도 타입은 P이면, 제 2 전도 타입의 도펀트는 N이고, 그 역도 또한 같다.
도 1에 나타난 바와 같이, 포토레지스트 마스크(M)는 실리콘 기판(103)위에 성장된 게이트 산화 박층(102)위에 증착된 폴리실리콘 층(101)을 패턴시키기 위해 이용된다. 마스크(M)이 제거되고, 상 베이스 영역(104)은, 도 2에 나타난 바와 같이, 제 2 전도 타입의 도펀트를 기판(103)으로 주입 및 구동시킴으로써 형성된다. MOSFET의제조를 원하는 경우, 상 베이스 영역(104)의 형성은 생략된다.
도 3은 제 1 전도 타입의 도펀트를 상 베이스 영역(104)으로 주입 및 구동시 킴으로써 웰 영역(105)을 형성하는 것을 도시한다. 다음에, 얕은 소스 영역(106)은 제 2 전도 타입의 도펀트를 웰 영역(105)으로 주입 및 구동시킴으로써 형성되고, 산화층(107)은, 도 4에 나타난 바와 같이, 그 전 구조위에 증착된다. 산 화층(107)은, 도 5에 나타난 바와 같이, 폴리실리콘(101)에 인접한 스페이서(108)을 형성하기 위해 식각된다.
도 6에 나타난 바와 같이, 질화 실리콘 박층(109)은 그 구조위에 증착된다. 층(109)은 추가 식각에 대해 스페이서(108)를 보호한다. 제 2 산화층(110)은 도 7에 나타난 바와 같이 질화층상에 증착된다; 그리고 나서 산화층은, 도 8에 나타난 바와 같이, 제 2 스페이서(111)를 형성하기 위해 식각된다.
도 9에 도시된 바와 같이, 플라즈마 식각은 스페이서(108)와 (111)사이의 질화 박 스페이서(113)만 남겨둔 채 대부분의 질화층(109)뿐만 아니라 게이트 폴리실리콘(112)을 남겨둔채 일부의 폴리실리콘 층(101)을 제거한다. 에미터 영역은, 도 10에 나타난 바와 같이, 제 1 전도 타입의 도펀트를 웰 영역(105)에서 얕은 깊이로 주입 및 구동시킴으로써 형성된다.
선택적 식각에 의해 산화 스페이서(111) 및 질화 박 스페이서(113)의 제거에 이어, 전도 물질층(115)은, 도 11에 도시된 바와 같이, 그 구조위에 증착된다. 전도 물질층(115)은 티타늄, 플라티늄, 코발트, 그리고, 텅스텐, 이런 금속의 규화물, 그리고 금속과 이에 상응하는 규화물의 혼합물과 같은 금속으로 부터 형성된다.
티타늄을 포함하는 층(115)은, 도 12에 나타난 바와 같이, 각각 규화 티타늄 게이트 콘택(116) 및 소스 콘택(117)을 형성하기 위해, 게이트 폴리실리콘(112) 및 소스/에미터 영역(106/114)로 규화된다. 소스 콘택(117)은 종형 및 횡형 표면을 포함하게되고, 이로써 반도체 장치의 턴-오프 특성에 유리한 콘택 영역의 증가를 초래한다.
도 13-24에 본 발명의 제 2 공정 실시예가 도시된다. 도 13-17에 나타난 단계는 제 1 실시예에 대한 도 1-5에 도시된 단계와 같다.
도 18은, 도 19에 도시된 바와 같이, 제 2 스페이서(202)를 형성하기 위해 식각된 질화층(201)의 구조위에서의 증착을 도시한다. 플라즈마 식각은, 도 20에 나타난 바와 같이, 우묵들어간 부분(203)을 형성하는 일부분의 소스 영역(106)뿐만 아니라 게이트 폴리실리콘(112)을 남겨둔채 일부의 폴리실리콘 층(101)을 제거한다. 그리고 나서, 도 21에 나타난 바와 같이, 제 1 전도 타입의 도펀트가 우묵들어간 부분(203)으로 주입되고 웰 영역(105)에서 에미터 영역(114)를 형성하기 위해 얕은 깊이로 구동된다.
제 2 스페이서(202)는, 도 22에 나타난 바와 같이, 식각에 의해 제거된다. 전도 물질층(115)의 증착 그리고 게이트 콘택(116) 및 소스 콘택(117)의 형성은 도 23 및 24에 도시되고, 본 발명의 제 1 공정 실시예에 대한 도 11 및 12에 의해 도시된 단계와 같다.
본 발명의 공정에 의해 만들어진 종형 반도체 소자는 피크 종 농도에서 소스 콘택 공간을 바람직하게 강화하는 것이 특징이다. 증가된 콘택 공간은 소스 콘택 규화의 연속성을 향상시키며, 따라서 턴-오프 특성을 향상시킨다.
본 발명의 공정은 알려진 방법에 비해 실질적인 이점이 있는데, 이것은 게이트에 인접한 질화 스페이서를 이용한다. 질화물은 산화물보다 훨씬 더 높은 응력 레벨을 갖고 있어서, 특히 트랩 사이트(trap site)를 형성하는 경향이 있다. 실리콘에 대한 질화물의 높은 계면 상태는 게이트로 부터 전류 누설을 초래하고, 결과적으로 소자 성능의 심한 감퇴를 초래한다. 게다가, 증착 및 질화물 식각에 의한 제거 둘다 산화와 관련된 상응 절차보다 더 늦어서, 결국엔 특히 두 산화 스페이서사이에 증착된 질화 박층만을 이용하는 본 발명의 실시예와 비교할 때 소자 제조의 시간 및 비용을 증가시킨다.
증가된 소스 콘택 공간을 갖는 종형 반도체 소자를 형성하는 공정은 실리콘 기판상에 산화층상에, 증착된 폴리실리콘 층을 포함하는 게이트를 형성하고, 기판에 웰 영역을 형성하기 위해 제 1 전도 타입의 도펀트를 상기 기판에 주입 및 구동시키는 것을 포함한다. 영역에 얕은 소스 영역을 형성하기 위해 제 2 전도 타입의 도펀트는 웰 영역에 주입 및 구동되고, 제 1 산화층이 기판에 있는 게이트 및 소스와 웰 영역위에 증착된다. 제 1 산화층은 게이트에 인접한 기판상에 제 1 산화 스페이서를 형성하기 위해 식각된다. 기판에 있는 게이트 및 소스와 웰 영역위에 질화 박층이 증착되고, 질화 박층위에 제 2 산화층이 증착된다. 그 제 2 산화층은 질화 박층에 의해 제 1 산화 스페이서 및 기판으로 부터 분리되는 제 2 산화 스페이서를 형성하기 위해 식각된다. 소스 영역에서 실질적으로 종형 및 횡형 표면을 포함하는 우묵들어간 부분을 형성하도록, 산화 및 질화 스페이서를 마스크로서 이용하여, 게이트 및 기판으로 부 터 질화 박층을, 게이트로 부터 폴리실리콘 층의 일부분을, 그리고 소스 영역의 일부분을 제거하기 위해, 기판내의 게이트 및 소스 영역에서 폴리실리콘 층이 선택적으로 식각된다. 우묵들어간 부분아래에 놓이는 웰 영역에서 얕은 에미터 영역을 형성하기 위해, 제 1 전도 타입의 도펀트가 소스 영역의 우묵들어간 부분에 주입 및 구동된다. 제 2 산화 스페이서 및 제 1 산화 스페이서로 부터 제 2 산화 스페이서를 분리시키는 질화 박층이 식각에 의해 제거되고, 전도 물질층은 그 남아있는 폴리실리콘 층 및 소스 영역상에 형성되고, 그 소스 영역의 우묵들어간 부분은 증가된 콘택 공간에 전도 물질을 제공한다.
Claims (10)
- (a) 실리콘 기판(103)상에, 산화층(102)상에 증착된 폴리실리콘 층(101)을 포함하는 게이트를 형성하는 단계;(b) 제 1 전도 타입의 도펀트를 상기 기판(103)에 주입시켜서, 상기 기판(103)에 웰 영역(105)을 형성하는 단계;(c) 제 2 전도 타입의 도펀트를 상기 웰 영역(105)에 주입시켜서, 상기 웰 영역(105)에 얕은 소스 영역(106)을 형성하는 단계;(d) 상기 기판(103)에서의 상기 게이트 및 상기 소스 영역(106)과 웰 영역(105)위에 제 1 산화층(107)을 증착하는 단계;(e) 상기 기판(103)상에, 상기 게이트에 인접한 제 1 산화 스페이서(108)를 형성하기 위해, 상기 제 1 산화층(107)을 선택적으로 식각하는 단계;(f) 상기 기판(103)에서의 상기 게이트(101) 및 상기 소스(106) 영역위에 질화 박층(109)을 증착하는 단계;(g) 상기 질화 박층(109)위에 제 2 산화층(110)을 증착하는 단계;(h) 상기 질화 박층(109)에 의해서 상기 제 1 산화 스페이서(108) 및 상기 기판(103)으로부터 분리되는 제 2 산화 스페이서(111)를 형성하기 위해, 상기 제 2 산화층(110)을 선택적으로 식각하는 단계;(i) 상기 산화 스페이서(108, 111) 및 질화 스페이서(113)를 마스크로서 이용하여, 상기 게이트 및 상기 기판(103)으로 부터 상기 질화 박층(109)을, 상기 게이트로 부터 상기 폴리실리콘 층의 일부분을, 그리고 상기 소스 영역(106)의 일부분을 제거하기 위해, 상기 기판(103)에서의 상기 소스 영역(112) 및 상기 게이트에서 상기 폴리실리콘 층(101)을 플라즈마 식각하여 오목한 부분을 형성하는 단계;(j) 상기 오목한 부분아래에 놓이는 상기 웰 영역(105)에서 얕은 에미터 영역(114)을 형성하기 위해, 제 1 전도 타입의 도펀트를 상기 소스 영역의 오목한 부분에 주입시키는 단계;(k) 상기 제 2 산화 스페이서(111) 및 상기 질화 스페이서(113)를 제거하기 위해, 상기 제 2 산화 스페이서(111) 및 상기 제 1 산화 스페이서(108)로부터 상기 제 2 산화 스페이서(111)를 분리시키는 상기 질화 스페이서(113)를 선택적으로 식각하는 단계; 및(l) 남아있는 폴리실리콘 층(101) 및 상기 소스 영역(106)상에 전도 물질층(115)을 형성하고; 이를 수단으로 상기 소스 영역(106)의 상기 오목한 부분은 증가된 콘택 공간에 상기 전도 물질을 제공하는 단계를 포함하는 것을 특징으로 하는 증가된 소스 콘택 공간을 갖는 종형 반도체 소자의 형성공정.
- 제 1 항에 있어서,(a) 상기 게이트를 형성하는 단계에 이어, 상기 기판에 상 베이스 영역(104)을 형성하기 위해, 제 2 전도 타입의 도펀트를 상기 기판으로 주입시키는 단계를 포함하며, 상기 제 1 전도 타입은 P이고, 상기 제 2 전도 타입은 N인 것을 특징으로 하는 공정.
- 제 1 항에 있어서, 전도 물질은 티타늄, 플라티늄, 코발트, 및 텅스텐, 상기 금속의 상응하는 규화물, 그리고 상기 금속 및 상기 상응하는 규화물의 혼합물과 같은 금속을 구성하는 그룹으로 부터 선택된 것을 특징으로 하는 공정.
- 제 1 항에 있어서, 전도 물질은 티타늄, 규화 티타늄, 그리고 그것의 혼합물을 구성하는 그룹으로 부터 선택된 것을 특징으로 하는 공정.
- 제 1 항에 있어서, 종형 반도체 소자는 MOSFET, MOS-제어 다이리스터, 그리고 IGBT를 구성하는 그룹으로 부터 선택된 것을 특징으로 하는 공정.
- (a) 실리콘 기판(103)상에, 산화층(102)상에 증착된 폴리실리콘 층(101)을 포함하는 게이트를 형성하는 단계;(b) 상기 기판(103)에 웰 영역(105)을 형성하기 위해, 제 1 전도 타입의 도펀트를 상기 기판(103)에 주입시키는 단계;(c) 상기 웰 영역(105)에 얕은 소스 영역(106)을 형성하기 위해, 제 2 전도 타입의 도펀트를 상기 웰 영역(105)에 주입시키는 단계;(d) 상기 기판(103)에서의 상기 게이트 및 상기 소스(106)와 웰 영역(105)위에 산화층(107)을 증착하는 단계;(e) 상기 기판(103)상에, 상기 게이트(101)에 인접한 산화 스페이서(108)를 형성하기 위해, 상기 산화층(107)을 선택적으로 식각하는 단계;(f) 상기 기판(103)에서의 상기 게이트(101) 및 상기 소스(106)영역위에 질화층(201)을 증착하는 단계;(g) 상기 산화 스페이서(108)에 인접한 질화 스페이서(202)를 형성하기 위해, 상기 질화층(201)을 선택적으로 식각하는 단계;(h) 상기 산화 스페이서(108) 및 질화 스페이서(202)를 마스크로서 이용하여, 상기 소스영역(106)의 일부분 및 상기 게이트로부터 상기 폴리실리콘 층(101)의 일부분을 제거하도록, 상기 기판(103)상의 상기 소스 영역(106) 및 상기 게이트에서의 상기 폴리실리콘 층(101)을 선택적으로 플라즈마 식각하여 오목한 부분(203)을 형성하는 단계;(i) 상기 오목한 부분(203)아래에 놓이는 상기 웰 영역(105)에서 얕은 에미터 영역(114)을 형성하기 위해, 제 1 전도 타입의 도펀트를 상기 소스 영역(106)의 오목한 부분(203)에 주입시키는 단계;(j) 상기 제 2 질화 스페이서(202)를 제거하기 위해, 상기 질화 스페이서(202)를 선택적으로 식각하는 단계; 및(k) 남아있는 폴리실리콘 층(112) 및 상기 소스 영역(106)상에 전도 물질층(115)을 형성하고; 그래서 상기 소스 영역(106)의 상기 오목한 부분(203)은 증가된 콘택 공간에 상기 전도 물질을 제공하는 단계를 포함하는 것을 특징으로 하는 증가된 소스 콘택 공간을 갖는 종형 반도체 소자의 형성공정.
- 제 6 항에 있어서,(a) 상기 게이트를 형성하는 단계에 이어, 상기 기판에 상 베이스 영역(104)을 형성하기 위해, 제 2 전도 타입의 도펀트를 상기 기판으로 주입시키는 단계를 포함하며, 상기 제 1 전도 타입은 P이고, 상기 제 2 전도 타입은 N인 것을 특징으로 하는 공정.
- 제 6 항에 있어서, 상기 전도 물질은 티타늄, 플라티늄, 코발트, 및 텅스텐, 상기 금속의 상응하는 규화물, 그리고 상기 금속 및 상기 상응하는 규화물의 혼합물과 같은 금속을 구성하는 그룹으로 부터 선택된 것을 특징으로 하는 공정.
- 제 8 항에 있어서, 상기 전도 물질은 티타늄, 규화 티타늄, 그리고 그것의 혼합물을 구성하는 그룹으로 부터 선택된 것을 특징으로 하는 공정.
- 제 7 항에 있어서, 상기 종형 반도체 소자는 MOSFET, MOS-제어 다이리스터, 그리고 IGBT를 구성하는 그룹으로 부터 선택된 것을 특징으로 하는 공정.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110906 Year of fee payment: 6 |
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| FPAY | Annual fee payment |
Payment date: 20120906 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |