JPS6038876B2 - Ｍｉｓトランジスタを有する半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】 本発明はＭＩＳトランジスタを有する半導体装置の製法
に関する。

先づ本発明の理解を容易ならしめる為従来提案されてい
るＭＩＳトランジスタを有する半導体装置の製法を第１
図を伴って述べるに、予め第１図Ａに示す如き平らな主
面２を有する例えばＰ型のシリコン基板１が用意され、
而してその主面２上のトランジスタ実効部形成領域対応
部２ａ以外の領域上に耐酸化性材料層（図示せず）を附
して熱酸化処理をなし然る後耐酸化性材料層を除去し、
斯くて第１図Ｂに示す如く主面２上に部２ａを残した関
係で比較的厚いシリコン酸化層３を形成する。

次に熱酸化処理によって第１図Ｃに示す如く基板１の主
面２上の部２ａの全域に亘つてシリコン酸化層３に連接
して薄いシリコン酸化層４ａを形成し、次にこのシリコ
ン酸化層４ａに対する選択的エッチング処理によってそ
の主面２上の部２ａ内に於けるソース領域外側部形成領
域対応部２ｓ′に対応する部を除去し、依って第１図Ｄ
に示す如く部２ｓ′を残した関係で比較的薄いシリコン
酸化層４ａによるシリコン酸化層４ｂを形成する。

次に第１図Ｅに示す如くシリコン酸化層３及び４ｂ：及
び主面２上の部２ｓ′上に延長して多結晶シリコン層５
ａを形成し、次にこの多結晶シリコン層５ａに対する選
択的エッチング処理によってそのソース領域内側部形成
領域対応部及びドレィン領域形成領域対応部を除去し、
依って第１図Ｆに示す如くこの多結晶シリコン層５ａに
よる互に連接せざるチャンネル領域形成領域対応部を有
する多結晶シリコン層部５ｇ及びソース領域外側部形成
領域対応部を有する多結晶シリコン層部５ｓを形成する
。次にシリコン酸化層４ｂに対するエッチング処理によ
りこの層４ｂのこの層４ｂ上にシリコン層部５ｇ及び５
ｓの有さざる部を除去し第１図Ｇに示す如くチャンネル
領域形成領域対応部を有する層４ｂによるシリコン酸化
層４ｇを形成する。

次にＮ型の導電型式を与える不純物の全面拡散処理によ
り、第１図印こ示す如く多結晶シリコン層部５ｇ及び５
ｓを導電性化された部５ｇ′及び５ｓ′として導軍性化
し、且シリコン基板１のその上に部５ｇ及び５ｓ′の存
せざる部に対応する部内に於けるソース領域内側部形成
領域対応部及びドレィン領域形成領域対応部内にソース
領域内側部６ｓ′及びドレィン領域６ｄを形成すると共
に基板１の５ｓ′のソース領域外側部形成領域対応部下
のソース領域外側部形成領域対応都内にソース領域内側
部６ｓ′と連接せるソース領域外側部６ｓ″を形成する
。次に第１図１に示す如く導電性化された部５ｓ′及び
５ｇ′、シリコン酸化層３のその上に部５ｓ′及び５ｇ
′の存せざる部、及び基板１内に形成された部６ｓ′及
び６ｄ上に延長して熱分解手段によってシリコン酸化層
７ａを形成する。

次にこのシリコン酸化層７ａに対する選択的なエッチン
グ処理によって第１図Ｊに示す如く導軍性化された部５
ｓ′及び５ｇ′、及び領域６ｄの少くとも一部を外部に
露呈すべ〈この層７ａに窓８ｓ，８ｇ及び８ｄを穿設し
、依って斯く窓８ｓ，８ｇ及び８ｄの穿設されたシリコ
ン酸化層７ａに基くシリコン酸化層７ｂを形成する。

次に蒸着手段により第１図Ｋに示す如くシリコン酸化層
７ｂ、導電性化された部５ｓ′及び５ｇのそれ等の上に
層７ｂの形成されていない部、領域６ｄのその上に層７
ｂの形成されていない都上に延長して導電性金属層９ａ
を形成する。

次に導電性金属層９ａに対する選択的エッチング手段に
よって部５ｓ′及び５ｇ′、及び領域６ｄ上に夫々互に
連接することなしに延長せる導電性金属層９ａによる導
電性金属層部９ｓ，９ｇ、及び９ｄを形成する。

斯くてソ−ス領域外側部６ｓ″及びソース領域内側部６
ｓ′を以つてソース領域、ドレィン領域６ｄを以つてド
レィン領域、シリコン酸化層４ｇのシリコン基板１の主
面２上に直接形成されている部を実効ゲート絶縁層、シ
リコン基板１の実効ゲート絶縁層下の表面部をチャンネ
ル領域、導電性化された多結晶シリコン層部５ｇのゲー
ト絶縁層上の部を実効ゲート電極、導電性化された多結
晶シリコン層部５ｓ′をソース電極、導電性金属層部９
ｄをドレィン電極兼ドレィン用ＩＪ−ド、導電性金属層
部９ｇ及び９ｓを夫々ゲート用リード及びドレィン用リ
ードとせるＭＩＳトランジスタを有し、且シリコン酸化
層７ｂの上面を配線層用面として有する目的とするＭＩ
Ｓトランジスタを有する半導体装置を得る。

以上が従釆提案されているＭＩＳトランジスタを有する
半導体装置の製法であるが、斯る製法による場合、得ら
れる半導体装置の有するＭＩＳトランジスタの実効ゲー
ト電極が、第１図Ｅにて上述せる多結晶シリコン層５ａ
のエッチング処理により得られる第１図Ｆにて上述せる
多結晶シリコン層部５ｇに基くものであり、一方斯くエ
ッチング処理により得られる部５ｇは、これを得る場合
に於けるエッチング処理時に於ける時間、それに使用す
るエッチャントの性質等の条件に大きく依存して、これ
を所期の高精度で得ることが困難であり、従って得られ
るＭＩＳトランジスタのゲート電極の長さを所期の高精
度で得ることが困難であった。

又得られる半導体装置の有するＭＩＳトランジスタのゲ
ート用リード、ソース用リード、及びドレィン電極兼ド
レィン用リードが、第１図１にて上述せるシリコン酸化
層７ａに対する第１図Ｊにて上述せる窓８ｇ，８ｓ及び
８ｄの穿設されてなるシリコン酸化層７ｂを得る為の選
択的エッチング処理、第１図Ｋにて上述せる導電性金属
層９ａを得る為の蒸着処理、及び導電性金属層９ａに対
する第１図Ｌにて上述せる導電性金属層部９ｇ，９ｓ及
び９ｄを得る為の選択的エッチング処理を経て得られる
、その導電性金属層部９ｇ，９ｓ及び９ｄに基くもので
あり、一方斯く選択的エッチング処理により得られる窓
８ｇ，８ｓ及び８ｄの穿穀されてなるシリコン酸化層７
ｂの、その窓８ｇ，８ｓ及び８ｄ、及び選択的エッチン
グ処理により得られる導電性金属層部９ｇ，９ｓ及び９
ｄは、得られる肌Ｓトランジスタをより４・型化するに
応じて之等を得る場合に於ける選択的エッチング処理時
に使用されるマスク（通常フオトレジスト膜）のマスク
合せに、より高精度が要求されることにより、得られる
ＭＩＳトランジスタをより４・型化する場合之等を容易
に得ることが出来ないものであった。

更に得られる半導体装置の有するＭＩＳトランジスタの
ドレィン電極兼ドレィン用リードを得る為の第１図Ｊに
て上述せるシリコン酸化層７ｂの窓８ｄをドレィン領域
の一部を露呈する形状寸法の窓部を有する関係で形成す
るを要し、又ソース領域の内側部を得る為の第１図Ｆに
て上述せる多結晶シリコン層部５ｓ及び５ｇを、爾後第
１図日に示す如く得られるソース領域内側部の大いさに
対応する形状寸法の部を有する関係で形成するを要し、
この為ドレィン領域及びソース領域内側部の面積が比較
的大となって、得られるＭＩＳトランジスタを小型化す
るに一定の限度を有すると共に得られるソース領域及び
ドレイン領域の容量が大となり、得られるＭＩＳトラン
ジスタを所期の特性を以って得ることが困難であった。

尚更に得られる半導体装置の有するＭＩＳトランジスタ
のドレィン電極兼ドレィン用リードが第１図Ｌにて上述
せる如く導電性金属層部９ｄでなり、従ってその金属が
不必要にドレィン領域内に拡散し、得られるＭＩＳトラ
ンジスタの特性を所期の特性を以つて得ることが困難で
あった等の種々の欠点を有していた。依って本発明は上
述せる従来のＭＩＳトランジスタを有する半導体装置の
製法にみられる如き欠点の伴うことのない新規なＭＩＳ
トランジスタを有する半導体装置の製法を提案せんとす
るもので、第２図以下につき詳述する所より明らかとな
るであろう。

先づ第２図を伴なつて本発明に依る製法の第１の実施例
を述べるに、第１図Ａ及びＢにて上述せると同様に、予
め第２図Ａに示す如き平らな主面１２を有する例えばＰ
型のシリコン基板１１が用意され、而してこの主面１２
上のトランジスタ実効部形成領域対応部１２ａ以外の領
域上に耐酸化性材料層（図示せず）を附して熱酸化処理
をなし、然る後耐酸化性材料層を除去し、斯くて第２図
Ｂに示す如く主面１２上に部１２ａを残した関係で比較
的厚いシリコン酸化層１３を形成する。

次に熱酸化処理によって第２図Ｃに示す如く基板１１の
主面１２上の部１２ａの全域に亘つてシリコン酸化層１
３に蓮援して薄いシリコン酸化層１４ａを形成し、次に
このシリコン酸化層１４ａに対するフオトレジスト膜を
使用する選択的エッチング処理によってその主面１２上
の部１２ａ上に於けるソース領域外側部形成領域対応部
及びドレィン領域外側部形成領域対応部を除去し、依っ
て第２図Ｄに示す如くソース領域外側部形成領域対応部
及びドレィン領域外側部形成領域対応部以外の部を残し
た関係で比較的薄いシリコン酸化層１４ａによるシリコ
ン酸化層１４ｂを形成する。次に第２図日こ示す如くシ
リコン酸化層１４ｂ及び１３、及びシリコン基板１１の
主面１２上のソース領域外側部形成領域対応部１２ｓ及
びドレィン領域外側部形成領域対応部１２ｄ上に延長し
てＮ型の導電型式を与える不純物を含み且導電性を有す
る多結晶シリコン層１５ａを形成し、次に第２図Ｆ‘こ
示す如くこの多結晶シリコン層１５ａ上に延長して例え
ばシリコン窒化物でなる耐酸化性材料層１６ａを形成す
る。次に熱処理をなして第２図Ｇに示す如くシリコン基
板１１のソース領域外側部形成領域対応部及びドレィン
領域外側部形成領域対応部内に多結晶シリコン層１５ａ
に含むＮ型不純物を所要の深さを以つて拡散せしめてこ
のシリコン基板１１内にＮ型のソース領域外側部１７ｓ
″及びドレィン領域外側部１７ｄ″を形成する。

次に第２図印こ示す如く耐酸化性材料層１６ａ上に例え
ばＭｏでなる耐イオン注入性材料層１８ａを形成し、次
に第２図１に示す如くフオトレジスト膜でなるマスクを
使用せる選択的エッチング処理によって層１８ａの少く
ともソース領域内側部形成領域対応部及びドレィン領域
内側部形成領域対応部を除去して互に連接せざる層１８
ａによるチャンネル領域形成領域対応部を有する耐イオ
ン注入性材料層部１８ｇ、ソース領域内側部形成領域対
応部を有する耐イオン注入性材料層部１８ｓ及びドレィ
ン領域内側部形成領域対応部を有する耐イオン性材料層
部１８ｄを形成する。

この場合耐イオン注入性材料層１８ａ従って耐イオン性
材料層部１８ｇ，１８ｓ及び１８ｄの材料としては、耐
イオン性材料層１８ａより耐イオン性材料層部１８ｇ，
１８ｓ及び１８ｄを形成するにマスクとして用いられる
フオトレジスト膜の材料如き後述するイオンの注入処理
時に於けるイオンに対するマスク効果が小さくしかもイ
オンが注入されることにより硬化してイオンに対するマ
スク効果が薄れるという材料は好ましくなく、上述せる
如く例えばＭｏでなるを可とするものである。次に層部
１８ｇ，１８ｓ及び１８ｄをマスクとせるエッチング処
理により、第２図Ｊに示す如く耐酸化性材料層１６ａの
その上に層部１８ｇ，１８ｓ及び１８ｄの形成されてい
ない部を除去して互に連接せざる層１６ａによるチャン
ネル領域形成領域対応部を有する耐酸化性材料層部１６
ｇ、ソース領域内側部形成領域対応部を有する耐酸化性
材料層部１６ｓ及びドレィン領域内側部形成領域対応部
を有する耐酸化性材料層部１６ｄを形成する。次に層部
１６ｇ及び１８ｇの積層体、層部１６ｓ及び１８ｓでな
る積層体、及び層部１６ｄ及び１８ｄでなる積層体をを
マスクとせるＮ型不純物イオンの注入処理により、第２
図Ｋに示す如く多結晶シリコン層１５ａのその上に耐酸
化性材料層部１６ｇ，１６ｓ及び１６ｄの存せざる部を
通じてシリコン基板１１のソース領域内側部形成領域対
応部及びドレィン領域内側部形成領域対応部内にＮ型不
純物イオンを所要の深さを以つて注入してこのシリコン
基板１１内に上述せるソース領域外側部１７ｓ″及びド
レィン領域外側部１７ｄ″に夫々連接せるソース領域内
側部１７ｓ′及びドレィン領域内側部１７ｄ′を形成す
る。

次に第２図Ｌに示す如く耐イオン注入性材料層部１８ｇ
，１８ｓ及び１８ｄを除去し、次に耐酸化性材料層部１
６ｇ，１６ｓ及び１６ｄをマスクとせる熱酸化処理をな
して、多結晶シリコン層１５ａのその上に耐酸化性材料
層１６ｇ，１６ｓ及び１６ｄの存せざる部をその全厚に
亘つて酸化して、シリコン酸化層１９を形成し、依って
第２図Ｍに示す如く互に連接せざる多結晶シリコン層１
５ａによるチャンネル領域形成領域対応部を有する多結
晶シリコン層部１５ｇ；ソース領域外側部形成領域対応
部を有する多結晶シリコン層部１５ｓ及びドレィン領域
外側部形成領域対応部を有する多結晶シリコン層部１５
ｄを形成する。

次にフオトレジスト膜を使用する選択的エッチング処理
により第２図Ｎに示す如く耐酸化性材料層部１６ｇ，１
６ｓ及び１６ｄの少くとも一部を除いて他部を除去し、
之等部１６ｇ，１６ｓ及び１６ｄによる部１６ｇ′，１
６ｓ′及び１６ｄが形成される。

尚図では耐酸化性材料層部１６ｓのみが一部を除いて除
去されている様に示されているが、耐酸化性材料層部１
６ｇはともかく耐酸化性材料層部１６ｄが一部を除いて
除去されることは注意すべきものである。次に耐酸化性
材料層部１６ｇ′，１６ｓ′及び１６ｄ′をマスクせる
熱酸化処理によって、第２図０に示す如く多結晶シリコ
ン層部１５ｇ，１５ｓ及び１５ｇのそれ等上に部１６ｇ
，１６ｓ′及び１６ｄ′の存せミーる部を所要の深さを
以つて酸化してシリコン酸化層２０を形成する。

尚図では多結晶シリコン層部１５ｓのその上に部１６ｓ
′の存せざる部のみがシリコン酸化層１９と連接して酸
化されている様に示されているが、多結晶シリコン層部
１５ｇに関してはともかく、多結晶シリコン層部１５ｄ
に関しても酸化されることは注意すべきである。次にエ
ッチング処理により第２図Ｐに示す如く耐酸化性材料層
部１６ｇ′，１６ｓ′及び１６ｄ′が多結晶シリコン層
部１５ｇ，１５ｓ及び１５ｄ上より全て除去される。次
に例えば蒸着手段により図示しないがシリコン酸化層１
９及び２０、及び多結晶シリコン層１５ｇ，１５ｓ及び
１５ｄ上に延長して導電性金属層を形成し、次に第２図
Ｑに示す如くその導電性金属層に対するフオトレジスト
膜を使用せる選択的エッチング手段によつ多結晶シリコ
ン層部１５ｇ，１５ｓ及び１５ｄ上に延長せる導電性金
属層２１ｇ，２１ｓ及び２１ｄを形成する。

斯くてソース領域外側部１７ｓ″及びソース領域内側部
１７ｓ′を以つてソース領域、ドレィン領域外側部１７
ｄ″及びドレィン領域内側部１７ｄ′を以つてドレイン
領域、シリコン酸化層１４ｂのシリコン基板１１の主面
１２上に直接形成されている部を実効ゲート絶縁層、シ
リコン基板１１の実効ゲート絶縁層下の表面部をチャン
ネル領域、多結晶シリコン層部１５ｇの実効ゲート絶縁
層上の部を実効ゲート電極、多結晶シリコン層部１５ｓ
及び１５ｄを夫々ソース電極及びドレィン電極、導電性
金属層２１ｇ，２１ｓ及び２１ｄを夫々ゲート用リード
、ソース用リード及びドレイン用リードとせるＭＩＳト
ランジスタを有し、且シリコン酸化層２０の上面を配線
層用面として有する目的とするＭＩＳトランジスタを有
する半導体装置を得る。

以上が本発明による肌Ｓトランジスタを有する半導体装
置の製法の第１の実施例であるが、斯る製法による場合
、得られる半導体装置の有するＭＩＳトランジスタの実
効ゲート電極が、第２図Ｍにて上述せる多結晶シリコン
層部１５ｇ，１５ｓ及び１５ｄを得る為の熱酸化処理に
よって得られる、その多結晶シリコン層部１６ｇに基〈
ものであり、一方斯く得られる多結晶シリコン層部１５
ｇは、第１図にて上述せる従釆の場合に於けるゲート電
極の如くにエッチング処理により得られるのではないの
で、又熱酸化により多結晶シリコン層部１５ｇを形成す
る場合の耐酸化性材料層部１６ｇのマスク効果が良いの
で、これを所期の高精度で得ることが容易であり、依っ
て得られるＭＩＳトランジスタのゲート電極の長さを所
期の高精度で得ることが容易なものである。

又ソース領域及びドレィン領域を夫々構成するソース領
域内側部１７ｓ′及びドレィン領域内側部１７ｄ′が、
耐酸化性材料層部及び耐イオン注入性材料層部の積層体
をマスクとせるイオン注入処理により得られる、その耐
イオン注入性材料層部がイオン注入処理時に於けるイオ
ンに対して大なるマスク効果を発揮するので、ソース領
域内側部１７ｓ′及びドレィン領域内側部１７ｄ′を正
確、容易、高精度に形成することが出来るものである。

又得られる半導体装置の有するＭＩＳトランジスタのゲ
ート用リード、ソース用リード及びドレイン用リードが
第２図Ｑにて上述せる導電‘性金属層２１ｇ，２１ｓ及
び２１ｄを得る為の選択的エッチング処理という、１回
丈けの選択的エッチング処理を経て得られるという、そ
の金属層２１ｇ，２１ｓ及び２１ｄに基〈ものであり、
従って第１図にて上述せる従釆の場合のゲート用リード
、ソース用リード及びドレイン電極兼ドレイン用リ−ド
の如くに２回の選択的エッチング処理を経て始めて得ら
れるというものでなく、依ってＭＩＳトランジスタをよ
り小型化して得る場合でもこれを容易に得ることが出来
るものである。更に得られる半導体装置の有するＭＩＳ
トランジスタのソース電極及びドレィン電極は夫々ソー
ス領域外側部及びドレィン領域外側部に連接し、第１図
のドレィン電極兼ドレィン用リードの如く実効ソース領
域に連接していないので、之等ソース電極及びドレィン
電極を得る為の第２図Ｄにて上述せるシリコン酸化層１
４ｂを得る工程が楽となり、又ソース領域内側部及びド
レィン領域内側部を得る為の第２図１にて上述せる耐イ
オン注入性材料層部１８ｇ，１８ｓ及び１８ｄを得る工
程も楽となり、結局ソース領域及びドレィン領域の面積
を第１図の場合に比し小とすることが出来、従ってＭＩ
Ｓトランジスタをより小型化して得ることが出来ると共
にソース領域及びドレイン領域の容量をを小とし得るこ
とが出来て所期の特性を有するＭＩＳトランジスタを得
ることが出釆ることとなるものである。

又得られるＭＩＳトランジスタのソース電極及びドレィ
ン電極がソース領域外側部及びドレィン領域外側部に連
接しソース領域内側部及びトレイン領域内側部従って有
効ソース領域及び有効ドレィン領域内に連接せざる多結
晶シリコン層部１５ｓ及び１５ｄでなり、従って第１図
の場合の如くに有効ドレィン領域内に連接せる金属では
ないので、得られるＭＩＳトランジスタの特性を所期の
特性を以って得ることが容易となるものである。

更に得られる半導体装置の有する配線層用面が第２図０
にて上述せる如くに得られるシリコン酸化層２０の上面
でなり、一方その酸化層２川ま第２図Ｅにて上述せる如
く得られる表面の比較的平らな多結晶シリコン層１５ａ
に基くものであるので、配線層用面をこれにより適する
比較的平坦な面で得ることが出来る等の大なる特徴を有
するものである。次に第３図を伴なつて本発明に依る製
法の第２の実施例を述べるに、本例に於て第２図との対
応部分には同一符号を附して詳細説明はこれを省略する
も、第２図Ａ〜Ｄに対応して示されている第３図Ａ〜Ｄ
に示す如く第２図Ａ〜Ｄにて上述せると同様の工程を経
て後、第２図Ｅに対応して示されている第３図Ｅに示す
如くＮ型鷺導亀型式を与える不純物を含まず且導電性を
有さざる多結晶シリコン層３５ａを形成し、次に第２図
日こ対応する第３図Ｆに示す如く第２図Ｆと同様の工程
を経、然し乍ら第２図Ｇに対応する工程をとることない
こ従ってソース領域外側部１７ｓ″及びドレィン領域外
側部１７ｄ″を形成せず、次に第２図日，１，Ｊ，Ｋ，
Ｌ，Ｍ，Ｎ，０及びＰに対応して示されている第３図Ｇ
，日，１，Ｊ，Ｋ，Ｌ，Ｍ，Ｎ及び０に示す如く第２図
日，１，Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，０及びＰにて上述せると
同様の工程を経（但し第３図Ｆ〜０に於て第２図Ｆ〜Ｐ
に於ける多結晶シリコン層１５ａ、及び多結晶シリコン
層部１５ｇ，１５ｓ及び１５ｄに対応する多結晶シリコ
ン層、及び多結晶シリコン層部には夫々３５ａ、及び３
５ｇ，３５ｓ及び３５ｄなる符号が附されている。

）、次に第３図Ｐに示す如くＮ型不純物の拡散処理によ
り多結晶シリコン層部３５ｇ，３５ｓ及び３５ｄを導電
性化ち且部３５ｓ及び３５ｄを通じて第２図Ｐに於てみ
られると同様のソース領域外側部１７ｓ″及びドレィン
領域外側部１７ｄ′′を形成し、然る後第２図Ｑに対応
して示されている第３図Ｑに示す如く第２図Ｑにて上述
せると同様の工程を経て、第２図にて上述せると同様の
ＭＩＳトランジスタを有し、且シリコン酸化層２０の上
面に配線層用面を有する目的とせるＭＩＳトランジスタ
を有する半導体装置を得る。以上が本発明に依る製法の
第２の実施例であるが、詳細説明はこれを省略するも、
新る製法によっても、第２図にて上述せる第１の実施例
の場合と同様の特徴が得られること明らかであろう。次
に第４図を伴なつて本発明の第３の実施例を述べるに、
本例は第２図Ｍに対応して示されている第４図Ａに示す
如く第２図Ａ〜Ｌにて上述せると全く同様の工程を経て
、第２図Ｍにて上述せると同様の工程を得、次に耐酸化
性材料層部１６ｇ，１６ｓ及び１６ｄに対する選択的エ
ッチング処理によって第４図Ｂに示す如く部１６ｇ，１
６ｓ、及び１６ｄの少くとも一部を、部１６ｇ，１６ｇ
及び１６ｄの少くとも何れか１つに関して全でが除去さ
れることないこ除去する尚第４図Ｂに於ては部１６ｇ、
及び１６ｄの全てが除去されている様に示されているが
、実際上部１６ｇはともかく図示されてはいないが部１
６ｄの全ては除去されないものである。又第４図Ｂに於
て２３は斯くて除去されることないこ多結晶シリコン層
部上に残された耐酸化性材料層部を示し、第２図０にて
上述せる工程によって得られるシリコン酸化層２０１こ
対応するものである。次に第２図Ｑに対応して示されて
いる第４図Ｃに示す如く、第２図Ｑにて上述せると同様
の工程をとって、第２図Ｑに於けるシリコン酸化層２０
が耐酸化性材料層２３に置換され、而してその上面が配
線層用面となされていることを除いては、第２図Ｑに示
すと同様の目的とするＭＩＳトランジスタを有する半導
体装置を得る。以上が本発明の第３の実施例であるが、
斯る実施例によっても詳細説明はこれを省略するも、第
２図につき上述せる第１の実施例と同様の特徴が得られ
ること明らかであろう。

次に第５図を伴なつて本発明の第４の実施例を述べるに
、本例は第３図Ｌに対応して示されている第５図Ａに示
す如く、第３図Ａ〜Ｋにて上述せると全く同様の工程を
経て、第３図Ｌにて上述せると同様の工程をを経、次に
第５図Ｂに示す如く第４図Ｂにて上述せると同様の工程
を経て耐酸化性材料層２０を得る。

次に第５図Ｃに示す如く第３図Ｐにて上述せると同機の
工程を経てソース領域外側部１７ｓ″及びドレィン領域
外側部１７ｄ″を形成する。

次に第４図Ｃに対応して示されている第５図Ｄに示す如
く、第４図Ｃにて上述せると同様の工程をとって、第４
図Ｃに示されていると同様の目的とする肌Ｓトランジス
タを有する半導体装置を得る。

以上が本発明の第３の実施例であるが、斯る実施例によ
っても詳細説明はこれを省略するも、第２図につき上述
せる第１の実施例と同様の特徴が得られること明らかで
あろう。

尚、上述に於ては本発明の僅かな実施例を示したに留ま
り、本発明の精神を脱することなしに種々の変型変更を
なし得るであろう。

【図面の簡単な説明】

第１図は従来のＭＩＳトランジスタを有する半導体装置
の製法を示す略線的断面図、第２図は本発明によるＭＩ
Ｓトランジスタを有する半導体装置の製法の一例を示す
略線的断面図、第３図、第４図及び第５図は夫々本発明
の他の例をを示す略線的断面図である。 図中１１はシリコン基板、１２は主面、１３，１４ａ及
び１４ｂはシリコン酸化層、１５ａ及び３５ａは多結晶
シリコン層、１６ａは耐酸化性材料層、１７ｓ″はソー
ス領域外側部、１７ｄ″はドレィン領域外側部、１８ａ
は耐イオン注入材料層、１５ｇ，１５ｓ，１５ｄ，３５
ｇ，３５ｓ及び３５ｄは多結晶シリコン層部、１６ｇ，
１６ｓ及び１６ｄ，１６ｇ′，１６ｓ′，１６ｄ′及び
２３は耐酸化性材料層部、１８ｇ，１８ｓ及び１８ｄは
耐イオン注入材料層部、１９及び２０はシリコン酸化層
、２１ｇ，２１ｓ及び２１ｄは導電性金属層を夫々示す
。 第１図 第１図 第１図 第２図 第２図 第３図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電型式を有するシリコン基板の主面上にそ
   のトランジスタ実効部形成領域対応部を残した関係で比
   較的厚い第１のシリコン酸化層を形成する第１の工程と
   、 該第１の工程後上記シリコン基板の主面上の上記ト
   ランジスタ実効部形成領域対応部内に於けるソース領域
   外側部形成領域対応部及びドレイン領域外側部形成領域
   対応部を残した関係で比較的薄い第２のシリコン酸化層
   を形成する第２の工程と、 該第２の工程後上記第１の
   シリコン酸化層、上記第２のシリコン酸化層、及び上記
   シリコン基板の主面上の上記ソース領域外側部形成領域
   対応部及びドレイン領域外側部形成領域対応部上に延長
   して第２の導電型式を与える不純物を含み且導電性を有
   する多結晶シリコン層及び該多結晶シリコン層上に延長
   せる耐酸化性材料層を形成する第３の工程と、 該第３
   の工程後上記シリコン基板のソース領域外側部形成領域
   対応部及びドレイン領域外側部形成領域対応部内に上記
   多結晶シリコン層に含む不純物を所要の深さを以つて拡
   散して当該シリコン基板内にソース領域外側部及びドレ
   イン領域外側部を形成する第４の工程と、 該第４の工
   程後上記耐酸化性材料層上に耐イオン注入性材料層を形
   成する第５の工程と、 該第５の工程後上記耐イオン注
   入性材料層に対するフオトレジスト膜によるマスクを用
   いた選択的エツチング処理によつて、上記耐酸化性材料
   層上に上記耐イオン注入性材料層のソース領域内側部形
   成領域対応部及びドレイン領域内側部形成領域対応部を
   除去して互に連接せざる上記耐イオン注入性材料層によ
   るチヤンネル領域形成領域対応部を有する第１の耐イオ
   ン注入性材料層部、、ソース領域外側部形成領域対応部
   を有する第２の耐イオン注入性材料層部、及びドレイン
   領域外側部形成領域対応部を有する第３の耐イオン注入
   性材料層部を形成する第６の工程と、 該第６の工程後
   上記耐酸化性材料層の当該耐酸化性材料層上に上記第１
   、第２及び第３の耐イオン注入性材料層部の形成されて
   いない部を除去して互に連接せざる上記耐酸化性材料層
   による上記第１の耐イオン注入性材料層部下の第１の耐
   酸化性材料層部、上記第２の耐イオン注入性材料層部下
   の第２の耐酸化性材料層部、及び上記第３の耐イオン注
   入性材料層部下の第３の耐酸化性材料層部を形成する第
   ７の工程と、 該第７の工程後上記第１の耐酸化性材料
   層部及び上記第１の耐イオン注入性材料層部の積層体、
   上記第２の耐酸化性材料層部及び上記第２の耐イオン注
   入性材料層部の積層体、及び上記第３の耐酸化性材料層
   部及び上記第３の耐イオン注入性材料層部の積層体をマ
   スクとせる上記シリコン基板に対する第２の導電型式を
   与えるイオンの注入処理により、上記多結晶シリコン層
   の当該多結晶シリコン層上に上記第１、第２及び第３の
   耐酸化性材料層部の存せざる部を通じて上記シリコン基
   板のソース領域内側部形成領域対応部及びドレイン領域
   内側部形成領域対応部内に上記イオンを所要の深さを以
   つて注入して当該シリコン基板内に上記ソース領域外側
   部及びドレイン領域外側部に夫々連接せるソース領域内
   側部及びドレイン領域内側部を形成する第８の工程と、
   該第８の工程後上記第１、第２及び第３の耐イオン注
   入性材料層部を除去し、次に上記多結晶シリコン層の当
   該多結晶シリコン層上に上記第１、第２及び第３の耐酸
   化性材料層部の存せざる部をその全厚さに亘つて酸化し
   て互に連接せざる上記多結晶シリコン層によるチヤンネ
   ル領域形成領域対応部を有する第１の多結晶シリコン層
   部、ソース領域外側部形成領域対応部を有する第２の多
   結晶シリコン層部、及びドレイン領域外側部形成領域対
   応部を有する第３の多結晶シリコン層部を形成する第９
   の工程と、 該第９の工程後上記第１、第２及び第３の
   耐酸化性材料層部の少くとも一部を除いて他部を除去す
   る第１０の工程と、 該第１０の工程後上記第１、第２
   及び第３の多結晶シリコン層部の上記第１０の工程によ
   つて上記第１、第２及び第３の耐酸化性材料層部の除去
   された部に対応する部を所要の深さを以つて酸化して第
   ３のシリコン酸化層を形成する第１１の工程と、 該第
   １１の工程後上記第１０の工程によつて上記第１、第２
   及び第３の耐酸化性材料層部の除去された部以外の部を
   除去する第１２の工程と、 該第１２の工程後上記第１
   、第２及び第３の多結晶シリコン層部の上記第１０の工
   程によつて上記第１、第２及び第３の耐酸化性材料層部
   の除去された部以外の部に対応する部に夫々延長して第
   １、第２及び第３の導電性金属層を形成する第１３の工
   程とを具備し、上記ソース領域外側部及びソース領域内
   側部を以つてソース領域、上記ドレイン領域外側部及び
   ドレイン領域内側部を以つてドレイン領域、上記第２の
   シリコン酸化層の上記シリコン基板の主面上に直接形成
   されている部を実効ゲート絶縁層、上記シリコン基板の
   上記実効ゲート絶縁層下の表面部をチヤンネル領域、上
   記第１の多結晶シリコン層部の上記実効ゲート絶縁層上
   の部を実効ゲート電極、上記第２及び第３の多結晶シリ
   コン層部を夫々ソース電極及びドレイン電極、上記第１
   、第２及び第３の導電性金属層を夫々ゲート用リード、
   ソース用リード及びドレイン用リードとせるＭＩＳトラ
   ンジスタを有し、且上記第３のシリコン酸化層の上面を
   配線層用面として有するＭＩＳトランジスタを有する半
   導体装置の製法。 ２ 第１の導電型式を有するシリコン基板の主面上にそ
   のトランジスタ実効部形成領域対応部を残した関係で比
   較的厚い第１のシリコン酸化層を形成する第１の工程と
   、 該第１の工程後上記シリコン基板の主面上の上記ト
   ランジスタ実効部形成領域対応部内に於けるソース領域
   外側部形成領域対応部及びドレイン領域外側部形成領域
   対応部を残した関係で比較的薄い第２のシリコン酸化層
   を形成する第２の工程と、 該第２の工程後上記第１の
   シリコン酸化層、上記第２のシリコン酸化層、及及び上
   記シリコン基板の主面上の上記ソース領域外側部形成領
   域対応部及びドレイン領域外側部形成領域対応部上に延
   長して多結晶シリコン層及び該多結晶シリコン層上に延
   長せる耐酸化性材料層を形成する第３の工程と、 該第
   ３の工程後上記耐酸化性材料層上に耐イオン注入性材料
   層を形成する第４の工程と、 該第４の工程後上記耐イ
   オン注入性材料層に対するフオトレジスト膜によるマス
   クを用いた選択的エツチング処理によつて、上記耐酸化
   性材料層上に上記耐イオン注入性材料層のソース領域内
   側部形成領域対応部及びドレイン領域内側部形成領域対
   応部を除去して互に連接せざる上記耐イオン注入性材料
   層によるチヤンネル領域形成領域対応部を有する第１の
   耐イオン注入性材料層部、ソース領域外側部形成領域対
   応部を有する第２の耐イオン注入性材料層部、及びドレ
   イン領域外側部形成領域対応部を有する第３の耐イオン
   注入性材料層部を形成する第５の工程と、 該第５の工
   程後上記耐酸化性材料層の当該耐酸化性材料層上に上記
   第１、第２及び第３の耐イオン注入性材料層部の形成さ
   れていない部を除去して互に連接せざる上記耐酸化性材
   料層による上記第１の耐イオン注入性材料層部下の第１
   の耐酸化性材料層部、上記第２の耐イオン注入性材料層
   部下の第２の耐酸化性材料層部、及び上記第３の耐イオ
   ン注入性材料層部下の第３の耐酸化性材料層部を形成す
   る第６の工程と、 該第６の工程後上記第１の耐酸化性
   材料層部及び上記第１の耐イオン注入性材料層部の積層
   体、上記第２の耐酸化性材料層部及び上記第２の耐イオ
   ン注入性材料層部の積層体、及び上記第３の耐酸化性材
   料層部及び上記第３の耐イオン注入性材料層部の積層体
   をマスクとせる上記シリコン基板に対する第２の導電型
   式を与えるイオンの注入処理により、上記多結晶シリコ
   ン層の当該多結晶シリコン層上に上記第１、第２及び第
   ３の耐酸化性材料層部の存せざる部を通じて上記シリコ
   ン基板のソース領域内側部形成領域対応部及びドレイン
   領域内側部形成領域対応部内に第２の導電型式を与える
   イオンを所要の深さを以つて注入して当該シリコン基板
   内にソース領域内側部及びドレイン領域内側部を形成す
   る第７の工程と、 該第７の工程後上記第１、第２及び
   第３の耐イオン注入性材料層部を除去し、次に上記多結
   晶シリコン層の当該多結晶シリコン層上に上記第１、第
   ２及び第３の耐酸化性材料層部の在せざる部をその全厚
   さに亘つて酸化して互に連接せざる上記多結晶シリコン
   層によるチヤンネル領域形成領域対応部を有する第１の
   多結晶シリコン層部、ソース領域外側部形成領域対応部
   を有する第２の多結晶シリコン層部、及びドレイン領域
   外側部形成領域対応部を有する第３の多結晶シリコン層
   部を形成する第８の工程と、 該第８の工程後上記第１
   、第２及び第３の耐酸化性材料層部の少くとも一部を除
   いて他部を除去する第９の工程と、 該第９の工程後上
   記第１、第２及び第３の多結晶シリコン層部の上記第９
   の工程によつて上記第１、第２及び第３の耐酸化性材料
   層部の除去された部に対応する部を所要の深さを以つて
   酸化して第３のシリコン酸化層を形成する第１０の工程
   と、 該第１０の工程後上記第９の工程によつて上記第
   １、第２及び第３の耐酸化性材料層部の除去された部以
   外の部を除去する第１１の工程と、 該第１１の工程後
   上記第１、第２及び第３の多結晶シリコン層部に第２の
   導電型式を与える不純物を拡散して之等を導電性化され
   た第１、第２及び第３の多結晶シリコン層部として得、
   且上記シリコン基板のソース領域外側部形成領域対応部
   及びドレイン領域外側部形成領域対応部内に上記ソース
   領域内側部及びドレイン領域内側部に夫々連接せるソー
   ス領域外側部及びドレイン領域外側部を形成する第１２
   の工程と、 該第１２の工程後上記第１２の工程によつ
   て導電性化された第１、第２及び第３の多結晶シリコン
   層部の上記第１１の工程によつて上記第１、第２及び第
   ３の耐酸化性材料層部の除去された部上に夫々延長して
   第１、第２及び第３の導電性金属層を形成する第１３の
   工程とを具備し、上記ソース領域外側部及びソース領域
   内側部を以つてソース領域、上記ドレイン領域外側部及
   びドレイン領域内側部を以つてドレイン領域、上記第２
   のシリコン酸化層の上記シリコン基板の主面上に直接形
   成されている部を実効ゲート絶縁層、上記シリコン基板
   の上記実効ゲート絶縁層下の表面部をチヤンネル領域、
   上記導電性化された第１の多結晶シリコン層部の上記実
   効ゲート絶縁層上の部を実効ゲート電極、上記導電性化
   された第２及び第３の多結晶シリコン層部を夫々ソース
   電極及びドレイン電極、上記第１、第２及び第３の導電
   性金属層を夫々ゲート用リード、ソース用リード及びド
   レイン用リードとせるＭＩＳトランジスタを有し、且上
   記第３のシリコン酸化層の上面を配線層用面として有す
   るＭＩＳトランジスタを有する半導体装置の製法。 ３ 第１の導電型式を有するシリコン基板の主面上にそ
   のトランジスタ実効部形成領域対応部を残した関係で比
   較的厚い第１のシリコン酸化層を形成する第１の工程と
   、 該第１の工程後上記シリコン基板の主面上の上記ト
   ランジスタ実効部形成領域対応部内に於けるソース領域
   外側部形成領域対応部及びドレイン領域外側部形成領域
   対応部を残した関係で比較的薄い第２のシリコン酸化層
   を形成する第２の工程と、 該第２の工程後上記第１の
   シリコン酸化層、上記第２のシリコン酸化層、及び上記
   シリコン基板の主面上の上記ソース領域外側部形成領域
   対応部及びドレイン領域外側部形成領域対応部上に延長
   して第２の導電型式を与える不純物を含み且導電性を有
   する多結晶シリコン層及び該多結晶シリコン層上に延長
   せる耐酸化性材料層を形成する第３の工程と、 該第３
   の工程後上記シリコン基板のソース領域外側部形成領域
   対応部及びドレイン領域外側部形成領域対応部内に上記
   多結晶シリコン層に含む不純物を所要の深さを以つて拡
   散して当該シリコン基板内にソース領域外側部及びドレ
   イン領域外側部を形成する第４の工程と、 該第４の工
   程后上記耐酸化性材料層上に耐イオン注入性材料層を形
   成する第５の工程と、 該第５の工程後上記耐イオン注
   入性材料層に対するフオトレジスト膜によるマスクを用
   いた選択的エツチング処理によつて、上記耐酸化性材料
   層上に上記耐イオン注入性材料層のソース領域内側部形
   成領域対応部及びドレイン領域内側部形成領域対応部を
   除去して互に連接せざる上記耐イオン注入性材料層によ
   るチヤンネル領域形成領域対応部を有する第１の耐イオ
   ン注入性材料層部、ソース領域外側部形成領域対応部を
   有する第２の耐イオン注入性材料層部、及びドレイン領
   域外側部形成領域対応部を有する第３の耐イオン注入性
   材料層部を形成する第６の工程と、 該第６の工程後上
   記耐酸化性材料層の当該耐酸化性材料層上に上記第１、
   第２及び第３の耐イオン注入性材料層部の形成されてい
   ない部を除去して互に連接せざる上記耐酸化性材料層に
   よる上記第１の耐イオン注入性材料層部下の第１の耐酸
   化性材料層部、上記第２の耐イオン注入性材料層部下の
   第２の耐酸化性材料層部、及び上記第３の耐イオン注入
   性材料層部下の第３の耐酸化性材料層部を形成する第７
   の工程と、 該第７の工程後上記第１の耐酸化性材料層
   部及び上記第１の耐イオン注入性材料層部の積層体、上
   記第２の耐酸化性材料層部及び上記第２の耐イオン注入
   性材料層部の積層体、及び上記第３の耐酸化性材料層部
   及び上記第３の耐イオン注入性材料層部の積層体をマス
   クとせる上記シリコン基板に対する第２の導電型式を与
   えるイオンの注入処理により、上記多結晶シリコン層の
   当該多結晶シリコン層上に上記第１、第２及び第３の耐
   酸化性材料層部の存せざる部を通じて上記シリコン基板
   のソース領域内側部形成領域対応部及びドレイン領域内
   側部形成領域対応部内に上記イオンを所要の深さを以つ
   て注入して当該シリコン基板内に上記ソース領域外側部
   及びドレイン領域外側部に夫々連接せるソース領域内側
   部及びドレイン領域内側部を形成する第８の工程と、
   該第８の工程後上記第１、第２及び第３の耐イオン注入
   性材料層部を除去し、次に上記多結晶シリコン層の当該
   多結晶シリコン層上に上記第１、第２及び第３の耐酸化
   性材料層部の在せざる部をその全厚さに亘つて酸化して
   互に連接せざる上記多結晶シリコン層によるチヤンネル
   領域形成領域対応部を有する第１の多結晶シリコン層部
   、ソース領域外側部形成領域対応部を有する第２の多結
   晶シリコン層部部、及びドレイン領域外側部形成領域対
   応部を有する第３の多結晶シリコン層部を形成する第９
   の工程と、 該第９の工程後上記第１、第２及び第３の
   耐酸化性材料層部の少くとも一部を上記第、第２及び第
   ３の耐酸化性材料層部の少くとも何れか一つに関し全て
   が除去されることなしに除去する第１０の工程と、 該
   第１０の工程後上記第１、第２及び第３の多結晶シリコ
   ン層部の上記第１０の工程によつて上記第１、第２及び
   第３の耐酸化性材料層部の除去された部に対応する部上
   に夫々延長して第１、第２及び第３の導電性金属層を形
   成する第１１の工程とを具備し、上記ソース領域外側部
   及びソース領域内側部を以つてソース領域、上記ドレイ
   ン領域外側部及びドレイン領域内側部を以つてドレイン
   領域、上記第２のシリコン酸化層の上記シリコン基板の
   主面上に直接形成されている部を実効ゲート絶縁層、上
   記シリコン基板の上記実効ゲート絶縁層下の表面部をチ
   ヤンネル領域、上記第１の多結晶シリコン層部の上記実
   効ゲート絶縁層上の部を実効ゲート電極、上記第２及び
   第３の多結晶シリコン層部を夫々ソース電極及びドレイ
   ン電極、上記第１、第２及び第３の導電性金属層を夫々
   ゲート用リード、ソース用リード及びドレイン用リード
   とせるＭＩＳトランジスタを有し、且上記第１０の工程
   によつて残された耐酸化性材料層部の上面を配線層用面
   として有するＭＩＳトランジスタを有する半導体装置の
   製法。 ４ 第１の導電型式を有するシリコン基板の主面上にそ
   のトランジスタ実効部形成領域対応部を残した関係で比
   較的厚い第１のシリコン酸化層を形成する第１の工程と
   、 該第１の工程後上記シリコン基板の主面上の上記ト
   ランジスタ実効部形成領域対応部内に於けるソース領域
   外側部形成領域対応部及びドレイン領域外側部形成領域
   対応部を残した関係で比較的薄い第２のシリコン酸化層
   を形成する第２の工程と、 該第２の工程後上記第１の
   シリコン酸化層、上記第２のシリコン酸化層、及び上記
   シリコン基板の主面上の上記ソース領域外側部形成領域
   対応部及びドレイン領域外側部形成領域対応部上に延長
   して多結晶シリコン層及び該多結晶シリコン層上に延長
   せる耐酸化性材料層を形成する第３の工程と、 該第３
   の工程後上記耐酸化性材料層上に耐イオン注入性材料層
   を形成する第４の工程と、 該第４の工程後上記耐イオ
   ン注入性材料層に対するフオトレジスト膜によるマスク
   を用いた選択的エツチング処理によつて、上記耐酸化性
   材料層上に上記耐イオン注入性材料層のソース領域内側
   部形成領域対応部及びドレイン領域内側部形成領域対応
   部を除去して互に連接せざる上記耐イオン注入性材料層
   によるチヤンネル領域形成領域対応部を有する第１の耐
   イオン注入性材料層部、ソース領域外側部形成領域対応
   部を有する第２の耐イオン注入性材料層部、及びドレイ
   ン領域外側部形成領域対応部を有する第３のの耐イオン
   注入性材料層部を形成する第５の工程と、 該第５の工
   程後上記耐酸化性材料層の当該耐酸化性材料層上に上記
   第１、第２及び第３の耐イオン注入性材料層部の形成さ
   れていない部を除去して互に連接せざる上記耐酸化性材
   料層による上記第１の耐イオン注入性材料層部下の第１
   の耐酸化性材料層部、上記第２の耐イオン注入性材料層
   部下の第２の耐酸化性材料層部、及び上記第３の耐イオ
   ン注入性材料層部下の第３の耐酸化性材料層部を形成す
   る第６の工程と、 該第６の工程後上記第１の耐酸化性
   材料層部及び上記第１の耐イオン注入性材料層部の積層
   体、上記第２の耐酸化性材料層部及び上記第２の耐イオ
   ン注入性材料層部の積層体、及び上記第３の耐酸化性材
   料層部及び上記第３の耐イオン注入性材料層部の積層体
   をマスクとせる上記シリコン基板に対する第２の導電型
   式を与えるイオンの注入処理により、上記多結晶シリコ
   ン層の当該多結晶シリコン層上に上記第１、第２及び第
   ３の耐酸化性材料層部の存せざる部を通じて上記シリコ
   ン基板のソース領域内側部形成領域対応部及びドレイン
   領域内側部形成領域対応部内に第２の導電型式を与える
   イオンを所要の深さを以つて注入して当該シリコン基板
   内にソース領域内側部及びドレイン領域内側部を形成す
   る第７の工程と、 該第７の工程後上記第１、第２及び
   第３の耐イオン注入性材料層部を除去し、次に上記多結
   晶シリコン層の当該多結晶シリコン層上に上記第１、第
   ２及び第３の耐酸化性材料層部の存せざる部をその全厚
   さに亘つて酸化して互に連接せざる上記多結晶シリコン
   層によるチヤンネル領域形成領域対応部を有する第１の
   多結晶シリコン層部、ソース領域外側部形成領域対応部
   を有する第２の多結晶シリコン層部、及びドレイン領域
   外側部形成領域対応部を有する第３の多結晶シリコン層
   部を形成する第８の工程と、 該第８の工程後上記第１
   、第２及び第３の耐酸化性材料層部の少くとも一部を上
   記第１、第２及び第３の耐酸化性材料層部の少くとも何
   れか１つに関し全てが除去されることないこ除去する第
   ９の工程と、 該第９の工程後上記第１、第２及び第３
   の多結晶シリコン層部に第２の導電型式を与える不純物
   を拡散して之等を導電性化された第１、第２及び第３の
   多結晶シリコン層部として得、且上記シリコン基板のソ
   ース領域外側部形成領域対応部及びドレイン領域外側部
   形成領域対応部内に上記ソース領域内側部及びドレイン
   領域内側部に夫々連接せるソース領域外側部及びドレイ
   ン領域外側部を形成する第１０の工程と、 該第１０の
   工程後上記第１０の工程によつて導電性化された第１、
   第２及び第３の多結晶シリコン層部の上記第９の工程に
   よつて上記第１、第２及び第３の耐酸化性材料層部の除
   去された部に対応する部上に夫々延長して第１、第２及
   び第３の導電性金属層を形成する第１１の工程とを具備
   し、上記ソース領域外側部及びソース領域内側部を以つ
   てソース領域、上記ドレイン領域外側部及びドレイン領
   域内側部を以つてドレイン領域、上記第２のシリコン酸
   化層の上記シリコン基板の主面上に直接形成されている
   部を実効ゲート絶縁層、上記シリコン基板の上記実効ゲ
   ート絶縁層下の表面部をチヤンネル領域、上記導電性化
   された第１の多結晶シリコン層部の上記実効ゲート絶縁
   層上の部を実効ゲート電極、上記導電性化された第２及
   び第３の多結晶シリコン層部を夫々ソース電極及びドレ
   イン電極、上記第１、第２及び第３の導電性金属層を夫
   々ゲート用リード、ソース用リード及びドレイン用リー
   ドとせるＭＩＳトランジスタを有し、且上記第９の工程
   によつて残された耐酸化性材料層の上面をを配線層用面
   として有するＭＩＳトランジスタを有する半導体装置の
   製法。