KR920004175B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제 1a 도, 제 1b 도, 제 1c 도는 본 발명에 따른 반도체장치의 제조방법을, 특히 콘택트(contact)형성방법에 관하여 공정순으로 표시한 부분단면도.
제 2a 도, 제 2b 도는 본 발명에 따른 이온주입의 조건을 설명하기 위한 도면.
제 3 도는 본 발명에 따른 이온주입방법에 있어서 바람직스럽지 못한 이온주입조건을 농도분포로서 표시하는 도면.
제 4 도는 본 발명에 따른 이온주입조건을 구체적으로 농도분포로서 표시하는 도면.
제 5 도는 본 발명에 따른 이온주입조건에 의하여 초래되는 콘택트 저항의 평균치와 표준편차의 삭감효과를 표시하는 도면.
제 6 도는 본 발명에 따른 반도체장치의 제조방법을 이용할 수가 있는 반도체 기억장치의 부분단면도.
제 7a 도, 제 7b 도는 종래의 반도체장치의 제조방법을 공정순으로 표시하는 부분단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 7 : 게이트절연막
9, 12 : N형 불순물확산층 10 : 층간절연막
11 : 콘택트 13 : 다결정실리콘층
본 발명은 반도체장치의 제조방법에 관하여 특히 반도체칩적회로장치에 있어서 반도체기판에 형성된 불순물 확산 영역과 다결정 실리콘으로 이루어지는 배선층과의 직접의 전기 접속부(이하 콘택트라 한다)를 형성하기 위한 제조방법의 개량에 관한 것이다. 종래 반도체 장치에 있어서 콘택트를 형성하는 방법으로서는 예를들어 특개소 55-165681호 공보에 표시한 방법이 있다.
제 7a 도, 제 7b 도는 종래의 반도체장치의 제조방법에 있어서 특히 콘택트의 형성방법을 공정순으로 표시하는 부분단면도이다. 우선 제 7a 도를 참조하여 P형의 반도체기판(1)의 위에 열산화법등에 의하여 게이트절연막(7)이 형성된다.
이 게이트절연막(7) 위에는 화학적 기상 성장법등에 의하여 다결정 실시콘단층막 혹은 다결정실리콘과 고융점금속 실리사이드와의 2층막이 퇴적된다. 그 후 포토리소 그래피기술에 의하여 이들의 막이 선택적으로 제거되어서 게이트전극(8)이 간격을 두어서 형성된다.
게이트전극(8)사이의 반도체기판(1)에는 이온주입법등에 의하여 N형의 불순물인 비소이온이 주입되어 그 후 열처리가 행하여지는 것에 의하여 트랜지스터등의 소스 또는 드레인영역으로서의 N형 불순물확산층(9)이 형성된다.
그 후 전면적으로 층간 절연막(10)이 화학적 기상 성장법등에 의하여 퇴적된 후 포토리소그래피기술을 사용하여 선택적으로 이 층간 절연막(10)이 제거되는 것에 의하여 콘택트(11)가 형성되는 영역으로서의 N형 불순물 확산층(9)의 표면이 노출된다. 이 노출된 영역에는 N형 불순물로서 비소등의 질량수의 비교적 큰 원소의 이온이 레지스트막(15)을 마스크로하여서 화살표 A로서 표시되는 방향에 주입된다.
그 결과 N형 불순물 확산층(12)이 형성된다.
다음에 제 7b 도를 참조하여 레지스터막(15)을 제거한 후 콘택트(11)가 형성되는 영역의 표면과 층간절연막(10)상에 다결정실리콘층(13)이 화학적 기상 성장법등에 의하여 퇴적된다.
그 후 이 다결정 실리콘층(13)에 열처리가 실시되어 N형 불순물 확산층(12)이 콘택트(11)를 형성함과 아울러 N형 불순물 확산층(12)에 포함되는 불순물이 다결정 실리콘층(13)에 역확산한다.
이같이하여 다결정 실리콘층(13)과 N형 불순물 확산층(9)과의 전기적 접속부로하여 콘택트(11)가 형성된다. 그러나 종래의 콘텍트의 형성방법은 이상과 같이 행하여지므로 반도체칩내에 있어서 제조되는 복수개의 콘택트간에서의 콘택트저항의 평균치와 그 표준편차가 크고 배선저항으로서 무시할 수 없는 것이다라는 문제점이 있었다.
이 콘택트 저항의 평균치와 그 표준편차가 크게되는 것의 원인으로서 아래와 같이 기술하는 것을 생각할 수 있다.
(a) 다결정 실리콘층(13)의 퇴적전에 자연히 생성하고마는 얇은 산화막이 상층배선의 형성후에 있어서도 제거되지 않고 다결정 실리콘층(13)과 N형 불순물확산층(9)과의 콘택트(11)의 표면에 극히 얇은 자연산화막이 존재하고 만다.
(b) 불순물은 다결정 실리콘층(13)중에 역확산시켜도 다결정 실리콘층(13)중에는 충분하고 균일하게 불순물이 확산하지 못한다.
거기에서 본 발명은 상기의 문제점을 해소하기 위하여 이루어진 것으로서 콘택트 저항의 평균치와 그 표준 편차를 작게할 수 있을 뿐더러 반도체장치의 고집적화, 고밀도화에 적합한 다결정 실리콘층과 불순물확산 영역과의 콘택트를 형성하는 것이 가능한 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체장치의 제조방법은 우선 선택적으로 간격을 두고 반도체기판의 역(逆)의 도전형식의 반도체영역을 형성한다. 반도체기판상에는 적어도 상기 반도체 영역의 표면이 노출되도록 선택적으로 절연막이 형성된다.
이 노출된 반도체영역의 표면에는 반도체기판과 역의 도전형식의 불순물이온이 주입된다. 그 후 이 반도체 영역의 표면 및 절연막위에는 다결정 실리콘층이 형성된다.
다시금 이 다결정 실리콘층에는 재차 반도체기판과 역의 도전형식의 불순물이온이 주입된다. 다결정실리콘층에 불순물 이온 주입하는 조건은 적어도 이온주입직후에 있어서 반도체기판의 표면에 수직한 방향의 불순물이온의 농도분포의 최대점이 다결정 실리콘층과 반도체기판과의 경계면을 표시하는 위치에서 다결정 실리콘층측에 불순물이온의 농도분포의 표준편차에 상당하는 거리만큼 떨어진 위치에 존재하는 것이다.
본 발명에 있어서의 다결정 실리콘층에의 불순물이온 주입은 다결정실리콘층과 반도체영역과의 전기적 접촉부의 표면에 존재하는 극히 얇은 자연산화막을 충분히 파괴할 수가 있다.
본 발명에 따른 불순물이온주입에 의하면 다결정 실리콘층 중에는 충분히 불순물이온이 포함될 수가 있다.
[실시예]
이하 본 발명의 한 실시예를 그림에 의하여 설명한다.
제 1a 도, 제1b 도는 본 발명에 따른 반도체장치의 제조방법의 한 예를, 특히 콘택트 형성방법을 공정순으로 표시하는 부분단면도이다.
우선 제 1a 도를 참조하여 P형의 반도체기판(1)상에 열산화물등에 의하여 게이트절연막(7)이 형성된다. 게이트절연막(7)상에는 화학적 기상 성장법등에 의하여 다결정 실리콘의 단층막 혹은 다결정실리콘층과 고융점 금속실리사이드의 2층막이 퇴적되어서 포토리소그래피 기술에 의하여 선택적으로 제거되는 것에 의하여 게이트전극(8)이 형성된다.
그 후 게이트전극(8)간의 반도체기판(1)에는 이온주입법에 의하여 N형의 불순물인 비소이온이 주입되어 트랜지스터등의 소스 또는 드레인영역으로서의 N형 불순물확산층(9)이 형성된다.
전면에 층간절연막(10)의 화학적 성장법에 의하여 퇴적된 후 포토리소그래피 기술을 사용하여 선택적으로 제거되는 것에 의하여 N형 불순물 확산층(9)의 표면이 콘택트(11)를 형성하는 부분으로서 노출된다. 그리고 비소등의 질량수의 비교적 큰 원소의 불순물 이온이 레지스트막(15)을 마스크로하여서 화살표(A)에서 표시하는 방향에 N형 불순물 확산층(9)의 노출된 표면상에 주입된다.
다음에 제 1b 도를 참조하여 노출된 반도체기판(1)의 표면과 층간절연막(10)상에 도전성 불순물을 포함하지 않는 다결정 실리콘층(13)이 화학적 기상성장법등에 의하여 퇴적된다.
그 후 재차 비소등의 질량수의 비교적 큰 원소의 불순물이온이 다결정 실리콘층(13)의 전면에 주입된다.
다시 고융점 금속막 또는 고융점 금속 실리사이드막(14)이 화학적 기상성장법이나 스퍼터법등에 의하여 퇴적되어 포토리소그래피기술을 사용하여 선택적으로 제거되는 것에 의하여 다결정 실리콘층(13)과 고융점 금속막 또는 고융점금속 실리사이드막(14)으로 이루는 상층배선, 예를들면 반도체기억자치의 메모리셀부에 있어서는 비트선이 형성된다.
그 후 열처리가 실시되는 것에 의하여 콘택트(11)에 있어서 N형 불순물 확산층(12)이 형성되어 이것에 의하여 다결정 실리콘층(13)과 N형 불순물확산층(9)과의 전기적 접속을 잡을 수가 있다.
이와 같이하여 형성된 콘택트의 완성도는 제 1c 도에 표시된다. 여기서 본 발명에서 사용되는 이온주입의 조건의 결정방법에 관하여 설명한다.
일반적으로 비정질성 (悲晶質性)물질의 표면에 가속한 이온을 조사(照射)하면 이온주입현상이 일어난다.
이온 류(流)의 방향은 비정실성 물질에서 이루어지는 타게트의 면방위와 일치하고 있다고하고 그 방향을 Z방향으로하면 주입이온의 Z방향(깊이방향) 분포 N(Z)는 대략 가우스분포가 되어,
Figure kpo00002
에 의하여 기술된다.
여기서 Rp, △Rp 및 Np는,
Rp : 투영 비정(飛程)
△Rp : 투영표준편차
No : 주입이온의 총화이며 Rp, △Rp는 각각
Figure kpo00003
Figure kpo00004
에 의하여 정의되는 량이다.
타게트표면으로부터의 거리를 Z로하고 주입이온의 깊이방향의 분포를 N(Z)로하면 이상의 식에서 표시되는 가우스분포는 제 2a 도에 표시된다. 타게트가 Si 단결정과 같은 결정구조를 가지는 경우, 채널링(channeling)효과에 의하여 이상하게 깊은 분포를 잡는 입사이온이 존재하는 것과 같이 되어 N(z)는 가우스분포로부터 이탈하여 오는 현상을 볼 수가 있다. 그러나 이 경우에는 이온류의 방향을 타게트의 면방위와 어느정도의 경사(8°정도)를 갖게하는 것에 의하여 입사이온의 분포가 비교적 표면 가까이에 분포하여 N(Z)가 가우스분포가 되도록 할 수가 있다. 따라서 타게트가 비정질성 물질이 되었던 결정성 물질이 되었던 적당한 처치를 하면 N(Z)를 가우스 분포에 근사하게 할 수가 있어 이 가우스 분포에 따라 이온 주입현상을 논할 수가 있다.
더욱 Rp, △Rp는 주입에너지(E), 주입이온의 종류(M) 및 이온이 주입되는 물질(m)에 의하여 결정되는 정수이다.
Rp＝Rp(E, M, m)
△Rp＝△Rp(E, M, m)
지금 다결정 실리콘층과 반도체기판에 형성된 불순물 확산층과의 접속계를 생각하고 다결정 실리콘층의 막후(膜厚)를 To로 한다.
이경우의 N(Z)에서 표시되는 주입이온의 Z방향의 분포는 제 2b 도에 표시된다. 도면에 있어서 다결정 실시콘층과 불순물 확산층과의 계면에서 다결정 실리콘층측에 Xp만큼 떨어진 곳에 투영비정(Rp)에 대응하는 N(Z)의 최대점이 존재한다. 따라서 다결정 실리콘층의 막후(To)와 투영비정(Rp)과의 관계는 다음 식으로 표시된다.
Xp＝To－Rp
여기서 다결정 실리콘층과 N 형 불순물 확산층과의 계면을 원점으로 하고 다결정 실리콘층측을 정(正)의 방향으로하고 X를 반도체기판에 수직인 방향에 관한 위치좌표로 한다. NSi는 반도체기판의 불순물농도이다.
이와같이 위치좌표를 설정한 경우에 있어서 다결정 실리콘층중에 불순물이온으로서 비소이온을 주입한 직후의 농도분포는 제 3 도에 표시된다.
도면에 있어서 Xp＝600Å과 Xp＝0Å의 조건에서 이온주입한 때의 불순물이온의 농도분포가 표시되어 있다. 이 2개의 주입조건에 있어서는 이하와 같은 문제가 발생한다.
Xp＝600Å의 주입조건에 있어서는 불순물 이온주입후의 농도분포의 최대치를 표시하는 점이 반도체기판과 다결정 실리콘층과의 계면에서 600Å떨어져있으므로 거의 대부분의 불순물이온이 그 계면까지 도달하지 못하고 계면의 위에 존재하고 있는 극히 얇은 자연 산화막을 파괴할 수가 없다.
이것 때문에 제조되는 반도체칩 내에 있어서 복수개의 콘택트간에 있어서 콘택트저항의 평균치도 그 표준편차도 크게되어 바람직스러운 콘택트가 형성되진 않는다. 또, Xp＝0Å의 주입조건에 있어서는 불순물이온 주입 직후의 농도분포의 최대치를 표시하는 점이 콘택트 계면에 존재하고 상당수의 불순물이 콘택트 계면에 도달하고 있어서 그 계면에 존재하고 있는 극히 얇은 자연산화막은 충분히 파괴되어 있다.
따라서 콘택트 저항의 표준편차는 상당히 저감된다. 그러나 이 주입조건에 있어서는 상당수의 불순물이온이 불순물 확산층에 들어가버려 다결정 실리콘층중에 존재하는 불순물이온이 너무 적기 때문에 콘택트저항의 평균치는 낮아지지 않는다.
이상과 같이 상술한 것과 같은 주입조건으로 이온 주입을 행하면 콘택트저항의 평균치와 그 표준편차가 더불어 저감하는 것과 같이 안정된 콘택트를 형성할 수가 없다.
거기에서 본 발명에 있어서 설정되는 이온주입의 조건은 Xp가 투영 표준편차가 △Rp에 동등하게 하는 것이다.
이 주입조건에 설정하면 다결정 실리콘층과 불순물 확산층과의 콘택트 저항을 저감화, 안정화하는 것이 가능하다.
이를 위한 주입에너지(E)는 방정식
Xp＝△Rp
△Rp＝To－Rp
△Rp(E, M, m)＝To－Rp(E, M, m)
에 의하여 결정된다.
이 실시예에 있어서는 M은 비소이며 m은 다결정 실리콘이므로 주입에너지(E)는 다결정 실리콘의 막후(To)만의 관수(關數)가 되어서 E＝E(To)에 의하여 그 주입조건에 있어서의 주입 에너지를 구할 수가 있다.
제 4 도는 상술한 주입조건을 구체적으로 표시한 불순물이온의 농도분포를 표시한다. 불순물이온으로서 비소이온을 주입한 때의 농도분포가 표시되어 있다.
도면에 의하면 불순물이온의 농도분포의 최대점은 다결정 실리콘층과 불순물확산층과의 콘택트로부터 300Å만큼 다결정 실리콘층측에 들어간 위치에 있어 이 거리는 이온주입시의 투영 표준편차에 상당하는 거리이다.
이 조건에 있어서는 콘택트표면에 도달하는 불순물 이온은 주입이온의 20%정도가 되어 콘택트 표면에 존재하고 있는 극히 얇은 자연산화막은 충분히 파괴되어 콘택트 저항의 표준편차를 작게할 수가 있다. 즉 콘택트 저항의 난조(亂調)를 저감할 수가 있다.
다시금 다결정 실리콘층 중에는 이온주입된 불순물 이온의 80%가 포함되어 있기 때문에 콘택트 저항의 평균치 자체도 낮게할 수가 있다.
실제로 콘택트 저항의 평균치(Rc)(실선)와 그 표준편차(σ)(파선)를 Xp의 관수로서 표현한 것을 제 5 도에 표시한다.
Rc,o는 종래의 주입조건 Xp＝600Å에서의 콘택트저항의 평균치를 표시하고 σo는 종래의 주입조건 Xp＝600Å에서의 콘택트저항의 표준편차를 표시한다.
이 도면에 의하면 Xp＝600Å의 주입조건에서는 콘택트저항의 평균치도 표준편차도 크고 또 Xp＝0Å의 주입조건에서는 콘택트저항의 표준편차는 작아지나 콘택트저항의 평균치는 의연하게 큰 것이 표시되어 있다.
본 발명에 따른 주입조건인 Xp＝300Å에서는 상술한 이유에 의하여 실제의 콘택트저항도, 그 평균치, 표준편차가 더불어 작게되는 것이 이 도면에 의하여 이해할 수가 있다. 그 뿐만아니라 본 발명의 주입조건을 사용하면 콘택트저항의 평균치도 표준편차도 최소로하여 극소로되는 것이 이 도면에 표시되어 있다.
즉 본 발명의 주입조건은 콘택트저항의 최적치를 생각하는 조건이 되어있다.
이 실시예에 있어서 주입되는 불순물이온으로서 비소이온을 사용하고 있는 이유는 이하의 이유에 의한다. 반도체장치가 고집적화, 고밀도화하여감에 따라 게이트전극(8)과 콘택트(11)와의 사이의 칫수가 작게된다. 만약 이때 다결정 실리콘층(13)과 불순물확산층(9)과의 전기적 접속을 취하기 위하여 불순물확산층(12)의 접합의 깊이가 깊어지면 반도체기판(1)의 주표면에 평행인 방향에의 불순물확산층(12)의 퍼짐도 크게되어 게이트 트랜지스터의 채널영역이 이 불순물확산층(12)에 의하여 침투하게 된다.
그것 때문에 게이트 트랜지스터가 파괴되어 펀치쓰루우(punch through)에 의한 트랜지스터의 스래시홀드 전압의 저하나 소스,드레인간 내압의 저하를 야기하고 만다. 따라서 고집적화, 고밀도화에 적합한 얕은 접합을 구비한 불순물확산층(12)을 형성하여서 다결정 실리콘층(13)과 불순물확산층(9)과의 전기적 접속을 완수할 필요가 있다.
그것 때문에 상술하게 설명한 것과 같이 불순물확산층(12)을 형성하는 불순물로서 비소등의 질량수의 큰 원소의 불순물을 사용한다.
이와 같은 질량수의 큰 원소의 이온은 열처리가 실시되어도 그 확산층은 너무 퍼지지 않고 얕은 접합을 형성할 수가 있어 반도체장치의 고집적화, 고밀도화를 실현할 수가 있다는 효과가 있다.
또한 본 실시예에서는 P형의 반도체기판에 있어서 N형의 불순물의 예로서 비소를 표시하였으나 N형의 반도체가판에 있어서 P형의 불순물로서는 불화붕소(彿化繃素)등을 들 수가 있다.
또 사용되는 불순물이온은 N형의 불순물로서의 비소, P형의 불순물로서의 불화붕소에 한정될 필요는 전혀 없고 상술한 것과 같은 효과를 가져다 주는 불순물원소의 이온이면 어떠한 원소의 불순물이온이라도 좋은 것은 말한 것도 없다.
다음에 본 발명에 따라 콘택트가 형성된 반도체 영역이 전하축적용의 커패시터를 위하여 이용되는 반도체 장치의 한예에 관하여 설명한다.
제 6 도는 본 발명에 따른 반도체장치의 제조방법을 이용하여 형성된 반도체기억장치의 부분단면도를 표시한다.
도면에 있어서 P형의 반도체기판(1)의 위에 선택적으로 P형 불순물로서 붕소등의 이온이 주입된 후 열산화되는 것에 의하여 P형 불순물확산층(2)과 두꺼운 분리산화막(3)이 형성된다.
다음에 이온주입법등에 의하여 N형의 불순물이온이 주입되어 열처리가 실시되는 것에 의하여 N형 불순물확산층(4)이 형성된다. 그리고 열산화법 혹은 화학적기상 성장법에 의하여 얇은 커패시터 게이트절연막(5)이 형성된다.
커패시터 게이트절연막(5)의 위에는 도전성 불순물을 포함한 다결정실리콘이 화학적 기상성장법등에 의하여 퇴적되어 포토리소프래피기술에 의하여 선택적으로 제거됨에 따라 셀 플레이트(cell plate)(6)가 형성된다.
이와 같이하여 N형 불순물확산층(4)과 셀 플레이트(6)로부터 이루어지는 커패시터가 형성된다. 이 경우 8은 트랜스퍼 게이트(transfer gate)전극(워드선)이며 다결정 실리콘층(13)과 고융점금속막 또는 고융점금속 실리사이드막(14)은 비트선으로서 형성된다.
다결정 실리콘층(13)과 N형 불순물확산층(19)과의 전기적 접속은 콘택트(11)에 있어서 본 발명의 방법에 따라 N형 불순물 확산층(12)이 형성되는 것에 의하여 행하여진다.
N형 불순물확산층(9)의 윗쪽에는 트랜스퍼 게이트전극(8)이 형성되어 있다.
상술에서는 본 발명에 따라 형성된 콘택트가 반도체 기억장치에 이용되는 예를 표시하였으나 반도체기억 장치에 한정됨이 없이 적어도 콘택트를 가지는 여러가지의 반도체장치에 이용될 수가 있다.
이상과 같이 본 발명에 의하면 다결정 실리콘층에의 불순물이온의 주입조건을 주입직후의 불순물이온의 농도분포의 최대점이 다결정 실리콘층과 반도체영역과의 콘택트로부터 다결정 실리콘층측에 그 농도분포의 표준편차에 상당하는 거리만큼 들어간곳에 위치하도록 설정하고 있다.
그것 때문에 콘택트표면의 자연산화막을 충분히 파괴할 수가 있어 또한 다결정 실리콘층에 충분한 불순물 이온이 포함되는 것이 된다.
따라서 제조되는 반도체칩내에 있어서 복수개의 콘택트간의 콘택트저항의 평균치 및 그 표준편차를 최소 또한 극소로하는 것이 가능하게 된다.

Claims (11)

  1. 주표면을 가지고 어떤 도전형식을 미리 정하는 불순물농도를 가지는 반도체기판을 준비하는 스텝과, 선택적으로 간격을 띄어서 상기 반도체기판에 역의 도전형식의 반도체영역을 형성하는 스텝과, 상기 반도체 기판의 윗쪽에 절연막을 형성하는 스텝과, 상기 절연막을 선택적으로 제거하고 적어도 상기 반도체영역의 표면을 노출시키는 스텝과, 상기 노출된 반도체영역의 표면에 상기 반도체기판과 역의 도전형식의 불순물이온을 주입하는 스텝과, 상기 노출된 반도체영역의 표면 및 상기 절연막의 위에 다결정 실리콘층을 형성하는 스텝과, 상기 다결정 실시콘층에 상기 반도체기판과 역의 도전형식의 불순물이온을 주입하는 스텝과를 구비하고 다시금 상기 다결정 실시콘층에 불순물 이온을 주입하는 스텝은 적어도 그 이온주입 직후에 있어서 상기 주표면에 수직인 방향의 상기 불순물이온의 농도분포의 최대점이 상기 다결정 실리콘층과 상기 반도체기판과의 경계면을 표시하는 위치로부터 상기 다결정 실리콘층측에 상기 농도분포의 표준편차에 상당하는 거리만큼 떨어진 위치에 존재하도록 주입에너지가 제어되어서 행하여지는 것이며 그것에 의하여 상기 반도체영역과 상기 다결정 실리콘층과의 전기적 접촉부가 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서 상기 불순물이온을 주입하는 스텝은 비소이온을 주입하는 스텝을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서 상기 불순물이온을 주입하는 스텝은 불화붕소를 주입하는 스텝을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항 내지 제 3 항 중의 어느하나에 있어서 당해 반도체장치의 제조방법은 상기 반도체기판의 주표면상에 있어서 상기 반도체영역에 근접하여 반도체소자를 형성하는 스텝을 포함하는 것을 특징으로하는 반도체장치의 제조방법.
  5. 제 4 항에 있어서 상기 반도체영역을 형성하는 스텝은 전계효과 소자의 일부를 형성하는 스텝을 포함하는 것을 특징으로하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서 상기 전계효과소자의 일부를 형성하는 스텝은 상기 반도체기판의 윗쪽에 절연된 게이트를 형성하는 스텝과 상기 열연게이트의 아랫쪽에 상기 반도체기판에 한쪽의 반도체영역과 다른쪽의 반도체영역과를 형성하는 스텝과를 포함하는 그것에 의하여 상기 한쪽과 다른쪽의 반도체영역간의 반도체기판에는 채널영역이 구성되는 것을 특징으로하는 반도체장치의 제조방법.
  7. 제 6 항에 있어서 상기 다결정 실리콘층을 형성하는 스텝은 상기 한쪽과 다른쪽의 반도체영역의 어느쪽인가 한쪽에 접촉하는 배선층을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서 상기 한쪽과 다른쪽의 반도체영역의 어느쪽인가 한쪽을 형성하는 스텝은 상기 반도체영역을 분리하기 위한 절연막을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 8 항에 있어서 상기 분리를 위한 절연막을 형성하는 스텝은 형성되어야할 상기 절연막의 아래에서 상기 반도체기판의 영역에 반전방지영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9 항에 있어서 상기 반전 방지영역을 형성하는 스텝은 상기 반도체기판과 동일한 도전형식을 가지고 또한 그 불순물농도가 상기 반도체기판이 가지는 불순물농도보다도 높은 영역을 형성하는 스텝을 포함하는 것을 특징으로하는 반도체장치의 제조방법.
  11. 제 10 항에 있어서 상기 분리되는 반도체영역 및 상기 분리를 위한 절연막의 위에 절연막을 형성하고 그 절연막의 위에 도전체층을 형성하는 스텝을 다시금 포함하고 그것에 의하여 상기 도전체층과 상기 반도체영역이 전하축적을 위한 커패시터를 구성하는 것을 특징으로 하는 반도체장치의 제조방법.
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