JP4506407B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関するものであり、特に、紫外線照射によりデータの消去を行うものに用いて好適である。

従来、紫外線照射によりデータを消去する不揮発性半導体記憶装置として、ＥＰＲＯＭ、ＥＥＰＲＯＭ等がある。なお、ＥＥＰＲＯＭは、後述するが、データを電気的に書き込み、消去を行うものであるが、製造時の最終段階で、フローティングゲートの電荷を平衡状態にするために、紫外線照射によりデータが一括消去される場合がある。

このような不揮発性半導体記憶装置としては、フローティングゲートとコントロールゲートとが積層された２層ゲート構造のものがある。２層ゲート構造では、通常、コントロールゲートがフローティングゲートを完全に覆うように配置されている。

ところで、一般に、ＭＯＳトランジスタのゲート電極は、ＰｏｌｙＳｉ膜の表面にＷＳｉ２（タングステンシリサイド）膜、ＴｉＳｉ２（チタンシリサイド）膜、ＣｏＳｉ２（コバルトシリサイド）膜等が積層された構造（Ｐｏｌｙｃｉｄｅ構造）となっている。これは、ゲート電極がＰｏｌｙＳｉ膜のみで構成されている場合と比較して、ゲート電極を低抵抗化させることで素子の動作スピードを向上させるためである。

また、上記した２つの素子（例えばＥＥＰＲＯＭとＭＯＳトランジスタ）が同一の半導体基板に形成された半導体装置がある。この半導体装置では、ＭＯＳトランジスタのゲート電極がＰｏｌｙｃｉｄｅ構造となるように、かつ、ＭＯＳトランジスタのゲート電極と、ＥＥＰＲＯＭのコントロールゲートとを、同時に形成した場合、ＥＥＰＲＯＭのコントロールゲートもＰｏｌｙｃｉｄｅ構造となる。

ここで、図１１に、この場合の半導体装置におけるＥＥＰＲＯＭの構造を示す。図（ａ）は平面レイアウト（基板表面を上から見た図）であり、図（ｂ）、（ｃ）は、それぞれＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。

図１１（ａ）に示すように、半導体基板１のセル部には、フィールド領域２、アクティブ領域３、フィールド領域２が順に配置されている（図中上下方向）。フィールド領域２には、図１１（ｂ）に示すように、例えば、いわゆるＬＯＣＯＳ酸化膜２ａが形成されている。

そして、平面レイアウトにおいて、フローティングゲート４は、図１１（ａ）に示すように、例えば、略四角形形状であり、アクティブ領域３だけでなくアクティブ領域３の両側に位置するフィールド領域２まで配置されている。また、コントロールゲート５も、例えば、略四角形形状であり、フローティングゲート４よりも大きく、フローティングゲート４を完全に覆うように配置されている。

コントロールゲート５は、図１１（ｂ）、（ｃ）に示すように、Ｐｏｌｙｃｉｄｅ構造となっている。すなわち、コントロールゲート５の表面上に、例えば、ＷＳｉ２膜６が配置されている。

なお、図１１（ｂ）、（ｃ）に示すように、コントロールゲート５とフローティングゲート４との間には、層間絶縁膜７が配置されている。層間絶縁膜７は、いわゆるＯＮＯ（Oxide Nitride Oxide）膜により構成されている。また、図１１（ｃ）に示すように、アクティブ領域３では、半導体基板１とフローティングゲート４との間に、トンネルウィンドウ８に位置するトンネル酸化膜８ａと、メモリゲート酸化膜９とが配置されており、半導体基板１の表層には、トンネルウィンドウ８の下側に位置するドレイン領域（ＢＮ層）１０と、ソース領域（ＢＮ層）１１とが配置されている。

しかし、このような構造のＥＥＰＲＯＭでは、製品の使用環境が厳しくなく、また、要求される信頼性の程度が低い場合では、特に問題はなかったが、使用環境が厳しい、要求される信頼性の程度が高い等の場合には、以下の問題が生じることがわかった。

ＥＥＰＲＯＭは、名前の通り、電気的に書き込み、消去が可能なメモリであるが、ＥＥＰＲＯＭの信頼性を高めるためには、ウェハプロセス（製造工程）の最終工程で、フローティングゲートに対して紫外線照射をするのが望ましい。この紫外線照射は、フローティングゲート４に蓄積した電荷（電子）を紫外線の光エネルギーで消去し、フローティングゲート４を平衡状態にするために行うものである。

ここで、紫外線照射を行う理由について説明する。ウェハプロセスにおいて、フローティングゲート４に電子が存在する場合がある。この場合に、フローティングゲート４に電子が存在する状態で、ウエハプロセスの最終工程で熱処理された場合では、フローティングゲート４とコントロールゲート５との間に位置する層間絶縁膜７に異常準位が生じる。この異常準位を有する状態のまま、製品を使用した場合では、電荷保持特性に異常が生じてしまう。例えば、製品に対して１１０℃程度の状態を繰り返すと、しきい値電圧値（Ｖｔ）が経時変化してしまう。したがって、ウェハプロセスの最終工程で、フローティングゲート４中の電子を消去する必要があり、このためには、紫外線照射が適切だからである。

しかしながら、上記した構造のＥＥＰＲＯＭでは、フローティングゲート４に対して紫外線照射をしても、フローティングゲート４の電荷を平衡状態にできないという問題が生じることがわかった。

図１２に、上記した構造のＥＥＰＲＯＭにおける紫外線照射前後のしきい値電圧Ｖｔを示す。なお、紫外線条件は、初期温度設定は常温、照射時間は２時間である。上記した構造のＥＥＰＲＯＭでは、図１２に示すように、紫外線照射後のしきい値電圧は、１〜５Ｖとバラツキがあり、フローティングゲート４が平衡状態（しきい値電圧１Ｖ程度）になっていない場合が多い。これは、コントロールゲート５上のＷＳｉ２膜６が紫外線を透過しないことによる。

このように、コントロールゲート５の上にＷＳｉ２膜６等の紫外線を透過しない金属膜（紫外線非透過膜）が積層されている場合では、紫外線照射により、フローティングゲート４を電気的に平衡状態にすることができない場合がある。このため、複数の不揮発性半導体記憶装置において、上記したように、Ｖｔにばらつきが生じたり、Ｖｔの経時変化が生じたりするという問題が生じる。

なお、上記した問題は、ＥＥＰＲＯＭに限らず、上記したような２層ゲート構造であって、紫外線照射によりフローティングゲートの電荷を平衡状態にする構成の他の不揮発性半導体記憶装置にいても、同様に発生する。

本発明は、上記点に鑑み、２層ゲート構造の不揮発性半導体記憶装置において、コントロールゲート５の表面上に紫外線を透過しない膜を備える場合であっても、紫外線照射により、フローティングゲート４の電荷を平衡状態にすることができる不揮発性半導体記憶装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、コントロールゲート（５）は、
その表面上に紫外線を透過しない紫外線非透過膜（６）を有し、フローティングゲート（
４）とコントロールゲート（５）の平面レイアウトでは、フローティングゲート（４）の
形状は、フローティングゲート（４）の輪郭を構成する辺（４ａ）から外方向に突出して
いる突出部（２１）を有する形状であるとともに、突出部（２１）がコントロールゲート
（５）から露出しており、
突出部（２１）は、フィールド絶縁膜（２ａ）上に、アクティブ領域（３）から離れて
位置しており、
また、複数のメモリセルを有し、複数のメモリセルは、それぞれ、フローティングゲート（４）を備える場合であって、隣り合うメモリセルの一方におけるフローティングゲート（４）の形状を、他方のメモリセルに対向する側に突出部（２１）を配置した形状とした場合では、隣り合うメモリセルの他方におけるフローティングゲート（４）の形状を、突出部（２１）に対向する位置に、突出部（２１）に対応して一致する形状の凹部（２４）を有する形状とすることを特徴としている。

これにより、フローティングゲートのうち、コントロールゲートから露出している突出部（２１）に対して、紫外線照射することができる。

この結果、コントロールゲートの表面上に紫外線非透過膜が配置されている場合であっても、紫外線照射により、フローティングゲートの電荷を平衡状態にすることができる。

なお、突出部（２１）の一部（２１ａ）もしくは全体（２１）をコントロールゲートから露出させることができる。

また、突出部（２１）がフィールド絶縁膜（２ａ）上に位置することにより、突出部（２１）がアクティブ領域上に位置する場合と比較して、フローティングゲートの突出部が設けられていない場合に対する、フローティングゲートやコントロールゲートにより構成されるキャパシタの容量変化を少なくすることができる。
この結果、フローティングゲートの突出部が設けられていない場合、すなわち、従来の不揮発性半導体記憶装置に対して、上記した発明を適用しても、従来の不揮発性半導体記憶装置が有する基本特性への影響をできるだけ小さくすることができる。

また、請求項１に記載の発明に関して、請求項２に示すように、コントロールゲート（５）を、突出部（２１）のすべてを露出する形状とさせることが好ましい。

これにより、フローティングゲートが突出部を有しておらず、コントロールゲートが凹部を有していない場合と、フローティングゲートやコントロールゲートにより構成された容量を同じにすることができる。

例えば、コントロールゲートの平面形状を、突出部の真上の位置に、凹部やホールが形
成された形状とすることができる。
すなわち、請求項３に示すように、コントロールゲート（５）の形状を、平面レイアウ
トにおいて、コントロールゲートの輪郭を構成する辺（５ａ）から内方向に凹んでいる凹
部（３１）を有する形状として、凹部（３１）から突出部（２１）が露出しているレイア
ウトとすることができる。
また、請求項４に示すように、コントロールゲート（５）の形状を、平面レイアウトに
おいて、フローティングゲート（４）の上側に位置するホール（４１）を有する形状とし
て、ホール（４１）により、突出部（２１）が、コントロールゲート（５）から露出した
レイアウトとすることもできる。

これにより、隣り合うセルにおいて、フローティングゲートが突出部を有することで、フローティングゲート同士の間隔が狭くなって生じる電気的な干渉を避けることができる。

なお、突出部に対応する形状の凹部とは、寸法が突出部の寸法と同等である凹部のことを意味する。

隣接するメモリセルにおいて、各フローティングゲート同士間の距離を、フローティングゲートのどの位置をみても、一定の間隔にすることができる。この結果、メモリセル同士の距離を最小化することが可能となり、チップサイズの縮小化が可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。

（第１実施形態）
本実施形態では、フローティングゲート４が突出部を有する場合を例として説明する。図１に、本発明の第１実施形態の第１の例における不揮発性半導体記憶装置としてのＥＥＰＲＯＭを示す。図１（ａ）は平面レイアウトであり、図１（ｂ）、（ｃ）は、それぞれＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。本実施形態のＥＥＰＲＯＭは、フローティングゲート４が突出部を有している点を除いて上記した図１１のＥＥＰＲＯＭと同じ構成となっており、図１では、図１１と同様の構成部について、図１１と同一の符号を付している。

具体的には、図１（ａ）に示すように、フローティングゲート４は、図１１のＥＥＰＲＯＭと同様に、略四角形形状であるが、図中左上側の位置に、略四角形を構成する辺４ａから外側に向かって突出している突出部２１を有している。

この突出部２１は、図１（ａ）、（ｂ）に示すように、いわゆるＬＯＣＯＳ酸化膜２ａ上に位置しており、コントロールゲート５から外方向（図中左方向）に向かって突出している。このため、突出部２１は、その一部２２がコントロールゲート５から露出した状態となっている。

また、この突出部２１の端（図中左端）２１ａと、コントロールゲート５の端（図中左端）５ａとの距離２２は、例えば、０．５μｍであり、コントロールゲート５から露出している突出部２１の一部２２のフローティングゲート４全体に対する面積比は、例えば、４％である。

なお、このＥＥＰＲＯＭは、フローティングゲート４の平面レイアウトを所望の寸法の突出部を有する形状とする点を除いて、従来と同様の加工フロー、加工技術により形成される。

ここで、図２に、このＥＥＰＲＯＭにおける紫外線照射前後のしきい値電圧Ｖｔを示す。図２より、しきい値電圧は、紫外線照射前にどんな値であっても、紫外線照射後には１Ｖ程度になり、ばらつきがほとんど無いことがわかる。

これは、コントロールゲート５から部分的に突き出したフローティングゲート４（突出部２１の一部２２）に、紫外線が照射されることで、フローティングゲート４中の電子が消去されているためと言える。

このように、本実施形態では、フローティングゲート４のレイアウトを、コントロールゲート５から部分的に突き出すレイアウトにしている。これにより、ＥＥＰＲＯＭが、コントロールゲート５の表面上に、ＷＳｉ２膜６のような紫外線を透過しない紫外線非透過膜を備える場合であっても、紫外線照射により、フローティングゲート４の電荷を平衡状態にすることができる。

なお、本実施形態の第１の例では、フローティングゲート４の突出部２１の位置を、フィールド領域２上としているが、図３に示すように、アクティブ領域３上とすることもできる。図３は、本実施形態の第２の例におけるＥＥＰＲＯＭの平面図である。

また、第１の例では、フローティングゲート４のうちのコントロールゲート５から露出している部分２２（突出部２１の一部２２）の大きさをフローティングゲート４の全体に対して４％としているが、露出している部分２２の大きさを任意の大きさに変更することもできる。

ここで、図４に、フローティングゲート４をアクティブ領域３でコントロールゲート５から突出させた場合であって、フローティングゲート４の端（図中左端）４ａとコントロールゲート５の端（図中左端）５ａとの距離２３を任意の大きさにした場合における紫外線照射後のしきい値電圧値を示す。

図４に示す測定結果より、フローティングゲート４の端４ａとコントロールゲート５の端５ａとの距離２３が０μｍ以上であれば、図１に示すＥＥＰＲＯＭと同様の効果が得られることがわかる。

したがって、フローティングゲート４のうち、コントロールゲート５から露出している部分２２の大きさを、任意の大きさにすることができると言える。

なお、フローティングゲート４の端４ａと、コントロールゲート５の端５ａとを同じ位置に揃えた場合でも、図１に示すＥＥＰＲＯＭと同様の効果が得られるが、以下の理由により、本実施形態のように、フローティングゲート４の一部をコントロールゲート５から突き出すようなレイアウトにすることが好ましい。

フローティングゲート４の端４ａと、コントロールゲート５の端５ａとを同じ位置に揃えた場合では、製造工程において、コントロールゲート５の側壁酸化膜形成する際に、フローティングゲート４とコントロールゲート５の間における層間絶縁膜７の形状がバーズビーク形状になり、ゲート間耐圧特性などに影響がでるためである。

また、図４に示す測定結果より、フローティングゲート４のうち、コントロールゲート５から露出させる部分（突出部２１）を、アクティブ領域３上に配置しても良いことがわかる。しかし、 以下の２つの理由により、第１の例のように、突出部２１の配置場所を、アクティブ領域３よりもフィールド領域２（ＬＯＣＯＳ酸化膜２ａ）上とすることが好ましい。

１つは、フローティングゲート４が突出部２１を有していない形状、すなわち、従来のＥＥＰＲＯＭ（図１１参照）に対する、メモリセルのＰｏｌｙＳｉキャパシタの容量変化を小さくすることができるからである。

すなわち、ＥＥＰＲＯＭでは、フローティングゲート４およびコントロールゲート５は、ＰｏｌｙＳｉにより構成されており、これらによって、ＰｏｌｙＳｉキャパシタが構成されている。このＰｏｌｙＳｉキャパシタの容量は、メモリデバイスでの重要設計項目である。

このキャパシタは、フローティングゲート４とコントロールゲート５との間の層間絶縁膜７での容量の他に、アクティブ領域におけるフローティングゲート４と基板との間のメモリゲート酸化膜９での容量も有している（図１１（ｃ）参照）。

したがって、突出部２１をアクティブ領域に形成した場合では、従来のＥＥＰＲＯＭと比較して、上記した２つの容量が増加してしまう。これに対して、突出部２１をフィールド領域に形成した場合では、２つの容量のうちの前者の増加だけで済む。この結果、突出部２１をアクティブ領域３に形成した場合よりもフィールド領域２に形成した場合の方が、その容量変化を小さくすることができる。

なお、従来のＥＥＰＲＯＭに対するＰｏｌｙＳｉキャパシタの容量変化を小さくしたい理由は、ＥＥＰＲＯＭの基本特性を、フローティングゲート４に突出部２１を設けることで、従来のＥＥＰＲＯＭよりも劣化させないためである。ここで、基本特性とは、例えば、書き換えのためのバイアス条件（初期的に書き換える特性）と、何回書き換えてもＶｔが動かないという信頼性である。容量比が変化すると、バイアス状態を変動させなければならず、これにより、信頼性が変化してしまう。

これに対して、第１の例によれば、基本特性への影響が小さい範囲でフローティングゲート４のレイアウトを変更することが可能である。

もう１つは、突出部２１をアクティブ領域３に配置した場合では、製造工程におけるフローティングゲート４形成以降の酸化工程で、突出部２１の下に位置するメモリゲート酸化膜９が薄いため、その形状がバーズビーク形状となり、ＥＥＰＲＯＭの電気特性に影響が生じる。これに対して、突出部２１をフィールド領域２に配置した場合では、そのような問題は生じないからである。

次に、図５（ａ）〜（ｃ）に、本実施形態の第３、第４、第５の例におけるＥＥＰＲＯＭの平面レイアウトを示す。第１の例（図１参照）は突出部２１を１つ有していたが、第３〜第５の例のように、突出部２１の数を増やすこともできる。

すなわち、第３の例では、図５（ａ）に示すように、突出部２１を２つ有している。第４の例では、図５（ｂ）に示すように、突出部２１を３つ有している。第５の例では、図５（ｃ）に示すように、突出部２１を４つ有している。なお、これらの例においても、突出部２１の配置場所は、フィールド領域２となっている。

このように、フローティングゲート４に対して、複数の突出部２１を配置し、フローティングゲート４がコントロールゲート５から露出している部分２２を複数箇所とすることで、第１の例のように、露出している部分２２が１つの場合と比較して、紫外線照射によるフローティングゲート４の電荷を平衡にする能力を向上させることができる。

本実施形態では、主に、突出部２１をフィールド領域２に配置する場合を説明したが、突出部２１の位置は、フィールド領域２であれば、どの位置に配置しても良い。

（第２実施形態）
図６（ａ）〜（ｅ）に、本実施形態の第１〜第５の例におけるＥＥＰＲＯＭの平面レイアウトを示す。

本実施形態の第１の例は、図６（ａ）に示すように、コントロールゲート５が１つの凹部３１を有している。この凹部３１とは、平面レイアウトにおいて、コントロールゲート５の輪郭を構成する辺５ａから内方向に凹んでいる部分のことである。その他は、上記した図１１に示すＥＥＰＲＯＭと同様の構成となっている。

この凹部３１は、フローティングゲート４の上方にかかるように、配置されている。また、凹部３１はフィールド領域２に配置されている。この凹部３１により、フローティングゲート４の一部３２が、フィールド領域２で、コントロールゲート５から露出した状態となっている。

これにより、本実施形態の第１の例においても第１実施形態の第１の例と同様の効果を有している。なお、フローティングゲート４のうちの露出している部分３２の大きさは任意に変更することが可能である。

同様に、本実施形態の第２〜第４の例は、図６（ｂ）〜（ｄ）に示すように、第１の例よりも、凹部３１の数を増加させたものである。第２の例は凹部３１が２つの場合、第３の例は凹部３１が３つの場合、第４の例は凹部３１が４つの場合である。これらでは、凹部３１はすべてフィールド領域２に配置されている。このように、コントロールゲート５に凹部３１を複数設けることができる。また、フローティングゲート４のうちコントロールゲート５から露出している部分３２を増やすことで、第１の例のように、露出している部分３２が１つの場合と比較して、紫外線照射によるフローティングゲート４の電荷を平衡にする能力を向上させることができる。

また、本実施形態の第５の例は、図６（ｅ）に示すように、コントロールゲート５の凹部３１をアクティブ領域３に配置した場合である。このように、凹部３１をフィールド領域２ではなく、アクティブ領域３に配置することもできる。

ただし、凹部３１の配置場所は、アクティブ領域３よりもフィールド領域２の方が好ましい。凹部３１の配置場所をフィールド領域２とした方が、凹部３１が無い場合、すなわち、従来のＥＥＰＲＯＭ（図１１参照）と比較したＰｏｌｙＳｉキャパシタの容量の変化を小さくすることができるからである。

つまり、ＰｏｌｙＳｉキャパシタは、フローティングゲート４とコントロールゲート５の間の層間絶縁膜７での容量の他に、アクティブ領域におけるコントロールゲート５の下に位置するメモリゲート酸化膜９での容量も有している（図１（ｃ）参照）。

したがって、凹部３１をアクティブ領域３に配置した場合では、従来のＥＥＰＲＯＭと比較して、上記した２つの容量が減少してしまう。これに対して、凹部３１をフィールド領域２に配置した場合では、２つの容量のうちの前者の減少だけで済む。この結果、凹部３１をアクティブ領域３に形成した場合よりもフィールド領域２に形成した場合の方が、その容量変化を小さくすることができる。

（第３実施形態）
図７（ａ）、（ｂ）に、本実施形態の第１、２の例におけるＥＥＰＲＯＭの平面レイアウトを示す。

本実施形態の第１、２の例は、図７（ａ）、（ｂ）に示すように、ともに、コントロールゲート５がホール４１を有している。その他は、上記した図１１に示すＥＥＰＲＯＭと同様の構成となっている。

ホール４１は、フローティングゲート４の上方に位置している。ホール４１は、図７（ａ）に示すようにフィールド領域２、もしくは、図７（ｂ）に示すようにアクティブ領域３に、配置されている。このホール４１により、フローティングゲート４の一部４２が、コントロールゲート５から露出した状態となっている。

このため、本実施形態においても、第１実施形態と同様の効果を有している。

なお、ホール４１は、コントロールゲート５の加工時に形成される。また、ホール４１が無いＥＥＰＲＯＭ、すなわち、従来のＥＥＰＲＯＭ（図１１参照）と比較したＰｏｌｙＳｉキャパシタの容量の変化を小さくするためには、紫外線照射によるフローティングゲート４の消去が可能な程度で、ホール４１のホール面積を小さくすることが好ましい。

また、本実施形態では、ホール４１の位置が、フィールド領域２、アクティブ領域３のどちらに位置していても、従来のＥＥＰＲＯＭと比較したＰｏｌｙＳｉキャパシタの容量の変化量は同じである。

（第４実施形態）
図８に、本実施形態におけるＥＥＰＲＯＭの平面レイアウトを示す。本実施形態は、第１実施形態と第２実施形態とを組み合わせものである。

すなわち、本実施形態では、図８に示すように、フローティングゲート４は突出部２１を１つ有している。この突出部２１はフィールド領域２に配置されている。一方、コントロールゲート５は、凹部３１を有している。この凹部３１は、フィールド領域２であって、突出部２１が露出するように配置されている。その他の構成は、図１１に示すＥＥＰＲＯＭと同様である。

本実施形態では、この突出部２１と凹部３１とにより、フローティングゲート４の一部（突出部２１の全体）がコントロールゲート５から露出した状態となっている。これにより、本実施形態も第１実施形態の第１の例と同様の効果を有している。

また、本実施形態では、突出部２１の全体がコントロールゲート５から露出しており、図１１に示すＥＥＰＲＯＭと比較して、フローティングゲート４とコントロールゲート５とが重複する領域の大きさに変化が無い点が第１実施形態と異なっている。

したがって、コントロールゲート５とフローティングゲート４と層間絶縁膜７とにより構成される容量は、図１１に示すＥＥＰＲＯＭと同じである。また、フローティングゲート４の突出部２１がフィールド領域２上に位置するので、突出部２１を設けたことによる図１１に示すＥＥＰＲＯＭと比較した容量変化はない。また、コントロールゲート５の凹部３１もフィールド領域２上に位置するので、凹部３１を設けたことによる図１１に示すＥＥＰＲＯＭと比較した容量変化はない。

このことから、本実施形態によれば、図１１に示すＥＥＰＲＯＭと容量を同じ状態にすることができる。

（第５実施形態）
図９（ａ）〜（ｃ）、図１０（ａ）〜（ｄ）に本実施形態の第１〜７の例におけるＥＥＰＲＯＭの平面レイアウトを示す。

本実施形態では、メモリセル（ｂｉｔ）が隣接する場合について説明する。１つのチップに、複数のメモリセル（ｂｉｔ）が形成されている場合、通常、コントロールゲート５は各メモリセルで共有された状態で、フローティングゲート４はメモリセル毎に形成されている。このような場合であっても、上記した各実施形態と同様のレイアウトとすることができる。本実施形態では、それらのうち、各メモリセルにおいて、隣のメモリセルに対向する側に、フローティングゲート４の突出部２１や、コントロールゲート５の凹部３１を設ける場合を説明する。

第１〜第３の例は、第２実施形態と同様に、コントロールゲート５に凹部３１を設けることでフローティングゲート４の一部３２をコントロールゲート５から露出する場合の例である。

第１の例では、図９（ａ）に示すように、図中上下方向に、２つのメモリセルが並んでいる場合、それぞれのメモリセルにおいて、コントロールゲート５に凹部３１を設けている。そして、上側のメモリセルの左下部にコントロールゲート５の凹部３１を配置し、下側のメモリセルの左上部にコントロールゲート５の凹部３１を配置している。

これにより、両方のメモリセルにおいて、フローティングゲート４の一部３２をコントロールゲート５から露出した状態としている。

一方、第２の例では、図９（ｂ）に示すように、第１の例（図９（ａ）参照）に対して、凹部３１の位置を左右反対にしている。

このように、隣接するメモリセルにおいて、互いに隣のメモリセル側に位置するフィールド領域２であって、同じ側（図中の左側もしくは右側）に凹部３１を配置することができる。

また、第３の例では、図９（ｃ）に示すように、コントロールゲート５の凹部３１の形状が、２つのメモリセルで共有する形状となっている。このように、コントロールゲート５の凹部３１の形状を、図９（ａ）に示すＥＥＰＲＯＭにおける２つの凹部３１を連結した形状とすることもできる。

これは、コントロールゲート５のうち、フィールド領域２上であって、フローティングゲート４の上に位置しない部分は、コントロールゲート５とＬＯＣＯＳ酸化膜２ａとの間では容量が構成されないので、コントロールゲート５の形状を変更しても、図１１に示すＥＥＰＲＯＭと比較して、ＰｏｌｙＳｉキャパシタの容量が変化しないからである。

第４〜第６の例は、第３実施形態と同様に、フローティングゲート４に突出部２１を設け、コントロールゲート５に凹部３１を設けることで、フローティングゲート４の一部（突出部の全部）２１をコントロールゲート５から露出する場合の例である。

第４の例では、図１０（ａ）に示すように、図中上下方向に、２つのメモリセルが並んでいる場合、それぞれのメモリセルにおいて、フローティングゲート４に突出部２１を設け、コントロールゲート５に凹部３１を設けている。そして、上側のメモリセルの左下部に、一組の突出部２１と凹部３１を配置し、下側のメモリセルの左上部に一組の突出部２１と凹部３１を配置している。この一組の突出部２１と凹部３１とにより、各メモリセルでは、フローティングゲート４の一部（突出部）２１がコントロールゲート５から露出した状態となっている。

第５の例では、図１０（ｂ）に示すように、凹部３１の形状を、図１０（ａ）に示すＥＥＰＲＯＭにおける２つの凹部３１を連結した形状としている。

なお、図示しないが、各メモリセルの突出部２１を、両方のメモリセルにおいて、図中の右側に配置することもできる。このように、各メモリセルの突出部２１を、隣り合うメモリセルにおいて、同じ側（図中の左側もしくは右側）に配置することができる。

また、第６の例では、図１０（ｃ）に示すように、互いに異なる側（図中の左側と右側）に、突出部２１を配置し、それに応じて、凹部３１を配置している。このようなレイアウト形状とすることもできる。

ただし、上記した第４〜第６の例では、上記したように、各メモリセルにおいて、フローティングゲート４のうち、隣のメモリセルに対向する側に突出部２１を配置している。このため、隣接するメモリセル同士において、フローティングゲート４間の距離を一定の距離以上とする必要がある。

これは、隣接するメモリセル間での電気的干渉を防止するためである。すなわち、ＬＯＣＯＳ酸化膜２ａは素子の分離のために形成されており、フローティングゲート４間の距離が小さい場合、ＬＯＣＯＳ酸化膜２ａの耐圧が低下することで、ＬＯＣＯＳ酸化膜２ａでリークが発生し、素子分離されない場合が生じるからである。

しかしながら、上記した第４〜第６の例において、フローティングゲート４同士の距離を一定の距離以上とした場合（例えば、図１０（ａ）に示すＥＥＰＲＯＭにおいて、上側のメモリセルの突出部２１と、下側のメモリセルの突出部２１との間の距離を一定の距離以上とした場合）では、フローティングゲート４同士間のうち、突出部２１が存在しない部分同士の距離が必要以上に大きくなり、チップサイズが大きくなるという問題が生じる。

そこで、この問題を解決する手段として、第７の例のようなレイアウト形状とすることが好ましい。

第７の例は、第６の例に対して、フローティングゲート４に凹部２４を設けたものである。すなわち、図１０（ｄ）に示すように、隣接するメモリセルでは、互いに異なる側（図中の左側と右側）に、突出部２１を配置し、それに応じて、凹部３１を配置している。（ここまでは、第６の例と同様である。）
そして、各メモリセルは、フローティングゲート４のうち、隣接するメモリセル側であって、隣接するメモリセルの突出部２１に対向する位置に、凹部２４を有している。この凹部２４の形状は、隣接するメモリセルの突出部２１に対応（一致）する形状となっている。

これにより、隣接するメモリセルにおいて、フローティングゲート４同士の距離を、突出部２１が存在する部分、存在しない部分にかかわらず、同じ距離にすることができる。したがって、フローティングゲート４同士の距離を必要最小限の大きさにすることができるので、第７の例によれば、第４〜６の例と比較して、チップサイズを縮小することができる。

（他の実施形態）
第４実施形態では、コントロールゲート５に凹部３１を設けることでフローティングゲート４の突出部２１をすべて露出させる場合を例として説明したが、突出部２１の位置がコントロールゲート５の端部よりも内側に位置する場合では、凹部３１の代わりに、ホール４１を設けることで、フローティングゲート４の突出部２１をすべて露出させることもできる。

上記した各実施形態では、不揮発性半導体記憶装置としてＥＥＰＲＯＭを用いる場合を例として説明したが、２層ゲート構造のものであれば、ＥＰＲＯＭ、フラッシュメモリ等の他の不揮発性半導体記憶装置においても本発明を適用することができる。

（ａ）は、本発明の第１実施形態の第１の例における不揮発性半導体記憶装置としてのＥＥＰＲＯＭの平面レイアウト図であり、（ｂ）、（ｃ）は、それぞれＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。 図１のＥＥＰＲＯＭにおける紫外線照射前後のしきい値電圧Ｖｔの測定結果を示す図である。 第１実施形態の第２の例におけるＥＥＰＲＯＭの平面レイアウト図である。 フローティングゲート４とコントロールゲート５との位置関係を任意に変更した場合における紫外線照射後のしきい値電圧Ｖｔの測定結果を示す図である。 （ａ）、（ｂ）、（ｃ）は、それぞれ、第１実施形態の第３、第４、第５の例におけるＥＥＰＲＯＭの平面レイアウト図である。 （ａ）〜（ｅ）は、それぞれ、本発明の第２実施形態の第１〜第５の例におけるＥＥＰＲＯＭの平面レイアウト図である。 （ａ）、（ｂ）は、それぞれ、本発明の第３実施形態の第１、第２の例におけるＥＥＰＲＯＭの平面レイアウト図である。 本発明の第４実施形態におけるＥＥＰＲＯＭの平面レイアウト図である。 （ａ）〜（ｃ）は、それぞれ、本発明の第５実施形態の第１〜第３の例におけるＥＥＰＲＯＭの平面レイアウト図である。 （ａ）〜（ｄ）は、それぞれ、本発明の第５実施形態の第４〜第７の例におけるＥＥＰＲＯＭの平面レイアウト図である。 （ａ）は、従来における不揮発性半導体記憶装置としてのＥＥＰＲＯＭの平面レイアウト図であり、（ｂ）、（ｃ）は、それぞれ、Ａ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。 図１１のＥＥＰＲＯＭにおける紫外線照射前後のしきい値電圧Ｖｔの測定結果を示す図である。

符号の説明

１…半導体基板、２…フィールド領域、３…アクティブ領域、
４…フローティングゲート、５…コントロールゲート、６…ＷＳｉ２膜、
７…層間絶縁膜、８…トンネルウィンドウ、９…メモリゲート酸化膜、
１０…ドレイン領域、１１…ソース領域、２１…フローティングゲートの突出部、
２１、２２、３２、４２…フローティングゲート４のうちコントロールゲート５から露出している部分、３１…コントロールゲートの凹部、４１…コントロールゲートのホール部。

Claims (4)

1. フローティングゲート（４）の上にコントロールゲート（５）が配置され、前記フローティングゲート（４）に紫外線を照射することで、前記フローティングゲート（４）の電荷を平衡状態にする構成の不揮発性半導体記憶装置において、
   前記フローティングゲート（４）および前記コントロールゲート（５）は、半導体基板
   （１）のアクティブ領域（３）上から前記半導体基板（１）の表面上に形成されたフィー
   ルド絶縁膜（２ａ）上に至って配置されており、
   前記コントロールゲート（５）は、その表面上に紫外線を透過しない紫外線非透過膜（
   ６）を有し、
   前記フローティングゲート（４）と前記コントロールゲート（５）の平面レイアウトで
   は、前記フローティングゲート（４）の形状は、前記フローティングゲート（４）の輪郭
   を構成する辺（４ａ）から外方向に突出している突出部（２１）を有する形状であるとと
   もに、前記突出部（２１）が前記コントロールゲート（５）から露出しており、
   前記突出部（２１）は、前記フィールド絶縁膜（２ａ）上に、前記アクティブ領域（３
   ）から離れて位置しており、
   複数のメモリセルを有し、
   前記複数のメモリセルは、それぞれ、前記フローティングゲート（４）を備えており、
   隣り合う前記メモリセルの一方における前記フローティングゲート（４）の形状は、他
   方の前記メモリセルに対向する側に前記突出部（２１）が配置された形状であり、
   前記隣り合う前記メモリセルの他方における前記フローティングゲート（４）の形状は
   、前記突出部（２１）に対向する位置に、前記突出部（２１）に対応して一致する形状の凹部（２４）を有する形状であることを特徴とする不揮発性半導体記憶装置。
2. 前記コントロールゲート（５）は、前記突出部（２１）のすべてを露出する形状である
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記コントロールゲート（５）の形状は、平面レイアウトにおいて、前記コントロール
   ゲート（５）の輪郭を構成する辺（５ａ）から内方向に凹んでいる凹部（３１）を有する
   形状であり、
   前記凹部（３１）から前記突出部（２１）が露出していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記コントロールゲート（５）の形状は、平面レイアウトにおいて、前記フローティン
   グゲート（４）の上側に位置するホール（４１）を有する形状であり、
   前記ホール（４１）により、前記突出部（２１）が、前記コントロールゲート（５）か
   ら露出していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。

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