JPH09289258A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09289258A JPH09289258A JP9055536A JP5553697A JPH09289258A JP H09289258 A JPH09289258 A JP H09289258A JP 9055536 A JP9055536 A JP 9055536A JP 5553697 A JP5553697 A JP 5553697A JP H09289258 A JPH09289258 A JP H09289258A
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Abstract
(57)【要約】
【課題】 積層ゲート型トランジスタを有するＥＥＰＲ
ＯＭのメモリセルを微細化する。 【解決手段】 浮遊ゲート７のチャネル領域上の部分７
ａの一方側のフィールド酸化膜５上を、部分７ｂとこれ
の２倍の幅を持つ部分７ｃとから構成し、他方側のフィ
ールド酸化膜５上を、部分７ｂと同じ幅を持つ部分７ｄ
のみから構成する。そして、制御ゲート９の延在方向に
おける部分７ｄの長さを部分７ｂよりも短くする。
ＯＭのメモリセルを微細化する。 【解決手段】 浮遊ゲート７のチャネル領域上の部分７
ａの一方側のフィールド酸化膜５上を、部分７ｂとこれ
の２倍の幅を持つ部分７ｃとから構成し、他方側のフィ
ールド酸化膜５上を、部分７ｂと同じ幅を持つ部分７ｄ
のみから構成する。そして、制御ゲート９の延在方向に
おける部分７ｄの長さを部分７ｂよりも短くする。
Description
【０００１】
【発明の属する技術分野】本発明は、積層ゲート型トラ
ンジスタをもった不揮発性半導体記憶装置に関し、特
に、浮遊ゲートと制御ゲートとの積層ゲートをもったト
ランジスタを含むメモリセルをもった不揮発性半導体記
憶装置に関する。
ンジスタをもった不揮発性半導体記憶装置に関し、特
に、浮遊ゲートと制御ゲートとの積層ゲートをもったト
ランジスタを含むメモリセルをもった不揮発性半導体記
憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種であるＥ
ＥＰＲＯＭは、電源を切っても情報が消えず、メモリセ
ルへのデータの書き込み及び消去が電気的にできるとい
う特徴を有している。
ＥＰＲＯＭは、電源を切っても情報が消えず、メモリセ
ルへのデータの書き込み及び消去が電気的にできるとい
う特徴を有している。
【０００３】図５に、ＥＥＰＲＯＭメモリセルを、直列
に接続された２個の容量素子とみなした場合の等価回路
を示す。トンネル酸化膜４４を容量絶縁膜とする容量素
子の容量値をＣ1 とし、浮遊ゲート４５と制御ゲート４
７との間に形成された絶縁膜４６を容量絶縁膜とする容
量素子の容量値をＣ2 とする。そして、制御ゲート４７
に電位Ｖ2 を印加し、半導体基板４３を接地（ＧＮＤ）
した場合、浮遊ゲート４５の電位Ｖ1 （即ち、トンネル
酸化膜４４に印加される電圧）は、 Ｖ1 ＝Ｃ2 ・Ｖ2 ／（Ｃ1 ＋Ｃ2 ） ………（１） となる。この式（１）から明らかなように、制御ゲート
４７に印加される電圧Ｖ2 が一定の場合、トンネル酸化
膜４４に印加される電圧Ｖ1 を高くして記憶情報の書換
えに要する時間を短くするためには、容量値Ｃ1 に対し
て容量値Ｃ2 を大きくする必要がある。
に接続された２個の容量素子とみなした場合の等価回路
を示す。トンネル酸化膜４４を容量絶縁膜とする容量素
子の容量値をＣ1 とし、浮遊ゲート４５と制御ゲート４
７との間に形成された絶縁膜４６を容量絶縁膜とする容
量素子の容量値をＣ2 とする。そして、制御ゲート４７
に電位Ｖ2 を印加し、半導体基板４３を接地（ＧＮＤ）
した場合、浮遊ゲート４５の電位Ｖ1 （即ち、トンネル
酸化膜４４に印加される電圧）は、 Ｖ1 ＝Ｃ2 ・Ｖ2 ／（Ｃ1 ＋Ｃ2 ） ………（１） となる。この式（１）から明らかなように、制御ゲート
４７に印加される電圧Ｖ2 が一定の場合、トンネル酸化
膜４４に印加される電圧Ｖ1 を高くして記憶情報の書換
えに要する時間を短くするためには、容量値Ｃ1 に対し
て容量値Ｃ2 を大きくする必要がある。
【０００４】一方、ＥＥＰＲＯＭのうちで、積層ゲート
型メモリセルトランジスタの個々にスイッチング用の選
択トランジスタとしてＭＯＳトランジスタを直列に接続
した２トランジスタ型のメモリセルを有するＥＥＰＲＯ
Ｍは、データの消去がメモリセル毎に可能であるととも
に、安定した動作が可能であり、例えば消去後に積層ゲ
ート型トランジスタのしきい値電圧がマイナスの値とな
るオーバーイレーズのような問題が生じない。従って、
個々のメモリセルに選択トランジスタを備えたＥＥＰＲ
ＯＭは、歩留り及び装置の信頼性が高いという利点を有
している。
型メモリセルトランジスタの個々にスイッチング用の選
択トランジスタとしてＭＯＳトランジスタを直列に接続
した２トランジスタ型のメモリセルを有するＥＥＰＲＯ
Ｍは、データの消去がメモリセル毎に可能であるととも
に、安定した動作が可能であり、例えば消去後に積層ゲ
ート型トランジスタのしきい値電圧がマイナスの値とな
るオーバーイレーズのような問題が生じない。従って、
個々のメモリセルに選択トランジスタを備えたＥＥＰＲ
ＯＭは、歩留り及び装置の信頼性が高いという利点を有
している。
【０００５】このＥＥＰＲＯＭメモリセルでは、容量値
Ｃ1 に対して容量値Ｃ2 を大きくするために、浮遊ゲー
トをフィールド酸化膜上において制御ゲートの延在方向
へ長く形成し、浮遊ゲートと制御ゲートとの重畳面積を
広くして、トンネル酸化膜の面積に対する浮遊ゲートと
制御ゲートの間に形成された絶縁膜の面積の比率を高く
するようにしている。しかし、このようにすると、メモ
リセルの占有部分の一辺の長さが制御ゲートの延在方向
に長くなり、一つのメモリセル当たりの面積が広くなる
ので、記憶情報の書換え時間の短縮と微細化との両立が
困難であった。
Ｃ1 に対して容量値Ｃ2 を大きくするために、浮遊ゲー
トをフィールド酸化膜上において制御ゲートの延在方向
へ長く形成し、浮遊ゲートと制御ゲートとの重畳面積を
広くして、トンネル酸化膜の面積に対する浮遊ゲートと
制御ゲートの間に形成された絶縁膜の面積の比率を高く
するようにしている。しかし、このようにすると、メモ
リセルの占有部分の一辺の長さが制御ゲートの延在方向
に長くなり、一つのメモリセル当たりの面積が広くなる
ので、記憶情報の書換え時間の短縮と微細化との両立が
困難であった。
【０００６】そこで、特公昭６２−４４７０２号におい
ては、各積層ゲート型トランジスタの浮遊ゲートの両端
を突出させていた。
ては、各積層ゲート型トランジスタの浮遊ゲートの両端
を突出させていた。
【０００７】このように、浮遊ゲートおよび制御ゲート
との間の絶縁を確保するための間隙を有効に利用するこ
とにより、浮遊ゲートを制御ゲートの延在方向へ長く形
成しなくても浮遊ゲートと制御ゲートとの重畳面積が広
くなり、容量値Ｃ1 に対する容量値Ｃ2 を大きくするこ
とができ、メモリセル５１ａの制御ゲートの延在方向で
の微細化を図ることができる。
との間の絶縁を確保するための間隙を有効に利用するこ
とにより、浮遊ゲートを制御ゲートの延在方向へ長く形
成しなくても浮遊ゲートと制御ゲートとの重畳面積が広
くなり、容量値Ｃ1 に対する容量値Ｃ2 を大きくするこ
とができ、メモリセル５１ａの制御ゲートの延在方向で
の微細化を図ることができる。
【０００８】
【発明が解決しようとする課題】ところが、特公昭６２
−４４７０２号公報に記載のメモリセルの占有面積を維
持したまま容量値Ｃ2 をさらに大きくしようとすると、
浮遊ゲートの選択ゲート側へ突出している幅広の部分が
必要以上に選択ゲートに近づいてしまい、浮遊ゲートと
選択ゲートとの絶縁を保つことが困難となる。そのた
め、容量値Ｃ2 を一定以上大きくすることができないこ
とになり、記憶情報の書換え時間のさらなる短縮を図る
ことができなかった。
−４４７０２号公報に記載のメモリセルの占有面積を維
持したまま容量値Ｃ2 をさらに大きくしようとすると、
浮遊ゲートの選択ゲート側へ突出している幅広の部分が
必要以上に選択ゲートに近づいてしまい、浮遊ゲートと
選択ゲートとの絶縁を保つことが困難となる。そのた
め、容量値Ｃ2 を一定以上大きくすることができないこ
とになり、記憶情報の書換え時間のさらなる短縮を図る
ことができなかった。
【０００９】そこで、本発明の目的は、情報の書き換え
に要する時間を短くし、かつ一つのメモリセル当たりの
面積の小さい、積層ゲート型トランジスタをもった不揮
発性半導体記憶装置を提供することである。
に要する時間を短くし、かつ一つのメモリセル当たりの
面積の小さい、積層ゲート型トランジスタをもった不揮
発性半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、隣接した２つの素子分離領域の間に画
定された第１の方向に延びる少なくとも１つの活性領域
をもった半導体基板と、前記半導体基板の表面上の前記
活性領域に形成された第１の絶縁膜と、前記第１の絶縁
膜の上に形成され、前記第１の方向と交差する第２の方
向に延びる浮遊ゲートと制御ゲートをもった積層ゲート
構造をもった少なくとも１つのメモリセルトランジスタ
を備え、前記浮遊ゲートは前記活性領域の上に位置する
中心部分と、前記中心部分に隣接して前記２つの素子分
離領域の一方の上を前記第２の方向に延びる第１部分
と、前記中心部分に隣接して前記２つの素子分離領域の
他方の上を前記第２の方向に延びる第２部分とを有し、
前記中央部分と前記第１部分は前記第１の方向に測定し
た実質的に均一な幅を有し、前記第２部分は、前記中央
部分の幅よりも大きな幅をもった部分を有する。
導体記憶装置は、隣接した２つの素子分離領域の間に画
定された第１の方向に延びる少なくとも１つの活性領域
をもった半導体基板と、前記半導体基板の表面上の前記
活性領域に形成された第１の絶縁膜と、前記第１の絶縁
膜の上に形成され、前記第１の方向と交差する第２の方
向に延びる浮遊ゲートと制御ゲートをもった積層ゲート
構造をもった少なくとも１つのメモリセルトランジスタ
を備え、前記浮遊ゲートは前記活性領域の上に位置する
中心部分と、前記中心部分に隣接して前記２つの素子分
離領域の一方の上を前記第２の方向に延びる第１部分
と、前記中心部分に隣接して前記２つの素子分離領域の
他方の上を前記第２の方向に延びる第２部分とを有し、
前記中央部分と前記第１部分は前記第１の方向に測定し
た実質的に均一な幅を有し、前記第２部分は、前記中央
部分の幅よりも大きな幅をもった部分を有する。
【００１１】本発明による不揮発性半導体記憶装置の一
態様例においては、前記２つの方向に整列する複数の前
記メモリセルトランジスタを備え、隣接する２つのメモ
リセルトランジスタのそれぞれの浮遊ゲートは、２つの
メモリセルトランジスタの境界に関して互いに対称の形
状を有する。
態様例においては、前記２つの方向に整列する複数の前
記メモリセルトランジスタを備え、隣接する２つのメモ
リセルトランジスタのそれぞれの浮遊ゲートは、２つの
メモリセルトランジスタの境界に関して互いに対称の形
状を有する。
【００１２】本発明による不揮発性半導体記憶装置の一
態様例においては、各メモリセルトランジスタと、その
一方の側に隣接するメモリセルトランジスタとは、それ
ぞれの浮遊ゲートの前記第１の部分が互いに対向し、各
メモリセルトランジスタと、その他方の側に隣接するメ
モリセルトランジスタとは、それぞれの浮遊ゲートの前
記第２の部分が互いに対向するように配設する。
態様例においては、各メモリセルトランジスタと、その
一方の側に隣接するメモリセルトランジスタとは、それ
ぞれの浮遊ゲートの前記第１の部分が互いに対向し、各
メモリセルトランジスタと、その他方の側に隣接するメ
モリセルトランジスタとは、それぞれの浮遊ゲートの前
記第２の部分が互いに対向するように配設する。
【００１３】本発明による不揮発性半導体記憶装置の一
態様例においては、前記浮遊ゲートの第２の部分は、前
記中心部分に直接接続される第３部分と、前記中心部分
から隔離し、前記第３部分に直接接続される第４部分を
有し、前記第３の部分は前記中心部分と実質的に同じ幅
をもち、前記第４部分は前記中心部分より大きな幅をも
つ。
態様例においては、前記浮遊ゲートの第２の部分は、前
記中心部分に直接接続される第３部分と、前記中心部分
から隔離し、前記第３部分に直接接続される第４部分を
有し、前記第３の部分は前記中心部分と実質的に同じ幅
をもち、前記第４部分は前記中心部分より大きな幅をも
つ。
【００１４】本発明による不揮発性半導体記憶装置の一
態様例においては、更に、前記メモリセルトランジスタ
と前記第１の方向に隣接するメモリセル選択トランジス
タを有し、前記選択トランジスタの選択ゲートは前記第
１の方向の幅が実質的に一定な第１の部分と、前記第１
の部分よりも大きな幅をもった第２の部分を有し、前記
選択ゲートの前記第１部分は、前記浮遊ゲートの前記第
４部分に対向し、前記選択ゲートの前記第２部分は、前
記浮遊ゲートの前記第１、中央部分、第３部分に対向す
る。
態様例においては、更に、前記メモリセルトランジスタ
と前記第１の方向に隣接するメモリセル選択トランジス
タを有し、前記選択トランジスタの選択ゲートは前記第
１の方向の幅が実質的に一定な第１の部分と、前記第１
の部分よりも大きな幅をもった第２の部分を有し、前記
選択ゲートの前記第１部分は、前記浮遊ゲートの前記第
４部分に対向し、前記選択ゲートの前記第２部分は、前
記浮遊ゲートの前記第１、中央部分、第３部分に対向す
る。
【００１５】本発明による不揮発性半導体記憶装置の一
態様例においては、前記第４の部分は前記中心部分の幅
より大きな均一な幅をもつ。
態様例においては、前記第４の部分は前記中心部分の幅
より大きな均一な幅をもつ。
【００１６】本発明による不揮発性半導体記憶装置の一
態様例においては、前記第４部分は幅が次第に大きくな
る第５部分と、前記第３部分より大きく、実質的に一定
な幅をもつ第６部分を含む。
態様例においては、前記第４部分は幅が次第に大きくな
る第５部分と、前記第３部分より大きく、実質的に一定
な幅をもつ第６部分を含む。
【００１７】本発明による不揮発性半導体記憶装置は、
半導体基板上に画定された１つの素子活性領域に、第１
の絶縁膜を中間に介して形成されたＬ字形状の浮遊ゲー
トと、前記浮遊ゲートの上に、第２の絶縁膜を中間に介
して形成された制御ゲートと、前記素子活性領域の、前
記浮遊ゲートの両側に形成された一対の不純物拡散領域
とを有する。
半導体基板上に画定された１つの素子活性領域に、第１
の絶縁膜を中間に介して形成されたＬ字形状の浮遊ゲー
トと、前記浮遊ゲートの上に、第２の絶縁膜を中間に介
して形成された制御ゲートと、前記素子活性領域の、前
記浮遊ゲートの両側に形成された一対の不純物拡散領域
とを有する。
【００１８】本発明による不揮発性半導体記憶装置の一
態様例においては、前記浮遊ゲートは前記素子活性領域
の中心を通り延長する中心線に関して非対称である。
態様例においては、前記浮遊ゲートは前記素子活性領域
の中心を通り延長する中心線に関して非対称である。
【００１９】本発明による不揮発性半導体記憶装置の一
態様例においては、前記浮遊ゲートは前記素子活性領域
の上に延びる第１の部分と、少なくとも素子活性領域の
上に延びる第２の部分とを有し、少なくとも前記第２の
部分の端部は、前記第１の部分よりも大きな幅を有す
る。
態様例においては、前記浮遊ゲートは前記素子活性領域
の上に延びる第１の部分と、少なくとも素子活性領域の
上に延びる第２の部分とを有し、少なくとも前記第２の
部分の端部は、前記第１の部分よりも大きな幅を有す
る。
【００２０】本発明による不揮発性半導体記憶装置の一
態様例においては、前記浮遊ゲートの第２の部分の端部
は、前記第１の部分の２倍、またはそれ以上の幅を有す
る。
態様例においては、前記浮遊ゲートの第２の部分の端部
は、前記第１の部分の２倍、またはそれ以上の幅を有す
る。
【００２１】本発明による不揮発性半導体記憶装置は、
半導体基板上に画定された１つの素子活性領域に、第１
の絶縁膜を中間に介して形成された浮遊ゲートと、前記
浮遊ゲートの上に、第２の絶縁膜を中間に介して形成さ
れた制御ゲートと、前記素子活性領域の、前記浮遊ゲー
トの両側に形成された一対の不純物拡散領域とを備え、
前記浮遊ゲートは、第１の部分、前記第１の部分に接続
されている第２の部分とを有し、前記第１の部分の端部
が、前記第２の部分の端部の幅とは異なる幅を有する。
半導体基板上に画定された１つの素子活性領域に、第１
の絶縁膜を中間に介して形成された浮遊ゲートと、前記
浮遊ゲートの上に、第２の絶縁膜を中間に介して形成さ
れた制御ゲートと、前記素子活性領域の、前記浮遊ゲー
トの両側に形成された一対の不純物拡散領域とを備え、
前記浮遊ゲートは、第１の部分、前記第１の部分に接続
されている第２の部分とを有し、前記第１の部分の端部
が、前記第２の部分の端部の幅とは異なる幅を有する。
【００２２】本発明による不揮発性半導体記憶装置の一
態様例においては、少なくとも前記第１の部分の端部の
一部、及び前記第２の部分の端部の一部が、素子分離領
域の上に延びている。
態様例においては、少なくとも前記第１の部分の端部の
一部、及び前記第２の部分の端部の一部が、素子分離領
域の上に延びている。
【００２３】本発明による不揮発性半導体記憶装置の一
態様例においては、前記浮遊ゲートが、前記素子活性領
域の中心を通って延長する中心線に関して非対称の形状
を有する。
態様例においては、前記浮遊ゲートが、前記素子活性領
域の中心を通って延長する中心線に関して非対称の形状
を有する。
【００２４】本発明による不揮発性半導体記憶装置の一
態様例においては、前記浮遊ゲートがＬ字状の形状を有
する。
態様例においては、前記浮遊ゲートがＬ字状の形状を有
する。
【００２５】本発明による不揮発性半導体記憶装置の一
態様例においては、前記第１の部分の端部の幅は、前記
第２の部分の幅よりも大きい。
態様例においては、前記第１の部分の端部の幅は、前記
第２の部分の幅よりも大きい。
【００２６】本発明による不揮発性半導体記憶装置の一
態様例においては、前記第１の部分の端部の幅は、前記
第２の部分の端部の幅の２倍、またはそれ以上である。
態様例においては、前記第１の部分の端部の幅は、前記
第２の部分の端部の幅の２倍、またはそれ以上である。
【００２７】
（第１の実施形態）本発明の第１の実施形態を、図１を
参照して説明する。図１（ａ）は、本発明の第１の実施
形態による２トランジスタ型メモリセルを有するＥＥＰ
ＲＯＭの平面図であり、図２（ｂ）は、図１（ａ）のＩ
Ｂ−ＩＢに沿った断面図である。
参照して説明する。図１（ａ）は、本発明の第１の実施
形態による２トランジスタ型メモリセルを有するＥＥＰ
ＲＯＭの平面図であり、図２（ｂ）は、図１（ａ）のＩ
Ｂ−ＩＢに沿った断面図である。
【００２８】図１（ａ）に示すように、ＥＥＰＲＯＭ
は、半導体基板４の表面に、Ｘ方向の行（ｒｏｗｓ）と
Ｘ方向に直角のＹ方向の列（ｃｏｌｕｍｎｓ）のマトリ
ツクスに配列された複数のメモリセル１を有し、各メモ
リセル１は、積層ゲート型のメモリセルトランジスタ２
と選択用トランジスタ３を含む。半導体基板４の表面に
はフィールド酸化膜が選択的に設けられて素子分離領域
５が画定され、隣接する２つの素子分離領域５に挟まれ
て活性領域が形成される。
は、半導体基板４の表面に、Ｘ方向の行（ｒｏｗｓ）と
Ｘ方向に直角のＹ方向の列（ｃｏｌｕｍｎｓ）のマトリ
ツクスに配列された複数のメモリセル１を有し、各メモ
リセル１は、積層ゲート型のメモリセルトランジスタ２
と選択用トランジスタ３を含む。半導体基板４の表面に
はフィールド酸化膜が選択的に設けられて素子分離領域
５が画定され、隣接する２つの素子分離領域５に挟まれ
て活性領域が形成される。
【００２９】メモリセルトランジスタ２は、浮遊ゲート
７、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜）のような容量結合用の絶縁膜８（膜厚３０
ｎｍ程度）、制御ゲート９を順次積層して形成される積
層ゲートをもつ。前記活性領域の表面には、膜厚１１ｎ
ｍ程度のトンネル酸化膜６が形成される。
７、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜）のような容量結合用の絶縁膜８（膜厚３０
ｎｍ程度）、制御ゲート９を順次積層して形成される積
層ゲートをもつ。前記活性領域の表面には、膜厚１１ｎ
ｍ程度のトンネル酸化膜６が形成される。
【００３０】メモリセルトランジスタ２の浮遊ゲート７
は、前記トンネル酸化膜６及びその両側のフィールド酸
化膜５の上にＸ方向に延びて形成される。前記トンネル
酸化膜６の下の半導体基板４の表面部分がメモリセルト
ランジスタのチャンネル領域となり、前記活性領域の前
記浮遊ゲート７の両側の部分には、ソース／ドレインと
なる一対の不純物拡散領域（図示せず）が形成されてい
る。また、Ｘ方向に整列する複数のメモリセルのそれぞ
れのトランジスタの制御ゲート９は、ワード線として動
作する連続する１つの膜に形成される。
は、前記トンネル酸化膜６及びその両側のフィールド酸
化膜５の上にＸ方向に延びて形成される。前記トンネル
酸化膜６の下の半導体基板４の表面部分がメモリセルト
ランジスタのチャンネル領域となり、前記活性領域の前
記浮遊ゲート７の両側の部分には、ソース／ドレインと
なる一対の不純物拡散領域（図示せず）が形成されてい
る。また、Ｘ方向に整列する複数のメモリセルのそれぞ
れのトランジスタの制御ゲート９は、ワード線として動
作する連続する１つの膜に形成される。
【００３１】一方、Ｘ方向に整列する複数のメモリセル
の選択用トランジスタ３のゲート電極である選択ゲート
１０は、選択線として動作する連続する１つの膜として
前記制御ゲート９と平行に、半導体基板４の前記活性領
域の表面上に形成されたシリコン酸化膜（図示せず）及
びフィールド酸化膜５の上に形成される。
の選択用トランジスタ３のゲート電極である選択ゲート
１０は、選択線として動作する連続する１つの膜として
前記制御ゲート９と平行に、半導体基板４の前記活性領
域の表面上に形成されたシリコン酸化膜（図示せず）及
びフィールド酸化膜５の上に形成される。
【００３２】活性領域の選択ゲート１０の両側には、ソ
ース／ドレインとしての一対の不純物拡散層（図示せ
ず）が形成されている。メモリセルトランジスタ２と選
択用トランジスタ３は、その一方の不純物拡散層を共有
している。選択用トランジスタ３の他方の不純物拡散層
は、コンタクト孔１１によってビット線（図示せず）と
接続されている。
ース／ドレインとしての一対の不純物拡散層（図示せ
ず）が形成されている。メモリセルトランジスタ２と選
択用トランジスタ３は、その一方の不純物拡散層を共有
している。選択用トランジスタ３の他方の不純物拡散層
は、コンタクト孔１１によってビット線（図示せず）と
接続されている。
【００３３】図１（ａ）に示したＥＥＰＲＯＭメモリセ
ル１では、トンネル酸化膜６に対する絶縁膜８の面積を
大きくするため、すなわち図５で説明した容量値Ｃ1 に
対する容量値Ｃ2 を大きくするために、浮遊ゲート７が
チャンネル領域にあるトンネル酸化膜６上とこのトンネ
ル酸化膜６の両側のフィールド酸化膜５上とに跨がって
設けられており、これにより浮遊ゲート７と制御ゲート
９との重畳面積を広くしている。
ル１では、トンネル酸化膜６に対する絶縁膜８の面積を
大きくするため、すなわち図５で説明した容量値Ｃ1 に
対する容量値Ｃ2 を大きくするために、浮遊ゲート７が
チャンネル領域にあるトンネル酸化膜６上とこのトンネ
ル酸化膜６の両側のフィールド酸化膜５上とに跨がって
設けられており、これにより浮遊ゲート７と制御ゲート
９との重畳面積を広くしている。
【００３４】また、図１（ａ），図１（ｂ）において、
浮遊ゲート７は、チャンネル領域上の部分７ａと、一方
のフィールド酸化膜５上にあって中央部分７ａにＸ方向
に隣接する部分７ｂと、部分７ｂに続き且つ部分７ｂの
Ｙ方向に測った幅の２倍の幅を持つ部分７ｃと、他方の
フィールド酸化膜５上にあって中央部分７ａに隣接する
部分７ｄとからなっている。これら部分７ａ〜７ｄのう
ち、部分７ａ、７ｂ、７ｄについては、幅が同一であ
る。さらに、部分７ｄのＸ方向の長さは、部分７ｂのＸ
方向の長さよりも短く形成されている。これにより各メ
モリセルトランジスタの浮遊ゲートはＬ字形状をしてい
る。
浮遊ゲート７は、チャンネル領域上の部分７ａと、一方
のフィールド酸化膜５上にあって中央部分７ａにＸ方向
に隣接する部分７ｂと、部分７ｂに続き且つ部分７ｂの
Ｙ方向に測った幅の２倍の幅を持つ部分７ｃと、他方の
フィールド酸化膜５上にあって中央部分７ａに隣接する
部分７ｄとからなっている。これら部分７ａ〜７ｄのう
ち、部分７ａ、７ｂ、７ｄについては、幅が同一であ
る。さらに、部分７ｄのＸ方向の長さは、部分７ｂのＸ
方向の長さよりも短く形成されている。これにより各メ
モリセルトランジスタの浮遊ゲートはＬ字形状をしてい
る。
【００３５】各積層ゲート型トランジスタの浮遊ゲート
は、隣接する２つの素子分離領域の間に形成されるＹ方
向に延びる素子活性領域のＹ方向の中心線に関して非対
称の形状をもっているが、制御ゲート９の延長するＸ方
向に隣接する２つの積層ゲート型トランジスタの浮遊ゲ
ートは、２つの積層ゲート型トランジスタの境界線に関
して互いに対称の形状である。すなわち、隣接する２つ
の積層ゲート型トランジスタは、それぞれの浮遊ゲート
は、それぞれ幅広部分７ｃ、またはそれぞれの幅狭部分
７ｄが互いに対向するような、位置関係に配置される。
従って、Ｘ方向に整列する積層ゲート型トランジスタ２
の制御ゲート９を接続する導電層には、Ｘ方向に一連の
凸部が、２つのメモリセルに相当する間隔で形成されて
いる。
は、隣接する２つの素子分離領域の間に形成されるＹ方
向に延びる素子活性領域のＹ方向の中心線に関して非対
称の形状をもっているが、制御ゲート９の延長するＸ方
向に隣接する２つの積層ゲート型トランジスタの浮遊ゲ
ートは、２つの積層ゲート型トランジスタの境界線に関
して互いに対称の形状である。すなわち、隣接する２つ
の積層ゲート型トランジスタは、それぞれの浮遊ゲート
は、それぞれ幅広部分７ｃ、またはそれぞれの幅狭部分
７ｄが互いに対向するような、位置関係に配置される。
従って、Ｘ方向に整列する積層ゲート型トランジスタ２
の制御ゲート９を接続する導電層には、Ｘ方向に一連の
凸部が、２つのメモリセルに相当する間隔で形成されて
いる。
【００３６】一方、Ｘ方向に整列する選択トランジスタ
の選択ゲートを接続する導電膜１０についても、制御ゲ
ートを接続する導電膜９の凹部と対向する部分が凸部と
なり導電膜９の凸部と対向する部分が凹部となるような
形状につくられることにより、導電膜９の延在するＸ方
向に２メモリセルの間隔で凸部が形成されている。
の選択ゲートを接続する導電膜１０についても、制御ゲ
ートを接続する導電膜９の凹部と対向する部分が凸部と
なり導電膜９の凸部と対向する部分が凹部となるような
形状につくられることにより、導電膜９の延在するＸ方
向に２メモリセルの間隔で凸部が形成されている。
【００３７】このように、制御ゲート導電膜９および選
択ゲート導電膜１０のそれぞれの２メモリセルの間隔の
凸部とを互いにずらして配置することにより、制御ゲー
ト導電膜９のＸ方向における１メモリセル当りの長さを
最小限に抑制しつつ、活性領域において選択ゲート１０
のゲート長を一定以上に確保することができるととも
に、選択ゲート１０と浮遊ゲート７および制御ゲート９
との間の絶縁に必要な間隙を維持することができる。な
お、浮遊ゲートと選択ゲートのＸ方向の間隔について
は、浮遊ゲートの部分７ｃと選択ゲートの凸部との間隔
のみを考慮すれば良い。
択ゲート導電膜１０のそれぞれの２メモリセルの間隔の
凸部とを互いにずらして配置することにより、制御ゲー
ト導電膜９のＸ方向における１メモリセル当りの長さを
最小限に抑制しつつ、活性領域において選択ゲート１０
のゲート長を一定以上に確保することができるととも
に、選択ゲート１０と浮遊ゲート７および制御ゲート９
との間の絶縁に必要な間隙を維持することができる。な
お、浮遊ゲートと選択ゲートのＸ方向の間隔について
は、浮遊ゲートの部分７ｃと選択ゲートの凸部との間隔
のみを考慮すれば良い。
【００３８】次に、本実施形態において、メモリセル１
の占有面積を従来例よりも小さくすることができる理由
について、図２（ａ）〜図２（ｃ）を参照して説明す
る。
の占有面積を従来例よりも小さくすることができる理由
について、図２（ａ）〜図２（ｃ）を参照して説明す
る。
【００３９】図２（ａ）に、図７で示した従来例の浮遊
ゲートと同等の形状を有する浮遊ゲートの概略図を示
す。この浮遊ゲート２１を、制御ゲートの延在方向と直
交する方向に図面の左側から５つの部分〜に区切っ
て考察する。この５つの部分〜のうち、部分がチ
ャンネル領域上の部分であり、他の部分、、、
は素子分離領域上の部分である。また、部分、の幅
Ｙ2 は部分〜の幅Ｙ1 の２倍であり、部分と部分
および部分と部分はそれぞれ同一形状である。
ゲートと同等の形状を有する浮遊ゲートの概略図を示
す。この浮遊ゲート２１を、制御ゲートの延在方向と直
交する方向に図面の左側から５つの部分〜に区切っ
て考察する。この５つの部分〜のうち、部分がチ
ャンネル領域上の部分であり、他の部分、、、
は素子分離領域上の部分である。また、部分、の幅
Ｙ2 は部分〜の幅Ｙ1 の２倍であり、部分と部分
および部分と部分はそれぞれ同一形状である。
【００４０】図２（ｂ）に、図２（ａ）で示した浮遊ゲ
ート２１の部分を部分の右側に移動させた場合の浮
遊ゲート２２の概略図を示す。この浮遊ゲート２２は単
に浮遊ゲート２１の部分をその形状を変えずに移動さ
せただけのものであるから、その制御ゲートの延在方向
の長さは図２（ａ）で示した浮遊ゲート２１と等しい。
ート２１の部分を部分の右側に移動させた場合の浮
遊ゲート２２の概略図を示す。この浮遊ゲート２２は単
に浮遊ゲート２１の部分をその形状を変えずに移動さ
せただけのものであるから、その制御ゲートの延在方向
の長さは図２（ａ）で示した浮遊ゲート２１と等しい。
【００４１】図２（ｃ）に、図２（ｂ）で示した浮遊ゲ
ート２２の部分の一部を部分の右側に移動させた
場合の浮遊ゲート２３の概略図を示す。この場合、移動
させられた制御ゲートの延在方向の長さＸ1 、幅Ｙ1 の
部分は、その面積を保ったまま移動させられることに
より部分の右側において、幅がＹ1 の２倍のＹ2 とな
るとともに長さがＸ1 の１／２倍のＸ2 になる。この結
果、制御ゲートの延在方向の長さＸ1 −Ｘ2 ＝１／２Ｘ
1 だけ短くなる。また、部分の残部の制御ゲートの
延在方向の長さは、部分よりもＸ1 だけ短くなる。
ート２２の部分の一部を部分の右側に移動させた
場合の浮遊ゲート２３の概略図を示す。この場合、移動
させられた制御ゲートの延在方向の長さＸ1 、幅Ｙ1 の
部分は、その面積を保ったまま移動させられることに
より部分の右側において、幅がＹ1 の２倍のＹ2 とな
るとともに長さがＸ1 の１／２倍のＸ2 になる。この結
果、制御ゲートの延在方向の長さＸ1 −Ｘ2 ＝１／２Ｘ
1 だけ短くなる。また、部分の残部の制御ゲートの
延在方向の長さは、部分よりもＸ1 だけ短くなる。
【００４２】以上の説明からも明らかなように、部分
と同じ幅の部分のＸ方向の長さを部分よりも短く
し、且つ、部分側にだけ幅が広い部分、、を設
けることにより、浮遊デート２３のＸ方向の長さを、図
６で説明したような浮遊ゲート２１よりも短くすること
ができる。このとき、浮遊ゲート２３の幅、すなわちＸ
方向と直交するＹ方向の長さは浮遊ゲート２１と同一で
あるから、結果的に浮遊ゲート２３を含むメモリセルの
占有面積を縮小することができる。なお、上記の説明で
はＹ2 ／Ｙ1 ＝２としたが、Ｙ2 のＹ1 に対する比は１
より大きい任意の数とすることができ、それにより同様
の効果が得られる。
と同じ幅の部分のＸ方向の長さを部分よりも短く
し、且つ、部分側にだけ幅が広い部分、、を設
けることにより、浮遊デート２３のＸ方向の長さを、図
６で説明したような浮遊ゲート２１よりも短くすること
ができる。このとき、浮遊ゲート２３の幅、すなわちＸ
方向と直交するＹ方向の長さは浮遊ゲート２１と同一で
あるから、結果的に浮遊ゲート２３を含むメモリセルの
占有面積を縮小することができる。なお、上記の説明で
はＹ2 ／Ｙ1 ＝２としたが、Ｙ2 のＹ1 に対する比は１
より大きい任意の数とすることができ、それにより同様
の効果が得られる。
【００４３】なお、浮遊ゲート７と選択トランジスタの
選択ゲートの相対位置は、従来技術においても、本願発
明においても、浮遊ゲート７と選択ゲート１０との間に
所定の最短間隔が確保されるように決められる。すなわ
ち、図２（ａ）、図２（ｃ）に示すように、選択ゲート
１０の凸部の頂面を１０１、側面を１０２とし、浮遊ゲ
ートの幅狭部の１０１に面する面を７１、１０２に面す
る幅広部の面を７２とするとき、浮遊ゲートと選択ゲー
トの最短距離は面１０１と面７１の距離ｄ１、または面
１０２と面７２の距離ｄ２の何れかである。従って、ｄ
１またはｄ２が所定の最短距離Ｄに等しいか、より大き
くなるように浮遊ゲートと選択ゲートの相対位置が決め
られる。
選択ゲートの相対位置は、従来技術においても、本願発
明においても、浮遊ゲート７と選択ゲート１０との間に
所定の最短間隔が確保されるように決められる。すなわ
ち、図２（ａ）、図２（ｃ）に示すように、選択ゲート
１０の凸部の頂面を１０１、側面を１０２とし、浮遊ゲ
ートの幅狭部の１０１に面する面を７１、１０２に面す
る幅広部の面を７２とするとき、浮遊ゲートと選択ゲー
トの最短距離は面１０１と面７１の距離ｄ１、または面
１０２と面７２の距離ｄ２の何れかである。従って、ｄ
１またはｄ２が所定の最短距離Ｄに等しいか、より大き
くなるように浮遊ゲートと選択ゲートの相対位置が決め
られる。
【００４４】次に、本実施形態のＥＥＰＲＯＭにおい
て、メモリセル１の占有面積を具体的にどの程度縮小で
きるかについて説明する。
て、メモリセル１の占有面積を具体的にどの程度縮小で
きるかについて説明する。
【００４５】まず、従来のメモリセルは、例えばＸ方向
の長さが４．２μｍでこれと直交するＹ方向の長さが
５．６μｍであり、その占有面積は２３．５２μｍ2 で
ある。一方、図１（ａ）で説明した本実施形態のメモリ
セル１は、Ｘ方向の長さが３．８μｍでこれと直交する
Ｙ方向の長さが５．６μｍであり、その占有面積は２
１．２８μｍ2 である。従って、本実施形態のように構
成することにより、メモリセルの面積を約１０％縮小す
ることができる。なお、従来および本実施形態のいずれ
も、トンネル酸化膜の面積が１．１２μｍ2 であり、浮
遊ゲートの面積が３．２８μｍ2 であるとする。
の長さが４．２μｍでこれと直交するＹ方向の長さが
５．６μｍであり、その占有面積は２３．５２μｍ2 で
ある。一方、図１（ａ）で説明した本実施形態のメモリ
セル１は、Ｘ方向の長さが３．８μｍでこれと直交する
Ｙ方向の長さが５．６μｍであり、その占有面積は２
１．２８μｍ2 である。従って、本実施形態のように構
成することにより、メモリセルの面積を約１０％縮小す
ることができる。なお、従来および本実施形態のいずれ
も、トンネル酸化膜の面積が１．１２μｍ2 であり、浮
遊ゲートの面積が３．２８μｍ2 であるとする。
【００４６】次に、本実施形態において、メモリセルの
占有面積を縮小することなく（すなわち、Ｘ方向におけ
る浮遊ゲートの長さを短縮することなく）、浮遊ゲート
の面積を増加させた場合、制御ゲートの電位が一定の条
件でどの程度浮遊ゲートの電位を大きくすることができ
るかについて考察する。
占有面積を縮小することなく（すなわち、Ｘ方向におけ
る浮遊ゲートの長さを短縮することなく）、浮遊ゲート
の面積を増加させた場合、制御ゲートの電位が一定の条
件でどの程度浮遊ゲートの電位を大きくすることができ
るかについて考察する。
【００４７】図２（ｃ）で説明したように、本実施形態
では浮遊ゲートの面積を一定に保てばＸ方向における浮
遊ゲートの長さを短くすることができるが、この短くな
った分をさらに浮遊ゲートの幅広の部分に付け加えるこ
とにより、浮遊ゲートの長さを保ったまま浮遊ゲートの
面積を増加させることができる。具体的に、浮遊ゲート
７の面積は、その幅を２．０μｍとすると、３．２８＋
２．０×（４．２−３．８）＝４．０８μｍ2 に拡大す
る。従って、浮遊ゲート７の電位の増加率は、上述した
式（１）〔Ｖ1 ＝Ｃ2 ・Ｖ2 ／（Ｃ1 ＋Ｃ2 ）〕に基づ
いて計算すると、〔（４．０８／３０）／｛（１．１２
／１１）＋（４．０８／３０）｝〕／〔（３．２８／３
０）／｛（１．１２／１１）＋（３．２８／３０）｝〕
＝１．１１となる（ここで、トンネル酸化膜６の膜厚１
１ｎｍと、絶縁膜８の膜厚３０ｎｍを用いた）。つま
り、メモリセルの占有面積が維持されたまま容量値Ｃ2
がさらに大きくなるため、浮遊ゲート７の電位は１１％
増加することになり、この分だけデータの書換えを高速
に行うことが可能となる。
では浮遊ゲートの面積を一定に保てばＸ方向における浮
遊ゲートの長さを短くすることができるが、この短くな
った分をさらに浮遊ゲートの幅広の部分に付け加えるこ
とにより、浮遊ゲートの長さを保ったまま浮遊ゲートの
面積を増加させることができる。具体的に、浮遊ゲート
７の面積は、その幅を２．０μｍとすると、３．２８＋
２．０×（４．２−３．８）＝４．０８μｍ2 に拡大す
る。従って、浮遊ゲート７の電位の増加率は、上述した
式（１）〔Ｖ1 ＝Ｃ2 ・Ｖ2 ／（Ｃ1 ＋Ｃ2 ）〕に基づ
いて計算すると、〔（４．０８／３０）／｛（１．１２
／１１）＋（４．０８／３０）｝〕／〔（３．２８／３
０）／｛（１．１２／１１）＋（３．２８／３０）｝〕
＝１．１１となる（ここで、トンネル酸化膜６の膜厚１
１ｎｍと、絶縁膜８の膜厚３０ｎｍを用いた）。つま
り、メモリセルの占有面積が維持されたまま容量値Ｃ2
がさらに大きくなるため、浮遊ゲート７の電位は１１％
増加することになり、この分だけデータの書換えを高速
に行うことが可能となる。
【００４８】（第２の実施形態）次に、本発明の第２の
実施形態について、図３を参照して説明する。図３は、
本発明の第２の実施形態による１トランジスタ型メモリ
セルを有するＥＥＰＲＯＭ（フラッシュメモリ）の構成
を示す平面図である。
実施形態について、図３を参照して説明する。図３は、
本発明の第２の実施形態による１トランジスタ型メモリ
セルを有するＥＥＰＲＯＭ（フラッシュメモリ）の構成
を示す平面図である。
【００４９】図３において、１つのＥＥＰＲＯＭメモリ
セル（その占有領域を太線で示す）３１は、積層ゲート
型トランジスタ３２を含む。積層ゲート型トランジスタ
３２は、浮遊ゲート３７と制御ゲート３９とが絶縁膜
（図示せず）を介して積層された積層構造を有してお
り、その断面構造は図１（ｂ）と実質的に同一であるた
めその説明を省略する。また、フィールド酸化膜３５に
挟まれた活性領域の浮遊ゲート３７の両側には、ソース
・ドレインとしての一対の不純物拡散層（図示せず）が
形成されている。積層ゲート型トランジスタ３２は、制
御ゲート３９の延在するＸ方向と直交するＹ方向に隣接
する他の積層ゲート型トランジスタ３２と、１つの不純
物拡散層を共有している。各トランジスタの他方の不純
物拡散層は、コンタクト孔３３によってビット線（図示
せず）と接続されている。
セル（その占有領域を太線で示す）３１は、積層ゲート
型トランジスタ３２を含む。積層ゲート型トランジスタ
３２は、浮遊ゲート３７と制御ゲート３９とが絶縁膜
（図示せず）を介して積層された積層構造を有してお
り、その断面構造は図１（ｂ）と実質的に同一であるた
めその説明を省略する。また、フィールド酸化膜３５に
挟まれた活性領域の浮遊ゲート３７の両側には、ソース
・ドレインとしての一対の不純物拡散層（図示せず）が
形成されている。積層ゲート型トランジスタ３２は、制
御ゲート３９の延在するＸ方向と直交するＹ方向に隣接
する他の積層ゲート型トランジスタ３２と、１つの不純
物拡散層を共有している。各トランジスタの他方の不純
物拡散層は、コンタクト孔３３によってビット線（図示
せず）と接続されている。
【００５０】図３に示したＥＥＰＲＯＭメモリセル３１
では、図５で説明した容量値Ｃ1 に対する容量値Ｃ2 を
大きくするために、浮遊ゲート３７がチャンネル領域に
あるトンネル酸化膜（図示せず）上とこのトンネル酸化
膜の両側のフィールド酸化膜３５上とに跨がって設けら
れており、これにより浮遊ゲート３７と制御ゲート３９
との重畳面積を広くしている。
では、図５で説明した容量値Ｃ1 に対する容量値Ｃ2 を
大きくするために、浮遊ゲート３７がチャンネル領域に
あるトンネル酸化膜（図示せず）上とこのトンネル酸化
膜の両側のフィールド酸化膜３５上とに跨がって設けら
れており、これにより浮遊ゲート３７と制御ゲート３９
との重畳面積を広くしている。
【００５１】また、図３において、浮遊ゲート３７は、
チャンネル領域上の中央部分３７ａと一方のフィールド
酸化膜３５上にあって部分３７ａに隣接する部分３７ｂ
と、部分３７ｂに続き且つ部分３７ｂの２倍の幅を持つ
部分３７ｃと、他方のフィールド酸化膜３５上にあって
中央部分３７ａに隣接する部分３７ｂとからなってい
る。これら部分３７ａ〜３７ｄのうち、部分３７ａ、３
７ｂ、３７ｄについては、幅が同一である。さらに、部
分３７ｄのＸ方向の長さは、部分３７ｂのＸ方向の長さ
よりも短く形成されている。
チャンネル領域上の中央部分３７ａと一方のフィールド
酸化膜３５上にあって部分３７ａに隣接する部分３７ｂ
と、部分３７ｂに続き且つ部分３７ｂの２倍の幅を持つ
部分３７ｃと、他方のフィールド酸化膜３５上にあって
中央部分３７ａに隣接する部分３７ｂとからなってい
る。これら部分３７ａ〜３７ｄのうち、部分３７ａ、３
７ｂ、３７ｄについては、幅が同一である。さらに、部
分３７ｄのＸ方向の長さは、部分３７ｂのＸ方向の長さ
よりも短く形成されている。
【００５２】この第２の実施形態においても、各積層ゲ
ート型トランジスタの浮遊ゲートは、その中心部分３７
ａに関して非対称の形状をせっているが、制御ゲート３
９の延長するＸ方向に隣接する２つの積層ゲート型トラ
ンジスタの浮遊ゲートは、２つの積層ゲート型トランジ
スタの境界線に関して互いに対称の形状である。すなわ
ち、隣接する２つの積層ゲート型トランジスタのそれぞ
れの浮遊ゲートは、それぞれ幅広部分７ｃ、またはそれ
ぞれの幅狭部分７ｄが互いに対向するような、位置関係
に配置される。従って、Ｘ方向に整列する積層ゲート型
トランジスタの制御ゲート３９を接続する導電層には、
Ｘ方向に一連の凸部が、２つのメモリセルに相当する間
隔で形成されている。このように、制御ゲートを接続す
る導電層の凸部を２つのメモリセルに相当する間隔で設
けることにより、制御ゲート３９の延在するＸ方向にお
けるメモリセルの長さを出来るだけ小さな値に制限しつ
つ、コンタクト孔３３と、制御ゲート３９及び浮遊ゲー
ト３７の各々との間隔を各積層ゲート型トランジスタに
ついてほぼ一定に保つことができる。
ート型トランジスタの浮遊ゲートは、その中心部分３７
ａに関して非対称の形状をせっているが、制御ゲート３
９の延長するＸ方向に隣接する２つの積層ゲート型トラ
ンジスタの浮遊ゲートは、２つの積層ゲート型トランジ
スタの境界線に関して互いに対称の形状である。すなわ
ち、隣接する２つの積層ゲート型トランジスタのそれぞ
れの浮遊ゲートは、それぞれ幅広部分７ｃ、またはそれ
ぞれの幅狭部分７ｄが互いに対向するような、位置関係
に配置される。従って、Ｘ方向に整列する積層ゲート型
トランジスタの制御ゲート３９を接続する導電層には、
Ｘ方向に一連の凸部が、２つのメモリセルに相当する間
隔で形成されている。このように、制御ゲートを接続す
る導電層の凸部を２つのメモリセルに相当する間隔で設
けることにより、制御ゲート３９の延在するＸ方向にお
けるメモリセルの長さを出来るだけ小さな値に制限しつ
つ、コンタクト孔３３と、制御ゲート３９及び浮遊ゲー
ト３７の各々との間隔を各積層ゲート型トランジスタに
ついてほぼ一定に保つことができる。
【００５３】また、本実施形態においても、図２で説明
した理由により、Ｘ方向におけるメモリセル３１の長さ
を従来よりも短くすることができ、メモリセル３１の占
有面積を縮小することができる。一方、Ｘ方向における
メモリセル３１の長さを同じに保った場合には、メモリ
セル３１の占有面積を大きくすることなく浮遊ゲート３
７の面積を増大させることができて、浮遊ゲート３７の
電位が大きくなってより高速に書換えを実行することが
可能になる。
した理由により、Ｘ方向におけるメモリセル３１の長さ
を従来よりも短くすることができ、メモリセル３１の占
有面積を縮小することができる。一方、Ｘ方向における
メモリセル３１の長さを同じに保った場合には、メモリ
セル３１の占有面積を大きくすることなく浮遊ゲート３
７の面積を増大させることができて、浮遊ゲート３７の
電位が大きくなってより高速に書換えを実行することが
可能になる。
【００５４】（第３の実施形態）次に本発明の第３の実
施形態を図４を参照して説明する。第３の実施形態は、
第１の実施形態または第２の実施形態を一部変形したも
ので、図４は第１の実施形態を一部変形した場合を示
す。第１の実施形態で述べたように、積層ゲート型トラ
ンジスタの浮遊ゲートと選択トランジスタの選択ゲート
の相対位置関係は、浮遊ゲートと選択ゲートのとの間に
所定の最短間隔が確保されるように決められる。
施形態を図４を参照して説明する。第３の実施形態は、
第１の実施形態または第２の実施形態を一部変形したも
ので、図４は第１の実施形態を一部変形した場合を示
す。第１の実施形態で述べたように、積層ゲート型トラ
ンジスタの浮遊ゲートと選択トランジスタの選択ゲート
の相対位置関係は、浮遊ゲートと選択ゲートのとの間に
所定の最短間隔が確保されるように決められる。
【００５５】図４（ａ）に示すように、選択ゲート１０
の凸部の頂面を１０１、側面を１０２とし、浮遊ゲート
の幅狭部の１０１に面する面を７１、１０２に面する幅
広部の面を７２とするとき、浮遊ゲートと選択ゲートの
最短距離は、面１０１と面７１の距離ｄ１、または面１
０２と面７２の距離ｄ２の何れかであり、ｄ１及びｄ２
が何れも最短距離Ｄに等しいか、より大きくなるように
浮遊ゲートと選択ゲートの相対位置が決められる。
の凸部の頂面を１０１、側面を１０２とし、浮遊ゲート
の幅狭部の１０１に面する面を７１、１０２に面する幅
広部の面を７２とするとき、浮遊ゲートと選択ゲートの
最短距離は、面１０１と面７１の距離ｄ１、または面１
０２と面７２の距離ｄ２の何れかであり、ｄ１及びｄ２
が何れも最短距離Ｄに等しいか、より大きくなるように
浮遊ゲートと選択ゲートの相対位置が決められる。
【００５６】浮遊ゲート７と選択ゲート１０が図１
（ａ）に示すような形状の場合は、ｄ１、ｄ２が何れも
最短距離Ｄに等しいときに、メモリセル１の面積が最小
になるが、この場合も、明らかに、面１０１と１０２の
交わる稜線１０Ｐと、面７１と７２の間の隅部との間の
間隔は所定の最短距離Ｄよりも必要以上に大きくなる。
（ａ）に示すような形状の場合は、ｄ１、ｄ２が何れも
最短距離Ｄに等しいときに、メモリセル１の面積が最小
になるが、この場合も、明らかに、面１０１と１０２の
交わる稜線１０Ｐと、面７１と７２の間の隅部との間の
間隔は所定の最短距離Ｄよりも必要以上に大きくなる。
【００５７】従って、第３の実施形態においては、図４
（ａ），図４（ｂ）に示すように、面７１と７２の間の
隅部に隅部分２７ｅを形成し、隅部分２７ｅの面積に相
当する長さ浮遊ゲート２７のＸ方向の長さを短くする。
この場合、隅部分２７ｅの形状は、隅部分２７ｅの稜線
１０Ｐに対向する面７３と稜線１０Ｐとの距離ｄ3 が、
最短距離Ｄに等しいかより大きい限り任意の形状にする
ことができる。例えば、図４（ｂ）に示すように、浮遊
ゲート２７のＹ方向の幅が次第に大きくなるような平面
形状にしても良い。または、稜線１０Ｐを中心線とする
半径Ｄ以上の円筒表面の形状にしても良い。或いは、面
７１と面１０１の距離ｄ1 と面７２と面１０２の距離ｄ
2 を何れも所定の最短距離Ｄに等しくし、隅部分２７ｅ
の面７３が、図４（ｂ）の断面図において、面１０１と
１０２の交わる稜線１０Ｐに対応する点１０Ｐを中心と
する半径Ｄの円弧の一部となるようにしても良い。
（ａ），図４（ｂ）に示すように、面７１と７２の間の
隅部に隅部分２７ｅを形成し、隅部分２７ｅの面積に相
当する長さ浮遊ゲート２７のＸ方向の長さを短くする。
この場合、隅部分２７ｅの形状は、隅部分２７ｅの稜線
１０Ｐに対向する面７３と稜線１０Ｐとの距離ｄ3 が、
最短距離Ｄに等しいかより大きい限り任意の形状にする
ことができる。例えば、図４（ｂ）に示すように、浮遊
ゲート２７のＹ方向の幅が次第に大きくなるような平面
形状にしても良い。または、稜線１０Ｐを中心線とする
半径Ｄ以上の円筒表面の形状にしても良い。或いは、面
７１と面１０１の距離ｄ1 と面７２と面１０２の距離ｄ
2 を何れも所定の最短距離Ｄに等しくし、隅部分２７ｅ
の面７３が、図４（ｂ）の断面図において、面１０１と
１０２の交わる稜線１０Ｐに対応する点１０Ｐを中心と
する半径Ｄの円弧の一部となるようにしても良い。
【００５８】なお、以上の第１、第２の実施形態は本発
明を２トランジスタ型または１トランジスタ型のＥＥＰ
ＲＯＭに適用したものであるが、本発明はこれら以外の
ＥＰＲＯＭなどの積層ゲート型トランジスタを有する不
揮発性半導体記憶装置にも適用することができる。
明を２トランジスタ型または１トランジスタ型のＥＥＰ
ＲＯＭに適用したものであるが、本発明はこれら以外の
ＥＰＲＯＭなどの積層ゲート型トランジスタを有する不
揮発性半導体記憶装置にも適用することができる。
【００５９】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、浮遊ゲートの面積を同じに保った場合、浮遊ゲート
と他の導電膜との絶縁を十分に保ちつつ、制御ゲートの
延在方向におけるメモリセルの長さを短くすることがで
き、不揮発性半導体記憶装置をより高集積化することが
可能になる。また、制御ゲートの延在方向におけるメモ
リセルの長さを同じに保った場合、浮遊ゲートの面積を
大きくすることができ、不揮発性半導体記憶装置の記憶
情報の書換えに要する時間をより短くすることが可能に
なる。
ば、浮遊ゲートの面積を同じに保った場合、浮遊ゲート
と他の導電膜との絶縁を十分に保ちつつ、制御ゲートの
延在方向におけるメモリセルの長さを短くすることがで
き、不揮発性半導体記憶装置をより高集積化することが
可能になる。また、制御ゲートの延在方向におけるメモ
リセルの長さを同じに保った場合、浮遊ゲートの面積を
大きくすることができ、不揮発性半導体記憶装置の記憶
情報の書換えに要する時間をより短くすることが可能に
なる。
【図１】本発明の第１の実施形態によるＥＥＰＲＯＭの
構成を示す平面図及び断面図である。
構成を示す平面図及び断面図である。
【図２】本発明により１メモリセル当たりの面積を小さ
くすることの出来る理由を説明するための模式図であ
る。
くすることの出来る理由を説明するための模式図であ
る。
【図３】本発明の第２の実施形態によるＥＥＰＲＯＭの
構成を示す平面図である。
構成を示す平面図である。
【図４】本発明の第３の実施形態によるＥＥＰＲＯＭの
構成を示す平面図及びその一部拡大図である。
構成を示す平面図及びその一部拡大図である。
【図５】従来のＥＥＰＲＯＭの等価回路図である。
１ メモリセル ２ メモリセルトランジスタ ３ 選択用トランジスタ ４ 半導体基板 ５ 素子分離領域 ６ トンネル酸化膜 ７，２１，２２，２３，２７，３７ 浮遊ゲート ７ａ〜７ｄ，３７ａ〜３７ｄ 部分 ８ 絶縁膜 ９，３９ 制御ゲート １０ 選択ゲート １０Ｐ 稜線 ２７ｅ 隅部分 ３２ 積層ゲート型トランジスタ ３３ コンタクト孔 ３５ フィールド酸化膜 ７１，７２ 面 １０１ 頂面 １０２ 側面
Claims (17)
- 【請求項１】 隣接した２つの素子分離領域の間に画定
された第１の方向に延びる少なくとも１つの活性領域を
もった半導体基板と、 前記半導体基板の表面上の前記活性領域に形成された第
１の絶縁膜と、 前記第１の絶縁膜の上に形成され、前記第１の方向と交
差する第２の方向に延びる浮遊ゲートと制御ゲートをも
った積層ゲート構造をもった少なくとも１つのメモリセ
ルトランジスタを備え、 前記浮遊ゲートは前記活性領域の上に位置する中心部分
と、前記中心部分に隣接して前記２つの素子分離領域の
一方の上を前記第２の方向に延びる第１部分と、前記中
心部分に隣接して前記２つの素子分離領域の他方の上を
前記第２の方向に延びる第２部分とを有し、前記中央部
分と前記第１部分は前記第１の方向に測定した実質的に
均一な幅を有し、前記第２部分は、前記中央部分の幅よ
りも大きな幅をもった部分を有することを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 前記２つの方向に整列する複数の前記メ
モリセルトランジスタを備え、隣接する２つのメモリセ
ルトランジスタのそれぞれの浮遊ゲートは、２つのメモ
リセルトランジスタの境界に関して互いに対称の形状を
有することを特徴とする請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】 各メモリセルトランジスタと、その一方
の側に隣接するメモリセルトランジスタとは、それぞれ
の浮遊ゲートの前記第１の部分が互いに対向し、各メモ
リセルトランジスタと、その他方の側に隣接するメモリ
セルトランジスタとは、それぞれの浮遊ゲートの前記第
２の部分が互いに対向するように配設することを特徴と
する請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記浮遊ゲートの第２の部分は、前記中
心部分に直接接続される第３部分と、前記中心部分から
隔離し、前記第３部分に直接接続される第４部分を有
し、前記第３の部分は前記中心部分と実質的に同じ幅を
もち、前記第４部分は前記中心部分より大きな幅をもつ
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置。 - 【請求項５】 更に、前記メモリセルトランジスタと前
記第１の方向に隣接するメモリセル選択トランジスタを
有し、前記選択トランジスタの選択ゲートは前記第１の
方向の幅が実質的に一定な第１の部分と、前記第１の部
分よりも大きな幅をもった第２の部分を有し、前記選択
ゲートの前記第１部分は、前記浮遊ゲートの前記第４部
分に対向し、前記選択ゲートの前記第２部分は、前記浮
遊ゲートの前記第１、中央部分、第３部分に対向するこ
とを特徴とする請求項４に記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記第４の部分は前記中心部分の幅より
大きな均一な幅をもつことを特徴とする請求項４に記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記第４部分は幅が次第に大きくなる第
５部分と、前記第３部分より大きく、実質的に一定な幅
をもつ第６部分を含むことを特徴とする請求項４に記載
の不揮発性半導体記憶装置。 - 【請求項８】 半導体基板上に画定された１つの素子活
性領域に、第１の絶縁膜を中間に介して形成されたＬ字
形状の浮遊ゲートと、 前記浮遊ゲートの上に、第２の絶縁膜を中間に介して形
成された制御ゲートと、 前記素子活性領域の、前記浮遊ゲートの両側に形成され
た一対の不純物拡散領域とを有することを特徴とする不
揮発性半導体記憶装置。 - 【請求項９】 前記浮遊ゲートは前記素子活性領域の中
心を通り延長する中心線に関して非対称であることを特
徴とする請求項８に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記浮遊ゲートは前記素子活性領域の
上に延びる第１の部分と、少なくとも素子活性領域の上
に延びる第２の部分とを有し、少なくとも前記第２の部
分の端部は、前記第１の部分よりも大きな幅を有するこ
とを特徴とする請求項９に記載の不揮発性半導体記憶装
置。 - 【請求項１１】 前記浮遊ゲートの第２の部分の端部
は、前記第１の部分の２倍、またはそれ以上の幅を有す
ることを特徴とする請求項１０に記載の不揮発性半導体
記憶装置。 - 【請求項１２】 半導体基板上に画定された１つの素子
活性領域に、第１の絶縁膜を中間に介して形成された浮
遊ゲートと、 前記浮遊ゲートの上に、第２の絶縁膜を中間に介して形
成された制御ゲートと、 前記素子活性領域の、前記浮遊ゲートの両側に形成され
た一対の不純物拡散領域と、を備え、 前記浮遊ゲートは、第１の部分、前記第１の部分に接続
されている第２の部分とを有し、前記第１の部分の端部
が、前記第２の部分の端部の幅とは異なる幅を有するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項１３】 少なくとも前記第１の部分の端部の一
部、及び前記第２の部分の端部の一部が、素子分離領域
の上に延びていることを特徴とする請求項１２に記載の
不揮発性半導体記憶装置。 - 【請求項１４】 前記浮遊ゲートが、前記素子活性領域
の中心を通って延長する中心線に関して非対称の形状を
有することを特徴とする請求項１３に記載の不揮発性半
導体記憶装置。 - 【請求項１５】 前記浮遊ゲートがＬ字状の形状を有す
ることを特徴とする請求項１３に記載の不揮発性半導体
記憶装置。 - 【請求項１６】 前記第１の部分の端部の幅は、前記第
２の部分の幅よりも大きいことを特徴とする請求項１２
に記載の不揮発性半導体記憶装置。 - 【請求項１７】 前記第１の部分の端部の幅は、前記第
２の部分の端部の幅の２倍、またはそれ以上であること
を特徴とする請求項１６に記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05553697A JP3887443B2 (ja) | 1996-02-23 | 1997-02-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-61866 | 1996-02-23 | ||
| JP6186696 | 1996-02-23 | ||
| JP05553697A JP3887443B2 (ja) | 1996-02-23 | 1997-02-24 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289258A true JPH09289258A (ja) | 1997-11-04 |
| JP3887443B2 JP3887443B2 (ja) | 2007-02-28 |
Family
ID=26396426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05553697A Expired - Fee Related JP3887443B2 (ja) | 1996-02-23 | 1997-02-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3887443B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128195A (ja) * | 2004-10-26 | 2006-05-18 | Denso Corp | 不揮発性半導体記憶装置 |
-
1997
- 1997-02-24 JP JP05553697A patent/JP3887443B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128195A (ja) * | 2004-10-26 | 2006-05-18 | Denso Corp | 不揮発性半導体記憶装置 |
| JP4506407B2 (ja) * | 2004-10-26 | 2010-07-21 | 株式会社デンソー | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3887443B2 (ja) | 2007-02-28 |
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