KR20080060607A - 반도체 장치의 콘택 플러그 형성 방법 - Google Patents

반도체 장치의 콘택 플러그 형성 방법 Download PDF

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한상엽
원세라
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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 콘택홀을 형성한 후, 콘택홀 저면에 SixGey 박막을 이용하여 제1 콘택 플러그를 형성한 후, 제1 콘택 플러그 형성 공정과 동일한 장비 및 온도에서 SPE 방식을 이용한 제2 콘택 플러그를 형성함으로써, 제1 콘택플러그와 제2 콘택플러그 간의 계면에 의한 저항 발생을 억제하여 낮은 저항의 콘택 플러그를 형성할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 개시한다.
콘택 플러그, SEG, SPE, 저항

Description

반도체 장치의 콘택 플러그 형성 방법{Method for forming a contact plug in semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 콘택 플러그를 설명하기 위한 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 게이트 라인
102 : 스페이서 103 : 층간 절연막
104 : 콘택홀 105 : 제1 콘택 플러그막
106 : 제2 콘택 플러그막
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 저항 을 낮출 수 있는 콘택 플러그 형성 방법에 관한 것이다.
반도체 소자가 미세화됨에 따라 게이트 길이가 작아지면서 단채널 마진이 줄어들어 문턱전압(threshold voltage : Vt)을 구현하는 것이 점차 중요한 이슈가 되고 있다. 또한, 필연적으로 과도한 문턱전압 이온주입을 요구하게 되었고, 따라서, 적절한 리프레쉬(refresh) 특성 마진이 점점 줄어들고 있는 실정이며, 적절한 전류구동력을 얻기 위해 콘택저항을 낮추는 것이 필수적이 되었다.
일반적으로, 반도체소자의 제조시에 선택적 실리콘 성장(SEG) 기술의 적용 가능성은 셀 크기의 축소와 공정단순화 그리고 전기적 특성 확보차원에서 높이 평가되고 있다.
최근까지는 반도체소자 제조시에 적용하는 실리콘 콘택플러그는 콘택홀 형성후, 콘택홀내에 다결정실리콘을 증착하고 이를 시엠피(CMP)공정으로 평탄화시켜 형성하였다.
도 1은 종래 기술에 따른 콘택홀 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 라인(11)들이 형성된다. 이 후, 게이트 라인(11) 측벽에 스페이서(12)를 형성한다. 게이트 라인(11)들 사이의 접합 영역상에는 SPE(Solid Phase Epitaxy) 방식으로 성장시킨 콘택 플러그용 제1 도전막(13)이 형성되고 제1 도전막(13) 상에 콘택 플러그용 제2 도전막(14)이 형성된다. 제2 도전막(14)은 SEG(Silicon Epitaxial Growth) 방식으로 성장시킨다.
상술한 바와 같이 제1 및 제2 도전막(13 및 14)을 SPE 및 SEG 방식으로 형성 하는 방법은 서로 다른 증착 장비를 이용하여 형성함으로써 제1 및 제2 도전막(13 및 14)의 계면에 의한 저항 증가의 요인이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀을 형성한 후, 콘택홀 저면에 SixGey 박막을 이용하여 제1 콘택 플러그를 형성한 후, 제1 콘택 플러그 형성 공정과 동일한 장비 및 온도에서 SPE 방식을 이용한 제2 콘택 플러그를 형성함으로써, 제1 콘택플러그와 제2 콘택플러그 간의 계면에 의한 저항 발생을 억제하여 낮은 저항의 콘택 플러그를 형성할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는 데 있다.
본 발며의 일실시 예에 따른 반도체 소자의 콘택 플러그 형성 방법은 반도체 기판 상에 다수의 게이트 라인을 형성하는 단계와, 상기 게이트 라인을 포함하는 전체 구조 상에 층간 절연막을 형성하는 단계와, 상기 다수의 게이트 라인 사이의 상기 반도체 기판이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 저면에 제1 도전막을 형성하는 단계, 및 상기 제1 도전막 상에 제2 도전막을 형성하여 상기 콘택홀을 채움으로써 콘택 플러그를 형성하는 단계를 포함하며, 상기 제1 도전막과 상기 제2 도전막은 같은 장비 및 같은 온도 조건에서 형성한다.
상기 제1 도전막은 SiXGeY 박막으로 형성하며, 상기 SiXGeY 박막은 SiXHY 와 GeXHY 반응가스를 사용하여 형성한다. 상기 SiXGeY 박막의 X, Y 조성비는 1:9 내지 5:5로 형성하며, 상기 제1 도전막과 상기 제2 도전막은 500 내지 700℃의 온도에서 형성한다.
상기 제2 도전막은 SPE 박막으로 형성하며, 상기 제1 도전막은 상기 반도체 기판과 동일한 방향성을 갖는 박막으로 형성고, 상기 SiXGeY 박막은 SiXHY 와 GeXHY 반응가스를 사용하여 형성한다. 상기 제2 도전막은 아모포스 결정 구조를 갖도록 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 게이트 라인 형성 공정을 진행하여 게이트 라인(101)들을 형성한다. 이 후, 도면으로 도시되진 않았지만 이온 주입 공정을 실시하여 게이트 라인(101)들과 인접한 반도체 기판(100) 내에 정션 영역을 형성한다. 이 후, 콘택홀 형성 공정시 오정렬에 의한 손상을 방지하기 위하여 게이트 라인(101)들의 측벽에 스페이서(102)를 형성한다. 스페이서는 산화막 또는 질화막과 같은 절연막으로 형성하는 것이 바람직하다. 이후 게이트 라인(101)들을 포함한 전체 구조 상에 층간 절연막(103)을 형성한다.
도 3을 참조하면, 마스크를 이용한 식각 공정으로 게이트 라인(102)들 사이의 정션 영역이 노출되도록 층간 절연막(103)을 식각하여 콘택홀(104)을 형성한다.
도 4를 참조하면, 콘택홀의 저면에 SiXGeY 박막(105)을 형성한다. SiXGeY 박막(105)은 500 내지 700℃의 온도에서 형성하는 것이 바람직하다. SiXGeY 박막(105)은 SiXHY 와 GeXHY 반응가스를 사용하여 형성하는 것이 바람직하다. SiXGeY 박막(105)의 X는 0.1 내지 0.5, Y는 0.5 내지 0.9의 조성비를 갖도록 형성하는 것이 바람직하다. 즉, 1:9 내지 5:5의 조성비를 갖도록 형성한다. SiXGeY 박막(105)은 실리콘에 비해 저온에서도 반도체 기판(100)과 동일한 방향성을 갖는 박막이 형성 가능하다.
도 5를 참조하면, SiXGeY 박막(105)을 포함한 전체 구조 상에 상술한 SiXGeY 박막(105) 형성 공정과 동일한 방식(동일 장비, 동일 온도)으로 SPE 박막(106)을 SiXGeY 박막(105) 상에 형성하여 콘택 플러그(105, 106)을 형성한다. SPE 박막(106)은 SiXHY 반응가스를 사용하여 형성하는 것이 바람직하다. SPE 박막(106)은 아모포 스 결정 구조를 갖도록 형성하는 것이 바람직하다.
상술한 바와 같이 SiXGeY 박막(105) 및 SPE 박막(106)은 저온에서 반도체 기판(100)과 동일한 방향성을 갖는 단결정 박막으로 형성하고 서로 동일한 장비와 온도 조건에서 형성함으로써, 콘택 플러그 형성 중에 발생할 수 있는 계면 형성을 원천적으로 억제하여 낮은 저항의 콘택 플러그를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, ㅍ콘택홀을 형성한 후, 콘택홀 저면에 SixGey 박막을 이용하여 제1 콘택 플러그를 형성한 후, 제1 콘택 플러그 형성 공정과 동일한 장비 및 온도에서 SPE 방식을 이용한 제2 콘택 플러그를 형성함으로써, 제1 콘택플러그와 제2 콘택플러그 간의 계면에 의한 저항 발생을 억제하여 낮은 저항의 콘택 플러그를 형성할 수 있다.

Claims (9)

  1. 반도체 기판 상에 다수의 게이트 라인을 형성하는 단계;
    상기 게이트 라인을 포함하는 전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 다수의 게이트 라인 사이의 상기 반도체 기판이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 저면에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 제2 도전막을 형성하여 상기 콘택홀을 채움으로써 콘택 플러그를 형성하는 단계를 포함하며,
    상기 제1 도전막과 상기 제2 도전막은 같은 장비 및 같은 온도 조건에서 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막은 SiXGeY 박막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 2 항에 있어서,
    상기 SiXGeY 박막은 SiXHY 와 GeXHY 반응가스를 사용하여 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 2 항에 있어서,
    상기 SiXGeY 박막의 X, Y 조성비는 1:9 내지 5:5로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 도전막과 상기 제2 도전막은 500 내지 700℃의 온도에서 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서,
    상기 제2 도전막은 SPE 박막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 제1 도전막은 상기 반도체 기판과 동일한 방향성을 갖는 박막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 2 항에 있어서,
    상기 SiXGeY 박막은 SiXHY 와 GeXHY 반응가스를 사용하여 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 1 항에 있어서,
    상기 제2 도전막은 아모포스 결정 구조를 갖도록 형성하는 반도체 소자의 콘택 플러그 형성 방법.
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