CN108269788A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件，包括衬底、衬底上的多晶硅层、第一金属层以及第二金属层，设于所述第二金属层和多晶硅层之间的金属屏蔽层，所述第一金属层通过第一接触孔内的金属塞连接下方的所述多晶硅层，所述第二金属层在所述半导体器件中的高度大于所述金属屏蔽层在所述半导体器件中的高度，所述金属屏蔽层通过第二接触孔内的金属塞连接下方的所述衬底，所述金属屏蔽层用于对所述第二金属层产生的电场进行屏蔽以减少所述电场对所述多晶硅层的影响。本发明设置金属屏蔽层以屏蔽第二金属层产生的电场，能够提高多晶硅层的电阻值的稳定性。且由于屏蔽了电场，在版图的布线时就不再需要将第二金属层的走线避开多晶硅层，因此可以提高布线的自由度。

Description

半导体器件
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件。
背景技术
典型的多晶硅的电阻率为300ohm/sq左右，而高阻多晶硅(Poly HR,HR即HighResistor)的电阻率则在1000ohm/sq以上。传统的设置有高阻多晶硅结构的半导体器件在测试和使用时，会出现高阻多晶硅的电阻值与设计值偏离较大、电阻值不稳定的情况。发明人经实验和研究认为，这是因为高阻多晶硅为半导体电阻，其单位电阻值比较大，更容易受电压，温度等外界条件的影响。具体地，发明人发现高阻多晶硅的电阻值容易受外界的金属层(主要是器件本身的金属连线层)的走线和电位的影响，尤其是容易受靠近高阻多晶硅的金属连线层的影响。
发明内容
基于此，有必要提高一种高阻多晶硅的电阻值的稳定性较高的半导体器件。
一种半导体器件，包括衬底、衬底上的多晶硅层、第一金属层以及第二金属层，所述第一金属层通过第一接触孔内的金属塞连接下方的所述多晶硅层，还包括设于所述第二金属层和多晶硅层之间的金属屏蔽层，所述第二金属层在所述半导体器件中的高度大于所述金属屏蔽层在所述半导体器件中的高度，所述金属屏蔽层通过第二接触孔内的金属塞连接下方的所述衬底，所述金属屏蔽层用于对所述第二金属层产生的电场进行屏蔽以减少所述电场对所述多晶硅层的影响。
在一个实施例中，所述多晶硅层为高阻多晶硅。
在一个实施例中，所述第一金属层和第二金属层为金属连线层。
在一个实施例中，所述第二金属层的设计工作电压大于所述第一金属层的设计工作电压。
在一个实施例中，所述第一金属层和金属屏蔽层为同一步骤中制造形成。
在一个实施例中，所述第一接触孔内的金属塞和第二接触孔内的金属塞为同一步骤中制造形成。
在一个实施例中，所述第二金属层在所述衬底表面的正投影与所述金属屏蔽层在所述衬底表面的正投影形成交叉和部分重叠。
在一个实施例中，所述半导体器件包括有源区和隔离区，所述多晶硅层位于所述隔离区。
在一个实施例中，所述隔离区包括浅沟槽隔离结构，所述多晶硅层设于所述浅沟槽隔离结构的氧化层表面。
在一个实施例中，所述多晶硅层包括多晶硅条，所述多晶硅条的宽度小于所述金属屏蔽层的宽度，所述金属屏蔽层在所述衬底表面的正投影能够在宽度方向上完全覆盖所述多晶硅条。
上述半导体器件，设置金属屏蔽层以屏蔽第二金属层产生的电场，能够提高多晶硅层的电阻值的稳定性。且由于屏蔽了第二金属层产生的电场，因此在版图(layout)的布线时，不需要将第二金属层的走线避开多晶硅层，因此可以提高布线的自由度。
附图说明
图1是一实施例中半导体器件的正视图的示意图；
图2是图1所示半导体器件的俯视图；
图3是图1所示半导体器件的左视图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中半导体器件的正视图的示意图(且为剖视图)，包括衬底10、衬底10上的多晶硅层30、第一金属层40、第二金属层50以及金属屏蔽层42，需要指出的是图中将衬底10内的结构以及层间介质(ILD)等结构均省略，仅绘出了与本发明相关度较大的结构。第一金属层40通过第一接触孔内的金属塞31连接下方的多晶硅层30。金属屏蔽层42设于第二金属层50和多晶硅层30之间，金属屏蔽层42在半导体器件中的高度小于第二金属层50在半导体器件中的高度(即金属屏蔽层42在图1中Z轴上的坐标小于第二金属层50在图1中Z轴上的坐标)。金属屏蔽层42通过第二接触孔内的金属塞(图1中未示)连接下方的衬底10。金属屏蔽层42遮挡在第二金属层50与多晶硅层30之间，能够对第二金属层50产生的电场进行屏蔽以减少电场对多晶硅层30的影响。
上述半导体器件，设置金属屏蔽层42屏蔽第二金属层50产生的电场，能够提高多晶硅层30的电阻值的稳定性。且由于屏蔽了第二金属层50产生的电场，因此在版图(layout)的布线时，不需要将第二金属层50的走线避开多晶硅层30，因此可以提高布线的自由度。
参见图1，半导体器件包括有源区110和隔离区，多晶硅层30位于隔离区，衬底10为硅衬底。在图1所示实施例中，隔离区包括浅沟槽隔离(STI)结构20，多晶硅层30设于浅沟槽隔离结构20的氧化层表面。
在一个实施例中，多晶硅层为高阻多晶硅(Poly HR)。可以理解的，高阻多晶硅由于是半导体电阻，单位电阻值比较大，更容易受电压，温度等外界条件的影响，因此设置金属屏蔽层42对其进行屏蔽的必要性较大。而对于其他工艺和结构的多晶硅层，同样可以设置金属屏蔽层42进行电场屏蔽。在图1所示实施例中，多晶硅层30为设置在浅沟槽隔离结构20表面的高阻多晶硅，作为电阻器。
在一个实施例中，第一金属层40和第二金属层50为金属连线层。参见图1，第一金属层40在设计时就尽量避开了多晶硅层30，因此金属屏蔽层42的设计目的是屏蔽第二金属层50产生的电场。第二金属层50是设计用于高电压的走线(大于器件工作时第一金属层40上通的电压)，第二金属层50穿过多晶硅层30的上方时，如果没有金属屏蔽层42对其产生的电场进行屏蔽，则多晶硅层30的高阻多晶硅上的电荷会发生积聚效应，从而会产生一个低电阻层，最终会影响高阻多晶硅总的电阻。
在一个实施例中，第一金属层40和金属屏蔽层42为同一步骤中制造形成，这样相对于传统的结构可以不增加制造工序和光刻版的数量。
请一并参见图2和图3，分别为图1所示器件的俯视图和左视图的示意图(同样省略了图1省略的结构)。图2和图3中示出了第二接触孔内的金属塞33。在一个实施例中，第一接触孔内的金属塞31和第二接触孔内的金属塞33为同一步骤中制造形成，但金属塞31是将多晶硅层30接至第一金属层40，金属塞33是将金属屏蔽层42拉至衬底电位。
参见图2，第二金属层50在衬底10表面的正投影与金属屏蔽层42在衬底10表面的正投影形成交叉和部分重叠。即第二金属层50直接从金属屏蔽层42和高阻多晶硅的头上跨过，也不会对高阻多晶硅的电阻值造成过大的影响，因此可以提高第二金属层50布线的自由度。
参见图2，多晶硅层30包括多晶硅条，多晶硅条的宽度(在图2中为X方向的尺寸)小于金属屏蔽层42的宽度。金属屏蔽层42在衬底10表面的正投影能够在宽度方向上完全覆盖多晶硅条，这样才能获得比较好的屏蔽效果。金属屏蔽层42同样在长度方向(图2中的Y方向)应尽可能覆盖多晶硅条，但又需要留出与第一金属层40之间的安全距离，避免金属屏蔽层42和第一金属层40在制造时连在一起造成短路。
在图2所示实施例中，金属屏蔽层42包括横向的屏蔽段和纵向的接触孔引出段，第二接触孔是连通至接触孔引出段。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件，包括衬底、衬底上的多晶硅层、第一金属层以及第二金属层，所述第一金属层通过第一接触孔内的金属塞连接下方的所述多晶硅层，其特征在于，还包括设于所述第二金属层和多晶硅层之间的金属屏蔽层，所述第二金属层在所述半导体器件中的高度大于所述金属屏蔽层在所述半导体器件中的高度，所述金属屏蔽层通过第二接触孔内的金属塞连接下方的所述衬底，所述金属屏蔽层用于对所述第二金属层产生的电场进行屏蔽以减少所述电场对所述多晶硅层的影响。
2.根据权利要求1所述的半导体器件，其特征在于，所述多晶硅层为高阻多晶硅。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述第一金属层和第二金属层为金属连线层。
4.根据权利要求3所述的半导体器件，其特征在于，所述第二金属层的设计工作电压大于所述第一金属层的设计工作电压。
5.根据权利要求1或2所述的半导体器件，其特征在于，所述第一金属层和金属屏蔽层为同一步骤中制造形成。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一接触孔内的金属塞和第二接触孔内的金属塞为同一步骤中制造形成。
7.根据权利要求1或2所述的半导体器件，其特征在于，所述第二金属层在所述衬底表面的正投影与所述金属屏蔽层在所述衬底表面的正投影形成交叉和部分重叠。
8.根据权利要求1或2所述的半导体器件，其特征在于，所述半导体器件包括有源区和隔离区，所述多晶硅层位于所述隔离区。
9.根据权利要求8所述的半导体器件，其特征在于，所述隔离区包括浅沟槽隔离结构，所述多晶硅层设于所述浅沟槽隔离结构的氧化层表面。
10.根据权利要求1或2所述的半导体器件，其特征在于，所述多晶硅层包括多晶硅条，所述多晶硅条的宽度小于所述金属屏蔽层的宽度，所述金属屏蔽层在所述衬底表面的正投影能够在宽度方向上完全覆盖所述多晶硅条。
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