CN102194817A - 半导体器件 - Google Patents

Abstract

本发明提供了一种半导体器件，包括：衬底，在所述衬底中形成的多个浅隔离沟槽；在所述衬底中形成的多个有源区，所述相邻的有源区通过所述多个浅隔离沟槽间隔开；在所述多个浅隔离沟槽上形成的多晶硅层；在所述有源区和多晶硅层上形成的多层层间介电层和夹在相邻层间介电层之间的第一金属层；在位于顶层的层间介电层上形成的第二金属层，用于形成平面电感；所述有源区和多晶硅层通过在层间介电层中形成的接触孔接地从而形成图案化接地屏蔽层。根据本发明，与没有设置图案化接地屏蔽层的平面电感相比，插入图案化接地屏蔽层的平面电感提供了具有可比性或更好的Q性能，也可以减少感应的衬底耦合噪声对电路的影响。

Description

半导体器件

技术领域

本发明涉及无源半导体器件，具体地说，涉及一种基于互补型金属氧化物半导体(CMOS)工艺的射频集成电路中的平面电感器。

背景技术

快速增长的无线通信市场的巨大需求也造成了对射频集成电路的需求。近年来，随着特征尺寸的不断减小，深亚微米CMOS工艺其MOSFET的特征频率已经达到50GHz以上，使得利用CMOS工艺实现GHz频段的高频模拟电路成为可能。最近几年，世界各国的研究人员在CMOS射频集成电路的设计和制作方面进行了大量的研究，使CMOS射频集成电路的性能不断得到提高。

平面电感(或称片上电感)在如电压控制振荡器(VCO)，低噪声放大器(LNA)，混频器等的射频集成电路中是一种关键元件。平面电感品质因数低，占据较大的芯片面积是需要解决的两个主要问题。在90纳米、65纳米及以后的工艺要求的先进技术中，有一个已经证明的重要现象是，扩散(有源区)和多晶n硅图案密度将严重影响RTA(快速热退火)工艺控制的窗口，它导致器件的芯片变化较大，然后造成电路性能远离设计目标。所以，AA(有源区)和多晶硅图案密度在先进的CMOS工艺中具有重要作用。对于射频电路设计，大部分电感将占用过大的芯片面积，所以，在电感区之下的AA(有源区)和多晶硅图案密度应当被折衷考虑，以确保整个工艺的稳定性。

在90纳米、65纳米及以后的技术节点中，必须在电感区以下包括伪AA(有源区)、多晶硅和金属以达到最低密度规则。然而，由于金属伪装层的插入，电感性能的Q值几乎下降超过15％。对于自动AA及多晶硅伪单元填充的电感性能，大部分射频电路设计师更为关心感应的衬底耦合噪声的水平。分立的AA和多晶硅伪插入可能会在电路中感应更多的衬底耦合噪声，尤其是对于低噪声放大器电路。

所以在目前的状况下，更多的设计不考虑在电感下AA和多晶硅的伪插入。但这种要求会影响整个工艺窗口的控制。

因此，考虑到上述问题，目前急需一种与CMOS工艺兼容的电感器，它具有更好的Q性能，较小的衬底耦合噪声和电感变化。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明的目的是提供一种与CMOS工艺兼容的电感器，它具有更好的Q性能，较小的衬底耦合噪声和电感变化。

根据本发明的一个方面，提供了一种半导体器件，包括：衬底，在所述衬底中形成的多个浅隔离沟槽；在所述衬底中形成的多个有源区，所述相邻的有源区通过所述多个浅隔离沟槽间隔开；在所述多个浅隔离沟槽上形成的多晶硅层；在所述有源区和多晶硅层上形成的多层层间介电层和夹在相邻层间介电层之间的第一金属层；在位于顶层的层间介电层上形成的第二金属层，用于形成平面电感；所述有源区和多晶硅层通过在层间介电层中形成的接触孔接地从而形成图案化接地屏蔽层。

根据本发明的另一个方面，所述电感器选自螺旋电感、两端差分电感和三端差分电感器。

根据本发明的另一个方面，所述电感器是16边形螺旋形状。

根据本发明的另一个方面，所述电感器是正16边形螺旋形状。

根据本发明的另一个方面，所述三端差分电感具有中心抽头。

根据本发明的另一个方面，所述电感器的匝数是2.5。

根据本发明，与没有设置图案化接地屏蔽层的平面电感相比，插入图案化接地屏蔽层的平面电感具有更好的品质因数，小于1％的电感变化，并提供了具有可比性或更好的Q性能，也可以减少感应的衬底耦合噪声对电路的影响。另外，具有从有源区和多晶硅构造的图案化接地屏蔽层的电感可以提供很好的图案化密度，以确保工艺稳定性。

附图说明

图1a和1b是根据本发明一个实施例的平面电感的等效电路图及版图；

图2是图1b所示平面电感的形成工艺剖面图；

图3a和3b是根据本发明另一个实施例的带有中心抽头的平面电感的等效电路图及版图；

图4a和4b是根据本发明制作的平面电感与不带有构图接地屏蔽层的平面电感的品质因数和电感值与频率的关系比较图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何提供一种基于CMOS工艺的平面电感器来解决上述问题的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

根据本发明，设计了一种带有以有源区(AA)和多晶硅构造的图案化接地屏蔽(PSG)的平面电感器。以满足90纳米、65纳米及以后的工艺要求的电路设计和工艺稳定性。根据本发明的一个实施例，图1a和1b示意性地示出根据本发明的平面电感的等效电路图及版图，其中图1a是平面电感100的理想等效电路图，电感100包括第一端和第二端以及连接在第一端和第二端之间的线圈，在这里示例性示出了匝数为4的线圈。图1b是平面电感100的俯视的工艺版图，图中以16边形且匝数为2.5的多边形平面差分电感为例。

如图1b所示，平面电感100包括第一端101和第二端102，以及连接在第一端101和第二端102之间的线圈。在图1b中，示例性地示出了匝数为2.5的线圈。在平面电感100的外围设置有图案化接地屏蔽层103，其具体结构将结合下文进行详述。在图1b所示的平面电感100中，电感的线条宽度8μm，线条间距是1.5μm。图案化接地屏蔽层的宽度是2.8μm。

图2是沿图1b的平面电感版图中的A-A’线剖视的截面图，示出了平面电感的示意性工艺结构。如图2所示，平面电感200包括衬底201，这里的衬底可选用硅衬底。在衬底201上形成多个浅隔离沟槽202，然后形成有源区203，该相邻的有源区203通过形成的多个浅隔离沟槽202彼此隔开。在浅隔离沟槽上形成多晶硅层204。该有源区203和多晶硅层204通过衬底201接地以形成图1b所示的图案化接地屏蔽层。然后在多晶硅层204和有源区203上形成多个第一金属层206和夹在相邻两层第一金属层206之间的层间介电层205，其中设置有多个接触孔208作为引出有源区203和多晶硅层204的布线层。这里仅示意性地示出了二层第一金属层206和二层层间介电层205。最后在器件顶端设置第二金属层207作为制作平面电感的层。这里的第二金属层可以是超厚金属层(UTM)，电感的主体线圈是由第二金属层207绕制而成的，图中的部件207a示意性地示出了其中一匝线圈。最后，可以在器件表面形成钝化层(图中未示出)，以完成整个器件的制造工艺。

有源区203、浅隔离沟槽202和多晶硅层204还可以用于形成其它元件或器件。因此，本发明的电感器可以与其它元器件的制造工艺兼容。但是电感的正下方不能再制作其它的器件了。本发明中，电感的正下方是图案化接地屏蔽层。

根据本发明的另一个实施例，图3a和3b示意性地示出根据本发明的带有中心抽头的平面电感的等效电路图及版图，其中图3a是带有中心抽头的平面电感300的理想等效电路图，电感300包括第一端和第二端以及连接在第一端和第二端之间的线圈，在这里示例性示出了匝数为8的线圈。图3b是带有中心抽头的平面电感300的俯视的工艺版图，图中以16边形且匝数为2.5的多边形平面差分电感为例。

如图3b所示，平面电感300包括第一端301和第二端302，连接在第一端301和第二端302之间的线圈，以及从线圈中心引出的中心抽头端304。在图3b中，示例性地示出了匝数为2.5的线圈。在平面电感300的外围设置有图案化接地屏蔽层303。平面电感300的形成工艺类似于上述图2所示的不带中心抽头的平面电感的形成工艺，中心抽头端可通过在第二金属层中形成接触孔以连接到地。在图3b所示的平面电感300中，电感的线条宽度8μm，线条间距是1.5μm。图案化接地屏蔽层的宽度是2.8μm。

图4a和图4b显示了根据本发明制作的带有构图接地屏蔽层的多边形平面电感的品质因数(Q)和电感值与频率的曲线，这里以16边形的三端差分多边形平面电感为例，其中电感器的半径＝30μm。通过设置根据本发明的构图接地屏蔽层和不带有构图接地屏蔽层的平面电感进行比较，并用ADS Momentum软件进行仿真。可以看到，与没有设置构图接地屏蔽层的平面电感相比，设置有构图接地屏蔽层的16边形电感具有更优异的品质因数，而电感值的变化幅度则小于1％。

除了这里示出的16边形的螺旋形状的平面电感之外，其它数量的多边形也可以适用于本发明，但优选是16边形，更优选是正16边形。

根据本发明的电感器的电感值L和品质因数Q的计算公式为：

$\mathrm{Sdiff}=\frac{(S_{11}-S_{12}-S_{21}+S_{22})}{2.0}$

$\mathrm{Zdiff}=\frac{2\·Z_0\·(1+\mathrm{Sdiff})}{(1-\mathrm{Sdiff})}$

$L=\mathrm{Ldiff}=\frac{\mathrm{imag}\left(\mathrm{Zdiff}\right)}{\mathrm{\ω}}$

$Q=\mathrm{Qdiff}=\frac{\mathrm{imag}\left(\mathrm{Zdiff}\right)}{\mathrm{real}\left(\mathrm{Zdiff}\right)}$

其中，各个参数的含义是：

S₁₁、S₁₂、S₂₁、S₂₂是2端子电感的S参数(散射参数)，Z₀＝50欧姆，ω＝2*π*频率。Sdiff和Zdiff是中间计算过程的系数。

具有根据如上所述的实施例制造CMOS器件的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种半导体器件，包括：

衬底；

在所述衬底中形成的多个浅隔离沟槽；

在所述衬底中形成的多个有源区，所述相邻的有源区通过所述多个浅隔离沟槽间隔开；

在所述多个浅隔离沟槽上形成的多晶硅层；

在所述有源区和多晶硅层上形成的多层层间介电层和夹在相邻层间介电层之间的第一金属层；

在位于顶层的层间介电层上形成的第二金属层，用于形成平面电感；

所述有源区和多晶硅层通过在层间介电层中形成的接触孔接地从而形成图案化接地屏蔽层。

2.根据权利要求1的半导体器件，其中所述电感器选自螺旋电感、两端差分电感和三端差分电感器。

3.根据权利要求1的半导体器件，其中所述电感器是16边形螺旋形状。

4.根据权利要求3的半导体器件，其中所述电感器是正16边形螺旋形状。

5.根据权利要求2的半导体器件，其中所述三端差分电感具有中心抽头。

6.根据权利要求1的半导体器件，其中所述电感器的匝数是2.5。

7.一种包含通过如权利要求1所述的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

8.一种包含通过如权利要求1所述的半导体器件的电子设备，其中所述电子设备个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

Images