CN104465407A - 一种半导体器件及制备方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及制备方法，包括：提供一具有第一导电类型阱区的半导体衬底，在阱区之上形成有栅极结构，在栅极结构一侧下方的阱区内形成第二导电类型的本体区；进行自对准离子注入，于所述第二导电类型本体区顶部形成一具有第一导电类型的掺杂区；在所述栅极结构的两侧制备侧墙；分别进行第二导电类型重掺杂和第一导电类型重掺杂，在本体区顶部的第一导电类型的掺杂区中形成第二导电类型的体接触区和第一导电类型的漏极接触区。本发明使得LDMOS与低压部分的nldd工艺相分开，使得LDMOS的性能与nldd不相关，工艺变得更加灵活性更具兼容性，而且也不需要额外增加光刻工艺，降低了生产成本。

Description

一种半导体器件及制备方法
技术领域
本发明涉及半导体领域，确切的说，涉及一种半导体器件及制备方法。
背景技术
在高压功率集成电路中常采用高压LDMOS(Laterally DiffusedMetal Oxide Semiconductor，横向扩散金属-氧化物-半导体)晶体管满足耐高压、实现功率控制等方面的要求，特别适用于CDMA、W-CDMA、TETRA、数字地面电视等需要宽频率范围、高线性度和使用寿命要求高的应用。
与晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显。同时LDMOS由于更容易与CMOS工艺兼容而被广泛采用。
LDMOS能经受住高于双极型晶体管3倍的驻波比，能在较高的反射功率下运行而没有破坏LDMOS设备；它较能承受输入信号的过激励和适合发射射频信号，因为它有高级的瞬时峰值功率。LDMOS增益曲线较平滑并且允许多载波射频信号放大且失真较小。LDMOS管有一个低且无变化的互调电平到饱和区，不像双极型晶体管那样互调电平高且随着功率电平的增加而变化。这种主要特性允许LDMOS晶体管执行高于双极型晶体管二倍的功率，且线性较好。LDMOS晶体管具有较好的温度特性温度系数是负数，因此可以防止热耗散的影响。这种温度稳定性允许幅值变化只有0.1dB，而在有相同的输入电平的情况下，双极型晶体管幅值变化从0.5～0.6dB，且通常需要温度补偿电路。
现有自对准的LDMOS工艺中，需要用到低压(例如5V)部分的漏极浅掺杂(nldd)以达到导通。如图1A～1D所示：首先提供一衬底10，在衬底10的表面形成有N型阱区11，在阱区11之上设置有栅极13，在栅极13和衬底10之间还设置有栅氧化层12，进行离子注入工艺，在栅极13两侧的阱区11中分别形成P-型本体区(P-body)14和N-型漂移区15，形成图1A所示的结构；之后进行N-型的LDD注入，在靠近栅极一侧的P-型本体区14中形成LDD掺杂区(nldd)16，形成图1B所示的结构；之后制备侧墙17覆盖在栅极13两侧的侧壁上，如图1C所示；进行N+掺杂和P+掺杂，在P-型本体区14顶部表面形成N-型重掺杂区18和P-型重掺杂区19，以及在N-型漂移区15顶部表面形成N型重掺杂区18。
如此，LDMOS器件的性能就与5V nldd捆绑在一起，一旦需要针对nldd作调整，LDMOS的电性参数也会被动的改变，因此导致工艺不够灵活。
发明内容
本发明一种半导体器件的制备方法，其中，包括如下步骤：
提供一具有第一导电类型阱区的半导体衬底，在阱区之上形成有栅极结构，在栅极结构一侧下方的阱区内形成第二导电类型的本体区；
进行自对准离子注入，于所述第二导电类型的本体区顶部形成一具有第一导电类型的掺杂区；
在所述栅极结构的两侧制备侧墙；
分别进行第二导电类型重掺杂和第一导电类型重掺杂，在本体区顶部的第一导电类型的掺杂区中形成第二导电类型的体接触区和第一导电类型的漏极接触区。
上述的方法，其中，具有第一导电类型的掺杂区为浅结轻掺杂区。
上述的方法，其中，所述方法还包括在栅极结构背离所述本体区的另一侧形成第一导电类型的漂移区。
上述的方法，其中，部分所述本体区、部分所述漂移区均与所述栅极结构在竖直方向上形成重叠；
所述本体区不接触所述漂移区。
上述的方法，其中，所述方法还包括在所述漂移区内形成重掺杂的源极接触区。
上述的方法，其中，所述第一导电类型掺杂区的结深和掺杂浓度中至少一项不同于所述半导体器件内的其它任何具有第一导电类型的区域。
上述的方法，其中，所述具有第一导电类型的掺杂区通过磷注入形成。
上述的方法，其中，所述阱区边缘顶部还设置有一氧化层。
同时本发明还提供了一种半导体器件，其中，包含：
第一导电类型阱区的半导体衬底，在阱区之上形成有栅极结构，在栅极结构一侧下方的阱区内形成有第二导电类型的本体区，所述栅极结构具有氧化物侧墙；
在所述本体区内氧化物侧墙下方形成的具有第一导电类型的漏极轻掺杂区；
在所述本体区内形成的第一导电类型的漏极接触区和第二导电类型的体接触区；
其中，所述第一导电类型掺杂区的结深和掺杂浓度中至少一项不同于所述半导体器件内的其它任何具有第一导电类型的区域。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1A～1D为现有技术中LDMOS的制备工艺图；
图2A～2E为本发明提供的一种半导体器件的制备方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明提供了一种MOS器件的优化方法，使得LDMOS与低压部分的nldd工艺分开，进而避免LDMOS器件受到nldd的影响，从而使得器件更加灵活，为了实现该技术效果，本发明采用了如下技术方案。在一种实施例中，下文提及的第一导电类型为N型，第二导电类型为P型。
一种半导体器件优化方法，包括如下步骤：
步骤S1：如图2A～2B所示，首先提供一具有阱区101的半导体衬底100，在阱区101之上形成有栅极结构。可选但非限制，该衬底100可选用硅衬底(Si-substrate)或SOI(Silicon On Insulator，绝缘体上硅)衬底。阱区101可选为N型阱区(DNW，Deep N-Well)。栅极结构包括位于衬底100上的栅氧化层102以及位于栅氧化层102之上的多晶硅栅极(poly gate)103。可选但非限制，栅极结构位于阱区101中央位置处。在阱区101边缘顶部还设置有一氧化层(LOCOS)106。在栅极结构一侧下方的阱区101内形成第二导电类型的本体区104。在形成本体区104之前或之后，还包括在栅极结构另一侧形成第一导电类型的漂移区105。
步骤S2：进行自对准离子注入，于第二导电类型的本体区104顶部形成一具有第一导电类型的掺杂区107，如图2C所示。可选但非限制，具有第一导电类型的掺杂区107为浅结轻掺杂区(LDD)。在一实施例中，在形成如可通过注入磷来形成具有第一导电类型的掺杂区107。可选但非限制，部分本体区104、部分漂移区105均与栅极结构在竖直方向上形成重叠；同时本体区104不接触漂移区105。。
步骤S3：在栅极结构的两侧制备侧墙108，如图2D所示。具体制备侧墙108可采用如下工艺：沉积一层侧墙材料层将图2B所示器件的上表面完全覆盖，之后对侧墙材料层进行减薄，并仅保留位于栅极结构两侧的侧墙材料层作为侧墙108。可选但非限制，该侧墙108的材质可为SiN。
步骤S4：分别进行第二导电类型重掺杂和第一导电类型重掺杂，在本体区104顶部的第一导电类型的掺杂区107中形成第二导电类型的体接触区110和第一导电类型的漏极接触区109，以及在漂移区105内形成重掺杂的源极接触区111。如图2E所示。
可选但非限制，第一导电类型掺杂区107的结深和掺杂浓度中至少一项不同于上述形成的半导体器件内的其它任何具有第一导电类型的区域。
同时在另一实施例中，本发明还提供了一种半导体器件，可参照图2E所示，包含：
第一导电类型阱区101的半导体衬底100，在阱区101之上形成有栅极结构，在栅极结构一侧下方的阱区内形成有第二导电类型的本体区104，所述栅极结构具有氧化物侧墙108；
在所述本体区104内氧化物侧墙108的下方形成的具有第一导电类型的漏极轻掺杂区107；
在所述本体区104内还形成有第一导电类型的漏极接触区109和第二导电类型的体接触区110；
其中，上述第一导电类型掺杂区107的结深和掺杂浓度中至少一项不同于所述半导体器件内的其它任何具有第一导电类型的区域。
综上所述，由于本发明采用了如上技术方案，使得LDMOS与低压部分的nldd工艺相分开，使得LDMOS的性能与5V nldd不相关，工艺变得更加灵活性更具兼容性，而且也不需要额外增加光刻工艺，降低了生产成本。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种半导体器件的制备方法，其特征在于，包括如下步骤：
提供一具有第一导电类型阱区的半导体衬底，在阱区之上形成有栅极结构，在栅极结构一侧下方的阱区内形成第二导电类型的本体区；
进行自对准离子注入，于所述第二导电类型的本体区顶部形成一具有第一导电类型的掺杂区；
在所述栅极结构的两侧制备侧墙；
分别进行第二导电类型重掺杂和第一导电类型重掺杂，在本体区顶部的第一导电类型的掺杂区中形成第二导电类型的体接触区和第一导电类型的漏极接触区。
2.如权利要求1所述的方法，其特征在于，具有第一导电类型的掺杂区为浅结轻掺杂区。
3.如权利要求1所述的方法，其特征在于，所述方法还包括在栅极结构背离所述本体区的另一侧形成第一导电类型的漂移区。
4.如权利要求3所述的方法，其特征在于，部分所述本体区、部分所述漂移区均与所述栅极结构在竖直方向上形成重叠；
所述本体区不接触所述漂移区。
5.如权利要求3所述的方法，其特征在于，所述方法还包括在所述漂移区内形成重掺杂的源极接触区。
6.如权利要求1所述的方法，其特征在于，所述第一导电类型掺杂区的结深和掺杂浓度中至少一项不同于所述半导体器件内的其它任何具有第一导电类型的区域。
7.如权利要求1所述的方法，其特征在于，所述具有第一导电类型的掺杂区通过磷注入形成。
8.如权利要求1所述的方法，其特征在于，所述阱区边缘顶部还设置有一氧化层。
9.一种半导体器件，其特征在于，包含：
第一导电类型阱区的半导体衬底，在阱区之上形成有栅极结构，在栅极结构一侧下方的阱区内形成有第二导电类型的本体区，所述栅极结构具有氧化物侧墙；
在所述本体区内氧化物侧墙下方形成的具有第一导电类型的漏极轻掺杂区；
在所述本体区内形成的第一导电类型的漏极接触区和第二导电类型的体接触区；
其中，所述第一导电类型掺杂区的结深和掺杂浓度中至少一项不同于所述半导体器件内的其它任何具有第一导电类型的区域。
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