JPH05121416A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05121416A JPH05121416A JP24120391A JP24120391A JPH05121416A JP H05121416 A JPH05121416 A JP H05121416A JP 24120391 A JP24120391 A JP 24120391A JP 24120391 A JP24120391 A JP 24120391A JP H05121416 A JPH05121416 A JP H05121416A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- emitter
- electrode
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】信頼性が高くかつ電流増幅率の低下,変動が小
さい半導体装置の提供。 【構成】半導体層1、半導体領域4、半導体領域3によ
りバイポーラ型トランジスタが構成される。半導体領域
4の外縁部より外方に延長する絶縁膜5が形成され、絶
縁膜5上および半導体領域4の外縁部上に導電性を有す
る多結晶半導体膜7が形成され、多結晶半導体膜7と半
導体領域4との連結部の内縁は半導体領域3,4との接
合面の主面上位置より外方に位置し、多結晶半導体膜7
の表面上に絶縁層9が形成され、絶縁層9は主面上にお
いて半導体領域3,4との接合面の主面上の位置および
接合面位置近傍の半導体領域3,4の一部を覆うように
形成される。絶縁層9は少なくとも接合面の主面上の位
置およびその近傍を覆う部分が半導体層を熱酸化した熱
酸化層9a、熱酸化層上に化学気相成長法による窒化膜
層9b、多結晶半導体層7を熱酸化した熱酸化層9cと
で構成する。
さい半導体装置の提供。 【構成】半導体層1、半導体領域4、半導体領域3によ
りバイポーラ型トランジスタが構成される。半導体領域
4の外縁部より外方に延長する絶縁膜5が形成され、絶
縁膜5上および半導体領域4の外縁部上に導電性を有す
る多結晶半導体膜7が形成され、多結晶半導体膜7と半
導体領域4との連結部の内縁は半導体領域3,4との接
合面の主面上位置より外方に位置し、多結晶半導体膜7
の表面上に絶縁層9が形成され、絶縁層9は主面上にお
いて半導体領域3,4との接合面の主面上の位置および
接合面位置近傍の半導体領域3,4の一部を覆うように
形成される。絶縁層9は少なくとも接合面の主面上の位
置およびその近傍を覆う部分が半導体層を熱酸化した熱
酸化層9a、熱酸化層上に化学気相成長法による窒化膜
層9b、多結晶半導体層7を熱酸化した熱酸化層9cと
で構成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置、特にバイポ
ーラ型トランジスタに関するものである。
ーラ型トランジスタに関するものである。
【0002】
【従来の技術】従来、この種の半導体装置としては、特
願昭52−137554号に開示されている。この半導体装置
は、ベース領域の周囲にP+ ポリシリコンからなるベー
ス引き出し用電極を設け、このベース引き出し用電極の
表面の一部に熱酸化により形成されたSi O2 からなる
酸化膜を設け、この酸化膜によりN+ ポリシリコンから
なるエミッタ電極とベース電極とが電気的に分離され、
かつベース領域,エミッタ領域およびエミッタのコンタ
クト領域が同一形成用パターンによって形成され、ベー
ス引き出し用電極はエミッタ領域から一定の距離に位置
している構成となっている。
願昭52−137554号に開示されている。この半導体装置
は、ベース領域の周囲にP+ ポリシリコンからなるベー
ス引き出し用電極を設け、このベース引き出し用電極の
表面の一部に熱酸化により形成されたSi O2 からなる
酸化膜を設け、この酸化膜によりN+ ポリシリコンから
なるエミッタ電極とベース電極とが電気的に分離され、
かつベース領域,エミッタ領域およびエミッタのコンタ
クト領域が同一形成用パターンによって形成され、ベー
ス引き出し用電極はエミッタ領域から一定の距離に位置
している構成となっている。
【0003】
【発明が解決しようとする課題】このように構成される
半導体装置において、酸化膜は高濃度にボロンが添加さ
れたベース引き出し用電極の酸化速度が大きいことと、
その形成された酸化膜にボロンが多量に添加されてお
り、カンショウフツ酸液によるエッチング速度が、ボロ
ンが添加されていない酸化膜よりも遅いことを利用して
いる。このため、エミッタ・ベース接合の表面保護膜は
ベース引き出し電極の表面を酸化して得られるので、ボ
ロンが多量に添加された酸化膜となる。しかしながら、
ボロンが多量に添加された酸化膜は吸湿性が大きいこと
から、従来の製造方法で製作した半導体装置は信頼性が
低下するという問題があった。また、ベース引き出し用
電極のボロン濃度は、1×1021/cm3以上と極めて
高濃度であり、酸化膜にもボロンが多量に含まれている
ことから、酸化膜形成時、エミッタ拡散等の熱処理によ
り、P+ ベース補償領域がエミッタ領域と接触し、エミ
ッタ・ベース接合の耐圧を低下させ、電流増幅率hFEの
低下を招き、トランジスタの歩留りを低下させる原因と
なっていた。したがって本発明は、前述した従来の欠点
を除去するためになされたものであり、その目的とする
ところは、信頼性が高くかつ電流増幅率の低下,変動が
小さい半導体装置を提供することにある。
半導体装置において、酸化膜は高濃度にボロンが添加さ
れたベース引き出し用電極の酸化速度が大きいことと、
その形成された酸化膜にボロンが多量に添加されてお
り、カンショウフツ酸液によるエッチング速度が、ボロ
ンが添加されていない酸化膜よりも遅いことを利用して
いる。このため、エミッタ・ベース接合の表面保護膜は
ベース引き出し電極の表面を酸化して得られるので、ボ
ロンが多量に添加された酸化膜となる。しかしながら、
ボロンが多量に添加された酸化膜は吸湿性が大きいこと
から、従来の製造方法で製作した半導体装置は信頼性が
低下するという問題があった。また、ベース引き出し用
電極のボロン濃度は、1×1021/cm3以上と極めて
高濃度であり、酸化膜にもボロンが多量に含まれている
ことから、酸化膜形成時、エミッタ拡散等の熱処理によ
り、P+ ベース補償領域がエミッタ領域と接触し、エミ
ッタ・ベース接合の耐圧を低下させ、電流増幅率hFEの
低下を招き、トランジスタの歩留りを低下させる原因と
なっていた。したがって本発明は、前述した従来の欠点
を除去するためになされたものであり、その目的とする
ところは、信頼性が高くかつ電流増幅率の低下,変動が
小さい半導体装置を提供することにある。
【0004】
【課題を解決するための手段】酸化膜と化学気相成長法
( CVD法) よりボロン含有率の極めて低い絶縁膜とを
形成し、これらをエミッタ・ベース接合の表面保護膜と
する
( CVD法) よりボロン含有率の極めて低い絶縁膜とを
形成し、これらをエミッタ・ベース接合の表面保護膜と
する
【0005】
【作用】P+多結晶半導体電極からボロンを拡散して、
ベース補償拡散領域の形成とこのベース補償拡散領域と
P+多結晶半導体電極の接続部を形成できる構成とし、
エミッタ・ベース接合の表面保護膜を酸化とCVD法で
形成できるようにし、さらに、この保護膜を利用して、
エミッタ開口を形成し、エミッタ電極の多結晶半導体か
ら拡散によりエミッタ領域を形成できる構造とした。
ベース補償拡散領域の形成とこのベース補償拡散領域と
P+多結晶半導体電極の接続部を形成できる構成とし、
エミッタ・ベース接合の表面保護膜を酸化とCVD法で
形成できるようにし、さらに、この保護膜を利用して、
エミッタ開口を形成し、エミッタ電極の多結晶半導体か
ら拡散によりエミッタ領域を形成できる構造とした。
【0006】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。図1は本発明による半導体装置の一例を示す要部断
面構成図である。同図において、1はN形単結晶基板、
2は素子間分離用熱酸化膜、3はN+ エミッタ領域、4
はP+ ベース領域、5はSiO2 膜、6はSi3N4 膜、
7はポリシリコンからなるベース電極、8はポリシリコ
ン酸化膜、9は、ベース領域4,ベース電極7上に単結
晶基板1の熱酸化層9a,化学気相成長(CVD)法によ
り形成されたCVDSi3N4層9b,P+ ポリシリコン酸
化層9c およびポリシリコン層9d を順次積層して形成
された絶縁層、10はエミッタ領域3および絶縁層9上
に形成されたポリシリコンからなるエミッタ電極、11
はエミッタ電極10上に形成された金属電極、12はベ
ース電極7上に形成された金属電極である。
る。図1は本発明による半導体装置の一例を示す要部断
面構成図である。同図において、1はN形単結晶基板、
2は素子間分離用熱酸化膜、3はN+ エミッタ領域、4
はP+ ベース領域、5はSiO2 膜、6はSi3N4 膜、
7はポリシリコンからなるベース電極、8はポリシリコ
ン酸化膜、9は、ベース領域4,ベース電極7上に単結
晶基板1の熱酸化層9a,化学気相成長(CVD)法によ
り形成されたCVDSi3N4層9b,P+ ポリシリコン酸
化層9c およびポリシリコン層9d を順次積層して形成
された絶縁層、10はエミッタ領域3および絶縁層9上
に形成されたポリシリコンからなるエミッタ電極、11
はエミッタ電極10上に形成された金属電極、12はベ
ース電極7上に形成された金属電極である。
【0007】このような構成において、図2に要部拡大
断面図で示すようにベース領域4,ベース電極7上に相
互に分離された単結晶基板1の熱酸化層9a,CVDSi3
N4 層9b,ポリシリコン酸化層9cおよびポリシリコン
層9d からなる絶縁膜9を形成することにより、ベース
電極7とエミッタ電極10とが絶縁分離されるととも
に、ベース領域4とエミッタ領域3との接合部分が単結
晶基板1の主面上において保護されることになり、した
がって、エミッタ・ベース接合面の主面上の位置および
その近傍を覆う部分はボロンの含有率が極めて少ない絶
縁膜が形成される。また、ポリシリコンにより形成され
たベース電極7の上に形成された絶縁膜層9がポリシリ
コンの酸化膜のみで構成されておらず、単結晶基板1の
熱酸化層9a,CVDSi3N4 層およびポリシリコン酸化
層9c により形成されており、特に熱酸化層9a および
CVDSi3N4層9b はエミッタ窓の内側に延在した構
成となっている。この結果、エミッタの開口面積を従来
構成に比べてさらに小さくできるとともに、ベース補償
拡散領域4a とエミッタ領域3を容易にかつ確実に分離
することができる。
断面図で示すようにベース領域4,ベース電極7上に相
互に分離された単結晶基板1の熱酸化層9a,CVDSi3
N4 層9b,ポリシリコン酸化層9cおよびポリシリコン
層9d からなる絶縁膜9を形成することにより、ベース
電極7とエミッタ電極10とが絶縁分離されるととも
に、ベース領域4とエミッタ領域3との接合部分が単結
晶基板1の主面上において保護されることになり、した
がって、エミッタ・ベース接合面の主面上の位置および
その近傍を覆う部分はボロンの含有率が極めて少ない絶
縁膜が形成される。また、ポリシリコンにより形成され
たベース電極7の上に形成された絶縁膜層9がポリシリ
コンの酸化膜のみで構成されておらず、単結晶基板1の
熱酸化層9a,CVDSi3N4 層およびポリシリコン酸化
層9c により形成されており、特に熱酸化層9a および
CVDSi3N4層9b はエミッタ窓の内側に延在した構
成となっている。この結果、エミッタの開口面積を従来
構成に比べてさらに小さくできるとともに、ベース補償
拡散領域4a とエミッタ領域3を容易にかつ確実に分離
することができる。
【0008】次に、本発明の半導体装置の製造方法につ
いて説明する。図3〜図19は本発明の半導体装置であ
るNPNトランジスタの製造方法の一例を示す要部断面
工程図であり、前述の図と同一部分は同一符号を付して
説明する。まず図3に示すようにN形単結晶基板1の表
面所定位置にLOCOS法により選択的に熱酸化膜2を
膜厚約1μm程度の厚さに形成する。次に図4 に示すよ
うにこの基板1を熱酸化あるいはCVD法によりその表
面に膜厚約500Å程度のSiO2 膜5を形成し、さら
にその上に通常の常圧あるいは減圧CVD法によりSi3
N4 膜6,将来ベース電極となるノンドープポリシリコ
ン膜13を形成する。この場合、例えばSi3N4 膜6は
約1500Å程度、ノンドープポリシリコン膜13は約
5000Å程度の厚さにそれぞれ形成する。次にこのノ
ンドープシリコン膜13上にSi3N4 膜14を形成し、
このSi3N4 膜14を利用してLOCOS法により図5
に示すようにノンドープポリシリコン膜13の不要な部
分を酸化する。この場合、不要領域にはポリシリコン酸
化膜8が形成される。次に図6に示すように表面にSi3
N4 膜15を形成し、将来トランジスタのエミッタとベ
ース領域とを形成する部分にイオン注入用マスクを形成
する。この場合、例えばポリシリコン膜16と酸化シリ
コン膜17とを形成し、 フォトリソグラフィ技術とドラ
イ加工技術とにより、イオン注入用マスクを形成する。
また、マスクはレジストでも良い。次にノンドープシリ
コン膜13にボロンを注入する。この場合、例えばボロ
ンを5×1016個/cm2 程度多量注入によりドーズし、
部分的にP+ ポリシリコン膜18を形成する。次に熱処
理により、イオン注入損傷を回復させるとともに、ボロ
ンをマスク下のポリシリコン膜13中にも適量拡散させ
る。次にポリシリコン膜16と酸化シリコン膜17とで
形成されたイオン注入用マスクおよびSi3N 4 膜15を
除去した後、ノンドープポリシリコンの方がP+ ポリシ
リコンよりもエッチング速度が速いエッチング液、例え
ばKOH等のエッチング液を用いてノンドープポリシリ
コン膜13のみを除去して図7に示すようにボロン添加の
ポリシリコン膜18からなる前述したベース電極7を形
成する。なお、図7に示す構造を実現する手段として他
の方法を用いることも可能である。すなわち、具体的に
は図4 の工程でノンドープポリシリコン膜13を形成す
る代りにP+ ポリシリコン膜を形成するかあるいは図4
または図5の工程で形成したノンドープポリシリコン膜
13の全面にボロンをイオン注入等で添加した後に公知
のリソグラフィ技術と加工技術とによりエミッタ用窓を
有したP+ ポリシリコン膜18を図6に示す形態で構成
することも可能である。次に図8に示すようにP+ ポリ
シリコン膜からなるベース電極7を酸化し、その上面お
よび側面に酸化膜19を形成する。この場合、酸化前に
ボロンをさらにベース電極7に拡散等で追加しても良
い。次に希ふつ酸によるライトエッチング後、Si3N4
膜6を熱リン酸等でエッチングする。この場合、P+ ポ
リシリコン膜からなるベース電極7下の Si3N4 膜6
も同時に約0.7μm程度の適量のサイドエッチングを行
なう。引き続きSiO2 膜5をエッチングする。次に図
10に示すように表面にノンドープポリシリコン膜20
を形成する。この場合、このノンドープポリシリコン膜
20は完全なノンドープポリシリコンでなくても良く、
例えば1017個/cm3 程度の極めて微量のボロンがドー
プされても良い。また、この場合、このノンドープポリ
シリコン膜20は図9の工程で除去されたSi3N4 膜6
とSiO2 膜5との消失部分にも充填して形成される。
次に熱処理を行なってP+ ポリシリコン膜からなるベー
ス電極7からボロンをノンドープポリシリコン膜20に
適量拡散させる。この場合、図11に示すようにノンド
ープポリシリコン膜20の一部がP+ ポリシリコン膜2
1はボロン含有率がベース電極7よりも増加している。
また、単結晶基板1とベース電極20とがP+ ポリシリ
コン膜21により、前述したベース拡散領域4aと接続
し、ベース引き出し電極が形成される。次にノンドープ
ポリシリコンをP+ ポリシリコン膜よりも速くエッチン
グする例えば、KOH等のエッチング溶液でエッチング
して図12に示すようにノンドープポリシリコン膜20
を除去する。この場合、ノンドープポリシリコン膜20
にボロンが1×1017個/cm3程度ドープされていても
選択的なエッチングを問題なく行なうことができる。次
にこの単結晶基板1を熱酸化して図13に示すようにS
iO2 膜22を形成する。この場合、このSiO2膜22
は単結晶基板1のエミッタとなる部分の開口部のほかに
酸化膜19の上面,側面およびP+ ポリシリコン膜21
の側面に例えれば約700Å程度の厚さに形成される。
その後、イオン注入法等により、ボロンをこのSiO2
膜22を通して単結晶基板1中に注入して前述したベー
ス領域4を形成する。次に図14に示すように化学気相
成長法(CVD法)により、例えば厚さ約2000Å程
度のSi3N4膜23をSiO2 膜22に重ねて形成す
る。次に図15 に示すようにCVD法によりSi3N4膜
23上に例えば厚さ2000〜4000Å程度のポリシ
リコン膜24を形成する。この場合、CVD法を用いる
ため、Si3N4膜23およびポリシリコン膜24に含ま
れるボロンは極めて低い濃度にすることが可能となる。
次に方向性のあるドライ加工によりポリシリコン膜24
を除去する。 この場合、 図16に示すように穴の部分の
周囲にポリシリコン膜24の残った残済部24a が形成
される。次に図17に示すようにポリシリコン残済部2
4a をマスクとしてSi3N4膜23および22をエッチ
ング除去し、エミッタ領域形成用の窓25を開設する。
この場合、Si3N4膜23および22の除去はドライ加
工,HF系のエッチングあるいはこれらの組合せを用い
る。次に図18に示すように窓25に接触してノンドー
プポリシリコンを形成し、これにAS 等のN形不純物を
ドープしてN+ ポリシリコン膜26とする。そして、こ
れを不純物源としてエミッタ拡散を行なって前述したエ
ミッタ領域3を形成する。その後、 このN+ ポリシリコ
ン膜26を加工してエミタ電極10を形成する。次に図
19に示すように従来のトランジスタの形成工程と同様
にベースコンタクトの窓開けを行なってAl 等のベース
電極用金属電極12およびエミッタ電極用金属電極11
を形成することにより、NPNトランジスタが完成す
る。 なお、図19に示す完成されたNPNトランジスタ
において、SiO2 膜22は図1の熱酸化層9a,Si3N
4膜23は図1のCVDSi3N4層9b 、酸化膜19は図
1のP+ ポリシリコン酸化層9c 、ポリシリコン残渣部
24a は図1のポリシリコン層9d にそれぞれ対応する
ものである。
いて説明する。図3〜図19は本発明の半導体装置であ
るNPNトランジスタの製造方法の一例を示す要部断面
工程図であり、前述の図と同一部分は同一符号を付して
説明する。まず図3に示すようにN形単結晶基板1の表
面所定位置にLOCOS法により選択的に熱酸化膜2を
膜厚約1μm程度の厚さに形成する。次に図4 に示すよ
うにこの基板1を熱酸化あるいはCVD法によりその表
面に膜厚約500Å程度のSiO2 膜5を形成し、さら
にその上に通常の常圧あるいは減圧CVD法によりSi3
N4 膜6,将来ベース電極となるノンドープポリシリコ
ン膜13を形成する。この場合、例えばSi3N4 膜6は
約1500Å程度、ノンドープポリシリコン膜13は約
5000Å程度の厚さにそれぞれ形成する。次にこのノ
ンドープシリコン膜13上にSi3N4 膜14を形成し、
このSi3N4 膜14を利用してLOCOS法により図5
に示すようにノンドープポリシリコン膜13の不要な部
分を酸化する。この場合、不要領域にはポリシリコン酸
化膜8が形成される。次に図6に示すように表面にSi3
N4 膜15を形成し、将来トランジスタのエミッタとベ
ース領域とを形成する部分にイオン注入用マスクを形成
する。この場合、例えばポリシリコン膜16と酸化シリ
コン膜17とを形成し、 フォトリソグラフィ技術とドラ
イ加工技術とにより、イオン注入用マスクを形成する。
また、マスクはレジストでも良い。次にノンドープシリ
コン膜13にボロンを注入する。この場合、例えばボロ
ンを5×1016個/cm2 程度多量注入によりドーズし、
部分的にP+ ポリシリコン膜18を形成する。次に熱処
理により、イオン注入損傷を回復させるとともに、ボロ
ンをマスク下のポリシリコン膜13中にも適量拡散させ
る。次にポリシリコン膜16と酸化シリコン膜17とで
形成されたイオン注入用マスクおよびSi3N 4 膜15を
除去した後、ノンドープポリシリコンの方がP+ ポリシ
リコンよりもエッチング速度が速いエッチング液、例え
ばKOH等のエッチング液を用いてノンドープポリシリ
コン膜13のみを除去して図7に示すようにボロン添加の
ポリシリコン膜18からなる前述したベース電極7を形
成する。なお、図7に示す構造を実現する手段として他
の方法を用いることも可能である。すなわち、具体的に
は図4 の工程でノンドープポリシリコン膜13を形成す
る代りにP+ ポリシリコン膜を形成するかあるいは図4
または図5の工程で形成したノンドープポリシリコン膜
13の全面にボロンをイオン注入等で添加した後に公知
のリソグラフィ技術と加工技術とによりエミッタ用窓を
有したP+ ポリシリコン膜18を図6に示す形態で構成
することも可能である。次に図8に示すようにP+ ポリ
シリコン膜からなるベース電極7を酸化し、その上面お
よび側面に酸化膜19を形成する。この場合、酸化前に
ボロンをさらにベース電極7に拡散等で追加しても良
い。次に希ふつ酸によるライトエッチング後、Si3N4
膜6を熱リン酸等でエッチングする。この場合、P+ ポ
リシリコン膜からなるベース電極7下の Si3N4 膜6
も同時に約0.7μm程度の適量のサイドエッチングを行
なう。引き続きSiO2 膜5をエッチングする。次に図
10に示すように表面にノンドープポリシリコン膜20
を形成する。この場合、このノンドープポリシリコン膜
20は完全なノンドープポリシリコンでなくても良く、
例えば1017個/cm3 程度の極めて微量のボロンがドー
プされても良い。また、この場合、このノンドープポリ
シリコン膜20は図9の工程で除去されたSi3N4 膜6
とSiO2 膜5との消失部分にも充填して形成される。
次に熱処理を行なってP+ ポリシリコン膜からなるベー
ス電極7からボロンをノンドープポリシリコン膜20に
適量拡散させる。この場合、図11に示すようにノンド
ープポリシリコン膜20の一部がP+ ポリシリコン膜2
1はボロン含有率がベース電極7よりも増加している。
また、単結晶基板1とベース電極20とがP+ ポリシリ
コン膜21により、前述したベース拡散領域4aと接続
し、ベース引き出し電極が形成される。次にノンドープ
ポリシリコンをP+ ポリシリコン膜よりも速くエッチン
グする例えば、KOH等のエッチング溶液でエッチング
して図12に示すようにノンドープポリシリコン膜20
を除去する。この場合、ノンドープポリシリコン膜20
にボロンが1×1017個/cm3程度ドープされていても
選択的なエッチングを問題なく行なうことができる。次
にこの単結晶基板1を熱酸化して図13に示すようにS
iO2 膜22を形成する。この場合、このSiO2膜22
は単結晶基板1のエミッタとなる部分の開口部のほかに
酸化膜19の上面,側面およびP+ ポリシリコン膜21
の側面に例えれば約700Å程度の厚さに形成される。
その後、イオン注入法等により、ボロンをこのSiO2
膜22を通して単結晶基板1中に注入して前述したベー
ス領域4を形成する。次に図14に示すように化学気相
成長法(CVD法)により、例えば厚さ約2000Å程
度のSi3N4膜23をSiO2 膜22に重ねて形成す
る。次に図15 に示すようにCVD法によりSi3N4膜
23上に例えば厚さ2000〜4000Å程度のポリシ
リコン膜24を形成する。この場合、CVD法を用いる
ため、Si3N4膜23およびポリシリコン膜24に含ま
れるボロンは極めて低い濃度にすることが可能となる。
次に方向性のあるドライ加工によりポリシリコン膜24
を除去する。 この場合、 図16に示すように穴の部分の
周囲にポリシリコン膜24の残った残済部24a が形成
される。次に図17に示すようにポリシリコン残済部2
4a をマスクとしてSi3N4膜23および22をエッチ
ング除去し、エミッタ領域形成用の窓25を開設する。
この場合、Si3N4膜23および22の除去はドライ加
工,HF系のエッチングあるいはこれらの組合せを用い
る。次に図18に示すように窓25に接触してノンドー
プポリシリコンを形成し、これにAS 等のN形不純物を
ドープしてN+ ポリシリコン膜26とする。そして、こ
れを不純物源としてエミッタ拡散を行なって前述したエ
ミッタ領域3を形成する。その後、 このN+ ポリシリコ
ン膜26を加工してエミタ電極10を形成する。次に図
19に示すように従来のトランジスタの形成工程と同様
にベースコンタクトの窓開けを行なってAl 等のベース
電極用金属電極12およびエミッタ電極用金属電極11
を形成することにより、NPNトランジスタが完成す
る。 なお、図19に示す完成されたNPNトランジスタ
において、SiO2 膜22は図1の熱酸化層9a,Si3N
4膜23は図1のCVDSi3N4層9b 、酸化膜19は図
1のP+ ポリシリコン酸化層9c 、ポリシリコン残渣部
24a は図1のポリシリコン層9d にそれぞれ対応する
ものである。
【0009】また、前述した製造方法においては、図5
に示す工程から図6に示す工程にまたがって前述したよ
うにノンドープポリシリコン膜13をP+ポリシリコン
膜18に変え、通常のフォトエッチング技術を用いて図
8に示す工程の穴を形成しても良い。また、図18に示
す工程でN+ ポリシリコン膜26を形成せずに拡散,イ
オン注入等によりエミッタ領域3を形成しても良い。
に示す工程から図6に示す工程にまたがって前述したよ
うにノンドープポリシリコン膜13をP+ポリシリコン
膜18に変え、通常のフォトエッチング技術を用いて図
8に示す工程の穴を形成しても良い。また、図18に示
す工程でN+ ポリシリコン膜26を形成せずに拡散,イ
オン注入等によりエミッタ領域3を形成しても良い。
【0010】このような製造方法によれば、図13に示
す工程で形成される熱酸化によるSiO2 膜22と、
図14に示す工程で形成されるCVD法によるSi3N4
膜23とによってエミッタ・ベース接合は保護される。
またSiO2 膜22,Si3N 4膜23はともにボロンが
極めて少なく、従来の方法における高濃度にボロンを含
んだ酸化シリコン膜がエミッタ・ベース接合の保護膜と
なることによる信頼性上の問題がなくなる。特に図14
に示す工程で形成されるSi3N4 膜は信頼性上良好な保
護膜となる。また、図12に示す工程でP+ ポリシリコ
ン膜21の形成状況、つまり図11に示す工程のボロン
拡散の程度と、図14,図15に示す工程で形成される
CVD法によるSi3N4膜23とポリシリコン膜24の
膜厚とによりエミッタとP+ ベース補償拡散領域4a と
の位置関係を図2に示すように任意に制御性良く決定す
ることができるので、従来構造にみられるようなP+ベ
ース補償拡散領域とエミッタとの接触によるエミッタ・
ベース接合の逆耐圧の低下と電流増幅率hFEが低下する
問題は生じない。また、図6に示す工程でP+ ポリシリ
コン膜18中のイオン注入されたボロンを適当な熱処理
により、ノンドープポリシリコン膜13が減少する方向
に拡散させ、次の図7に示す工程でこのノンドープポリ
シリコン膜13のみをエッチングして除去し、穴を形成
する。このため、この穴はリソグラフィ技術の最小寸法
より小さくすることができる。 また、図8に示す工程
でポリシリコン酸化膜19,図14に示す工程でSi3N
4膜23および図15に示す工程でポリシリコン膜24
の形成はいずれも前述した穴をさらに小さくする方向の
工程であり、これらの寸法を適量に選ぶことにより、約
0.1μm程度のエミッタ幅を、通常の最小寸法約2μm
程度のリソグラフィ技術を用いて実現することが可能で
ある。このように1つの図柄で極めて微細なエミッタ領
域,ベース領域,ベース電極部,エミッタおよびベース
コンタクト部を全て形成することができる。次に、この
実施例の効果を従来のプレーナ構造の場合と比較して以
下に説明する。すなわち、最小寸法約2μmのリソグラ
フィ技術を使用し、エミッタ幅約0.5μm,エミッタと
ベースコンタクト間の距離約0.3μm,ベースコンタク
ト幅約0.3μmのNPNトランジスタを製作し、ベース
・コレクタ間の寄生容量を従来のプレーナ構造の1/5
〜1/7に減少させ、さらにベース抵抗も約1/5程度
に減少させ、この分だけトランジスタの高速化を達成す
ることができた。
す工程で形成される熱酸化によるSiO2 膜22と、
図14に示す工程で形成されるCVD法によるSi3N4
膜23とによってエミッタ・ベース接合は保護される。
またSiO2 膜22,Si3N 4膜23はともにボロンが
極めて少なく、従来の方法における高濃度にボロンを含
んだ酸化シリコン膜がエミッタ・ベース接合の保護膜と
なることによる信頼性上の問題がなくなる。特に図14
に示す工程で形成されるSi3N4 膜は信頼性上良好な保
護膜となる。また、図12に示す工程でP+ ポリシリコ
ン膜21の形成状況、つまり図11に示す工程のボロン
拡散の程度と、図14,図15に示す工程で形成される
CVD法によるSi3N4膜23とポリシリコン膜24の
膜厚とによりエミッタとP+ ベース補償拡散領域4a と
の位置関係を図2に示すように任意に制御性良く決定す
ることができるので、従来構造にみられるようなP+ベ
ース補償拡散領域とエミッタとの接触によるエミッタ・
ベース接合の逆耐圧の低下と電流増幅率hFEが低下する
問題は生じない。また、図6に示す工程でP+ ポリシリ
コン膜18中のイオン注入されたボロンを適当な熱処理
により、ノンドープポリシリコン膜13が減少する方向
に拡散させ、次の図7に示す工程でこのノンドープポリ
シリコン膜13のみをエッチングして除去し、穴を形成
する。このため、この穴はリソグラフィ技術の最小寸法
より小さくすることができる。 また、図8に示す工程
でポリシリコン酸化膜19,図14に示す工程でSi3N
4膜23および図15に示す工程でポリシリコン膜24
の形成はいずれも前述した穴をさらに小さくする方向の
工程であり、これらの寸法を適量に選ぶことにより、約
0.1μm程度のエミッタ幅を、通常の最小寸法約2μm
程度のリソグラフィ技術を用いて実現することが可能で
ある。このように1つの図柄で極めて微細なエミッタ領
域,ベース領域,ベース電極部,エミッタおよびベース
コンタクト部を全て形成することができる。次に、この
実施例の効果を従来のプレーナ構造の場合と比較して以
下に説明する。すなわち、最小寸法約2μmのリソグラ
フィ技術を使用し、エミッタ幅約0.5μm,エミッタと
ベースコンタクト間の距離約0.3μm,ベースコンタク
ト幅約0.3μmのNPNトランジスタを製作し、ベース
・コレクタ間の寄生容量を従来のプレーナ構造の1/5
〜1/7に減少させ、さらにベース抵抗も約1/5程度
に減少させ、この分だけトランジスタの高速化を達成す
ることができた。
【0011】
【発明の効果】以上説明したように本発明によれば、信
頼性が高くかつ電流増幅率の低下,変動が小さい高歩留
りを可能とした半導体装置が得られるという極めて優れ
た効果を有する。
頼性が高くかつ電流増幅率の低下,変動が小さい高歩留
りを可能とした半導体装置が得られるという極めて優れ
た効果を有する。
【図1】本発明による半導体装置の一例を示す要部断面
構成図である。
構成図である。
【図2】図1の要部拡大断面図である。
【図3】図3は本発明による半導体装置の製造方法の工
程を説明する要部断面図である。
程を説明する要部断面図である。
【図4】図4は本発明による半導体装置の製造方法の工
程を説明する要部断面図である。
程を説明する要部断面図である。
【図5】図5は本発明による半導体装置の製造方法の工
程を説明する要部断面図である。
程を説明する要部断面図である。
【図6】図6は本発明による半導体装置の製造方法の工
程を説明する要部断面図である。
程を説明する要部断面図である。
【図7】図7は本発明による半導体装置の製造方法の工
程を説明する要部断面図である。
程を説明する要部断面図である。
【図8】図8は本発明による半導体装置の製造方法の工
程を説明する要部断面図である。
程を説明する要部断面図である。
【図9】図9は本発明による半導体装置の製造方法の工
程を説明する要部断面図である。
程を説明する要部断面図である。
【図10】図10は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図11】図11は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図12】図12は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図13】図13は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図14】図14は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図15】図15は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図16】図16は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図17】図17は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図18】図18は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
【図19】図19は本発明による半導体装置の製造方法
の工程を説明する要部断面図である。
の工程を説明する要部断面図である。
1………N形単結晶基板、 2………素子間分離用酸化膜、 3………N+ エミッタ領域、 4………P+ ベース領域、ベース補償拡散領域、 5………SiO2 膜、 6………Si3N4 膜、 7………ベース電極、 8………ポリシリコン酸化膜、 9………絶縁層、 9a………熱酸化層、 9b………CVDSi3N4層、 9c………P+ ポリシリコン酸化層、 9d………ポリシリコン層、 10………エミッタ電極、 11,12………金属電極、 13………ノンドープポリシリコン膜、 14,15………Si3N4 膜、 16………ポリシリコン膜、 17………酸化シリコン膜、 18………P+ ポリシリコン膜、 19………酸化膜、 20………ノンドープポリシリコン膜、 21………P+ ポリシリコン膜、 22………SiO2 膜、 23………CVDSi3N4膜、 24………ポリシリコン膜、 24a………ポリシリコン残済部、 25………窓、 26………N+ ポリシリコン膜。
Claims (1)
- 【請求項1】 第1の導電型を有する半導体層内にその
主面側に第2の導電型を有する第1の半導体領域が形成
され、前記第1の半導体領域内に前記第1の導電型を有
する第2の半導体領域が形成されて前記半導体層、前記
第1の半導体領域および前記第2の半導体領域をそれぞ
れコレクタ領域、ベース領域およびエミッタ領域とする
バイポーラ型トランジスタが構成され、前記半導体層の
主面上に前記第1の半導体領域の外縁部上の位置より外
方に延長する第1の絶縁膜が形成され、前記第1の絶縁
膜上および前記第1の絶縁膜の前記第1の半導体領域の
外縁部上の位置における側面上に延長して導電性を有す
る第1の多結晶半導体膜が前記第1の半導体領域に連結
して形成され、前記第1の多結晶半導体膜と前記第1の
半導体領域との連結部の内縁は前記第1と第2との半導
体領域との接合面の主面上位置より外方に位置し、前記
第1の多結晶半導体膜表面上に第2の絶縁層が形成さ
れ、前記第2の絶縁層は主面上において前記第1と第2
の半導体領域との接合面の主面上の位置および前記接合
面位置近傍の前記第1と第2の半導体領域の一部を覆
い、前記第1の多結晶半導体膜の前記第1の絶縁膜に延
長する部分にベース電極としての第1の電極が連結さ
れ、前記第2の半導体領域上にエミッタ電極としての第
2の電極が第2の多結晶半導体膜を介してまたは介する
ことなしに連結してなる半導体装置において、前記第2
の絶縁層は少なくとも前記接合面の主面上の位置および
その近傍を覆う部分が前記半導体層を熱酸化して形成さ
れた熱酸化層と、前記熱酸化層上に化学気相成長法で形
成された窒化膜層と、前記第1の多結晶半導体相を熱酸
化して形成された熱酸化層とで構成することを特徴とし
た半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24120391A JPH05121416A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24120391A JPH05121416A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19025583A Division JPS6081862A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05121416A true JPH05121416A (ja) | 1993-05-18 |
Family
ID=17070738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24120391A Pending JPH05121416A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05121416A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57190355A (en) * | 1981-05-20 | 1982-11-22 | Nec Corp | Semiconductor device |
-
1991
- 1991-09-20 JP JP24120391A patent/JPH05121416A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57190355A (en) * | 1981-05-20 | 1982-11-22 | Nec Corp | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5076098B2 (ja) | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの2つのレベルをドーピングするプロセス | |
EP0052038B1 (en) | Method of fabricating integrated circuit structure | |
EP0193934B1 (en) | Semiconductor integreated circuit device and method of manufacturing the same | |
JPH0252858B2 (ja) | ||
JPH05121416A (ja) | 半導体装置 | |
JP2663632B2 (ja) | 半導体装置及びその製造方法 | |
JPH0136710B2 (ja) | ||
JP2518357B2 (ja) | 半導体装置及びその製造方法 | |
JP2858510B2 (ja) | 半導体装置の製造方法 | |
JPH0252859B2 (ja) | ||
JP2633411B2 (ja) | 半導体装置の製造方法 | |
JPH0318738B2 (ja) | ||
JPH0235458B2 (ja) | ||
JP2530169B2 (ja) | 半導体装置の製造方法 | |
JPH06275633A (ja) | バイポーラ型半導体装置およびその製造方法 | |
JPS61108169A (ja) | 半導体装置 | |
JP2546650B2 (ja) | バイポ−ラトランジスタの製造法 | |
JPH0136709B2 (ja) | ||
JPH04148567A (ja) | 半導体装置の製造方法 | |
JPS63283060A (ja) | 絶縁分離型半導体装置およびその製造方法 | |
JPH0157506B2 (ja) | ||
JPS63164355A (ja) | 半導体集積回路装置の製造方法 | |
JPH0130310B2 (ja) | ||
JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
JPH07153771A (ja) | 半導体素子の製造方法 |